JPH0535816A - シミユレーシヨン方法 - Google Patents
シミユレーシヨン方法Info
- Publication number
- JPH0535816A JPH0535816A JP19020191A JP19020191A JPH0535816A JP H0535816 A JPH0535816 A JP H0535816A JP 19020191 A JP19020191 A JP 19020191A JP 19020191 A JP19020191 A JP 19020191A JP H0535816 A JPH0535816 A JP H0535816A
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- JP
- Japan
- Prior art keywords
- input
- output
- level
- delay time
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】ハザードなどの検知の精度の高いシミュレーシ
ョン方法を提供することを目的とする。 【構成】この発明のシミュレーション方法を、例えばノ
ット論理に適用した場合を示し、入力条件として、
「０」と「１」のほか、「０」でも「１」でもない
「Ｘ」、つまりどちらとも取り得る不定レベルについて
もシミュレーションするようにしている。これは、入力
レベルが定まらない場合に用いられるもので、シミュレ
ーション論理は、同図（ｂ）に示すように、入力（Ａ）
が「０」ならば出力（Ｂ）は「１」、入力（Ａ）が
「Ｘ」ならば出力（Ｂ）は「Ｘ」、入力（Ａ）が「１」
ならば出力（Ｂ）は「０」となる。このように入力が不
定レベルの場合には、出力にも不定論理が現れる。
ョン方法を提供することを目的とする。 【構成】この発明のシミュレーション方法を、例えばノ
ット論理に適用した場合を示し、入力条件として、
「０」と「１」のほか、「０」でも「１」でもない
「Ｘ」、つまりどちらとも取り得る不定レベルについて
もシミュレーションするようにしている。これは、入力
レベルが定まらない場合に用いられるもので、シミュレ
ーション論理は、同図（ｂ）に示すように、入力（Ａ）
が「０」ならば出力（Ｂ）は「１」、入力（Ａ）が
「Ｘ」ならば出力（Ｂ）は「Ｘ」、入力（Ａ）が「１」
ならば出力（Ｂ）は「０」となる。このように入力が不
定レベルの場合には、出力にも不定論理が現れる。
Description
【０００１】
【産業上の利用分野】本発明は、たとえば論理シミュレ
ータや機能シミュレータなどにおけるシミュレーション
方法に関する。
ータや機能シミュレータなどにおけるシミュレーション
方法に関する。
【０００２】
【従来の技術】従来の論理シミュレータは、通常の２値
論理にしたがってシミュレーションするものであった。
論理にしたがってシミュレーションするものであった。
【０００３】しかしながら、実際には、遅延時間のばら
つきなどが存在するため、たとえば最小遅延時間で動作
するデバイスやゲートと最大遅延時間で動作するデバイ
スやゲートとが混在するような場合、レーシングやスキ
ューによるハザードの検知が困難なものとなっていた。
つきなどが存在するため、たとえば最小遅延時間で動作
するデバイスやゲートと最大遅延時間で動作するデバイ
スやゲートとが混在するような場合、レーシングやスキ
ューによるハザードの検知が困難なものとなっていた。
【０００４】
【発明が解決しようとする課題】上記したように、従来
においては、遅延時間のばらつきなどによるレーシン
グ，ハザードなどの検知が困難であるという欠点があっ
た。そこで、本発明は、ハザードなどの検知の精度の高
いシミュレーション方法を提供することを目的としてい
る。
においては、遅延時間のばらつきなどによるレーシン
グ，ハザードなどの検知が困難であるという欠点があっ
た。そこで、本発明は、ハザードなどの検知の精度の高
いシミュレーション方法を提供することを目的としてい
る。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のシミュレーション方法にあっては、入力
条件として、第１のレベル，第２のレベルおよび第３の
レベルを与え、入力が第１のレベルから第２のレベルに
遷移する際、出力が最小遅延時間後に前記第３のレベル
に遷移し、最大遅延時間後に第２のレベルに遷移すべく
シミュレーションを行うよう構成されている。
めに、本発明のシミュレーション方法にあっては、入力
条件として、第１のレベル，第２のレベルおよび第３の
レベルを与え、入力が第１のレベルから第２のレベルに
遷移する際、出力が最小遅延時間後に前記第３のレベル
に遷移し、最大遅延時間後に第２のレベルに遷移すべく
シミュレーションを行うよう構成されている。
【０００６】
【作用】この発明は、上記した手段により、最小遅延時
間から最大遅延時間の間の出力が不定となる期間のシミ
ュレーションが可能となるため、レーシング，スキュ
ー，ハザードなどの検知が容易となるものである。
間から最大遅延時間の間の出力が不定となる期間のシミ
ュレーションが可能となるため、レーシング，スキュ
ー，ハザードなどの検知が容易となるものである。
【０００７】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１は、この発明のシミュレーション方
法をノット論理に適用した場合を例に示すものである。
して説明する。図１は、この発明のシミュレーション方
法をノット論理に適用した場合を例に示すものである。
【０００８】ここでは、入力条件として、「０」と
「１」のほか、「０」でも「１」でもない「Ｘ」、つま
りどちらとも取り得る不定レベルについてもシミュレー
ションするようにしている。これは、入力レベルが定ま
らない場合に用いられる。この場合のシミュレーション
論理は、同図（ｂ）に示すように、入力（Ａ）が「０」
ならば、出力（Ｂ）は「１」。入力（Ａ）が「Ｘ」なら
ば、出力（Ｂ）は「Ｘ」。入力（Ａ）が「１」ならば、
出力（Ｂ）は「０」。となる。このように、入力が不定
レベルの場合には、出力にも不定論理が現れる。図２
は、アンド論理を例に示すものである。この場合の論理
は、同図（ｂ）に示すように、入力（Ａ）が「０」で、
入力（Ｂ）が「０」ならば、出力（Ｃ）は「０」。入力
（Ａ）が「０」で、入力（Ｂ）が「Ｘ」ならば、出力
（Ｃ）は「０」。入力（Ａ）が「０」で、入力（Ｂ）が
「１」ならば、出力（Ｃ）は「０」。入力（Ａ）が
「Ｘ」で、入力（Ｂ）が「０」ならば、出力（Ｃ）は
「０」。入力（Ａ）が「Ｘ」で、入力（Ｂ）が「Ｘ」な
らば、出力（Ｃ）は「Ｘ」。入力（Ａ）が「Ｘ」で、入
力（Ｂ）が「１」ならば、出力（Ｃ）は「Ｘ」。入力
（Ａ）が「１」で、入力（Ｂ）が「０」ならば、出力
（Ｃ）は「０」。入力（Ａ）が「１」で、入力（Ｂ）が
「Ｘ」ならば、出力（Ｃ）は「Ｘ」。入力（Ａ）が
「１」で、入力（Ｂ）が「１」ならば、出力（Ｃ）は
「１」。となる。図３は、オア論理を例に示すものであ
る。この場合の論理は、同図（ｂ）に示すように、入力
（Ａ）が「０」で、入力（Ｂ）が「０」ならば、出力
（Ｃ）は「０」。入力（Ａ）が「０」で、入力（Ｂ）が
「Ｘ」ならば、出力（Ｃ）は「Ｘ」。入力（Ａ）が
「０」で、入力（Ｂ）が「１」ならば、出力（Ｃ）は
「１」。入力（Ａ）が「Ｘ」で、入力（Ｂ）が「０」な
らば、出力（Ｃ）は「Ｘ」。入力（Ａ）が「Ｘ」で、入
力（Ｂ）が「Ｘ」ならば、出力（Ｃ）は「Ｘ」。入力
（Ａ）が「Ｘ」で、入力（Ｂ）が「１」ならば、出力
（Ｃ）は「１」。入力（Ａ）が「１」で、入力（Ｂ）が
「０」ならば、出力（Ｃ）は「１」。入力（Ａ）が
「１」で、入力（Ｂ）が「Ｘ」ならば、出力（Ｃ）は
「１」。入力（Ａ）が「１」で、入力（Ｂ）が「１」な
らば、出力（Ｃ）は「１」。となる。図４は、ナンド論
理を例に示すものである。この場合のシミュレーション
は、同図（ｂ）に示すように、入力（Ａ）が「０」で、
入力（Ｂ）が「１」なので、出力（Ｃ）は「１」。入力
（Ａ）が「１」で、入力（Ｂ）が「１」となったので、
出力（Ｃ）は最小遅延時間後に「Ｘ」。入力（Ａ）が
「１」で、入力（Ｂ）が「１」となったので、出力
（Ｃ）は最大遅延時間後に「０」。入力（Ａ）が「１」
で、入力（Ｂ）が「０」となったので、出力（Ｃ）は最
小遅延時間後に「Ｘ」。入力（Ａ）が「１」で、入力
（Ｂ）が「０」となったので、出力（Ｃ）は最大遅延時
間後に「１」。となる。
「１」のほか、「０」でも「１」でもない「Ｘ」、つま
りどちらとも取り得る不定レベルについてもシミュレー
ションするようにしている。これは、入力レベルが定ま
らない場合に用いられる。この場合のシミュレーション
論理は、同図（ｂ）に示すように、入力（Ａ）が「０」
ならば、出力（Ｂ）は「１」。入力（Ａ）が「Ｘ」なら
ば、出力（Ｂ）は「Ｘ」。入力（Ａ）が「１」ならば、
出力（Ｂ）は「０」。となる。このように、入力が不定
レベルの場合には、出力にも不定論理が現れる。図２
は、アンド論理を例に示すものである。この場合の論理
は、同図（ｂ）に示すように、入力（Ａ）が「０」で、
入力（Ｂ）が「０」ならば、出力（Ｃ）は「０」。入力
（Ａ）が「０」で、入力（Ｂ）が「Ｘ」ならば、出力
（Ｃ）は「０」。入力（Ａ）が「０」で、入力（Ｂ）が
「１」ならば、出力（Ｃ）は「０」。入力（Ａ）が
「Ｘ」で、入力（Ｂ）が「０」ならば、出力（Ｃ）は
「０」。入力（Ａ）が「Ｘ」で、入力（Ｂ）が「Ｘ」な
らば、出力（Ｃ）は「Ｘ」。入力（Ａ）が「Ｘ」で、入
力（Ｂ）が「１」ならば、出力（Ｃ）は「Ｘ」。入力
（Ａ）が「１」で、入力（Ｂ）が「０」ならば、出力
（Ｃ）は「０」。入力（Ａ）が「１」で、入力（Ｂ）が
「Ｘ」ならば、出力（Ｃ）は「Ｘ」。入力（Ａ）が
「１」で、入力（Ｂ）が「１」ならば、出力（Ｃ）は
「１」。となる。図３は、オア論理を例に示すものであ
る。この場合の論理は、同図（ｂ）に示すように、入力
（Ａ）が「０」で、入力（Ｂ）が「０」ならば、出力
（Ｃ）は「０」。入力（Ａ）が「０」で、入力（Ｂ）が
「Ｘ」ならば、出力（Ｃ）は「Ｘ」。入力（Ａ）が
「０」で、入力（Ｂ）が「１」ならば、出力（Ｃ）は
「１」。入力（Ａ）が「Ｘ」で、入力（Ｂ）が「０」な
らば、出力（Ｃ）は「Ｘ」。入力（Ａ）が「Ｘ」で、入
力（Ｂ）が「Ｘ」ならば、出力（Ｃ）は「Ｘ」。入力
（Ａ）が「Ｘ」で、入力（Ｂ）が「１」ならば、出力
（Ｃ）は「１」。入力（Ａ）が「１」で、入力（Ｂ）が
「０」ならば、出力（Ｃ）は「１」。入力（Ａ）が
「１」で、入力（Ｂ）が「Ｘ」ならば、出力（Ｃ）は
「１」。入力（Ａ）が「１」で、入力（Ｂ）が「１」な
らば、出力（Ｃ）は「１」。となる。図４は、ナンド論
理を例に示すものである。この場合のシミュレーション
は、同図（ｂ）に示すように、入力（Ａ）が「０」で、
入力（Ｂ）が「１」なので、出力（Ｃ）は「１」。入力
（Ａ）が「１」で、入力（Ｂ）が「１」となったので、
出力（Ｃ）は最小遅延時間後に「Ｘ」。入力（Ａ）が
「１」で、入力（Ｂ）が「１」となったので、出力
（Ｃ）は最大遅延時間後に「０」。入力（Ａ）が「１」
で、入力（Ｂ）が「０」となったので、出力（Ｃ）は最
小遅延時間後に「Ｘ」。入力（Ａ）が「１」で、入力
（Ｂ）が「０」となったので、出力（Ｃ）は最大遅延時
間後に「１」。となる。
【０００９】このように、最小遅延時間から最大遅延時
間に至る間の出力が「０」にでも「１」にでもなり得る
可能性のある期間を「Ｘ」とすることで、保証されない
出力を不定として扱うことができる。図５は、上述のシ
ミュレーション方法を不完全なＴ・ラッチに応用した場
合を例に示すものである。この場合、同図（ｂ）に示す
ように、出力が不定となる期間が明確にされるため、ラ
ッチが外れ、正常に動作しないことが容易に検出でき
る。図６は、上記した不完全さを修正した、完全なＴ・
ラッチに応用した場合を例に示すものである。この場
合、同図（ｂ）からも明らかなように、ハザード防止項
（Ｃ）としての効果が得られている。
間に至る間の出力が「０」にでも「１」にでもなり得る
可能性のある期間を「Ｘ」とすることで、保証されない
出力を不定として扱うことができる。図５は、上述のシ
ミュレーション方法を不完全なＴ・ラッチに応用した場
合を例に示すものである。この場合、同図（ｂ）に示す
ように、出力が不定となる期間が明確にされるため、ラ
ッチが外れ、正常に動作しないことが容易に検出でき
る。図６は、上記した不完全さを修正した、完全なＴ・
ラッチに応用した場合を例に示すものである。この場
合、同図（ｂ）からも明らかなように、ハザード防止項
（Ｃ）としての効果が得られている。
【００１０】なお、このときの最小遅延時間を「０」と
して検知の能力を高めることも有効である。この場合、
最小遅延時間を「０」とすることにより、ソフトウェア
のステップ数を減少させることができる。また、最小遅
延時間は必ずしも正確な値でなくても良く、離散的な値
であっても同様な効果が得られる。
して検知の能力を高めることも有効である。この場合、
最小遅延時間を「０」とすることにより、ソフトウェア
のステップ数を減少させることができる。また、最小遅
延時間は必ずしも正確な値でなくても良く、離散的な値
であっても同様な効果が得られる。
【００１１】上記したように、入力が遷移したときには
最小遅延時間後に出力を不定とし、最大遅延時間の経過
後に最終的なレベルに遷移させるようにすることによ
り、比較的に簡単な構造で、精度の高いシミュレーショ
ンが可能となる。なお、この発明は上記実施例に限定さ
れるものではなく、発明の要旨を変えない範囲におい
て、種々変形実施可能なことは勿論である。
最小遅延時間後に出力を不定とし、最大遅延時間の経過
後に最終的なレベルに遷移させるようにすることによ
り、比較的に簡単な構造で、精度の高いシミュレーショ
ンが可能となる。なお、この発明は上記実施例に限定さ
れるものではなく、発明の要旨を変えない範囲におい
て、種々変形実施可能なことは勿論である。
【００１２】
【発明の効果】以上、詳述したようにこの発明によれ
ば、遅延時間のばらつきなどによるレーシング，スキュ
ーなどを容易に検知できるようになるため、ハザードな
どの検知の精度の高いシミュレーション方法を提供でき
る。
ば、遅延時間のばらつきなどによるレーシング，スキュ
ーなどを容易に検知できるようになるため、ハザードな
どの検知の精度の高いシミュレーション方法を提供でき
る。
【図１】ノット論理に適用した場合を例に示す図。
【図２】アンド論理に適用した場合を例に示す図。
【図３】オア論理に適用した場合を例に示す図。
【図４】ナンド論理に適用した場合を例に示す図。
【図５】不完全なＴ・ラッチに応用した場合を例に示す
図。
図。
【図６】完全なＴ・ラッチに応用した場合を例に示す
図。
図。
Ａ…入力。
Claims (1)
- 【特許請求の範囲】 【請求項１】 入力条件として、第１のレベル，第２の
レベルおよび第３のレベルを与え、 入力が第１のレベルから第２のレベルに遷移する際、 出力が最小遅延時間後に前記第３のレベルに遷移し、最
大遅延時間後に第２のレベルに遷移すべくシミュレーシ
ョンを行うことを特徴とするシミュレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19020191A JPH0535816A (ja) | 1991-07-30 | 1991-07-30 | シミユレーシヨン方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19020191A JPH0535816A (ja) | 1991-07-30 | 1991-07-30 | シミユレーシヨン方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535816A true JPH0535816A (ja) | 1993-02-12 |
Family
ID=16254140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19020191A Pending JPH0535816A (ja) | 1991-07-30 | 1991-07-30 | シミユレーシヨン方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535816A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006242856A (ja) * | 2005-03-04 | 2006-09-14 | Yokogawa Electric Corp | テスタシミュレーション装置及びテスタシミュレーション方法 |
| US7617466B2 (en) | 2006-05-09 | 2009-11-10 | Nec Corporation | Circuit conjunctive normal form generating method, circuit conjunctive normal form generating device, hazard check method and hazard check device |
| JP2011060131A (ja) * | 2009-09-11 | 2011-03-24 | Mitsubishi Electric Corp | タイミング検証装置およびタイミング検証方法 |
-
1991
- 1991-07-30 JP JP19020191A patent/JPH0535816A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006242856A (ja) * | 2005-03-04 | 2006-09-14 | Yokogawa Electric Corp | テスタシミュレーション装置及びテスタシミュレーション方法 |
| US7617466B2 (en) | 2006-05-09 | 2009-11-10 | Nec Corporation | Circuit conjunctive normal form generating method, circuit conjunctive normal form generating device, hazard check method and hazard check device |
| JP2011060131A (ja) * | 2009-09-11 | 2011-03-24 | Mitsubishi Electric Corp | タイミング検証装置およびタイミング検証方法 |
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