JP3124417B2 - 論理シミュレーションシステム及び論理シミュレーション方法 - Google Patents

論理シミュレーションシステム及び論理シミュレーション方法

Info

Publication number
JP3124417B2
JP3124417B2 JP05173459A JP17345993A JP3124417B2 JP 3124417 B2 JP3124417 B2 JP 3124417B2 JP 05173459 A JP05173459 A JP 05173459A JP 17345993 A JP17345993 A JP 17345993A JP 3124417 B2 JP3124417 B2 JP 3124417B2
Authority
JP
Japan
Prior art keywords
logic
uncertain
signal
signal value
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP05173459A
Other languages
English (en)
Other versions
JPH0728879A (ja
Inventor
隆浩 谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP05173459A priority Critical patent/JP3124417B2/ja
Priority to US08/271,736 priority patent/US5706223A/en
Publication of JPH0728879A publication Critical patent/JPH0728879A/ja
Application granted granted Critical
Publication of JP3124417B2 publication Critical patent/JP3124417B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/32Circuit design at the digital level
    • G06F30/33Design verification, e.g. functional simulation or model checking

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、デジタル論理回路の
回路動作特性を検証する論理シミュレーションシステム
及び論理シミュレーション方法に関するものである。
【0002】
【従来の技術】図7は従来の論理シミュレーションシス
テムを示すブロック図であり、図において、1は回路接
続データに対して論理シミュレーションを実行する論理
シミュレーション実行部である。また、2は論理シミュ
レーション実行中に、論理回路内の信号線が回路動作に
よって、一定期間以上フローティング状態になる場合
や、信号値衝突を起こす場合に、不確定信号値状態が発
生している信号線として、これを抽出する不確定値発生
信号線抽出部である。さらに、4は回路の動作によって
発生した不確定信号値が伝搬し、貫通電流が流れる可能
性があるとして、警告メッセージを出力するメッセージ
出力部である。
【0003】また、図2は検証対象となる論理回路の一
部分の例を表す回路モデルであり、同図において、5は
CMOSトランジスタ、6はCMOSトランジスタ5の
NMOS側のゲート端子に接続する入力信号線、7はC
MOSトランジスタ5のPMOS側のゲート端子に接続
する入力信号線である。さらに、8はCMOSトランジ
スタ5のソース端子に接続する入力信号線、9は2入力
NANDゲート、10はCMOSトランジスタ5のドレ
イン端子及び2入力NANDゲート9の入力端子間に接
続された信号線、11は2入力NANDゲート9の入力
端子に接続するもう一方の信号線、12は2入力NAN
Dゲート9の出力端子に接続する信号線である。
【0004】次に動作について説明する。まず、論理シ
ミュレーション実行部1は回路接続データに対して、入
力印加信号をもとに論理シミュレーションを実行し、次
に、不確定値発生信号線抽出部2は上記論理シミュレー
ションの実行中、逐次、論理回路内の信号線上の信号値
を観測し、該信号線が回路動作によって、一定期間以上
フローティング状態になる場合の信号線を抽出する。す
なわち、図2の例では、CMOSトランジスタ5がター
ンオフし、一定期間以上フローティング状態が続き、信
号線10上の電荷が基盤等にリークして、電圧レベルが
不安定になる場合には、不確定信号値状態が発生してい
る信号線として、これを抽出する。
【0005】次に、メッセージ出力部4は、回路の動作
によって発生した不確定信号値が伝搬し、貫通電流が流
れる可能性があるとして、警告メッセージをCRT画面
やエラーリストに出力する。
【0006】
【発明が解決しようとする課題】従来の論理シミュレー
ションシステムは以上のように構成されているので、信
号線10が一定期間以上フローティング状態になる場合
に、その信号線10の電圧レベルが不確定な信号値にな
るとして一律にエラーメッセージを出力していたため、
実際には、次段ゲートがその不確定値を伝搬しない状
態、即ち、次段ゲートの出力信号値が不確定値と無関係
に確定している状態であっても、疑似エラーメッセージ
を出力してしまい、不要なエラー出力により正しい(真
の)エラー個所の解析が困難になり、信頼性が低くなる
などの問題点があった。
【0007】請求項1の発明は上記のような問題点を解
消するためになされたもので、不確定信号値が発生した
信号線によって、次段ゲートの出力信号値がその影響を
受ける場合にのみエラーメッセージを出力することで、
不確定値の伝搬及びそれに伴う貫通電流の発生などの回
路の異常動作検出の信頼性を向上させるとともに、大規
模回路に対する論理シミュレーションの信頼性の向上お
よび処理の高速化を図ることができる論理シミュレーシ
ョンシステムを得ることを目的とする。
【0008】請求項2の発明は、不確定信号値が発生し
た信号線によって、次段ゲートの出 力信号値がその影響
を受ける場合にのみエラーメッセージを出力すること
で、不確定値の伝搬及びそれに伴う貫通電流の発生など
の回路の異常動作検出の信頼性を向上させるとともに、
大規模回路に対する論理シミュレーションの信頼性の向
上および処理の高速化を図ることができる論理シミュレ
ーション方法を得ることを目的とする。
【0009】
【課題を解決するための手段】請求項1の発明に係る論
理シミュレーションシステムは、回路接続データに対し
て論理シミュレーションを実行する論理シミュレーショ
ン実行部と、前記論理シミュレーションの実行中に、論
理回路内の信号線が回路動作によって不確定信号値状態
が発生している信号線を抽出する不確定値発生信号線抽
出部と、前記不確定信号値が発生したシミュレーション
時刻における次段ゲートの入力信号値を抽出して、該次
段ゲートが前記不確定信号値をその出力端子に伝搬する
状態であるか否かを次段ゲートのタイプ別に判断する伝
搬判断部と、前記判断の結果、前記次段ゲートが前記不
確定信号値をその出力端子に伝搬する状態である時、メ
ッセージ出力部に、回路の動作によって発生した不確定
信号値が伝搬し、貫通電流が流れる可能性があるとし
て、警告メッセージを出力させるようにしたものであ
る。
【0010】請求項2の発明に係る論理シミュレーショ
ン方法は、回路接続データに対して論理シミュレーショ
ンを実行する論理シミュレーション実行ステップと、前
記論理シミュレーションの実行中に、論理回路内の信号
線が回路動作によって不確定信号値状態が発生している
信号線を抽出する不確定値発生信号線抽出ステップと、
前記不確定信号値が発生したシミュレーション時刻にお
ける次段ゲートの入力信号値を抽出して、該次段ゲート
が前記不確定信号値をその出力端子に伝搬する状態であ
るか否かを次段ゲートのタイプ別に判断する伝搬判断ス
テップと、前記判断の結果、前記次段ゲートが前記不確
定信号値をその出力端子に伝搬する状態である時、回路
の動作によって発生した不確定信号値が伝搬し貫通電流
が流れる可能性があるとして、警告メッセージを出力す
るメッセージ出力ステップとを備 えるものである。
【0011】
【作用】請求項1の発明における論理シミュレーション
システムは、不確定値発生信号線抽出部により、論理シ
ミュレーションの実行中、論理回路内の信号線が回路動
作によって、一定期間以上フローティング状態になる場
合や信号値衝突を起こす場合に不確定信号値状態が発生
している信号線として、これを抽出し、次に、伝搬判断
部により、前記不確定信号値が発生したシミュレーショ
ン時刻における次段ゲートの入力信号値を抽出して、該
次段ゲートが該不確定信号値をその出力端子に伝搬する
状態であるか否かを次段ゲートのタイプ別に判断させ
て、メッセージ出力部に、前記判断にもとづき、前記次
段ゲートが前記不確定信号値をその出力端子に伝搬する
状態である時、回路の動作によって発生した不確定信号
値が伝搬し、貫通電流が流れる可能性があるとして、警
告メッセージを出力させる。
【0012】請求項2の発明における論理シミュレーシ
ョン方法は、論理シミュレーション実行ステップにおけ
る論理シミュレーションの実行中、不確定値発生信号線
抽出ステップにて、論理回路内の信号線が回路動作によ
って一定期間以上フローティング状態になる場合や信号
値衝突を起こす場合に不確定信号値状態が発生している
信号線として、これを抽出し、次に、伝搬判断ステップ
において、前記不確定信号値が発生したシミュレーショ
ン時刻における次段ゲートの入力信号値を抽出して、該
次段ゲートが該不確定信号値をその出力端子に伝搬する
状態であるか否かを次段ゲートのタイプ別に判断させ、
メッセージ出力ステップにて、前記判断にもとづき、前
記次段ゲートが前記不確定信号値をその出力端子に伝搬
する状態である時、回路の動作によって発生した不確定
信号値が伝搬し、貫通電流が流れる可能性があるとし
て、警告メッセージを出力する。
【0013】
【実施例】実施例1. 以下、請求項1及び請求項2の発明の一実施例を図につ
いて説明する。図1において、1は回路接続データに対
して論理シミュレーションを実行する論理シミュレーシ
ョン実行部である。また、2は論理シミュレーションの
実行中において、論理回路内の信号線が回路動作によっ
て、一定期間以上フローティング状態になる場合や信号
値衝突を起こす場合に、不確定信号値状態が発生してい
る信号線として、これを抽出する不確定値発生信号線抽
出部である。さらに、3は前記不確定信号状態が発生し
たシミュレーション時刻における次段ゲートの入力信号
値を抽出して、該次段ゲートが不確定信号値をその出力
端子に伝搬する状態であるか否かを、次段ゲートのタイ
プ別に判断する伝搬判断部である。また、4はその判断
において、前記次段ゲートが不確定信号値をその出力端
子に伝搬する状態である時、回路の動作によって発生し
た不確定信号値が伝搬し、貫通電流が流れる可能性があ
るとして、警告メッセージを出力するメッセージ出力部
である。
【0014】次に動作について説明する。なお、従来技
術同様図2の検証対象となる論理回路の一部分の例を表
す回路モデルを用いて説明する。まず、論理シミュレー
ション実行部1が前記回路接続データに対して、入力印
加信号刺激をもとに論理シミュレーションを実行し(論
理シミュレーション実行ステップ)、次に、不確定値発
生信号線抽出部2はその論理シミュレーションの実行
中、逐次論理回路内の信号線上の信号値を観測し、該信
号線が回路動作によって、一定期間以上フローティング
状態になる場合の信号線を抽出する(不確定値発生信号
線抽出ステップ)。すなわち、図2の例では、CMOS
トランジスタ5がターンオフし、一定期間以上フローテ
ィング状態が続き、信号線10上の電荷が基盤等にリー
クして、電圧レベルが不安定になる場合には、不確定信
号値状態が発生している信号線として、これを抽出す
る。
【0015】次に、伝搬判断部3は前記不確定信号値が
発生したシミュレーション時刻における次段ゲートであ
る、例えば2入力NANDゲート9の入力信号値(信号
線11上の信号値)を抽出して、上記次段ゲートが該不
確定信号値をその出力端子(信号線12)に伝搬する状
態であるか否かを、次段ゲートのタイプ別に、図3の表
図に従って判断する(伝搬判断ステップ)
【0016】続いて、メッセージ出力部4は前記判断の
結果、前記次段ゲートが不確定信号値をその出力端子に
伝搬する状態である時、つまり、信号線11上の信号値
が論理値1である場合には、回路の動作によって発生し
た不確定信号値が伝搬し、貫通電流が流れる可能性があ
るとして、警告メッセージをCRT画面やエラーリスト
に出力する(メッセージ出力ステップ)
【0017】実施例2. 図4はこの発明の他の実施例を示すブロック図であり、
図において、1は回路接続データに対して論理シミュレ
ーションを実行する論理シミュレーション実行部であ
る。また13は論理シミュレーション実行中に、論理回
路内の信号線が回路動作によって、スパイク信号値状態
が発生している信号線として、これを抽出するスパイク
発生信号線抽出部である。さらに、3は前記スパイク信
号状態が発生したシミュレーション時刻における次段ゲ
ートの入力信号値を抽出して、該次段ゲートが該スパイ
ク信号値をその出力端子に伝搬する状態であるか否かを
次段ゲートのタイプ別に判断する伝搬判断部である。ま
た、4はその判断において、次段ゲートが前記スパイク
信号値をその出力端子に伝搬する状態である時、回路の
動作によって発生したスパイク信号値が伝搬し、レーシ
ング等誤動作する可能性があるとして、警告メッセージ
を出力するメッセージ出力部である。
【0018】図5は検証対象となる論理回路の一部分の
例を表す回路モデルであり、同図において、14は2入
力NORゲート、15,16は2入力NORゲート14
の入力端子への入力波形、17は入力波形15,16と
のハザード発生時間である。また、18は2入力NOR
ゲート14の出力端子及びNANDゲートの入力端子に
接続された信号線、19は2入力NANDゲート、20
は2入力NANDゲート19の入力端子に接続されたも
う一方の信号線、21は2入力NANDゲート19の出
力信号線である。
【0019】次に動作について説明する。まず、論理シ
ミュレーション実行部1が回路接続データに対して、入
力印加信号刺激をもとに論理シミュレーションを実行し
(論理シミュレーション実行ステップ)、次に、スパイ
ク発生信号線抽出部13は論理シミュレーション実行
中、逐次論理回路内の信号線上の信号値を観測し、該信
号線が回路動作、すなわち、図5におけるハザー発生
時間17によって、信号線18上に発生する一定時間以
下のスパイク信号を抽出する(不確定値発生信号線抽出
ステップ)
【0020】次に、伝搬判断部3はそのスパイク信号値
が発生したシミュレーション時刻における例えば2入力
NANDゲート19の入力信号値、すなわち、信号線2
0上の信号値を抽出して、該次段ゲートが該スパイク信
号値をその出力端子に伝搬する状態であるか否かを、次
段ゲートのタイプ別に、図6の表図に従って判断する
(伝搬判断ステップ)
【0021】次に、メッセージ出力部4はこの判断にお
いて、次段ゲートが前記スパイク信号値をその出力端子
に伝搬する状態である時、つまり、信号線20上の信号
値が論理値1である場合には、回路の動作によって発生
したスパイク信号値が伝搬し、貫通電流が流れる可能性
があるとして、警告メッセージをCRT画面やエラーリ
ストに出力する(メッセージ出力ステップ)
【0022】
【発明の効果】以上のように、請求項1及び請求項2
発明によれば、不確定信号値が発生した信号線によっ
て、次段ゲートの出力信号値がその影響を受ける場合に
のみエラーメッセージを出力するように構成したので、
不確定値の伝搬及びそれに伴う貫通電流の発生などの回
路の異常動作検出の信頼性を向上できるものが得られる
効果がある。
【0023】また、スパイク信号が発生した信号線によ
って、次段ゲートの出力信号値がその影響を受ける場合
にのみエラーメッセージを出力するように構成したの
で、回路の異常動作であるスパイク信号の伝搬及び、そ
れに伴うレーシングの発生,検出の信頼性を向上できる
ものが得られる効果がある。
【図面の簡単な説明】
【図1】請求項1の発明の一実施例による論理シミュレ
ーションシステムを示すブロック図である。
【図2】の発明の実施例1および従来における検証対
象となる論理回路の一部を示す回路図である。
【図3】の発明の実施例1における次段ゲートのタイ
プ別不確定値伝搬条件を示す表図である。
【図4】の発明の実施例による論理シミュレーショ
ンシステムを示すブロック図である。
【図5】の発明の実施例2における検証対象となる論
理回路の一部を示す回路図である。
【図6】の発明の実施例2における次段ゲートのタイ
プ別スパイク伝搬条件を示す表図である。
【図7】従来の論理シミュレーションシステムを示すブ
ロック図である。
【符号の説明】
1 論理シミュレーション実行部 2 不確定値発生信号線抽出部 3 伝搬判断部 4 メッセージ出力部 13 スパイク発生信号線抽出部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平7−21220(JP,A) 特開 平2−112773(JP,A) 特開 平5−290121(JP,A) 特開 平3−116382(JP,A) 特開 平2−300975(JP,A) 特開 平1−214943(JP,A) 特開 昭62−62273(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 17/50 664 G06F 17/50 668 G06F 17/50 672

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 計算機上に論理回路と等価な論理回路モ
    デルとして回路接続データを構築し、前記論理回路の外
    部から与えられる入力印加信号刺激をもとに論理シミュ
    レーションを実施することにより前記論理回路設計を検
    証する論理シミュレーションシステムにおいて、前記回
    路接続データに対して論理シミュレーションを実行する
    論理シミュレーション実行部と、前記論理シミュレーシ
    ョンの実行中に、前記論理回路内の信号線が回路動作に
    よって不確定信号値状態が発生している信号線を抽出す
    る不確定値発生信号線抽出部と、前記不確定信号値が発
    生したシミュレーション時刻における次段ゲートの入力
    信号値を抽出して、該次段ゲートが前記不確定信号値を
    その出力端子に伝搬する状態であるか否かを次段ゲート
    のタイプ別に判断する伝搬判断部と、前記判断の結果、
    前記次段ゲートが前記不確定信号値をその出力端子に伝
    搬する状態である時、回路の動作によって発生した不確
    定信号値が伝搬し、貫通電流が流れる可能性があるとし
    て、警告メッセージを出力するメッセージ出力部とを備
    えたことを特徴とする論理シミュレーションシステム。
  2. 【請求項2】 計算機上に論理回路と等価な論理回路モ
    デルとして回路接続データを構築し、前記論理回路の外
    部から与えられる入力印加信号刺激をもとに論理シミュ
    レーションを実施することにより前記論理回路設計を検
    証する論理シミュレーション方法において、前記回路接
    続データに対して論理シミュレーションを実行する論理
    シミュレーション実行ステップと、前記論理シミュレー
    ションの実行中に、前記論理回路内の信号線が回路動作
    によって不確定信号値状態が発生している信号線を抽出
    する不確定値発生信号線抽出ステップと、前記不確定信
    号値が発生したシミュレーション時刻における次段ゲー
    トの入力信号値を抽出して、該次段ゲートが前記不確定
    信号値をその出力端子に伝搬する状態であるか否かを次
    段ゲートのタイプ別に判断する伝搬判断ステップと、前
    記判断の結果、前記次段ゲートが前記不確定信号値をそ
    の出力端子に伝搬する状態である時、回路の動作によっ
    て発生した不確定信号値が伝搬し、貫通電流が流れる可
    能性がある として、警告メッセージを出力するメッセー
    ジ出力ステップとを備えたことを特徴とする論理シミュ
    レーション方法。
JP05173459A 1993-07-13 1993-07-13 論理シミュレーションシステム及び論理シミュレーション方法 Expired - Fee Related JP3124417B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP05173459A JP3124417B2 (ja) 1993-07-13 1993-07-13 論理シミュレーションシステム及び論理シミュレーション方法
US08/271,736 US5706223A (en) 1993-07-13 1994-07-07 Logic simulator and logic simulation method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP05173459A JP3124417B2 (ja) 1993-07-13 1993-07-13 論理シミュレーションシステム及び論理シミュレーション方法

Publications (2)

Publication Number Publication Date
JPH0728879A JPH0728879A (ja) 1995-01-31
JP3124417B2 true JP3124417B2 (ja) 2001-01-15

Family

ID=15960871

Family Applications (1)

Application Number Title Priority Date Filing Date
JP05173459A Expired - Fee Related JP3124417B2 (ja) 1993-07-13 1993-07-13 論理シミュレーションシステム及び論理シミュレーション方法

Country Status (2)

Country Link
US (1) US5706223A (ja)
JP (1) JP3124417B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6090149A (en) 1998-02-19 2000-07-18 Advanced Micro Devices, Inc. System and method for detecting floating nodes within a simulated integrated circuit
JP3840256B2 (ja) * 2003-10-03 2006-11-01 松下電器産業株式会社 ネットリスト変換方法、ネットリスト変換装置、静止状態貫通電流検出方法、及び静止状態貫通電流検出装置
JP4762045B2 (ja) * 2006-05-01 2011-08-31 株式会社東芝 半導体集積回路の検証装置及び検証方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3702011A (en) * 1970-05-12 1972-10-31 Bell Telephone Labor Inc Apparatus and method for simulating logic faults
US3882386A (en) * 1971-06-09 1975-05-06 Honeywell Inf Systems Device for testing operation of integrated circuital units
US3892954A (en) * 1972-04-04 1975-07-01 Westinghouse Electric Corp Programmable, tester for protection and safeguards logic functions
US3780277A (en) * 1972-07-13 1973-12-18 Bell Telephone Labor Inc Apparatus for propagating internal logic gate faults in a digital logic simulator
US3927371A (en) * 1974-02-19 1975-12-16 Ibm Test system for large scale integrated circuits
US4308616A (en) * 1979-05-29 1981-12-29 Timoc Constantin C Structure for physical fault simulation of digital logic
DE2951946A1 (de) * 1979-12-22 1981-07-02 Ibm Deutschland Gmbh, 7000 Stuttgart Fehlererkennungs- und -korrektureinrichtung fuer eine logische anordnung
GB8327753D0 (en) * 1983-10-17 1983-11-16 Robinson G D Test generation system
US4668880A (en) * 1984-03-26 1987-05-26 American Telephone And Telegraph Company, At&T Bell Laboratories Chain logic scheme for programmed logic array
US4715035A (en) * 1985-05-31 1987-12-22 Siemens Aktiengesellschaft Method for the simulation of an error in a logic circuit and a circuit arrangement for implementation of the method
JPS622552A (ja) * 1985-06-27 1987-01-08 Matsushita Electric Ind Co Ltd 半導体検査装置および半導体検査方法
US4769817A (en) * 1986-01-31 1988-09-06 Zycad Corporation Concurrent fault simulation for logic designs
US4771428A (en) * 1986-04-10 1988-09-13 Cadic Inc. Circuit testing system
DE3785083D1 (de) * 1986-06-06 1993-05-06 Siemens Ag Verfahren zur simulation eines verzoegerungsfehlers in einer logikschaltung und anordnungen zur durchfuehrung des verfahrens.
JPH0785250B2 (ja) * 1986-09-30 1995-09-13 株式会社東芝 論理回路図処理装置
US4862399A (en) * 1987-08-31 1989-08-29 General Electric Company Method for generating efficient testsets for a class of digital circuits
US4908576A (en) * 1987-09-08 1990-03-13 Jackson Daniel K System for printed circuit board testing
US4961156A (en) * 1987-10-27 1990-10-02 Nec Corporation Simulation capable of simultaneously simulating a logic circuit model in response to a plurality of input logic signals
US5257268A (en) * 1988-04-15 1993-10-26 At&T Bell Laboratories Cost-function directed search method for generating tests for sequential logic circuits
US4937765A (en) * 1988-07-29 1990-06-26 Mentor Graphics Corporation Method and apparatus for estimating fault coverage
US4937826A (en) * 1988-09-09 1990-06-26 Crosscheck Technology, Inc. Method and apparatus for sensing defects in integrated circuit elements
US4965800A (en) * 1988-10-11 1990-10-23 Farnbach William A Digital signal fault detector
JPH02144674A (ja) * 1988-11-25 1990-06-04 Fujitsu Ltd 論理回路シミュレーション装置
JP2847310B2 (ja) * 1990-01-12 1999-01-20 東京エレクトロン株式会社 論理シミュレーション方法
US5272651A (en) * 1990-12-24 1993-12-21 Vlsi Technology, Inc. Circuit simulation system with wake-up latency
EP0508620B1 (en) * 1991-04-11 1998-05-20 Hewlett-Packard Company Method and System for automatically determing the logical function of a circuit
JP2788820B2 (ja) * 1991-08-30 1998-08-20 三菱電機株式会社 シミュレーション装置
JPH0561931A (ja) * 1991-08-30 1993-03-12 Mitsubishi Electric Corp シミユレーシヨン装置
JPH06194415A (ja) * 1992-09-30 1994-07-15 American Teleph & Telegr Co <Att> 論理回路の試験方法とその装置
JPH06282600A (ja) * 1993-03-29 1994-10-07 Mitsubishi Electric Corp 論理シミュレーション装置
US5422891A (en) * 1993-07-23 1995-06-06 Rutgers University Robust delay fault built-in self-testing method and apparatus

Also Published As

Publication number Publication date
JPH0728879A (ja) 1995-01-31
US5706223A (en) 1998-01-06

Similar Documents

Publication Publication Date Title
US20080112520A1 (en) Asynchronous interface methods and apparatus
US5826061A (en) System and method for modeling metastable state machine behavior
JP3124417B2 (ja) 論理シミュレーションシステム及び論理シミュレーション方法
US5903577A (en) Method and apparatus for analyzing digital circuits
US6042613A (en) LSI design aiding apparatus
US7533011B2 (en) Simulating and verifying signal glitching
JP4405280B2 (ja) 静的タイミング解析装置による低電圧スイングバスの解析方法
JPH07121576A (ja) 故障シミュレーション装置
JP2005316595A (ja) 回路記述間の等価性検証方法および回路記述間の等価性検証プログラム
Rahardjo SPIN as a hardware design tool
JPH08202743A (ja) スイッチレベルシミュレーションシステム
JPH0535816A (ja) シミユレーシヨン方法
JP3036454B2 (ja) タイミング検証方法及び装置
JP3085277B2 (ja) 遅延解析システム
JPH0581368A (ja) スキヤンパスにおける双方向端子のモード検証方法
JP2923543B2 (ja) 論理シミュレーション装置
US6438732B1 (en) Method and apparatus for modeling gate capacitance of symmetrically and asymmetrically sized differential cascode voltage swing logic (DCVSL)
KR20000061819A (ko) 다양한 언어로 기술된 프로그램의 시뮬레이션 결과 비교 검증 장치 및 그 방법
JPH06243190A (ja) 論理シミュレータ
JP2002207782A (ja) 論理シミュレーション方法、および、論理シミュレーション用プログラムを記録する記録媒体
JPH06274564A (ja) 論理シミュレーション方法
Busaba et al. On Self‐Checking Design of CMOS Circuits for Multiple Faults
JP2000148826A (ja) 論理回路動作検証装置
JP2002083007A (ja) イベントドリブンシミュレータの論理検証装置及びその論理検証方法
JPH09146980A (ja) 論理遅延シミュレーション方法

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071027

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081027

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees