JPH06194415A

JPH06194415A - 論理回路の試験方法とその装置

Info

Publication number: JPH06194415A
Application number: JP5263099A
Authority: JP
Inventors: Prathima Agrawal; アグラウェルプラチマ; Soumitra Bose; ボーズサミトラ
Original assignee: American Telephone and Telegraph Co Inc
Current assignee: AT&T Corp
Priority date: 1992-09-30
Filing date: 1993-09-28
Publication date: 1994-07-15
Also published as: US5513339A

Abstract

(57)【要約】【目的】パイプラインハードウエアアクセリレータに
おける並行故障シミュレーション（模擬）に関するデー
タ記録を制御する方法と装置を提供する。【構成】論理ゲートおよびメモリブロックの両方を含
む回路のテストベクトルは、候補テストベクトルをコン
ピュータ模擬において良品回路および故障回路に適用す
ることにより評価される。ゲートの機能および回路の相
互接続はメモリ内に記憶され、良品回路および故障回路
の動作は並行的に模擬される。故障が素子の部分で認識
できる場合、模擬中に、故障回路内の回路素子の状態を
記憶するためのメモリ記録が作成される。このような記
録は、不要になったときに削除される。その結果、模擬
動作がスピードアップされる。パイプライン状のマルチ
プロセッサは模擬を行うにつれて明らかにされる。パイ
プライン内の第１の分岐は回路内の論理ゲートを模擬
し、第２の分岐はメモリブロックを模擬する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理素子（例えば、ＡＮ
ＤおよびＯＲゲート）と機能素子（例えば、メモリブロ
ック）の両方を含むデジタル論理回路の故障シミュレー
ションに関する。更に詳細には、本発明は、シミュレー
ションをスピードアップするためパイプラインマルチプ
ロセッサおよびダイナミックメモリを使用することによ
る、該回路内の故障の並行シミュレーションに関する。

【０００２】

【従来の技術】ＶＬＳＩ集積回路チップの設計の複雑性
が増大するにつれて、このようなチップのテスト方法の
改良が常に求められている。このようなチップの全ての
論理回路およびメモリ回路を網羅的にテストすることは
実際的ではないので、一般的に、チップに、比較的高い
確率で発生する可能性の有る故障を十分に露呈させるこ
とのできる一連のテストベクトルが選択される。製造さ
れたチップのテストにこのような一連のテストベクトル
を使用することにより、存在する故障の全てを高い確率
で検出することができる。

【０００３】好適な一連のテストベクトルの開発におい
て、テストベクトルを故障を有する回路および故障を有
しない回路の両方に入力し、その回路からの出力を比較
することにより、被シミュレーション回路内の所定の故
障に関する所定のテストベクトルを評価することは周知
である。出力が異なればテストベクトルは故障を検出
し、出力が同一であればテストベクトルは故障を検出し
ない。

【０００４】故障シミュレーションでは、故障注入およ
び出力比較の他に、論理シミュレーションの技法も使用
する。このようなシミュレーションでは、複雑な回路に
ついて非常に多量のデータ処理が必要である。このた
め、追加された演算負荷を短時間内に処理するために、
現存するコンピュータの演算能力を高める必要がある。
この目的を達成するデバイスは例えば、ハードウエアア
クセリレータである。回路シミュレーションで使用され
るこのようなハードウエアアクセリレータの一例は米国
特許第５０９３９２０号明細書に開示されている。

【０００５】このようなアクセリレータはパイプライン
状に接続された多数の個別プロセッサを含む。シミュレ
ーションは全体的なシミュレーションアルゴリズムの一
部分を実行する各プロセッサにより行われる。シミュレ
ーションされている各回路内で生じる“事象”に関連す
るメッセージを相互にやり取りすることによりプロセッ
サは通信する。“事象”は回路内の素子の状態の変化で
ある。例えば、ＡＮＤゲートの出力が“０”から“１”
へ変化することなどである。

【０００６】パイプラインへメッセージを注入すること
によりシミュレーションは開始され、テストベクトルが
回路へ入力されたときに、回路の入力に生じる事象をシ
ミュレーションする。各事象は再帰的態様で、回路内で
引き続き事象を生起させることができる。このような事
象の全ての影響が被シミュレーション回路内を伝播され
たとき、前記のようなテストベクトルに関する回路の出
力が記録される。

【０００７】回路内の複数の故障をシミュレーションす
る方法の一例は、故障の無い回路（すなわち“良品”回
路）を一連のテストベクトルでシミュレーションし、各
テストベクトルに対する該回路の出力を決定し、次い
で、故障を注入して（これにより“故障”回路が形成す
る）シミュレーションを繰り返し、それぞれの出力を比
較し、どちらのベクトルが故障を検出したか決定するこ
とからなる。極めて多数の故障および極めて多数のテス
トベクトルをシミュレーションしたい場合、このような
方法は非常に時間がかかり、複雑な回路については非実
用的である。

【０００８】一般的に行われている別の方法は、良品回
路と多数（例えば、１０００）の故障回路の並行シミュ
レーションを行うことからなる。適正に組織化されてい
れば、このような並行シミュレーションは、所定の故障
により悪影響を受けない良品回路の所定部分の反復シミ
ュレーションを省く。パイプラインハードウエアアクセ
リレータにおける並行故障シミュレーションは、ＩＥＥ
Ｅ１９８９インターナショナル・テスト・コンファ
レンス(International Test Conference) 講演集の７２
７ページに掲載された、プラシマ・アグラワル(Prathim
a Agrawal)らの“パイプライン化マルチプロセッサシス
テムにおける故障シミュレーション(Fault Simulation
in a Pipelined Multiprocessor System) ”と題する論
文中に開示されている。また、並行シミュレーションに
ついては米国特許第４７６９８１７号明細書に開示され
ている。

【０００９】回路故障の影響をシミュレーションする別
の問題は、機能回路（例えば、メモリブロック，プログ
ラマブルゲートアレーおよびその他のマルチプルインプ
ットとマルチプルアウトプットの組合わせ）または順次
回路における前記のような故障の影響のシミュレーショ
ンである。レジスタ、ランダムアクセスメモリおよびリ
ードオンリメモリなどのようなメモリブロックは一般的
に、ＶＬＳＩ回路内に存在し、このような回路の故障シ
ミュレーションは、このようなメモリブロックを考慮す
ることなしに、完了と見做すことはできない。

【００１０】メモリブロックまたはその他の機能回路自
体における故障は必ずしも考慮する必要はなく、メモリ
ブロックの外部の故障のメモリブロックに対する影響を
シミュレーションするだけでも十分である。回路内のメ
モリブロックのシミュレーションは、１９８９年に英国
のオックスフォードで開催されたハードウエアアクセリ
レータに関する国際ワークショップの講演集に掲載され
たプラシマ・アグラワル(Prathima Agrawal)らの“ＭＡ
ＲＳアクセリレータにおける機能メモリブロックのモデ
ル化とシミュレーション”と題する論文中に開示されて
いる。メモリブロックの故障シミュレーションは前記の
論文中でそれとなく簡単に言及されている。

【００１１】パイプライン化ハードウエアアクセリレー
タにおける、機能回路を有するまたは有しない、複雑な
回路について、並行故障シミュレーションを実施する場
合、データの記憶および処理問題を取り扱う効率的な方
法を見いだすことが望ましい。メモリブロック内に記憶
されるデータに対する外部故障の影響を突き止めなけれ
ばならないので、メモリブロックのような機能回路が含
まれる場合、前記のような問題は一層面倒なものにな
る。

【００１２】故障シミュレーションにおける処理の殆ど
は、様々な回路素子に対する所定の故障の影響に関する
データ記録をサーチすることである。従って、シミュレ
ーションの初期に生成され、もはや不要になった記録を
削除することにより、サーチに要する時間を最小にし、
更に、このような記録に必要な記憶量を最小にすること
が望ましい。

【００１３】

【発明が解決しようとする課題】従って、本発明の目的
は、パイプラインハードウエアアクセリレータにおける
並行故障シミュレーションに関するデータ記録をコント
ロールする効率的な方法および装置を提供することであ
る。

【００１４】本発明の別の目的は、メモリブロックのよ
うな機能回路が被シミュレーション回路内に含まれる場
合にも適用可能な故障シミュレーションの前記のような
方法および装置を提供することである。

【００１５】

【課題を解決するための手段】論理ゲートおよびメモリ
ブロックの両方を含む回路のテストベクトルは、候補テ
ストベクトルをコンピュータシミュレーションにおいて
良品回路および故障回路に適用することにより評価され
る。ゲートの機能および回路の相互接続はメモリ内に記
憶され、良品回路および故障回路の動作は並行的にシミ
ュレーションされる。

【００１６】故障が素子の部分で認識できる場合、シミ
ュレーション中に、故障回路内の回路素子の状態を記憶
するためのメモリ記録が作成される。このような記録
は、不要になったときに除去される。その結果、シミュ
レーションがスピードアップされる。パイプライン状の
マルチプロセッサはシミュレーションを行うにつれて明
らかにされる。パイプライン内の第１の分岐は回路内の
論理ゲートをシミュレーションし、第２の分岐はメモリ
ブロックをシミュレーションする。

【００１７】

【実施例】以下、図面を参照しながら本発明を更に詳細
に説明する。

【００１８】本発明を、パイプライン状に配列された多
数の個別プロセッサからなる特定用途または汎用マルチ
コンピュータに関して説明する。このようなマルチコン
ピュータは一般的に、ホストコンピュータで使用するた
めのハードウエアアクセリレータとして構成されてい
る。しかし、所望によりその他のタイプのコンピュータ
を用いて本発明を実現することもできる。

【００１９】図１は、本発明による並行故障シミュレー
ションで使用するためのパイプライン形状に配列された
マルチコンピュータ１００のプロセッサのブロック図で
ある。図示されているように、個別の並行経路または分
岐が論理ゲートおよび機能回路それぞれのシミュレーシ
ョン用に設けられている。機能回路は全てメモリブロッ
クであると仮定して本発明を説明する。言うまでもな
く、本発明はその他の種類の機能回路にも当然適用でき
る。

【００２０】プロセッサ１０１〜１０４間のメッセージ
用の主体経路が図示されている。しかし、特定のプロセ
ッサ対間で図示されていない経路も特定の状況下では使
用することができる。その他の経路（図示されていな
い）もホストプロセッサ１２０とプロセッサ１０１〜１
１４間に設けられている。プロセッサ１０１〜１１４は
ホストプロセッサ１２０で使用するためのハードウエア
アクセリレータの形状をしている。

【００２１】プロセッサ１０１〜１１４はそれぞれプロ
グラムメモリ（一般的に、８キロバイト）およびデータ
メモリ（一般的に、４〜８メガバイト）を有する。これ
らはホストプロセッサ１２０からの要求に応じてダウン
ロードさせることができる。ホストコンピュータ１２０
について使用できるプロセッサの一例はＳｕｎ．．．で
ある。このようなプロセッサ構成に関する代表的なシミ
ュレーション問題は、６４０００個以下の４−入力論理
ゲート，１０００個以下の故障および、．．．以下の一
連のテストベクトルを含むことができる。

【００２２】プロセッサ１０１〜１１４間の機能の分割
は、遂行される機能の複雑性，各機能について必要なデ
ータ記憶量および遂行される機能の順序などに応じて変
化する。幾つかのプロセッサは２以上の機能を果たし、
また、その他のプロセッサはボトルネックを避けるため
に反復させることができる。

【００２３】シミュレーションすべき論理回路は基本的
要素により示されている。各要素は４個の入力端子と１
個の出力端子を有する。このような各端子は４個の状
態、“０”，“１”，不明または不使用のうちの何れか
一つである。５個以上の入力端を有する論理ゲートおよ
び５個以上の入力端子および／または２個以上の出力端
子を有する機能回路（例えば、メモリブロック）は前記
のような原始素子の群として示されている。従って、８
−入力ＡＮＤゲートは３個の原始素子、例えば、２−入
力ＡＮＤゲートの入力端に接続された出力端子を有する
２個の４−入力ＡＮＤゲートにより示される。

【００２４】メモリブロックも同様な要素により示され
る。例えば、コントロール用の３ライン，アドレス用の
８入力ライン，データ用の８入力ラインおよびデータ用
の８出力ラインを有するメモリは５個の原始素子により
示すことができる。すなわち、３コントロールライン用
の第１の原始素子，８アドレスライン用の第２および第
３の原始素子およびデータ入力とデータ出力用の第４お
よび第５の原始素子からなる。第１の原始素子における
１個の入力端子および出力端子は使用されず、また、第
２および第３の原始素子の出力端子は使用されない。

【００２５】この表現構造の結果、論理ゲートおよびメ
モリブロックの状態を示す様々なデータ記録およびテー
ブルと、パイプライン内を循環する様々なメッセージ
は、表現される回路素子のサイズおよびタイプに拘ら
ず、同様なフォーマットを有することができる。

【００２６】各プロセッサの機能を簡単に説明し、その
後、本発明の全体的な動作を詳細に説明する。シミュレ
ーションされている回路のトポロジーは、ホストプロセ
ッサ１２０により、各回路素子が接続されている点のリ
ストの形でファンアウト(fanout)リストプロセッサにロ
ードされる。このようなファンアウトリストの先頭を指
すポインタはファンアウトポインタプロセッサ１０３に
記憶される。論理ゲートからメモリブロックの入力端ま
での接続もインタフェースプロセッサ１１４に記憶され
る。

【００２７】回路内の各原始関数のタイプ（すなわち、
ＡＮＤ，ＮＯＴ）は入力故障／機能プロセッサ１０７に
記憶される。入力故障／機能プロセッサ１０７は(i) 故
障回路に関する入力故障を挿入するための事象メッセー
ジを変更する；および(ii)各種ゲートの機能をシミュレ
ーションするという２つの機能を有する。回路内の各メ
モリの特徴はメモリブロックコントロールプロセッサ１
０８およびメモリブロック記述子プロセッサ１０９に記
憶される。

【００２８】(i) 回路素子の入力および出力状態を変更
するメッセージおよび(ii)シミュレーションされている
回路内の故障に関する記録を追加および削除するメッセ
ージの２種類の一般的な事象セッセージがパイプライン
内を循環する。

【００２９】シミュレーションで使用すべき一連のテス
トベクトルはテストベクトル／遅延プロセッサ１１２に
記憶される。このプロセッサは各回路素子の遅延情報も
記憶する。信号スケジューラ１０１が協動し、パイプラ
インから受信されたメッセージに応答して事象メッセー
ジをパイプラインへ伝送する。テストベクトルに対する
応答のシミュレーションの開始時点では、このようなメ
ッセージはプロセッサ１１２で発源する。シミュレーシ
ョンが進むにつれて、このようなメッセージは回路のシ
ミュレーション動作により発生され、事象検出器１１１
およびその他のプロセッサ内で発源する。信号スケジュ
ーラ１０１は、このようなメッセージが適正な順序でパ
イプラインに沿って確実に送られるようにするため、事
象メッセージ用の少なくとも２個のキューを維持する。

【００３０】出力ロガー１０２はシミュレーションされ
ている回路の終極出力端子における信号の状態を記録す
る。テストベクトルに対する応答のシミュレーションが
開始されたとき、事象メッセージは、シミュレーション
されている回路が安定状態になるまで、パイプラインの
回りを伝搬する。シミュレーションのこの時点で、信号
スケジューラ１０１内の全てのキューは空になり、出力
ロガー１０２により記録されるようなこのようなテスト
ベクトルの被シミュレーション回路に対する影響はホス
トプロセッサ１２０へ戻すことができる。

【００３１】論理ゲートに宛てられた事象メッセージ
は、故障除去／メモリ検出プロセッサ１０５により故障
データプロセッサ１０６に向けられる。記録のリンクリ
ストは、シミュレーションされている回路内の各論理ゲ
ートについて、プロセッサ１０６のメモリに記憶され
る。各記録は下記の欄を含む。ｆｉｄ，入力，注入フラグ，ポインタ

【００３２】前記の“ｆｉｄ”は、このような記録が関
係する特定の故障を識別する故障識別番号である；“入
力”は論理ゲートの入力端子ピンの信号の状態を記憶す
る；“注入フラグ”は故障が特定の回路素子へ注入され
たときに送られるフラグである；“ポインタ”はリンク
リスト内の次の記録（存在すれば）に対するポインタで
ある。別の記録が良品回路および故障が論理ゲートで
“視認可能”になる各故障回路に関するリンクリストに
保持される。良品回路に付随する記録の故障識別番号は
所定の値（例えば、ゼロ）にセットされる。

【００３３】同様な記録が、各メモリブロックを形成す
る原始素子について、プロセッサ１０６内に保持され
る。しかし、この記録は、リンクリストに使用されるポ
インタの範囲外の値を有する“ポインタ”欄を有し、こ
れにより、このような記録はメモリブロックの記録とし
て識別できる。

【００３４】故障回路内の故障は、故障がゲートの入力
または出力に注入された場合、または、故障が回路内の
他の場所に位置するために、ゲートに対する入力信号が
良品回路内の対応する信号と異なるものとなる場合に、
ゲートで“視認可能”であると見做される。各ゲートの
リンクリストは、所定の入力ベクトルについてシミュレ
ーションが進行するにつれて、また、シミュレーション
されている故障の作用が回路内を伝搬するにつれて、本
発明により、動的に拡張および収縮できる。

【００３５】このような拡張および収縮はそれぞれ“発
散(diverge) ”および“収束(converge)”メッセージと
命名されたコントロールメッセージにより生起する。
“発散”メッセージは、故障回路内の入力または出力状
態が異なるか、または、良品回路内の対応する状態から
“発散的”である場合に故障回路に送られる。“収束”
メッセージは、このような状態が同じか、または、“収
束的”である場合に送られる。

【００３６】メモリブロックの入力における信号に関す
る事象メッセージはプロセッサ１０５によりメモリブロ
ックコントロールプロセッサ１０８に向けられる。同様
なリンクリストがプロセッサ１０８，１０９および１１
０内のメモリブロックに記憶される。

【００３７】故障は、“０”または“１”でスタックさ
れるゲートの入力端子または出力端子に置き換えて画定
される。例えば、“ゲート３６に対する入力番号２”は
“１”でスタックされ、または、ゲート１７の出力は
“０”でスタックされる”などのように表現される。シ
ミュレーションされている各故障回路は単一の故障を有
し、下記で説明するように、各故障回路についてマルチ
コンピュータ１００内の特定のプロセッサのメモリに多
数回のエントリが行われる。所定の故障に関するこのよ
うな全てのエントリは同じ故障識別番号を有する。

【００３８】前記のように、メモリブロック内の故障は
通常シミュレーションされない。メモリブロック内に記
憶された情報に対する外部故障の影響だけが考慮され
る。しかし、このようなメモリブロックの入力または出
力端子の故障をシミュレーションする必要はあるであろ
う。このため、このような故障についてシミュレーショ
ンすべき入力および出力リード線にダミーゲートを挿入
し、そして、故障をこのダミーゲートに関連させること
ができる。この方法により、このような故障に関連する
記録を論理ゲート内の故障に関連する記録と一緒に記憶
させることができ、その結果、シミュレーション中にこ
のような記録へのアクセスを簡単にする。

【００３９】シミュレーションすべき故障のリストはプ
ロセッサ１０５にロードされる。リスト内の各エントリ
は故障識別番号、故障を有するゲートの番号および故障
が入力故障または出力故障のいずれであるかを含む。ま
た、故障を有するゲートについてプロセッサ１０６内の
リンクリスト内のこのような故障に関しても作成され、
そして、このゲート内に故障が存在することを示すため
に、このような記録内の注入ビットが使用される。

【００４０】各故障に関するエントリを有するプロセッ
サ１１０内にポインタテーブルが作成される。このよう
なテーブルは、良品回路および不良回路との間のメモリ
内容の相違点を記憶するのに使用される。入力故障の場
合、故障の位置およびタイプ（“１”におけるスタック
または“０”におけるスタック）がプロセッサ１０７に
記憶され、また、出力故障の場合、故障の位置およびタ
イプが出力故障プロセッサ１１３に記憶される。

【００４１】シミュレーションされている論理ゲートお
よびメモリブロックの入力および出力端子における信号
はそれぞれ、“０”，“１”，“不明”または“不使
用”の４つの値のうちのいずれか一つを有する。回路に
関する情報が最初にロードされたとき、一般的に、この
ような信号の状態は全て“不明”状態に初期化される。

【００４２】故障情報および入力ベクトルが前記のよう
にロードされ、そして、シミュレーションが開始した
後、信号スケジューラ１０１は、経路（図示せず）を経
てメッセージをプロセッサ１１２に送ることにより、第
１の入力ベクトルを要求する。その後、プロセッサ１１
２は、このようなプロセッサに記憶されている第１の入
力ベクトルに基づいて、最初の一連の事象メッセージを
パイプラインに伝送する。この点における各事象メッセ
ージは次の欄からなる。ソースゲート，ｆｉｄ，ｃｄフラグ，状態，遅延

【００４３】“ソースゲート”は事象のソースであるゲ
ートの識別（この場合は、回路の入力端子がシミュレー
ションされる）であり、“ｆｉｄ”は故障識別番号であ
り、“ｃｄフラグ”は４状態コントロールフラグであ
り、“状態”はこのようなソースにおける出力信号の状
態であり、“遅延”はこのような信号に関する関連遅延
情報である。これらのメッセージにおいて、故障識別番
号をセットし良品回路を識別する（一般的に、良品回路
を識別するために“ゼロ”が使用される）。また、遅延
情報は遅延が無いことを示す。下記で詳細に説明する
“ｃｄフラグ”は故障回路に関連し、良品回路には使用
されない。

【００４４】これらの初期事象メッセージは全て良品回
路に関するものであるとして識別されるので、このよう
なメッセージは出力故障プロセッサ１１３により、変更
されることなく信号スケジューラ１０１に追送される。
信号スケジューラ１０１は、遅延無しに対応する事象キ
ュー内にメッセージをスタックし、その後、このような
キューから出力ロガー１０２へメッセージを連続的に伝
送する。この点における事象メッセージは信号スケジュ
ーラ１０１で受信される事象メッセージと同様である
が、“遅延”欄が削除されている。

【００４５】出力ロガー１０２はメッセージを、変更す
ることなく、ファンアウトポインタプロセッサ１０３へ
送る。通過する各事象メッセージに対して、プロセッサ
１０３は、事象のソースに関連する故障リストのプロセ
ッサ１０４内のアドレスを与えるポインタを追加する。
初期メッセージの場合、このようなソースはシミュレー
ションされている回路の入力端子であり、故障リストは
このような入力端子と回路内の特定の回路素子との間の
接続を画定する。従って、プロセッサ１０３および１０
４間のメッセージは次の欄を有する。ソースゲート，ｆｉｄ，ｃｄフラグ，状態，ポインタ

【００４６】プロセッサ１０３から事象メッセージを受
信すると、プロセッサ１０４は、ポインタにより識別さ
れるファンアウトリスト内で特定される各入力端子につ
いて、ポインタ欄を有しないメッセージのコピーを作成
し、そして、入力ピンおよびそれに関連するファンアウ
トゲートの番号を各メッセージに加える。このような各
メッセージは次の欄を有する。ソースゲート，ファンアウトゲート，ピン＃，ｆｉｄ，
ｃｄフラグ，状態 “ファンアウトゲート”はファンアウトゲートを識別
し、“ピン＃”はファンアウトゲート上の適当な入力ピ
ンを識別する。

【００４７】シミュレーションのこの時点における、故
障除去／メモリ検出プロセッサ１０５の唯一の関連機能
は論理ゲート入力に関する事象メッセージを故障データ
プロセッサ１０６に向かわせ、メモリブロック入力に関
するメッセージをメモリブロックコントロールプロセッ
サ１０８に向かわせることである。このため、プロセッ
サ１０５は“ファンアウトゲート”が論理ゲートである
か、またはメモリブロックに関連する原始素子であるか
を示すテーブルを含む。

【００４８】図２はプロセッサ１０５から良品回路に関
する事象メッセージを受信したときの、本発明による故
障データプロセッサ１０６の動作を示す流れ図である。
図２を参照する。メッセージ内の故障識別番号がチェッ
クされ、これが良品回路を示すものであるか否か決定す
る（ブロック２０１）。次いで、“ファンアウト要素”
欄で識別される論理ゲートに関するリンクリスト内の
“良品回路”記録の“入力”欄が更新され、事象メッセ
ージ内の“状態”および“ピン＃”欄内の情報を反映す
る（ブロック２０２）。

【００４９】その後、下記の欄を有する事象メッセージ
がプロセッサ１０７に送られる（ブロック２０３）。ファンアウトゲート，先行入力，現行入力，ｆｉｄ，ｃ
ｄフラグここで、“先行入力”は更新前の“ファンアウトゲー
ト”の入力の状態を含み、“現行入力”は更新後の入力
状態を含み、“ｆｉｄ”はメッセージが良品回路に関す
るものなので、ゼロであり、また、“ｃｄフラグ”はメ
ッセージが良品回路に関するものなので、関係ない。

【００５０】次いで、“ファンアウトゲート”で識別さ
れるゲートで視認可能な全ての故障に対する事象メッセ
ージの影響が考慮される。前記のように、故障が回路素
子に存在するか、または、故障が別の素子に存在する結
果として良品回路内の対応する位置に関する素子の入力
および出力状態を変更すれば、故障は回路素子において
“視認可能”である。回路素子における視認可能故障
は、このような回路素子に関するリンクリスト内の当該
故障に関する記録を作成する。

【００５１】このような素子の端子のうちの一つにおけ
る故障の場合、このような故障記録は、前記のように、
シミュレーションされている故障がシステム内に入力さ
れる時点で作成される。回路内の別の場所における故障
の場合、このような故障記録は、故障がシミュレーショ
ン中に視認可能になる時点で作成される。従って、この
ような故障記録が存在する場合、各記録を処理し、この
ような故障に対する現行メッセージの影響を決定しなけ
ればならない（ブロック２０４）。

【００５２】このような各故障記録について、同じ故障
がソースゲートで視認可能か否か決定する（ブロック２
１１）。これは、このような記録から故障識別番号に注
目し、そして、同じ故障識別番号が存在するか否か決定
するためにソースゲートに関するリンクリストをサーチ
することにより行われる。存在しなければ、その後、追
加記録の“入力”欄を現行メッセージに従って更新する
（ブロック２１２）。同一の故障がソースゲートに存在
する場合、更新は行われない。なぜなら、このような故
障記録はこのような記録に特に関連するメッセージによ
り更新されるからである。

【００５３】次いで、問題の故障が現行論理ゲートの端
子のうちの一つに存在するか否か決定するために、故障
記録内の“注入フラグ”欄をテストする。問題の故障が
現行論理ゲートの端子のうちの一つに存在する場合、
“発散”メッセージを送る（ブロック２１５）。このメ
ッセージは、シミュレーション中に故障が視認可能にな
る回路素子に関するリンクリストへ追加故障記録を追加
させる。問題の故障が現行論理ゲートの端子のうちの一
つに存在しない場合、故障記録内の“入力”欄と良品回
路に関する記録を比較し、入力状態が２つの場合につい
て相違しているか否か決定する（ブロック２１４）。

【００５４】状態が相違している場合、故障は視認可能
であり、“発散”メッセージが送られる（ブロック２１
５）。状態が同一であれば、故障は現行ゲートでは視認
することができず、故障記録はリンクリストから除去さ
れ（ブロック２１６）、そして、“収束”メッセージが
送られる（ブロック２１７）。“収束”メッセージは、
故障がシミュレーションの早い段階で視認可能であった
その他の回路素子に関するリンクリストから故障記録を
除去させる。

【００５５】“発散”および“収束”メッセージは、故
障に関するメッセージにのみ関連するｃｄフラグにより
それなりに識別される。このようなフラグは次の４種類
の状態を有する、“発散”，“収束”，“更新”および
“検出”。“更新”および“検出”状態を用いるメッセ
ージを下記に説明する。プロセッサ１０６からの“発
散”および“収束”メッセージはそれぞれ次のフォーマ
ットを有する。ファンアウトゲート，先行入力，現行入力，ｆｉｄ，ｃ
ｄフラグこれらは良品回路について送られた事象メッセージ（ブ
ロック２０３）と同じフォーマットである。但し、“ｆ
ｉｄ”欄は故障回路を識別し、また、“ｃｄフラグ”欄
は送られているメッセージの種類を識別する。“発散”
および“収束”メッセージは状態を更新せず、リンクリ
ストからの故障に関する記録を追加または削除するだけ
である。

【００５６】プロセッサ１０７に送られるメッセージの
他に、プロセッサ１０６は“発散”および“収束”メッ
セージもインタフェースプロセッサ１１４に送る。これ
らのメッセージは、プロセッサ１０８および１０９内の
シミュレーションされているメモリブロックに対する入
力ラインに関連するファンインフラグを更新するのに使
用される。プロセッサ１１４の動作およびこのようなフ
ラグの動作を以下説明する。

【００５７】入力故障／機能評価プロセッサ１０７はプ
ロセッサ１０６から受信されたメッセージを次の形式に
変換する。ソースゲート，先行状態，現行状態，ｆｉｄ，ｃｄフラ
グここで、“ソースゲート”は受信メッセージにおける
“ファンアウトゲート”欄で識別されるゲートと同一で
ある。このような変換は、“先行入力”および“現行入
力”欄の値を“ソースゲート”欄で特定された論理ゲー
トに関するプロセッサ１０６に記憶された入力故障に従
って変更し、次いで、このようなゲートからの出力をゲ
ートタイプに従って評価する。ゲートタイプもプロセッ
サ１０７に記憶されている。

【００５８】メッセージを受信したときの事象検出器１
１１の動作の概要を図３の流れ図に示す。メッセージが
良品回路に関するものであり（ブロック３０１）、しか
も、“現行状態”の値が“先行状態”の値と異なる場合
（ブロック３０２）、事象が発生し、良品回路に関する
事象メッセージが送られる（ブロック３０３）。このよ
うなメッセージは次のような形式を有する。ソースゲート，ｆｉｄ，ｃｄフラグ，現行状態 “現行状態”の値が“先行状態”の値と同一である場
合、事象は発生せず、従って、事象メッセージは送られ
ない。

【００５９】受信メッセージが故障回路に関するもので
ある場合、“ｃｄフラグ”をテストし、メッセージの種
類を決定する（ブロック３０５）。また、メッセージが
“更新”メッセージであり、事象が発生した場合（ブロ
ック３０６）、“更新”メッセージが送られる（ブロッ
ク３０７）。これは良品回路に関するメッセージと同じ
フォーマットを有するが、“ｆｉｄ”は故障回路識別番
号を有し、また、“更新”のために“ｃｄフラグ”が送
られる。事象が発生しなった場合、メッセージは送られ
ない。メッセージが“更新”メッセージでない場合、受
信メッセージは単に転送されるだけである（ブロック３
０８）。“更新”メッセージは故障回路内の回路素子の
状態を単に更新するだけである。

【００６０】プロセッサ１１２は“遅延”欄を各事象メ
ッセージに加える。このような欄は関連する遅延情報を
含む。この遅延情報はメッセージを適当な事象キューに
割当てるために信号スケジューラ１０１により使用され
る。出力故障プロセッサ１１３は、出力故障を有する回
路素子の“スタック”状態に対応するように“現行状
態”を変更する。前記のように、このような出力故障に
関する情報は最初、プロセッサ１１３に記憶される。

【００６１】信号スケジューラ１０１は、パイプライン
内の様々な位置で開始されおよび／または変更された事
象メッセージを受信する。良品回路に関するメッセージ
および故障回路に関する“更新”メッセージが回路素子
の出力端子に状態を変更させなかった場合、これらのメ
ッセージは事象検出器１１１内で“失効”される。前記
のように、信号スケジューラ１０１は“遅延”欄の情報
に従って、各メッセージを事象キューに割当て、適当な
順序でパイプラインに沿ってメッセージを送り続ける。

【００６２】図４は、故障回路に関して受信されたメッ
セージに関する故障データプロセッサ１０６の動作を示
す流れ図である。図２を参照しながら説明されたプロセ
ッサ１０６の動作は、このようなメッセージが時々プロ
セッサ１０６に故障回路に関するメッセージを送らせる
ことがあったとしても、良品回路に関して受信されたメ
ッセージに関するものであった。また、プロセッサ１０
６に対する入力メッセージは次のフォーマットを有す
る。ソースゲート，ファンアウトゲート，ピン＃，ｆｉｄ，
ｃｄフラグ，状態 “ファンアウトゲート”で識別されるゲートおよび“ｆ
ｉｄ”で識別される故障に関する記録がリンクリスト内
に存在するか否か決定される（ブロック４０１）。

【００６３】存在する場合、“ｃｄフラグ”をテスト
し、これが“検出”にセットされたか否か決定する（ブ
ロック４０２）。このようなフラグは、テストベクトル
が“ｆｉｄ”で識別される故障を検出した場合に、テス
トベクトルの作用を完全にシミュレーションした後に、
前記のようにセットされる。このような場合、記録はリ
ンクリストから除去され（ブロック４０３）、そして、
下記のフォーマットを有する“検出”メッセージが送ら
れる（ブロック４０４）。ファンアウトゲート，先行入力，現行入力，ｆｉｄ，ｃ
ｄフラグここで、“ｃｄフラグ”は“検出”にセットされる。

【００６４】“ｆｉｄ”で識別される故障がリンクリス
ト内に存在しない場合、このような故障は“ファンアウ
トゲート”で識別されるゲートに関す新規な故障であ
る。“検出”フラグがセットされる場合、メッセージは
無視される（ブロック４０９）。さもなければ、このよ
うな故障がこのようなゲートで視認可能であるか否か決
定しなければならない。この決定は、受信メッセージ内
の“状態”欄の値を良品回路に関するリンクリスト記録
の“入力”欄の適当なピンに関する現行値と比較するこ
とにより行われる（ブロック４１０）。値が同一である
場合、故障はこのようなゲートの入力を変更せず、従っ
て、故障はこのゲートにおいて視認することはできな
い。

【００６５】このような場合、この故障についてリンク
リストには何も記録されない。しかし、値が異なる場
合、故障は視認可能であり、この故障に関する新たな記
録がリンクリストに追加される（ブロック４１１）。こ
のような新たな記録では、故障が局部的ではなく、回路
内のどこの場所にも存在するので、“注入フラグ”が生
成される。このような新たな記録の“入力”欄の値は、
受信メッセージ内の“ピン＃”および“状態”の内容に
応じて変更された或るピンの値を有する良品回路に関す
る対応記録と同じ値にセットされる。最後に、プロセッ
サ１０６は“発散”メッセージをプロセッサ１０７に送
る（ブロック４１２）。

【００６６】図４における残りの分岐は、受信メッセー
ジがリンクリスト内に既に列挙された故障に関する状況
および“検出”（ブロック４０２）以外にセットされた
“ｃｄフラグ”を取り扱うものである。最初に、受信メ
ッセージの“ピン＃”および“状態”欄内のデータを有
する記録が更新される。次に、リンクリスト記録内の
“注入フラグ”欄がチェックされ、故障が現行ゲートに
注入されたか否か決定する（ブロック４２０）。

【００６７】注入されていない場合、良品回路および故
障回路に関するリンクリスト記録内の“注入”の内容が
比較される（ブロック４２１）。このような内容が同一
である場合、このようなゲートでは故障はもはや視認で
きず、故障記録はリンクリストから除去され（ブロック
４２２）、パイプラインを通して“収束”メッセージが
送られ、このような故障に関する記録をその他のリンク
リストから除去させる（ブロック４２３）。“注入フラ
グ”がセットされる場合、あるいは、“入力”欄が異な
る場合、“更新”メッセージが送られ、このような故障
に関するその他の記録が更新される（ブロック４２
４）。

【００６８】シミュレーション中、出力ロガー１０２
は、良品回路および各故障回路についてシミュレーショ
ンされている回路の出力端子の状態の別の記録を保持す
る。全てのメッセージが“失効”され、そして、信号ス
ケジューラ１０１の事象キューで処理すべきメッセージ
が全く存在しないときに、所定のテストベクトルについ
てシミュレーションが完了される。この時点で、信号ス
ケジューラ１０１はメッセージを出力ロガー１０２に送
り、各故障について記録された出力状態を良品回路につ
いて記録された出力と比較する。

【００６９】出力が異なる場合、ベクトルは故障を検出
し、出力ロガー１０２は下記の形式、ｆｉｄ，ｃｄフラ
グ（ここで、“ｃｄフラグ”は“検出”にセットされて
いる）を有する“検出”メッセージをプロセッサ１０５
に送る。次いで、その故障記録から故障の位置（ゲート
およびピン番号）を得る。

【００７０】そして、この位置をメッセージに追加し、
このメッセージを次の形式、ｆｉｄ，ｃｄフラグ，位置でプロセッサ１０６に送り、故障記録のそれ自身のリス
トから故障を除去する。このようなメッセージがプロセ
ッサ１０６により受信されると、故障が注入されたゲー
トに付随するこのような故障に関するリンクリスト記録
が除去され、そして、追加の“検出”メッセージがパイ
プラインに沿って伝搬される（図４のブロック４０３，
４０４および４０５参照）。

【００７１】このような追加メッセージは、プロセッサ
１０７から入力故障に関する故障記録を除去し、プロセ
ッサ１１３から出力故障に関する記録を除去し、更に、
プロセッサ１０６，１０８，１０９および１１０内のリ
ンクリストからその他のゲートおよびメモリブロックに
関する故障記録を除去する。従って、次のベクトルがシ
ミュレーションされるとき、未検出の故障だけを考慮す
ればよい。これにより、シミュレーション時間が大幅に
短縮される。

【００７２】良品回路に関する事象メッセージが受信さ
れたときのプロセッサ１０６の動作を図解する図２にお
いて、パス２２０で示される分岐は現行ゲートで視認可
能な各故障について使用される。ソースにも存在する故
障の場合、パス２２１が使用され、そして、ブロック２
１３〜２１７で示される手順が実行される。その結果、
“発散”メッセージまたは“収束”メッセージが送られ
る。しかし、故障がソースに存在するので、このような
故障に関するメッセージはソースによっても送られ、そ
の結果、図４に図解された手順に従って、“更新”，
“発散”または“収束”メッセージが送られる。

【００７３】従って、図２のパス２２１に従った結果と
して送られるコントロールメッセージは冗長であり、送
る必要性はないものと思われる。しかし、このようなメ
ッセージを送らない場合、シミュレーションの実行は全
体的に一層長い時間を要することになる。従って、パス
２２１を経由する処理は本発明では好ましい実施態様に
含まれる。

【００７４】再び図１を参照しながら、メモリブロック
のシミュレーションにおけるプロセッサ１０８，１０９
および１１０の動作について詳細に説明する。このよう
なプロセッサは、良品回路および故障回路の両方につい
てメモリブロックの動作を集合的にシミュレーションす
る。シミュレーションされる回路内の各種のメモリブロ
ックの特徴（例えば、各ワードのワード数やビット数お
よびコントロールライン特性など）は最初にプロセッサ
１０８および１０９にロードされる。

【００７５】周知の通り、メモリブロックはコントロー
ルライン（例えば、“読出”，“書込”および“チップ
セレクト”など）用の入力端子，アドレスライン，デー
タラインおよびこのデータライン用の出力端子などを有
する。従って、プロセッサ１０５からメモリブロックコ
ントロールプロセッサ１０８に送られる事象メッセージ
は所定のメモリブロックのコントロール、アドレスおよ
びデータ入力端子の全てに関連することができ、また、
プロセッサ１１０からプロセッサ１１１に送られる事象
メッセージはこのようなメモリブロックの全てのデータ
出力端子に関連することができる。メモリの“読出”ま
たは“書込”動作のシミュレーションは一般的に、動作
を開始させるためにアドレス、データおよびコントロー
ル入力ラインをセットアップするために、プロセッサ１
０８による多数の事象メッセージの受信を含む。

【００７６】良品回路および故障回路の両方のための各
メモリブロック用のアドレスおよびコントロール入力ラ
インの現行状態はプロセッサ１０８に記憶される。同様
に、アドレスおよびデータ入力ラインの現行状態はプロ
セッサ１０９に記憶される。良品回路の場合、プロセッ
サ１０８が、メモリブロックについて“書込”動作をシ
ミュレーションさせる事象メッセージを受信する場合、
入力データラインの現行状態は、アドレスラインの現行
状態により特定されるアドレスで、物理的メモリプロセ
ッサ１１０内の記憶装置に書込まれる。

【００７７】同様に、“読出”動作がシミュレーション
される場合、アドレスラインの現行状態により特定され
る前記のような記憶装置内のアドレスの内容がプロセッ
サ１１０内のバッファに読出され、次いで、このプロセ
ッサは各データ出力ラインの現行および先行状態を反映
する事象メッセージを事象検出器１１１に送る。この点
については、下記で詳細に説明する。

【００７８】回路のシミュレーション中に、良品回路お
よび故障回路内のメモリブロックの入力および出力ライ
ンの状態はプロセッサ１０８，１０９および１１０に記
憶されているリンクリストに記録される。このようなリ
ンクリストも同様に故障データプロセッサ１０６の論理
ゲート用のリンクリストに編成される。しかし、メモリ
ブロックシミュレーションに適した欄とコントロールフ
ラグを有する記録を有する。所定の故障に関する記録
は、このような故障が、論理ゲートについて既に述べた
ように、このようなメモリブロックにおいて視認可能で
ある場合、メモリブロック用のリンクリストに記憶され
る。

【００７９】プロセッサ１０８，１０９および１１０に
おけるリンクリストは協動し、記録がプロセッサ１０８
の特定のリンクリストに加えられるか、または、リンク
リストから削除される場合、対応する記録も、両方のプ
ロセッサ１０９および１１０内の対応するリンクリスト
に加えるかまたは削除する。特定の故障に関する故障記
録は、この故障がプロセッサ１０８，１０９または１１
０のいずれにおいても視認可能なまま維持されている場
合、除去されない。このようなプロセッサにおける故障
除去と共に使用される様々なフラグを下記に説明する。

【００８０】メモリブロックコントロールプロセッサ１
０８のリンクリストに記録された各良品回路記録は次の
欄を有する。ブロック＃，読出，書込，チップセレクト，ｅｔ／ｌ
ｓ，＃ａｄｄｒ，ｆｉｄ，ポインタ，アドレスここで、“ブロック＃”はメモリブロックを識別し、
“読出”，“書込”および“チップセレクト”はメモリ
ブロック用のコントロールラインの現行状態を含み、
“ｅｔ／ｌｓ”はメモリアクセスがレベル感受性である
か否か、リーディングエッジがトリガされているか否
か、またはトレーリングエッジがトリガされているか否
かを示し、“＃ａｄｄｒ”はアドレスビットの番号であ
り、“ｆｉｄ”は故障識別番号であり、“ポインタ”は
リンクリスト内の次の記録のアドレスを含み、“アドレ
ス”はアドレスラインの状態を含む。

【００８１】プロセッサ１０８のリンクリスト内の各故
障回路記録は前記の良品回路で述べて欄の他に、下記の
欄を包含する。除去フラグ，コントロールファンインフラグ，アドレス
ファンインフラグ “除去フラグ”欄は故障記録をリンクリストから除去す
べきか否か決定するのに使用されるフラグを含む。“コ
ントロールファンインフラグ”および“アドレスファン
インフラグ”はコントロールラインおよびアドレスライ
ンにそれぞれ関連するフラグを含む。このような各フラ
グは、記録が関連する故障がラインを駆動するソースゲ
ートで視認可能か否かを示す。

【００８２】メモリブロック記述子プロセッサ１０９内
の各良品回路記録は下記の欄を包含する。ブロック＃，アドレス，オフセット，＃データ，デー
タ，ｆｉｄ，ポインタここで、“ブロック＃”はメモリブロックを識別し、
“アドレス”はアドレスラインの現行状態を含み、“オ
フセット”は物理的メモリプロセッサ１１０における語
の実際のアドレスを演算するのに使用されるオフセット
値を含み、“＃データ”はメモリブロック内のデータラ
インの番号を含み、“データ”はデータラインの現行状
態を含み、“ｆｉｄ”は故障識別番号を含み、“ポイン
タ”はリンクリスト内の次の記録のアドレスを含む。

【００８３】プロセッサ１０９内の各故障回路記録は、
前記の良品回路記録で述べた欄の他に、下記の欄を包含
する。データファンインフラグ

【００８４】この欄は、記録が関連する故障がラインの
ソースにおいて視認可能であるか否か示す各データライ
ンに関連するフラグを含む。

【００８５】物理的メモリプロセッサ１１０内の各良品
回路記録は、シミュレーションされているメモリブロッ
クの実際の記憶素子を示すメモリ欄と、最後の“読出”
動作からのデータ出力ラインの状態が記憶される出力バ
ッファ欄を包含する。良品回路に関するプロセッサ１１
０における読出および書込動作に関する実際のアドレス
は、プロセッサ１０９に記録された関連リンクリスト内
の“アドレス”および“オフセット”欄から、プロセッ
サ１０９で演算される。

【００８６】しかし、その他のプロセッサにおける故障
回路記録と対照的に、プロセッサ１１０内の故障回路記
録は、良品回路について記憶された対応するワードと異
なるメモリワードだけを包含する。このような異なるワ
ードは別のリストに記憶される。このリストは各メモリ
ブロック用のアドレス・ワード対のリンクリストであ
る。故障回路“書込”が行われ、かつ、書込まれるべき
故障回路ワードが良品回路の同じアドレスにおけるワー
ドと異なる場合、故障回路に関するワードはこのような
リンクリストに記憶される。

【００８７】リンクリストはポインタテーブルを通して
アクセスされる。このポインタテーブルは、各良品回路
について、リンクリスト内の第１のエントリを示すポイ
ンタを包含する。特定の故障回路について記憶すべきこ
とに相違が無い場合、このような回路に関するポインタ
は“空値”を有する。従って、特定の故障回路に関する
ポインタが“空”の場合、この故障回路に関するメモリ
ブロック全体の内容は良品回路に関する内容と同一であ
ると見做される。

【００８８】プロセッサ１１０は、良品回路に関する記
録およびメモリブロックで視認可能な各故障に関する記
録と共に、各メモリブロックに関するリンクリストも包
含する。このような記録は、付随する故障に関する故障
識別番号と“最終読出”欄を含む。この“最終読出”欄
は、関連する回路について最後の“読出”動作からのデ
ータ出力ラインの状態が記憶される欄である。

【００８９】前記のように、メモリブロックは４個の入
力端子と１個の出力端子を有する原始素子により示され
る。メモリブロックコントロールプロセッサ１０８に向
けられる事象メッセージは故障データプロセッサ１０６
に向けられる事象メッセージと同じ形式を有する。すな
わち、ソースゲート，ファンアウトゲート，ピン＃，ｆ
ｉｄ，ｃｄフラグ，状態ここで、“ソースゲート”の内容は出力状態変化を事象
メッセージに生じさせるゲートを識別し、“ファンアウ
トゲート”および“ピン＃”はメッセージが関連するメ
モリブロックの特定の入力端子（コントロールライン，
アドレスライン，またはデータ入力ライン）を識別す
る。

【００９０】同様に、物理的メモリプロセッサ１１０に
より送られる事象メッセージはプロセッサ１０７により
送られる事象メッセージと同じ形式を有する。すなわ
ち、ソースゲート，先行状態，現行状態，ｆｉｄ，ｃｄ
フラグここで、“ソースゲート”の内容はメッセージが関連す
るメモリブロックの特定の出力端子（データ出力ライ
ン）を識別する。良品回路および様々な故障回路に関す
る事象メッセージは“ｆｉｄ”欄の内容により識別さ
れ、また、故障回路に関する事象メッセージのタイプは
“ｃｄフラグ”欄の内容により識別される。

【００９１】プロセッサ１０８が良品回路または故障回
路のいずれかのメモリブロック用のコントロールまたは
アドレスラインに関する事象メッセージを受信すると、
プロセッサ１０８はそのリンクリストの適当な記録内の
特定のラインの状態を更新する。データラインの状態は
プロセッサ１０９のリンクリスト記録内にだけ記憶され
るので、プロセッサ１０８がデータラインに関する事象
メッセージを受信すると、このようなプロセッサはプロ
セッサ１０９にメッセージを送り、特定のデータライン
の状態を更新する。

【００９２】リンクリスト記録を更新した後、プロセッ
サ１０８は読出または書込動作を開始すべきか否かを決
定する。この決定は、シミュレーションされているメモ
リブロックが、プロセッサ１０８におけるメモリブロッ
クについて記憶された“ｅｔ／ｌｓ”欄で示されたよう
に、レベル感受性であるか否か、リーディングエッジが
トリガされたか否かまたはトレーリングエッジがトリガ
されたか否かおよび事象メッセージの結果としてコント
ロール、アドレスまたはデータラインの状態（もし有れ
ば）の特別な変化に基づく。

【００９３】レベル感受性モードでは、メモリ読出また
は書込は、チップセレクタラインが真正である限り、ア
ドレス、データ、読出または書込ラインに変化が存在す
る場合は常に行われる。エッジトリガモードでは、メモ
リ読出または書込は、チップセレクトラインの特定のリ
ーディングまたはトレーリングエッジに対してのみ行わ
れる。読出または書込動作が生起する場合、プロセッサ
１０８は適当なコントロールメッセージをプロセッサ１
０９に送り、関連する良品回路または故障回路に関する
適当なリンクリスト記録内の“アドレス”および“オフ
セット”欄の内容から読出／書込アドレスを算出する。

【００９４】図５は、良品回路に関する事象メッセージ
の受信に応答するメモリブロックコントロールプロセッ
サ１０８の動作を示す流れ図である。受信メッセージが
良品回路に関するものであり（ブロック５０１）、しか
も、コントロールまたはアドレス入力ラインに関連する
場合（ブロック５０２）、良品回路に関するリンクリス
ト記録は更新され（ブロック５０３）、良品回路に関す
る事象メッセージが作成され、そして、プロセッサ１０
９に送られる（ブロック５０４）。

【００９５】プロセッサ１０８からプロセッサ１０９に
送られるメッセージは次の形式を有する。ｆｉｄ，事象タイプ，ｃｄフラグ，ｍｓｇタイプ，ｍｓ
ｇ値ここで、“事象タイプ”，“ｍｓｇタイプ”および“ｍ
ｓｇ値”欄はプロセッサ１０８からプロセッサ１０９へ
のメッセージおよびプロセッサ１０９からプロセッサ１
１０へのメッセージで使用される。“事象タイプ”フラ
グは“収束”メッセージと共に使用され、送られている
メッセージが良品回路に関するプロセッサ１０８で受信
されたメッセージから生じるものであれば、“良品”を
示し、送られているメッセージが故障回路について受信
されたメッセージから生じるものであれば、“故障”を
示す。“ｍｓｇタイプ”フラグは幾つかあるメッセージ
タイプのうちどのタイプのメッセージが送られているの
かを示す。プロセッサ１０８からプロセッサ１０９への
メッセージの場合、このようなタイプは“アドレス”，
“データ”，“書込”，“読出”，“断定”，“作
成”，“検出”および“除去”などである。“ｍｓｇ
値”欄の情報は送られているメッセージのタイプに応じ
て変化する。

【００９６】“作成”，“検出”および“除去”メッセ
ージを除いて、プロセッサ１０８は、受信メッセージが
関連する入力ライン（コントロール，アドレスまたはデ
ータ）の種類およびリンクリスト記録における“ｅｔ／
ｌｓ”欄の内容により示されるようなシミュレーション
されているメモリのタイプから、送るべきメッセージの
タイプを決定する。

【００９７】プロセッサ１０８は、シミュレーションが
開始された場合、“ファンアウトゲート”および“ｐｉ
ｎ＃”欄とプロセッサ１０８に記憶されるこのようなメ
モリブロックに関する情報の内容から、特定のメモリブ
ロック用のラインの種類を決定できる。“断定”，“作
成”，“検出”および“除去”メッセージは故障回路に
だけ関連するものである。これらについては、下記で詳
細に説明する。ブロック５０４で示されるように、良品
回路について作成され、かつ、送られるメッセージは
“アドレス”，“データ”，“読出”および“書込”メ
ッセージに限ぎられる。

【００９８】前記のように、“読出”および“書込”動
作はシミュレーションされているメモリのタイプに応じ
て様々な方法で開始させることができる。例えば、レベ
ル感受性メモリでは、チップセレクトおよび読出ライン
が真正であれば、“読出”動作は、アドレスまたはデー
タラインの状態変化により開始される。従って、このよ
うな場合、データまたはアドレスラインに関する事象メ
ッセージを受信すると、プロセッサ１０８により２種類
のメッセージが送られる。第１のメッセージはアドレス
またはデータラインの新たな値を含み、第２のメッセー
ジは“読出”動作を開始する。

【００９９】事象メッセージまたは良品回路に関するメ
ッセージが送られた後、このメッセージがコントロール
またはアドレスラインに対する事象に関連する場合（ブ
ロック５０５）、プロセッサ１０８は、そのリンクリス
トに追加の故障回路記録が存在するか否か決定する（ブ
ロック５０６）。存在する場合、次の故障記録を取出し
（ブロック５０７）、このメッセージが関連する入力ラ
インに関する“ファンインフラグ”をテストする（ブロ
ック５０８）。

【０１００】“ファンインフラグ”がセットされていな
い場合（故障回路に付随する故障が事象メッセージを創
始したゲートで視認できないことを示す）、故障記録は
事象メッセージに従って更新される（ブロック５０
９）。“ファンインフラグ”がセットされている場合、
現行の故障記録について別の作用は何も起こらず、次の
故障記録が取り出される。

【０１０１】故障記録の更新に続いて、故障回路内の全
てのコントロールおよびアドレスラインの状態が、良品
回路に関する記録における対応する状態と比較される
（ブロック５１０）。このような状態が全て同一である
場合、故障はコントロールおよびアドレスラインでは視
認することができず、“良品収束”メッセージが作成さ
れ、プロセッサ１０９に送られる（ブロック５１１）。
このようなメッセージでは、“ｃｄフラグ”は“収束”
にセットされ、そして、送られているメッセージが良品
回路に関するメッセージから生じるので、“事象タイ
プ”は“良品”にセットされる。

【０１０２】しかし、入力ラインのいずれかの状態が相
違する場合、故障は視認可能であり、その結果、“発
散”メッセージが作成され、プロセッサ１０９に送られ
る。この場合、“ｃｄフラグ”は“発散”にセットさ
れ、また、“事象タイプ”は使用されない（ブロック５
１２）。最後に、“発散”メッセージが送られる場合、
故障は視認可能であり、故障記録は維持しなければなら
ないので、“除去フラグ”はリセットされる（ブロック
５１３）。

【０１０３】このフラグから明らかなように、このフラ
グがセットされると故障記録は除去される。しかし、
“収束”メッセージがコントロールまたはアドレスライ
ンについて送られる場合（ブロック５１４）、除去フラ
グはセットされる。除去フラグはデータラインについて
はセットすることができない。なぜなら、データライン
に関する発散／収束決定はプロセッサ１０９で行われる
からである。前記の処理は各追加の故障記録について繰
り返される。

【０１０４】ブロック５１１および５１２に拠った故障
回路に関するプロセッサ１０８により送られるメッセー
ジのタイプは良品回路についてプロセッサ１０８で受信
される事象メッセージに左右される。アドレスまたはデ
ータラインの状態の変化が“読出”または“書込”動作
を起こす場合、ここでも、２種類のメッセージを送るこ
とができる。

【０１０５】通常の状態では、故障回路内の特定の故障
は故障回路内のメモリブロックの動作に悪影響を及ぼす
ことができる。例えば、故障がデータラインに対する回
路リーディング内に存在する場合、不正データが書き込
まれることがあり、あるいは、故障がアドレスラインに
対する回路リーディング内に存在する場合、データは誤
ったアドレスに書き込まれたり、この誤ったアドレスか
ら読み出されることがある。

【０１０６】しかし、事象メッセージが良品回路におけ
る“読出”動作により生じ、故障回路内の特定の故障が
故障回路内で対応する“読出”動作を阻止する場合、こ
のような“読出”動作は強制されるか、または、“断
定”されなければならない。これにより、事象メッセー
ジが故障回路についてプロセッサ１１０により発生され
る。この状況では、“断定”メッセージはブロック５１
２に拠って送られる。“断定”メッセージを受信する
と、プロセッサ１１０は読出動作を行わず、最終読出値
を用いてその事象メッセージを生成する。

【０１０７】図６は、関連するメモリブロックで既に視
認可能な故障回路に関する事象メッセージを受信したと
きのプロセッサ１０８の動作を示す流れ図である。故障
に関する記録がリンクリスト内に存在する場合（ブロッ
ク６０１）、受信されたメッセージのタイプは採るべき
処置を決定する（ブロック６０２）。これが“検出”メ
ッセージである場合（“検出”にセットされている“ｃ
ｄフラグ”により示される）、故障メッセージは除去さ
れ（ブロック６０３）、“検出”メッセージがプロセッ
サ１０９に送られる。

【０１０８】これが“データ”メッセージである場合、
プロセッサ１０８に関するリンクリストを更新する必要
はない。なぜなら、このようなデータはプロセッサ１０
９に記憶されるからである。従って、“更新”メッセー
ジがプロセッサ１０９に送られ（ブロック６０８）、そ
して、“除去フラグ”がリセットされる（ブロック６０
９）。

【０１０９】メッセージが“コントロール”または“ア
ドレス”メッセージである場合、適当な故障記録（“ｆ
ｉｄ”により識別される）が更新され（ブロック６１
０）、“ｃｄフラグ”がテストされ、メッセージが関連
する入力ラインに付随する“ファンインフラグ”をセッ
トするかまたはリセットするか否かを決定する（ブロッ
ク６１１）。“ｃｄフラグ”が“発散”または“更新”
にセットされる場合（現行の故障がメッセージのソース
において視認可能であることを示す）、“ファンインフ
ラグ”がこのようなラインについてセットされ（ブロッ
ク６１２）、さもなければリセットされる（ブロック６
１３）。

【０１１０】次いで、図５のブロック５１０について述
べたような方法により、この入力を良品回路の入力と比
較する。入力が一つでも異なる場合、“更新”メッセー
ジがプロセッサ１０９に送られ（ブロック６１５）、そ
して、“除去フラグ”がリセットされる（ブロック６１
６）。全ての入力が同一である場合（このようなライン
では故障はもはや視認できないことを示す）、“故障／
収束”メッセージが送られ（ブロック６１７）、“除去
フラグ”がセットされる（故障がプロセッサ１０９およ
び１１０により視認できるように発見されない場合、故
障記録を除去することができることを示す）（ブロック
６１８）。

【０１１１】プロセッサ１０８が“読出”または“書込
み”動作が生起したことを決定すれば、ブロック６０
７，６１５または６１７に拠って送られる“アドレス”
または“データ”メッセージは、“読出”または“書
込”メッセージに続けることができる。

【０１１２】特定の故障に関する故障記録を除去できる
ことをプロセッサ１１０が決定するとき、“除去”メッ
セージはプロセッサ１１０からプロセッサ１０８により
受信される。“除去フラグ”がこのような故障に関する
記録内にセットされる場合（“除去”メッセージを生じ
るメッセージがプロセッサ１０８により送られたので、
“発散”または“更新”についてセットされた“ｃｄフ
ラグ”を介在させない“データ”メッセージが故障につ
いて送られることを示す）、このような故障記録は除去
され（ブロック６０６）、そして、“除去”メッセージ
がプロセッサ１０９に送られる（ブロック６０７）。
“除去フラグ”がリセットされる場合、記録は除去され
ず、メッセージは何も送られない。

【０１１３】図７は、関連するメモリブロックにおいて
現時点では視認出来ない新たな故障に関する故障回路メ
ッセージを受信したときのプロセッサ１０８の動作を示
す流れ図である。最初に、メッセージのタイプが決定さ
れる（ブロック７０１）。このメッセージが“検出”メ
ッセージである場合、特別な動作は何も採られない。こ
の状態は図４におけるブロック４０９について述べた状
態に類似している。メッセージが“データ”メッセージ
である場合、新たな故障記録が作成される（ブロック７
０２）。

【０１１４】しかし、この記録は単なる良品回路記録の
コピーである。なぜなら、プロセッサ１０８は“デー
タ”ラインではなく、“コントロール”および“アドレ
ス”ラインに関する情報だけを記憶するからである。次
いで、作成メッセージはプロセッサ１０９に送られ（ブ
ロック７０３）、プロセッサ１０９および１１０内に故
障に関する故障記録を作成させる。続いて、“故障／収
束”メッセージが送られる（ブロック７０４）。プロセ
ッサ１０８は“データ”メッセージから、故障が依然と
して視認可能か否か決定できないので、この故障につい
て“除去フラグ”をリセットする（ブロック７０５）。

【０１１５】メッセージが“コントロール”または“ア
ドレス”である場合、全てのコントロールおよびアドレ
ス入力を、図６のブロック６１４で説明した方法と同様
な方法で、良品回路に関する相対物と比較する（ブロッ
ク７０７）。故障回路および良品回路に関する入力が同
一である場合、特別な動作は何も採られない。そうでな
い場合、良品回路に関する記録をコピーし、それを、故
障回路について受信した直後のメッセージに従って変更
することにより新たな故障記録を作成する（ブロック７
０８）。

【０１１６】その後、作成メッセージをプロセッサ１０
９に送り（ブロック７０９）、プロセッサ１０９および
１１０内に対応する故障記録を作成させ、そして、メッ
セージが関連する特定のコントロールまたはアドレスラ
インについてファンインフラグをセットする（ブロック
７１０）。これは、これはメッセージのソースにおいて
故障が視認可能であることを記録する。最後に、この故
障がプロセッサ１０８で視認可能であることを示す“故
障／発散”メッセージをプロセッサ１０９に送り（ブロ
ック７１１）、そして、“除去フラグ”をリセットする
（ブロック７０５）。また、シミュレーションされてい
るメモリブロックがレベル感受性である場合、“アドレ
ス”または“データ”メッセージに続いて、“読出”ま
たは“書込”メッセージを送ることもできる。

【０１１７】図８は、良品回路に関する事象メッセージ
に応答するメモリブロック記述子プロセッサ１０９の動
作を示す流れ図である。受信メッセージが良品回路に関
するものであり（ブロック８０１）、かつ、データ入力
ラインに関するものである場合（ブロック８０２）、良
品回路に関するリンクリスト記録は更新される（ブロッ
ク８０３）。次いで、プロセッサ１０９は、そのリンク
リスト内に追加の故障回路記録が存在するか否か決定す
る（ブロック８０４）。存在すれば、次の故障記録を取
出（ブロック８０５）、メッセージが関連するデータラ
インの“ファンインフラグ”をテストする（ブロック８
０６）。

【０１１８】故障回路に付随する故障が事象メッセージ
を起こしたゲートで視認できないことを示すこのような
フラグがリセットされる場合、この事象メッセージに従
って故障記録は更新される（ブロック８０７）。このよ
うなフラグがセットされる場合、現行の故障記録につい
ては特別な動作は何も採られず、次の故障記録が取り出
される。

【０１１９】受信メッセージがアドレス入力ラインに関
連する場合、良品回路に関するリンクリスト記録は更新
される（ブロック８１２）。受信メッセージが“読出”
または“書込”メッセージである場合、プロセッサ１０
９はこのようなリンクリスト記録の“アドレス”および
“オフセット”欄内の情報から読出または書込アドレス
を算出する（ブロック８１３）。そして、“読出”また
は“書込”メッセージをプロセッサ１１０に送る（ブロ
ック８１４）。“書込”メッセージの場合、書込むべき
実際のデータはリンクリスト記録の“データ”欄から得
られ、また、このようなメッセージ内に含まれている。

【０１２０】図９は、故障回路に関する事象メッセージ
を受信した後のプロセッサ１０９の動作を示す流れ図で
ある。最初にメッセージのタイプが決定される（ブロッ
ク９０１）。このメッセージが“作成”メッセージであ
る場合、メッセージ内の“ｆｉｄ”欄で識別される特定
の故障について故障記録が作成され（ブロック９０
２）、そして、“作成”メッセージがプロセッサ１１０
に送られる（ブロック９０３）。このメッセージが“検
出”または“除去”メッセージである場合、適当な動作
が実行され（ブロック９０４および９０６）、対応する
メッセージがプロセッサ１１０に送られる（ブロック９
０５および９０７）。

【０１２１】アドレスメッセージの場合、故障記録は更
新される（ブロック９１０）。“ｃｄフラグ”が“更
新”または“発散”にセットされている“データ”メッ
セージの場合（ブロック９１１）、メッセージが関連す
るデータラインについて“データファンインフラグ”が
セットされ（ブロック９１２）、そして、故障記録内の
“データ”欄が更新される（ブロック９１３）。“ｃｄ
フラグ”が“収束”にセットされている前記のようなメ
ッセージの場合、関連するデータラインに関する“デー
タファンインフラグ”は“データ”欄が更新される前
に、リセットされる（ブロック９１４）。

【０１２２】“読出”，“書込”または“断定”メッセ
ージの場合、図８のブロック８１３について説明したよ
うに、アドレスが算出され（ブロック９１６）、そし
て、対応するコントロールメッセージがプロセッサ１１
０に送られる（ブロック９１８）。このコントロールメ
ッセージは、“書込”メッセージの場合の故障記録の
“データ”欄からの情報を含む。

【０１２３】しかし、プロセッサ１０９により受信され
たメッセージ内の“ｃｄフラグ”が“収束”にセットさ
れている場合、故障記録内の“データ”ラインの状態は
良品回路に関する記録における対応する状態と比較さ
れ、そして、プロセッサ１１０に対するメッセージ内の
“ｃｄフラグ”が必要に応じて更新される（ブロック９
１７）。

【０１２４】このようなデータライン状態が全て同一で
ある場合、故障はデータライン上では視認することがで
きず、その結果、“ｃｄフラグ”は更新されない。しか
し、このような状態が一つでも異なれば、故障は視認可
能であり、そして、プロセッサ１０８からのメッセージ
内の“事象タイプ”が“良品”にセットされている場合
（このようなメッセージが良品回路に関する事象メッセ
ージから生じることを示す）、“ｃｄフラグ”は“発
散”にセットされ、あるいは、プロセッサ１０８からの
メッセージ内の“事象タイプ”が“故障”にセットされ
ている場合（このようなメッセージが故障回路に関する
事象メッセージから生じることを示す）、“ｃｄフラ
グ”は“故障”にセットされる。

【０１２５】前記のように、様々なアドレスに関するフ
ァンインフラグ、データおよびメモリブロックに関する
データラインが、故障回路に関する事象メッセージ内の
“ｃｄフラグ”の状態に従ってセットされ、そしてリセ
ットされる。しかし、重要なことは、故障記録が適所に
存在し、そして、良品回路に関する事象メッセージがプ
ロセッサ１０８で受信され（アドレスおよびコントロー
ルラインに関するファンインフラグの場合）またはプロ
セッサ１０９で受信され（データラインに関するファン
インフラグの場合）る場合はいつでも、このような記録
内のファンインフラグが正しい状態に在ることである。

【０１２６】良品回路事象メッセージは、故障回路メッ
セージよりも先にプロセッサ１０８および１０９に到着
する。この故障回路メッセージはこのような故障記録を
作成させる、および／または、ファンインフラグをセッ
トまたはリセットさせる。この問題を解決するために、
図１に示すインタフェースプロセッサ１１４は、故障デ
ータプロセッサ１０６からの事象メッセージに応答し
て、特別なファンインフラグメッセージを発生する。

【０１２７】図２のブロック２１５および２１７に示さ
れるように、良品回路に関する事象メッセージに応答し
て、プロセッサ１０６は、故障リスト内の各故障につい
て、“発散”または“収束”メッセージのどちらかをプ
ロセッサ１１４に送る。このようなメッセージは次の形
式を有する。ファンアウトゲート，ｆｉｄ，ｃｄフラグ

【０１２８】プロセッサ１１４は、プロセッサ１０３お
よび１０４に記憶されたものと同様に、各論理ゲートに
関するポインタおよび故障リストを記憶する。しかし、
プロセッサ１１４はメモリブロックのアドレス、データ
またはコントロールラインであるファンアウトだけをリ
スト化する。プロセッサ１０６から事象メッセージを受
信すると、プロセッサ１１４は関連するファンアウトリ
スト内の各エントリについて下記の形式のファンインフ
ラグメッセージをプロセッサ１０８に送る。ｆｉｄ，ｃｄフラグ

【０１２９】故障記録が未だに作成されていないことを
示す“ｆｉｄ”を含む各ファンインフラグメッセージの
場合、プロセッサ１０８はこのような記録を作成し、そ
して、図７のブロック７０８および７０９におけるよう
に、“作成”メッセージをプロセッサ１０９に送る。

【０１３０】ファンインフラグメッセージがアドレスま
たはコントロールラインに関するものである場合、プロ
セッサ１０８は、図６のブロック６１１，６１２および
６１３におけるように、メッセージ内の“ｃｄフラグ”
の状態に従って、関連する“アドレスファンインフラ
グ”または“データファンインフラグ”をセットまたは
リセットする。

【０１３１】ファンインフラグメッセージがデータライ
ンに関するものである場合、プロセッサ１０８はメッセ
ージをプロセッサ１０９に送る。このメッセージは、図
９のブロック９１１，９１２および９１４におけるよう
に、“ｃｄフラグ”に従って、関連する“データファン
インフラグ”をセットまたはリセットする。

【０１３２】図１０は物理的メモリプロセッサ１１０の
動作を示す流れ図である。良品回路に関する“書込”メ
ッセージ（ここで、“ｍｓｇ値”欄は関連するアドレス
およびデータを含む）を受信すると（ブロック１００１
および１００２）、プロセッサ１１０は、良品回路に関
する被シミュレーションメモリ内の前記アドレスにおけ
る先に記憶されていた値を最初に読み出す（ブロック１
００３）。そして、この先行値を“書込”メッセージ内
の新たな値と比較する（ブロック１００４）。値が同一
でない場合、新たな値を前記アドレスに書込む（ブロッ
ク１００５）。

【０１３３】次いで、相違リストは次のように更新され
る。リンクリスト内の各故障記録の場合（ブロック１０
１０）、このような故障に関する相違リストにアクセス
するのに故障識別番号を使用し（ブロック１０１１）、
前記アドレスについてこのような相違リスト内に記録が
存在するか否か決定する（ブロック１０１２）。存在す
る場合、このような記録内の値と新たな値を比較する
（ブロック１０１３）。そして、値が同一である場合、
このような記録を相違リストから除去する（ブロック１
０１４）。前記アドレスについて記録が存在しない場
合、ブロック１００３において良品回路について読み出
された先行値を用いて相違リスト内に記録を作成する。

【０１３４】良品回路に関する“読出”メッセージ（こ
こで、“ｍｓｇ値”欄は関連するアドレスを含む）を受
信すると、プロセッサ１１０は前記アドレスで記憶され
た値を読出し、良品回路に関する“最終読出値”を更新
し（ブロック１０２１）、そして、シミュレーションさ
れているメモリブロック内の各データ出力ラインについ
て良品事象メッセージを送る。各メッセージ内の“現行
状態”欄は、このようなメッセージの“ソースゲート”
欄で識別されるデータ出力ラインについて読み出された
直後の値を含む。

【０１３５】図１１は、故障回路に関する事象メッセー
ジを受信したときのプロセッサ１１０の動作を示す流れ
図である。図示されているように、“作成”，“検
出”，“除去”，“書込”，“読出”および“断定”の
６種類のタイプのメッセージを受信できる（ブロック１
１０１）。“作成”メッセージを受信すると、メッセー
ジ内の“ｆｉｄ”欄で識別される特定の故障に関するリ
ンクリスト内に故障記録が作成される。“検出”および
“除去”メッセージの場合、識別された故障に関する故
障記録はリンクリストから除去される（ブロック１１０
３および１１０５）。“検出”メッセージの場合、プロ
セッサ１１０は一連の“検出”メッセージをプロセッサ
１１１に送る。メモリブロック内の各データ出力ライン
について一つのメッセージがシミュレーションされる。

【０１３６】故障回路に関する“書込”メッセージを受
信すると、書込むべき新たな値を同一のアドレスにおけ
る良品回路について記憶された値と比較する（ブロック
１１１０）。値が同一である場合、相違リストをチェッ
クし、前記アドレスについて記録が存在するか否か決定
する（ブロック１１１１）。存在する場合、このような
アドレスにおける値はもはや相違しないので、この記録
を除去する（ブロック１１１２）。

【０１３７】次に、メッセージ内の“ｃｄフラグ”が
“収束”にセットされ（ブロック１１１３）、かつ、ポ
インタリスト内のこのような故障回路に関するポインタ
が“空”（このような故障に関する相違リスト内にその
他の相違が存在しないことを示す）である場合（ブロッ
ク１１１４）、除去メッセージがプロセッサ１０８に送
られる。この除去メッセージは、“除去”フラグ（図６
のブロック６０５，６０６および６０７）の状態に応じ
て、このような故障に関する全ての故障記録のプロセッ
サ１０８，１０９および１１０からの除去を開始する。
“ｃｄフラグ”が“収束”にセットされず、あるいは、
更に相違が存在する場合、特別な動作は何も採られな
い。

【０１３８】ブロック１１１０に拠って行われる比較
が、故障回路に関する新たな値が良品回路の値と異なる
ことを示し、かつ、関連アドレスについて相違リスト内
に記録が存在する場合（ブロック１１１６）、新たな値
がこのような記録に書き込まれる（ブロック１１１
７）。さもなければ、新規な値を用いてこのようなアド
レスについて新たな記録が作成される（ブロック１１１
８）。

【０１３９】故障回路に関する“読出”メッセージを受
信したとき、“ｃｄフラグ”が“収束”にセットされ
（ブロック１１２０）、かつ、このような故障について
記憶された相違点が存在しない場合（ブロック１１２
１）、このような故障に関する記録はプロセッサ１０
８，１０９および１１０から除去することができ、そし
て、この“除去”メッセージはプロセッサ１０８に送ら
れる（ブロック１１２２）。（しかし、プロセッサ１１
０内のこのような故障記録の除去はプロセッサ１０９か
らの除去メッセージを連続的に受信しなければ起こら
ず、また、除去はブロック１１０５に従って起こる。）

【０１４０】事象メッセージをプロセッサ１１１に送る
ことを可能にするために、良品回路に関するリンクリス
ト記録内の“最終読出”欄からの値は故障回路に関する
“最終読出”欄にコピーされる。その後、必要に応じ
て、このような事象メッセージについて“ｃｄフラグ”
が更新される（ブロック１１２４）。プロセッサ１１０
により受信されたメッセージ内の“ｃｄフラグ”が“収
束”にセットされているが、故障回路に関する相違点が
依然として存在する場合、故障は依然として視認可能で
あり、その結果、受信メッセージ内の“事象タイプ”が
“良品”である場合、“ｃｄフラグ”は“発散”にセッ
トされ、また、このようなメッセージ内の“事象タイ
プ”が“故障”である場合、“ｃｄフラグ”は“更新”
にセットされる。最後に、故障回路に関する“最終読
出”からの値を用いて、各データ出力ラインに関する事
象メッセージがプロセッサ１１１に送られる。

【０１４１】“ｃｄフラグ”が受信メッセージ内で“更
新”または“発散”にセットされるか、または、相違が
依然として存在する場合、および、関連アドレスについ
て相違リスト内に記録が存在する場合、“最終読出”は
このような記録から更新される（ブロック１１２７）。
相違リスト内にこのような記録が存在しない場合、故障
回路に関する“最終読出”は良品回路に関する“最終読
出”から更新される（ブロック１１２３）。

【０１４２】受信メッセージが“断定”である場合、や
るべきことは“ｃｄフラグ”を更新し（ブロック１１２
４）、そして、故障回路にかんする“最終読出”の値に
従って事象メッセージを送ることである（ブロック１１
２５）。

【０１４３】前記の記載から明らかなように、プロセッ
サ１０６，１０８，１０９および１１０における多くの
動作は、特定の故障に関する記録が存在するか否かを決
定するために、リンクリストをサーチすることを含む。
本発明の好ましい実施例では、このようなリンクリスト
は故障識別番号により記憶され、そして、４個の別々の
リストに分割される。このような構成により、良品回路
および故障回路の両方についてサーチ速度を向上させる
ことができる。所望により、このリンクリストのその他
の構成も使用できる。

【０１４４】図１に示されたパイプラインにおけるボト
ルネックを避けるために、また、シミュレーション動作
をスピードアップするために、大きな記憶容量または処
理負担を有するプロセッサを反復することが望ましい。
例えば、前記の本発明の好ましい実施例では、２個の故
障データプロセッサが設けられている。奇数故障識別番
号を有する故障回路に関する事象メッセージが、プロセ
ッサ１０５により、このような２個のプロセッサの内の
第１のプロセッサに送られ、偶数故障識別番号を有する
故障回路に関するメッセージが第２のプロセッサに送ら
れる。

【０１４５】第１のプロセッサは奇数番号故障に関する
故障記録を保持し、第２のプロセッサは偶数番号故障に
関する故障記録を保持する。良品回路に関するメッセー
ジは両方のプロセッサに送られる。これにより、どちら
のプロセッサも、故障記録を記憶するための任意の故障
回路と良品回路との間の必要な比較を行うことができ
る。このようなプロセッサは両方とも、事象メッセージ
をプロセッサ１０７に送り、かつ、ファンアウトメッセ
ージをプロセッサ１１４に送る。言うまでもなく、図１
に示されたその他のプロセッサも必要に応じて同様な方
法で反復させることができる。

【０１４６】

【発明の効果】以上説明したように、本発明によれば、
故障が素子の部分で認識できる場合、シミュレーション
中に、故障回路内の回路素子の状態を記憶するためのメ
モリ記録が作成される。このような記録は、不要になっ
たときに除去される。その結果、シミュレーションがス
ピードアップされる。

【図面の簡単な説明】

【図１】本発明による故障シミュレーション用に形成さ
れたパイプライン化マルチプロセッサのブロック図であ
る。

【図２】良品回路および故障回路の両方のシミュレーシ
ョン中におけるパイプライン化マルチプロセッサにおけ
る様々なプロセッサの動作を示す流れ図である。

【図３】良品回路および故障回路の両方のシミュレーシ
ョン中におけるパイプライン化マルチプロセッサにおけ
る様々なプロセッサの動作を示す流れ図である。

【図４】良品回路および故障回路の両方のシミュレーシ
ョン中におけるパイプライン化マルチプロセッサにおけ
る様々なプロセッサの動作を示す流れ図である。

【図５】良品回路および故障回路の両方のシミュレーシ
ョン中におけるパイプライン化マルチプロセッサにおけ
る様々なプロセッサの動作を示す流れ図である。

【図６】良品回路および故障回路の両方のシミュレーシ
ョン中におけるパイプライン化マルチプロセッサにおけ
る様々なプロセッサの動作を示す流れ図である。

【図７】良品回路および故障回路の両方のシミュレーシ
ョン中におけるパイプライン化マルチプロセッサにおけ
る様々なプロセッサの動作を示す流れ図である。

【図８】良品回路および故障回路の両方のシミュレーシ
ョン中におけるパイプライン化マルチプロセッサにおけ
る様々なプロセッサの動作を示す流れ図である。

【図９】良品回路および故障回路の両方のシミュレーシ
ョン中におけるパイプライン化マルチプロセッサにおけ
る様々なプロセッサの動作を示す流れ図である。

【図１０】良品回路および故障回路の両方のシミュレー
ション中におけるパイプライン化マルチプロセッサにお
ける様々なプロセッサの動作を示す流れ図である。

【図１１】良品回路および故障回路の両方のシミュレー
ション中におけるパイプライン化マルチプロセッサにお
ける様々なプロセッサの動作を示す流れ図である。

【符号の説明】

１００マルチコンピュータ１０１信号スケジューラ１０２出力ロガー１０３ファンアウトポインタ１０４ファンアウトリスト１０５故障除去／メモリ検出器１０６故障データ１０７入力故障／機能評価１０８メモリブロックコントロール１０９メモリブロック記述子１１０物理的メモリ１１１事象検出器１１２テストベクトル／遅延１１３出力故障１１４インタフェース１２０ホストプロセッサ

フロントページの続き (72)発明者プラチマアグラウェルアメリカ合衆国 07974 ニュージャージーユニオンカントリー、ニュープロビデンス、コルチェスターロード、40 (72)発明者サミトラボーズアメリカ合衆国 08865 ニュージャージーワレンカントリー、フィリップスバーグ、アプト 330、ハックマンストリート 451

Claims

【特許請求の範囲】

【請求項１】論理回路の入力にテストベクトルを印加
したときの前記回路からの少なくとも一つの出力の状態
が、故障のない前記回路に前記テストベクトルを印加し
たときの前記出力の状態と異なる場合に前記回路内の故
障は検出されたと判断され、また、候補テストベクトル
を前記論理回路の被シミュレーション良品回路および前
記論理回路の被シミュレーション故障回路（この各故障
回路は故障箇所を１個だけ有する）に印加し、そして、
前記候補テストベクトルのうち少なくとも１個の故障を
検出したテストベクトルだけを一連のテストベクトルに
ついて選択することにより、所望の一連の前記テストベ
クトルを作成することからなる論理回路の試験方法であ
って、前記シミュレーションステップにおいて、前記論理回路内の素子に関する機能および相互接続を記
憶するステップと、前記各故障の位置およびタイプを記憶するステップと、前記各候補テストベクトルについて順に、前記候補テストベクトルに応答する前記良品回路の動作
をシミュレーションし、そして、前記シミュレーション
中の前記各素子の中間入力状態に関する良品回路記録を
作成し、そして、該中間入力状態を記憶するステップ
と、前記良品回路シミュレーションと同時に、前記各故障回
路の動作をシミュレーションし、そして、前記故障回路
シミュレーション中の前記各素子の連続的入力状態に関
する故障回路記録を、前記故障回路内の前記入力状態が
前記良品回路の入力状態と異なる程度にまでだけ、作成
し、かつ、前記連続的入力状態を記憶し、そして、前記
入力状態がもはや相違しない場合には前記故障回路記録
を除去するステップと、前記候補テストベクトルについて前記シミュレーション
が全て完了したとき、各故障回路に関する出力状態を前
記良品回路に関する前記出力状態を比較し、故障（存在
すれば）が前記候補テストベクトルにより検出されたか
否か決定するステップと、前記故障位置およびタイプ並びに各検出故障に関する前
記故障回路記録の全てを記憶装置から削除するステップ
とを有することを特徴とする論理回路の試験方法。
【請求項２】前記素子は、論理ゲートおよびメモリブ
ロックであり、前記良品回路シミュレーションステップ
は、メモリブロックについて書込動作をシミュレーションし
たとき、前記メモリブロックに関する良品回路記録内に
関連するデータを記憶するステップと、メモリブロックについて読出動作をシミュレーションし
たとき、前記メモリブロックに関する良品回路記録から
関連するデータを検索するステップと、を有することを
特徴とする請求項１の試験方法。
【請求項３】前記故障回路シミュレーションステップ
は、故障回路内のメモリブロックについて書込動作をシミュ
レーションしたとき、書き込むべきデータが対応する良
品回路内の同じアドレスについて書き込まれたデータと
異なる場合、前記アドレスに関連して前記データを関連
する故障回路記録へ書込むステップと、故障回路内のメモリブロックについて読出動作をシミュ
レーションしたとき、読み出すべきデータが関連する故
障回路記録内に記憶されていない場合、対応する良品回
路記録内の同じアドレスから前記データを検索するステ
ップと、を有することを特徴とする請求項２の試験方
法。
【請求項４】前記故障回路シミュレーションステップ
は、故障回路内のメモリブロックについて読出動作をシミュ
レーションした後、前記故障回路に関する故障回路記録
内の最終読出値を記憶するステップと、良品回路内のメモリブロックについて読出動作をシミュ
レーションした後、故障回路内の対応する読出動作が前
記故障回路内の故障のために生起しない場合、前記被シ
ミュレーション読出動作の結果として使用するために、
前記故障回路記録から前記最終読出値を検索するステッ
プとを有することを特徴とする請求項３の試験方法。
【請求項５】入力に印加されるテストベクトルに対す
る論理回路の出力における応答を、前記論理回路の故障
のない良品回路および前記論理回路の複数個の故障回路
（この各故障回路は故障を１個だけ有する）について同
時にシミュレーションすることからなる、論理ゲートお
よび機能回路を含有する論理回路内の故障をシミュレー
ションする装置であって、概ねパイプライン形状に接続された複数個の個別プロセ
ッサ（１０１〜１１３）、前記パイプラインは、少なく
とも第１の分岐と、この第１の分岐と平行な第２の分岐
を有し、第１および第２の分岐は両方とも前記プロセッ
サのうちの少なくとも１個のプロセッサを包含し、前記
各プロセッサは、前記パイプライン内の少なくとも次の
プロセッサにメッセージを送ることができ、かつ、前記
パイプライン内の少なくともその前のプロセッサからメ
ッセージを受信することができ、そして、シミュレーシ
ョンは前記プロセッサ間を循環される事象メッセージに
より行われる；シミュレーションされている論理回路内
の論理ゲートおよび機能回路間の相互接続を定義する情
報を記憶する、前記プロセッサ（例えば、１０３，１０
４，１０６）内の手段と、シミュレーションすべき各故障を定義する情報を記憶す
る、前記プロセッサ（例えば、１０７，１０３）内の手
段と、前記回路の良品回路および前記回路の各故障回路におけ
る各論理ゲート（このゲートは故障を有する）に関する
状態記録を記憶し、そして、前記事象メッセージに応答
して、故障が前記ゲートにおいて視認可能になる場合、
前記論理回路の各故障回路について前記ゲートに関する
このような記録を追加し、そして、故障が前記ゲートに
おいてもはや視認できない場合、前記論理回路の各故障
回路に関する前記記録を削除する、前記第１の分岐内の
前記プロセッサ（１０６）内の手段と、前記第１の分岐内の前記プロセッサのうちの少なくとも
一つ（１０７）における前記事象メッセージに応答し
て、前記論理ゲートの動作をシミュレーションし、そし
て、前記ゲートの出力状態を示す事象メッセージを送る
手段と、前記論理回路の良品回路の各機能回路に関する状態記録
を記憶し、そして、前記事象メッセージに応答して、故
障が前記機能回路において視認可能になる場合、前記論
理回路の各故障回路の前記機能回路に関するこのような
記録を追加し、そして、故障が前記機能回路においても
はや視認できない場合、前記論理回路の各故障回路の前
記機能回路に関する前記記録を削除する、前記第２の分
岐内の前記プロセッサ（１０８，１０９，１１０）のう
ちの少なくとも一つのプロセッサ内の手段と、前記第２の分岐内の前記プロセッサのうちの少なくとも
一つのプロセッサ（例えば、１１０）における前記事象
メッセージに応答して、前記故障回路の動作をシミュレ
ーションし、そして、前記故障回路の出力状態を示す事
象メッセージを送る手段と、前記プロセッサのうちの少なくとも一つのプロセッサ
（１１１）における前記事象メッセージに応答して、前
記論理ゲートおよび前記機能回路の出力状態の変化を検
出し、そして、前記状態変化を示す事象メッセージを送
る手段と、テストベクトルを示す事象メッセージを送る、前記プロ
セッサのうちの少なくとも一つのプロセッサ（１１２）
内の手段と、所定のテストベクトルについてシミュレーションが完了
したとき、前記論理回路の良品回路のシミュレーション
結果と前記論理回路の各故障回路の出力結果を比較して
相違を検出し、そして、相違が検出された各故障回路に
ついて、前記故障回路およびそれらの故障に関する前記
プロセッサ内の全ての記録を削除させる事象メッセージ
を送る、前記プロセッサのうちの少なくとも一つのプロ
セッサ（１０５）内の手段と、からなることを特徴とす
る論理回路内の故障シミュレーション装置。
【請求項６】前記機能回路はメモリブロックである請
求項５の装置。