JPH0760445B2 - 論理回路網の構成を最適化する方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路網に関し、特
に冗長性を除去することにより組合わせ論理のハードウ
エア構成を単純化する有効な方法に関する。

【０００２】

【従来の技術】論理回路網は、データについてブール論
理関数を実施するための基本論理ブロックを含む。論理
ブロックは、これらブロックが個々に実施するブール論
理関数により共通に識別される。論理ブロックは、単純
な論理ゲート、例えば当技術において周知である幾つか
を挙げれば、「ＡＮＤ」、「ＯＲ」、「ＮＡＮＤ」およ
び「ＮＯＲ」論理ゲートの形態を取り得る。論理ブロッ
クは「組合わせ」論理でもよく、この場合簡単な論理ゲ
ートが電気的に直列および（または）並列にカスケード
接続されて、論理入力についてブール論理関数を総合的
に実施して論理出力を生じる。組合わせ論理において
は、全体論理関数が個々の論理ゲートにより行われる個
々の論理関数により決定される。

【０００３】現在では、論理回路が設計される時、論理
設計者は最初に論理回路網の必須の全体的機能に焦点を
絞る。設計者は、全論理回路網に対する入出力が何であ
るかを知っている。更に、設計者は、入力論理状態の種
々の組合わせの全てに基いて出力論理状態が何であるべ
きかを知っている。前記の設計パラメータから、設計者
は所要の機能を提供するため使用可能な論理回路網を基
本的論理ブロックを用いて得る。結果として得られる論
理回路網は、多くの連続的な論理レベルを有する。

【０００４】論理回路の設計の次の段階において、論理
回路網は通常、１つ以上の複数の公知の最小化アルゴリ
ズムを用いてコンピュータ・プログラム（コンピュータ
自動化設計：ＣＡＤ）の助けにより最適化（と共に、
「最小化」）される。論理的最適化は、回路の信頼性を
強化し、論理回路網の全体速度を増加し、回路数を減少
する故に望ましい。

【０００５】当技術において困難でありかつ時間を費や
すものであった論理的最適化の１つの形態は、冗長論理
の同定と排除である。冗長論理は、「試験不能な」論理
あるいは実際に「論理的に冗長な論理」の形態を取り得
る。試験不能な論理は、論理回路網の機能的結果に影響
を及ぼさない論理を指す。換言すれば、例えその論理が
故障しても、論理回路網の全体機能に悪影響を及ぼさ
ず、また実際に如何なる条件下でも気付かないものであ
る。論理的に冗長な論理は、必要な論理的機能が一回以
上行われるがテスト可能であることを意味する。

【０００６】このため、冗長な論理関数動作をするもの
として同定される論理ブロックは、論理回路網の最適化
のため排除される。冗長性排除の３つの主な形態が当業
界において周知である。即ち、ブール論理代数演算法を
用いる局部的、大域的および２レベルの最適化である。
局部的最適化は、コンパイラにおけるいわゆる「覗き
穴」最適化法に類似する。局部的最適化においては、論
理の小さな領域が全て調べられるまで論理の小さな領域
において特定のパターンが探される。対照的に、大域的
最適化は、論理の大きな領域に対して焦点を合わせる。
２レベル最適化は以下に述べる。

【０００７】大きな多重レベル論理回路網の最適化のた
めには、多数のブール代数演算法が利用し得る。事例
は、Ｒ．Ｋ．Ｂｒａｙｔｏｎの「Ｆａｃｔｏｒｉｎｇ
Ｌｏｇｉｃ Ｆｕｎｃｔｉｏｎｓ」（ＩＢＭ Ｊｏｕｒ
ｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ ＆ Ｄｅｖｅｌｏｐ
ｍｅｎｔ、第３１巻、第２号、１９８７年３月）、Ｒ．
Ｋ．Ｂｒａｙｔｏｎ、Ｒ．Ｒｕｄｅｌｌ、Ａ．Ｓ．Ｖｉ
ｎｃｅｎｔｅｌｌｉおよびＡ．Ｒ．Ｗａｎｇ「ＭＩＳ：
Ａ Ｍｕｌｔｉｐｌｅ−Ｌｅｖｅｌ ＬｏｇｉｃＯｐｔ
ｉｍｉｚａｔｉｏｎ Ｓｙｓｔｅｍ」（ＩＥＥＥ Ｔｒ
ａｎｓ．ｏｎＣＡＤ、第７巻、第６号、１９８８年６
月）に記載されている。

【０００８】一般に、論理分析を行う時、多重レベル論
理回路網は、一次論理入力および出力間の論理ブロック
の２つの連続的なレベルに構成し直される。大半の論理
回路網あるいは少なくともその一部は、先に述べた従来
の手法により２つの論理レベルによりモデル化すること
ができる。

【０００９】ブール代数最小化法の過程では、各論理出
力のブール式は、論理ブロックの２レベルの構成が各出
力に対して具現されるまで操作され、ここにおいて各出
力は「積の和」または「和の積」のいずれか一方により
定義される。「積の和」は本質的に、第１のレベルがＡ
ＮＤ論理ブロックだけを含み第２のレベルがＯＲ論理ブ
ロックからなる論理的構成である。対照的に、「和の
積」は本質的に、第１のレベルがＯＲ論理ブロックだけ
を含み第２のレベルがＡＮＤ論理ブロックからなる論理
的構成である。

【００１０】従来のブール分析によって、２レベルの構
成が共通の論理的項について分析される。冗長な論理的
項は各レベルで排除される。論理ブロックもまたしばし
ば排除され得る。一般に、論理回路網が２つのレベルで
構成される時、多くの入力を持つ巨大な論理ブロック
（例えば、ＯＲまたはＡＮＤ論理ブロック）が得られ
る。

【００１１】集積回路（ＩＣ）の製造のレイアウト段階
では、時間および空間的要件の故に、論理ブロックはよ
り小さな論理ブロックに展開される必要がある。展開
は、ＩＣにおける論理ブロックの物理的配置およびその
相互接続を行うため要求される。展開が行われると、冗
長性が通常再び持込まれる。ブール代数および代数的因
数分解を用いる最適化は、ＩＣチップ上の論理が必要と
され配置される場所に対して局部的に能率化された論理
を生成するように展開が開始する際に行われる。

【００１２】

【発明が解決しようとする課題】ある論理回路網あるい
はその少なくとも一部は２レベルの論理に変換できない
ことに注意すべきである。この形式の論理の事例は、フ
ィードバック・ループを含むものである。このような回
路網においては、回路網のブール分析が可能なだけ行わ
れる。従って、回路網の完全かつ徹底した最小化は行わ
れ得ない。

【００１３】最後に、論理回路網が、最小化法から得た
論理回路網の洗練されたバージョンに基いてＩＣ上のハ
ードウエアで実現される。論理回路網は、設計者が描く
ものと同じ機能を持つが、簡素化プロセスの結果として
異なる論理ブロック構成を有することになる。

【００１４】ＩＣにおける実現の後、ＩＣの保全性およ
び製造プロセスをテストするためテスト生成プロセスが
論理回路網について行われる。テスト生成のための「Ｄ
−アルゴリズム」（欠陥アルゴリズムの短絡形）は当技
術において周知である。当技術にはＤ−アルゴリズムの
多数のバージョンが存在する。Ｄ−アルゴリズムについ
ては、Ｊ．Ｐ．Ｒｏｔｈの「Ｍｉｎｉｍｉｚａｔｉｏｎ
ｂｙ ｔｈｅ ＤＡｌｏｇｏｒｉｔｈｍ」（ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒ
ｓ、第Ｃ−３５巻、第５部、４７６〜４７８頁、１９８
６年５月）に記載されている。

【００１５】Ｄ−アルゴリズムを用いるテスト生成プロ
セスは次の如くである。入力の組合わせと入力状態の組
合わせが生成され、論理回路網に送られる。次いで、出
力における結果が観察され分析される。回路網の予期さ
れる応答は知られており、実験結果と比較される。

【００１６】実質的に、Ｄ−アルゴリズムの実現過程に
おいて、製造における欠陥または障害が識別される。障
害は、当技術において周知である「立ち往生（ｓｔｕｃ
ｋａｔ）」問題（「障害停滞（ｓｔｕｃｋ ａｔ ｆａ
ｕｌｔｓ）」）を生じ得る。一般に、この「停滞」概念
は、不適当な製造により不適当な論理状態があるノード
に存在する時の状態を指す。一例として、論理回路網に
おけるＡＮＤ論理ブロックが、常に欠陥により論理的ロ
ーの状態に維持される、即ち「停滞する」入力を有する
時、出力は停滞入力の制御の故に常に論理的ローとなる
ことを考えよう。その結果、ＩＣは欠陥を有し、廃棄し
なければならない。

【００１７】しかし、上記のテスト生成に対する試みは
煩わしい。Ｄ−アルゴリズムの実行は、論理回路網が多
くのレベルの論理ブロックを有する時、不当に多くの時
間、しばしば数時間あるいは数日を要する。典型的な論
理回路網は、例えば、１５乃至２０レベルの論理を持ち
得る。このため、一義的な入力数および障害点からの観
察可能点数は異常に多くなる。結果として、論理経路の
テストは不当な時間を費やす。

【００１８】更にまた、冗長性を識別して排除するテス
ト生成を用いることは更に望ましくない。問題となる論
理が冗長性の排除により修正される都度、論理における
全ての障害に対してテスト生成プロセスを再び最初から
始めねばならない。

【００１９】

【課題を解決するための手段】本発明は、信号の再収束
により生じる信号経路における冗長性を排除することに
より、論理回路網の最終的な構成を最適化する。これ
は、論理設計の最適化のための古典的な手法の領域を著
しく拡張する。本発明は、論理回路網の最適化のためブ
ール代数分析と関連して修正Ｄ−アルゴリズム分析を用
いる。この修正Ｄ−アルゴリズムは、全体的な論理的記
述内で小さな論理ブロックをテストして分離するため用
いられる。更に、ブール代数法を用いて、論理を簡素化
するため必要に応じて最終的に削除が可能な冗長性およ
び冗長項を識別する。

【００２０】本発明によれば、ブール和および積のノー
ドが、論理回路網のデータベース・モデルにおいて識別
される。次に、この和および積のノードの各々における
各再収束信号毎に、冗長性が存在するかどうかを決定す
る。冗長性が存在するならば、１つ以上の冗長項が識別
される。最後に、必要に応じて冗長項がこのモデルから
排除される。

【００２１】本発明は、先に述べたような、従来技術の
欠点を克服し、更に下記の別の利点をもたらす。

【００２２】本発明の方法は、ＯＲ、ＮＯＲ、ＯＡおよ
びＯＲ−ＡＮＤ−Ｉ論理ブロックを含む和のノード（Ｓ
Ｎ）と、ＡＮＤ、ＮＡＮＤ、ＡＮＤ−ＯＲおよびＡＮＤ
−ＯＲ−Ｉ論理ブロックを含む積のノード（ＰＮ）の双
方において信号を再収束することにより生じる冗長性を
排除する。最初に、１つのコーンにおける１つの項が他
のコーンにおける１つの項のサブセットであることを確
証するため、修正Ｄ−アルゴリズムが論理ブロックの１
対のコーンに対して用いられる。次に、ブール代数分析
を用いて、必要に応じて、冗長性を排除するためコーン
において削除されねばならない正確な項を検出する。

【００２３】現在存在する論理最適化法と比較して、本
発明は、論理の簡素化のために必要な時間を著しく短縮
する。本発明のアルゴリズムが問題となる小さなコーン
に分析を限定するため、従来の方法における如く拡張ブ
ール式を格納する必要がない。一般に、本方法は、同等
な機能を行うように構成されるならば、純粋に代数的試
みあるいは純粋にＤ−アルゴリズムに基く試みよりも遥
かに早い。注目すべきは、論理回路網が更に複雑になり
多層化するに伴い、本発明が更に有効であることであ
る。

【００２４】本発明においては、問題となる点即ちノー
ドが分離され、１つの論理回路網に集中される。問題と
なるノードは、従来の手法におけるように論理回路網の
出力にある必要がない。ノードは、全論理記述に対して
内部に置くことができる。

【００２５】本発明は、単一の入出力停滞障害の存在に
おけるテスト不能な状態を生じ得る論理回路網における
ノードのほとんど全ての論理的冗長性（未知のブロック
および直列論理の故に正確ではないが、略々１００％）
を排除する。

【００２６】本発明は、与えられたモデルの如何に拘わ
らず冗長性の排除を行う。特に、冗長性の排除は、モデ
ルの概念レベルの如何に拘わらず、あるいはモデルが、
チップが論理機能の実現のため均一な領域に再分割され
るマスター・スライス技法における如き特定のハードウ
エア構成に依存するかどうかに拘わらずに実施が可能で
ある。マスター・スライス法では、最も簡単な機能を持
つことが望ましくないことがある。

【００２７】本発明の結果として、有意な時間で更にテ
スト可能である論理回路を作ることができる。本発明の
方法は、幾つかの集積回路（ＩＣ）における論理関数を
単一のＩＣに融合する優れた機構を提供する。

【００２８】本発明の更に別の利点については、以降の
図面および詳細な記述を読めば当業者には明らかになる
であろう。別の利点は本文に包含されることを意図す
る。

【００２９】本発明の上記および他の目的、特徴および
利点については、添付図面に示される如き本発明の望ま
しい実施態様の以降の更に詳細な記述から明らかになる
であろう。

【００３０】本発明と見做される主題は、本文において
特に指摘され明瞭に請求される。しかし、本発明は、構
成および実施の方法の双方に関して、またその更に他の
目的および利点と共に、添付図面に関して以降の記述を
参照することによりよく理解されよう。

【００３１】

【実施例】図１は、本発明に関する基本的概念を示して
いる。本発明によれば、論理回路網のコンピュータ・モ
デルは論理ブロックを全論理回路網内の「コーン」に統
合することにより分析される。一例として、図１は組合
わされる如何なる数の論理ブロックも包含し得るコーン
１０２（コーン１）およびコーン１０４（コーン２）を
示している。

【００３２】コーンに対する入力は、「葉ノード」で始
まる「葉」と呼ばれる。葉は、１次入力、ラッチ出力、
レジスタ出力、メモリー出力、下部構造が判らないか理
解できない未知の論理ブロックからの出力、および以下
に詳細に述べる他のＳＮまたはＰＮからの出力であり得
る。１つのコーンと対応する上記の入力は、総合的に特
定のコーンの葉セットと呼ばれる。従って、図１に示さ
れるように、葉セット１は参照番号１０２で示されるコ
ーン１と対応し、葉セット２は参照番号１０４で示され
るコーン２と対応する。

【００３３】コーン１０２、１０４は各々「ルート・ピ
ン」で終る。コーン１０２は、ルート・ピン１１２（Ｐ
１）で終り、コーン１０４はルート・ピン１１４（Ｐ
２）で終る。ルート・ピン１１２および１１４は、実質
的に後続段の論理に対する入力であり、これは例えば図
１にＡＮＤ論理ブロック１１８として示される。コーン
１０２および１０４の各々の葉を構成する入力信号は、
各ルート・ピンに達する前に数段の組合わせ論理を通
る。

【００３４】ルート・ピン１１２、１１４は、論理回路
網内部の和のノード（ＳＮ）および積ノード（ＰＮ）を
識別することにより定義される。実質的に、ＳＮは、そ
の論理関数を記述するブール式において行われる第１の
論理機能がＯＲまたはＮＯＲ機能であるノードである。
対照的に、実施される第１の論理機能がＡＮＤであれ
ば、これは積のノードである。

【００３５】一例として、図１において、このノードの
論理信号を定義するブール式ではＡＮＤ論理機能が論理
ブロック１１８により最初に実施されるため、ノード１
２０は積のノードである。

【００３６】潜在的な冗長性（テスト不能または論理的
に冗長）が存在するならば、ノード１２０に「収束」が
生じる。「収束」とは、ある論理項が、ノード１２０に
おける全論理信号を記述するブール式の幾つかの最小項
（サブターム）の形で存在することを意味する。収束ノ
ード１２０と関連する論理ブロック１１８は、「収束論
理ブロック」と呼ばれる。

【００３７】収束が生起するならば、ルート・ピン１１
２、１１４は、参照番号１１６により図１に示されるよ
うに、共通葉（入力）で各コーン１０２および１０４を
定義する。換言すれば、葉は２つ以上のコーンに「ファ
ンアウト」し、論理ブロック１１８で再び収束する。

【００３８】本発明によって、識別された潜在的な冗長
性が更に分析され、必要に応じて、以下に詳細に述べる
ように排除される。あるテスト可能な冗長性は、マスタ
ー・スライス手法などにより許容される。しかし、テス
ト不能な冗長性は、見出されれば常に排除されねばなら
ない。

【００３９】図２は、本発明の方法を示す高レベルの流
れ図を示す。実際に、本発明は、１つのコーンにおける
ある項が他のコーンにおける１つの項のサブセットであ
ることを確証するため、修正Ｄ−アルゴリズムをＳＮ／
ＰＮ論理ブロックの１対のコーンに適用する。次に、ブ
ール疑似代数分析を用いて、必要に応じて冗長性を排除
するためにコーン中で削除されるべき項を検出する。こ
のプロセスは、ＳＮまたはＰＮの全ての共通葉に対して
反復され、全プロセスが全てのＳＮおよびＰＮに対して
反復される。

【００４０】流れ図のブロック２０２では、論理モデル
の記述が最初にリスト形態言語を介して入力され、デー
タ構造に格納される。この論理モデル記述は、論理ブロ
ックのリスト、各論理ブロック毎のピンのリスト、およ
び各ピン毎の結合即ち「ネット」のリストを含む。１つ
の論理ブロックとは、出力を得るため１組の入力につい
て１つの論理機能を行う、論理回路網における１つの領
域である。論理ブロックのリストは、１００，０００以
上のエントリを含み得る。論理ブロックに対する多数の
入出力が存在し得る。典型的には、１つの論理ブロック
は、同一相の解、その反転、またはその両方を含む１つ
または２つの出力を有する。

【００４１】データ構造を処理する新しいアルゴリズム
を有するプログラムがデータ構造とは別のものであるた
め、データ構造を分析するためのプログラムが初期化さ
れる（流れ図のブロック２０４参照）。換言すれば、変
数、ループ・フラッグなどは、当技術において周知のよ
うに、開始値にセットされる。

【００４２】次に、和のノード／積のノード（ＳＮ／Ｐ
Ｎ）のリストを生成するため、モデルはその全体が分析
される。実質的に、本発明の方法に対して特に問題とな
るＳＮ／ＰＮリストが生成される。このＳＮ／ＰＮリス
トは、潜在的な冗長性を持ち得る全てのＳＮおよびＰＮ
のリストを有する。流れ図のブロック２０８に示される
ように、前記の分析は一回だけの事象である。更に、こ
れは連続する流れ図のブロック２１０、２１２、２１４
に示される。

【００４３】流れ図のブロック２１０で、１つの論理ブ
ロックが論理モデルから選択される。更に、この論理ブ
ロックが流れ図のブロック２１２に示されるように、潜
在的なＳＮまたはＰＮと関連するかどうかが決定され
る。

【００４４】この論理ブロックの機能は、ブロックがＳ
Ｎである（第１の機能がＯＲ特性を呈する）か、あるい
はＰＮである（第１の機能がＡＮＤ特性を呈する）かを
決定するために考察される。更に、この論理ブロック
は、図１に関して前に示し述べたように、２つ以上の場
所に対してファンアウトしなければリストに置かれな
い。ブロックがこれらの要件を満たすならば、葉ノード
がこの論理ブロックにおいてファンアウトし再び収束す
るかどうかを知るため、（全てのコーンを同時に追跡す
る有効経路を用いて）その入力ピンに送る論理が調べら
れる。ＳＮまたはＰＮとして識別された論理ブロック
は、収束論理ブロックとしてフラッグ表示され、またそ
の識別がＳＮ／ＰＮリストに入れられる。

【００４５】一旦ＳＮまたはＰＮ論理ブロックが識別さ
れると、１つの大域的論理ブロックとして幾つかの論理
ブロックを一緒にすることによりＳＮ／ＰＮリストを更
に潜在的に簡素化するように論理ブロックの出力の接続
が考察される。この手順は望ましいものであるが任意で
あり、流れ図のブロック２１４に示される。これを行う
際、以下に更に詳細に述べるように、ピンの対をサンプ
リングする時更に大きな再収束が考えられる。

【００４６】ＳＮ／ＰＮリストが生成される方法の故
に、１つのピン対に対する共通の葉において唯１つの再
収束の場所が存在することが保証される。上記の保証
は、本発明のより簡単な構成を可能にする。

【００４７】従って、全ＳＮ／ＰＮリストが完成した
後、この新しいアルゴリズムにより考察されるための多
数の問題ノード（ＳＮおよびＰＮ）が生成される。更
に、各問題ノードで、論理機能がＡＮＤ機能であるかあ
るいはＯＲ機能であるとして理解されたが、和または積
のノードがこれらのブール関数に限定されないことを理
解すべきである。問題ノードのセットは、流れ図のブロ
ック２０４におけるモデルの記述に存在する論理ブロッ
ク数よりも明らかに小さい。

【００４８】次に、流れ図のブロック２１６〜２３２に
おいて、論理回路網の最適化のためにＳＮ／ＰＮリスト
が本方法により操作される。流れ図のブロック２１６に
おいて、ＳＮ／ＰＮリストにおけるＳＮおよびＰＮの全
てが考察されたかどうかについて判定がなされる。各Ｓ
ＮおよびＰＮの分析の完了と同時に、アルゴリズムは流
れ図の停止ブロック２３２で終了する。

【００４９】ＳＮまたはＰＮが分析のため依然としてリ
ストに残っている時、流れ図のブロック２１８に示され
るように、次のＳＮ論理ブロックまたはＰＮ論理ブロッ
クが分析のため検索される。

【００５０】各論理ブロック毎に、一時に論理ブロック
の入力における１対のピンが考察され、これは１つの論
理ブロックと関連する全ての潜在的な対の組合わせが考
察されるまで行われる。例えば、収束論理ブロックが３
つの入力を持つならば、対は１および２、１および３、
および２および３となる。別の見方によれば、全てのコ
ーンの組合わせが考察されるまで、問題となる論理ブロ
ックで収束する２つのコーンが一時に分析される。

【００５１】全てのピン対が分析された後、本方法は流
れ図のブロック２２２に示されるように論理ブロックを
考察から外し、流れ図のブロック２１６へ戻り、ここで
ＳＮ／ＰＮリストにおける残りの論理ブロックのエント
リが検索される。反対に、全てのピン対が考察されてい
なかったならば、流れ図のブロック２２４に示されるよ
うに、次のピン対が検索される。

【００５２】一旦１つのピン対が選択されると、流れ図
のブロック２２６に示されるように、各ピンに対する葉
セットが識別され、この葉セットは、流れ図のブロック
２２８に示されるように、いずれかの葉が共通であるか
どうかを判定するため比較される。もし共通に葉が存在
しなければ、次のピン対（もしあれば）が図示の如く検
索される。

【００５３】２つ以上の共通の葉が存在すれば、再収束
が存在する。更に、再収束は潜在的な冗長性の存在を示
唆する。冗長性が存在するならば、ＳＮおよびＰＮが生
成されたときの方法の結果により、唯１つの実際の冗長
項（ＲＴ）がこの共通葉に対するブール式に存在するこ
とになる。冗長項は、再収束信号を含む最大（最も大き
い）論理項である。最大論理項は段落６０において定義
される。再収束信号を含む冗長項の簡単な例は次のブー
ル式で与えられる。 Ａ（Ａ＋Ｂ）＝Ａ＋ＡＢ＝Ａ（１＋Ｂ）＝Ａ ＡがＰＮに再収束しており、ＡＮＤの手前のＯＲ項、す
なわちＡ＋Ｂは削除しても結果に変わりはない。 ＡＢ（Ｃ＋Ｄ）（Ａ＋Ｃ）＝（ＡＢ＋ＡＢＣ）（Ｃ＋Ｄ） ＝ＡＢ（１＋Ｃ）（Ｃ＋Ｄ） ＝ＡＢ（Ｃ＋Ｄ） ＰＮの手前の再収束信号Ａを含むＯＲ項（Ａ＋Ｃ）は冗
長であり、削除できる。ＡＡ＝Ａであり、ＡとＡの反転
とのＡＮＤは０であり、ＡとＡの反転とのＯＲは１であ
る。再収束信号Ａは再収束点でＡまたはＡの反転と論理
的ＡＮＤまたはＯＲされるがその正味の効果はＡそれ自
体、０、または１であるから論理の初期の段階で再収束
信号を他の信号と論理的に操作することは冗長な操作で
ある。このような冗長性は以下に述べる法則により除去
することが出来る。

【００５４】ピン対の上記の分析は、非破壊ブール代数
分析と呼ぶことができる。この分析は、論理回路網のモ
デルとは別のデータ・テーブルにおいて生じるため、
「非破壊的」である。また、注目すべきは、従来のブー
ル代数手法におけるような論理回路網の２レベルの展開
が本発明では不要であることである。

【００５５】ブロック２３０に示されるように、次に冗
長性が処理される。冗長性毎にブール分析が行われて冗
長項を決定する。処理中に、冗長性が排除されるべきか
どうかが判定される。ある状況では、コンパクトな論理
を許容するため、冗長性の排除が望ましくないことがあ
る。これは、本発明の任意の一特徴である。冗長性処理
の詳細な説明は図３に関して行う。

【００５６】冗長性が排除されるべき場合は、一般に、
重なるコーンの１つからピンが遮断される。更にまた、
冗長性の排除の結果どこにもつながらない論理ブロック
を生じるならば、これらの論理ブロックは論理回路網を
更に簡単にするため排除することができる。冗長性の排
除については、図８において詳細に論述する。

【００５７】図３は、冗長性の処理のための詳細な流れ
図３００を示す。特に、冗長項はブール分析を用いて識
別される。

【００５８】流れ図のブロック３０４において、各ピン
対の全ての共通葉が考察されることを保証するためカウ
ンタが構成される。全ての共通葉が処理されたならば、
流れ図３００は流れ図の最終ブロック３１８へ進む。さ
もなければ、流れ図３００は通常動作で流れ図のブロッ
ク３０６へ進む。

【００５９】流れ図のブロック３０６において、信号が
各コーンの共通葉に注入される。この信号は、各コーン
を経て収束ＳＮ／ＰＮ論理ブロックにおける各ルート・
ピン（ピン対の一方のピン）へ進む。

【００６０】ブール式の冗長項は、再収束信号を含む
「最大ＡＮＤ項」または「最大ＯＲ項」のいずれかであ
り得る。最大ＡＮＤ項は、（終了条件とも呼ばれる）第
１のＯＲ演算に遭遇する前に所要の信号が参与するＡＮ
Ｄ項として定義される。

【００６１】例えば、任意のブール論理項即ち、（ａ・
ｂ・ｃ ＋ ｐ・ｑ・ｒ）・ｌ・ｍを考察しよう。「ａ」
を含む最大ＡＮＤ項は、「ａ・ｂ・ｃ」が「ｌ・ｍ」と
共にＡＮＤ操作される前に「ｐ・ｑ・ｒ」と共にＯＲ操
作されるため、「ａ・ｂ・ｃ」であって「ａ・ｂ・ｃ・
ｌ・ｍ」ではない。

【００６２】対照的に、最大ＯＲ項は、（終了条件とも
呼ばれる）第１のＡＮＤ演算と遭遇する前に所要の信号
が参与するＯＲ項として定義される。

【００６３】例えば、任意のブール論理項即ち、（a＋b
＋c）・（ｑ＋ｒ） ＋ ｌ・ｍを考察しよう。「ａ＋ｂ
＋ｃ」が「ｌ・ｍ」と共にＯＲ操作される前に「ｑ＋
ｒ」と共にＡＮＤ操作されるため、「ａ」を含む最大Ｏ
Ｒ項は「ａ＋ｂ＋ｃ」である。

【００６４】図４および図５は、収束論理ブロックがＳ
ＮあるいはＰＮのいずれか一方である時の最大ＡＮＤ項
と最大ＯＲ項の概念を示す。

【００６５】図４において、ＳＮ収束論理ブロック４０
２は、１対のコーンを定義するルート・ピン４０４、４
０６を有する。仮想線で示されるように、ルート・ピン
４０４はコーン４０８を定義する。他のコーン（ラベル
なし）はルート・ピン４０６により明瞭に定義される。
更に、ノード４１０、４１２の各々における信号「ａ」
および信号「ｂ」は、両方のコーンに対する共通葉であ
る。

【００６６】信号「ａ」に関しては、ルート・ピン４０
４から観察される如き信号「ａ」を含む最大ＡＮＤ項
は、ノード４１４にある。また、最大ＯＲ項は、ノード
４１０にある。

【００６７】図５において、ＰＮ収束論理ブロック４４
２は、１対のコーンを定義するルート・ピン４４４、４
４６を有する。仮想線により示されるように、ルート・
ピン４４４はコーン４４８を定義する。他のコーンは、
ルート・ピン４４６により定義される。更に、ノード４
５０における信号「ａ」は、両方のコーンに対して共通
葉である。

【００６８】信号「ａ」に関しては、ルート・ピン４４
４から観察される如き信号「ａ」を含む最大ＯＲ項はノ
ード４５０にある。また、最大ＡＮＤ項はノード４５４
にある。

【００６９】冗長項のタイプ、即ち最大ＡＮＤ項または
最大ＯＲ項は、（１）収束の位相関係、（２）収束論理
ブロックのタイプ、即ちＳＮかＰＮか、に依存する。後
者は既知であるが、前者は流れ図３００に示されるよう
にして決定される。

【００７０】このため、流れ図のブロック３０８におい
て、２つのコーンの各々における共通葉で始まった信号
の信号位相がルート・ピンにおいて相互に同位相である
か位相外れであるかが判定される。より詳しく言えば、
共通葉とルート・ピンとの間の論理経路に沿って反転数
がカウントされる。一方のコーンにおける偶数カウント
と比較して他方のコーンにおけるカウントが奇数なら、
位相外れの関係である。更に、両方のコーンにおけるカ
ウントが一貫して奇数または偶数の場合は、同位相の関
係を示唆する。

【００７１】一例として、図６および図７の信号「ａ」
について考察しよう。図６においては、信号「ａ」は収
束ＰＮ論理ブロック５０６と結合されたルート・ピン５
０２、５０４を有する２つのコーンの共通葉である。

【００７２】図６は、葉ノード５０８とルート・ピン５
０２との間の信号「ａ」の同位相の再収束を示す。換言
すれば、ノード５０２、５０４において信号「ａ」によ
る結果として得られる信号は同位相にある。先に述べた
ように、信号が同位相かどうかは、葉ノードとルート・
ピンとの間の反転をカウントすることにより決定され
る。従って、ルート・ピン５０２により定義されるコー
ンに関しては、合計２つの反転が存在する。信号「ａ」
はインバータ５１０において１回反転され、その後ＮＯ
Ｒ論理ブロック５１２において反転され、これによりル
ート・ピン５０２に反転されない信号「ａ」を結果とし
て生じる。更にまた、ルート・ピン５０４により定義さ
れるコーンに関しては、反転は存在しない。従って、ル
ート・ピン５０２、５０４において信号「ａ」による結
果として得られる信号の位相は同じである、即ち「同位
相」である。

【００７３】図７において、信号「ａ」は、収束ＰＮ論
理ブロック５２６と結合されたルート・ピン５２２、５
２４を有する２つのコーンの共通葉である。

【００７４】図７は、葉ノード５２８とルート・ピン５
２２との間の信号「ａ」の位相外れの再収束を示す。換
言すれば、ノード５２２、５２４において信号「ａ」に
よる結果として生じる信号は位相外れ関係にある。ルー
ト・ピン５２２により定義されるコーンについては、信
号「ａ」はインバータ５２０において１回反転され、結
果として反転された信号をルート・ピン５２２に生じ
る。更に、ルート・ピン５２４により定義されるコーン
については、反転は存在しない。従って、ルート・ピン
５２２、５２４における信号「ａ」の位相は同じでな
い、即ち「位相外れ」である。

【００７５】ＰＮにおける信号の同位相の再収束の場合
の冗長項を決定するため、この信号を含む「最大ＯＲ
項」が識別される。例えば、ブール論理項即ち、（（ａ
＋ｂ＋ｃ）・ｄ・ｅ）・（ａ・ｘ）について考察しよ
う。上記の事例においては、項「（（ａ＋ｂ＋ｃ）・ｄ
・ｅ）」は１つのコーンにより寄与されるが、「（ａ・
ｘ）」は他のコーンにより寄与される。明らかなよう
に、信号「ａ」はＡＮＤ機能において同位相で再収束す
る。排除されるべき最大冗長項は（ａ＋ｂ＋ｃ）であ
り、これは信号「ａ」を含む最大ＯＲ項である。

【００７６】反対に、ＰＮにおける信号の位相外れの再
収束の場合の冗長項を決定するためには、この信号を含
む「最大ＡＮＤ項」が識別される。例えば、ブール論理
項（（ａ・ｂ・ｃ＋ｐ・ｑ・ｒ＋ｘ・ｙ・ｚ）・ｄ・
ｅ）・（−ａ・ｘ）について考察しよう。上記の事例に
おいては、項「（（ａ・ｂ・ｃ＋ｐ・ｑ・ｒ＋ｘ・ｙ・
ｚ）・ｄ・ｅ）」は１つのコーンにより寄与されるが、
「（−ａ・ｘ）」は他のコーンにより寄与される。明ら
かなように、信号「ａ」はＡＮＤ機能において位相外れ
で再収束する。排除されるべき最大冗長項は、信号
「ａ」を含む最大ＡＮＤ項である「ａ・ｂ・ｃ」であ
る。

【００７７】ＳＮにおける信号の同位相の再収束の場合
の冗長項を決定するためには、この信号を含む「最大Ａ
ＮＤ項」が識別される。例えば、ブール論理項、即ち
（（ａ・ｂ・ｃ＋ｐ・ｑ・ｒ＋ｘ・ｙ・ｚ）・ｄ・ｅ）
＋（ａ・ｂ）について考察しよう。上記の事例では、項
「（（ａ・ｂ・ｃ＋ｐ・ｑ・ｒ＋ｘ・ｙ・ｚ）・ｄ・
ｅ）」は一方のコーンにより寄与されるが、項「（ａ・
ｂ）」は他のコーンにより寄与される。明らかなよう
に、信号「ａ」はＯＲ論理ブロックにおいて同位相で再
収束する。排除されるべき最大冗長項は、信号「ａ」を
含む最大ＡＮＤ項である「ａ・ｂ・ｃ」である。

【００７８】反対に、ＳＮにおける信号を表わす位相外
れの再収束の場合の冗長項を決定するためには、信号を
含む「最大ＯＲ項」が識別されねばならない。例えば、
ブール論理項、即ち、（（ａ・ｂ・ｃ＋ｐ・ｑ・ｒ＋ｘ
・ｙ・ｚ）・ｄ・ｅ）＋（−ａ・ｘ）について考察しよ
う。先の事例においては、項（（ａ・ｂ・ｃ＋ｐ・ｑ・
ｒ＋ｘ・ｙ・ｚ）・ｄ・ｅ）は一方のコーンにより寄与
され、項「（−ａ・ｘ）」は他のコーンにより寄与され
る。信号「ａ」はＡＮＤ機能において位相外れで再収束
する。排除されるべき最大冗長項は、信号「ａ」を含む
最大ＡＮＤ項である「ａ・ｂ・ｃ」である。

【００７９】従って、（１）位相外れの信号を有するＰ
Ｎの場合、あるいは（２）位相外れの信号を有するＳＮ
の場合には、流れ図３００は流れ図のブロック３１０へ
進む。前者の場合は、流れ図のブロック３１０におい
て、共通葉を含む最大ＡＮＤ項が決定される。後者の場
合は、流れ図のブロック３１０において、共通葉を含む
最大ＯＲ項が決定される。

【００８０】更に、同位相信号を有するＰＮの場合、あ
るいは同位相信号を有するＳＮの場合は、流れ図３００
は流れ図のブロック３１２へ進む。前者の場合は、流れ
図のブロック３１２において、共通葉を含む最大ＯＲ項
が決定される。後者の場合は、流れ図のブロック３１２
において、共通葉を含む最大ＡＮＤ項が決定される。

【００８１】次に、流れ図のブロック３１４において、
最大冗長項を有するコーンにおいては、最大冗長項から
各収束ＳＮ／ＰＮ論理ブロックに対する論理経路にファ
ンアウトがないかどうかが決定される。この照会は、ロ
ジックが排除される場合これが問題となる収束ＳＮ／Ｐ
Ｎ論理ブロックにのみ影響を与えることを保証するため
行われる。

【００８２】設計的な選択として、流れ図のブロック３
１４は下記の機能を有する判断として構成することがで
きる。ファンアウトが存在するならば、流れ図３００
は、仮想矢印３１５により示されるように、別の共通葉
（もしあれば）を検索するため流れ図のブロック３０４
へ戻る。実質的に、前記動作は論理的に冗長である更に
コンパクトな論理を可能にする。さもなければ、流れ図
３００はブロック３１６へ進み、ここで冗長性の排除が
起生し得る。冗長性の排除については、図８に関して詳
細にのべる。

【００８３】冗長性の排除が行われた後、流れ図３００
が終了する。このプロセスは流れ図２００のブロック２
３０へ戻る。

【００８４】図８は、最大冗長項（Ｔ）を排除するため
の望ましい実施態様を詳細に示す。障害が排除される方
法は、障害の性質および位置に依存する。

【００８５】第１に、流れ図のブロック６０４におい
て、問題となる冗長項が同じ位相を持つかどうかが考察
される。位相が同じならば、流れ図６００はブロック６
０６へ進み、さもなければ、流れ図６００はブロック６
０８へ進む。

【００８６】流れ図の両方のブロック６０６および６０
８では、最大冗長項にファンアウトがないかどうかが決
定される。もし有れば、流れ図は、そのブロック６０６
または６０８からブロック６１０へ進む。流れ図のブロ
ック６１０では、冗長項を排除するための第１の方法が
行われる。最大冗長項の出力から各ルート・ピンへの論
理経路は、最大冗長項が削除されたもので置換される。
更に、論理は流れ図のブロック６１２において整理され
る。なかんずく、論理の整理により論理ブロックは単一
の入出力を持つ形に簡単化される。最後に、流れ図６０
０は最終ブロック６２４で終了する。

【００８７】冗長項を排除する前記の第１の方法の事例
として、ルート・ピン７０２、７０４、ならびに積の収
束論理ブロック７０６を有するＰＮ論理ブロックが示さ
れる図９の（ａ）を考察しよう。図において、ブロック
７０６は積ノードで、信号「ａ」は位相外れでブロック
７０６にはいる。ＰＮにおける位相外れの再収束の場合
の冗長項の定義により、ルートピン７０２から信号
「ａ」を見るときの最大ＡＮＤ項はノード７０８におけ
る信号「ａ」である。これが冗長項であり、これが冗長
項であり、削除されるべきものである。

【００８８】図８の流れ図のブロック６１０の方法によ
れば、ノード７０８における信号「ａ」である最大冗長
項からルート・ピン７０２への論理経路が、最大冗長項
が削除されたもので置換される。従って、葉ノード７０
８はＮＯＲ論理ブロック７１２から削除され、この結果
ＮＯＲ論理ブロック７１２はインバータと等価なものと
なり、ノード７０８はルート・ピン７０２により定義さ
れるコーンから削除される。

【００８９】結果として、図９の（ｂ）に示される如き
論理構成が得られる。図９の（ａ）のＮＯＲ論理ブロッ
ク７１２は、１つの入力「ｂ」を持つＮＯＲ論理ブロッ
クが１つの入力「ｂ」を持つインバータ７１４と等価で
あるため、このインバータにより置換される。

【００９０】再び（同位相信号に対する）図８の流れ図
のブロック６０６へ戻り、最大冗長項にファンアウトが
なければ、流れ図６００はブロック６１４へ進み、ここ
で冗長項を排除する第２の方法が行われる。流れ図のブ
ロック６１４において、最大冗長項が論理ブロックを削
除することにより除かれる。更に、次の流れ図のブロッ
ク６１２において、論理は先に述べたように整理され
る。最後に、流れ図は最終ブロック６２４で終了する。

【００９１】再び流れ図のブロック６０８（位相外れ信
号に対する）へ戻り、最大冗長項のファンアウトがなけ
れば、流れ図６００はブロック６１８へ進み、ここで冗
長項を排除する第３の方法が行われる。この第３の方法
は、論理的なロー「０」あるいは論理的ハイ「１」のい
ずれかである一定の論理値を注入することにより最大冗
長項を削除することを用いる。次に、流れ図のブロック
６２０において、論理が更に簡素化され得るように定数
の効果が伝えられ、流れ図のブロック６１２に示される
ように、整理される。最後に、流れ図は最終ブロック６
２４で終る。

【００９２】冗長項を排除する第３の方法の一例とし
て、図１０（ａ）および（ｂ）を参照されたい。図１０
（ａ）は、論理的ローの注入に関する方法を示し、図１
０（ｂ）は論理的ハイを注入する時の方法を示す。

【００９３】図１０（ａ）に示されるように、収束ブー
ル積の論理ブロック８０２はルート・ピン８０４、８０
６を有する。ルート・ピン８０４により定義されるコー
ンに注目すれば、ノード８０４における信号「ａ」が流
れ図のブロック６１８に従ってコーンから削除される。
次に、一定の論理的ロー８１０が図示の如く伝搬され
る。更に、この論理は不要なＡＮＤ論理ブロック８０
２、インバータ８１２および入力信号「ａ」を除くこと
により簡素化され、これにより論理的ロー・ジェネレー
タ８１０のみが存在する結果となる。

【００９４】同様な図１０（ｂ）に示されるように、収
束ブール和の論理ブロック８４２はルート・ピン８４４
および８４６を有する。ルート・ピン８４４により定義
されるコーンに注目すれば、ノード８４４における信号
「ａ」が流れ図のブロック６１８に従ってコーンから削
除される。次に、一定の論理的ハイ８５０が図示の如く
伝搬される。更に、論理は、不要なＯＲ論理ブロック８
４２、インバータ８５２および入力信号「ａ」を除くこ
とにより簡素化され、これにより論理的ハイ・ジェネレ
ータ８５０のみが存在する結果となる。

【００９５】図１０は、値が供給する論理機能を「制
御」する時、定数の伝搬がどんな効果を持つかを示す。
この値が何らの制御効果も持たなければ（例えば、ＡＮ
Ｄに対する他の入力に伴う論理値１）、その接続は単に
除去される。このような全てのバージョンにおいて、定
数の効果はルート・ピンに達する前に一般になくなる
（あるいは、なくならない場合もある）。

【００９６】本発明については、その幾つかの望ましい
実施態様に従って本文に詳細に述べたが、、多くの修正
および変更が当業者により可能である。従って、頭書の
特許請求の範囲により、かかる全ての修正および変更が
本発明の趣旨および範囲に該当するものとして包含され
るものとする。

【図面の簡単な説明】

【図１】本発明に関する基本的概念を示す図である。

【図２】本発明の方法全体を示す高レベルの流れ図であ
る。

【図３】最大の冗長項が識別され、この冗長項が排除さ
れるべきかどうかの判定が行われる冗長性の処理方法を
示す図である。

【図４】収束論理ブロックがブール和ノード（ＳＮ）で
ある時の最大ＡＮＤ項および最大ＯＲ項の概念を示す図
である。

【図５】収束論理ブロックがブール積ノード（ＰＮ）で
ある時の最大ＡＮＤ項および最大ＯＲ項の概念を示す図
である。

【図６】信号「ａ」の同一位相の再収束を示す図であ
る。

【図７】信号「ａ」の異なる位相の再収束を示す図であ
る。

【図８】冗長性を排除するための３つの手法が示される
本発明による方法を示す図である。

【図９】論理が最大冗長項の削除により反復される本発
明による冗長性を排除する１つの方法を示す図である。

【図１０】一定の論理ソースが構成される本発明による
冗長性を排除する更に別の方法を示す図である。

【符号の説明】 １０２ コーン １０４ コーン １１２ ルート・ピン １１４ ルート・ピン １１８ 論理ブロック １２０ ノード ４０２ ＳＮ収束論理ブロック ４０４ ルート・ピン ４０６ ルート・ピン ４０８ コーン ４１０ ノード ４１２ ノード ４１４ ノード ４４２ ＰＮ収束論理ブロック ４４４ ルート・ピン ４４６ ルート・ピン ４４８ コーン ４５０ ノード ５０２ ルート・ピン ５０４ ルート・ピン ５０６ 収束ＰＮ論理ブロック ５０８ 葉ノード ５１０ インバータ ５１２ ＮＯＲ論理ブロック ５２０ インバータ ５２２ ルート・ピン ５２４ ルート・ピン ５２６ 収束ＰＮ論理ブロック ５２８ 葉ノード ７０２ ルート・ピン ７０４ ルート・ピン ７０６ 収束論理ブロック ７０８ 葉ノード ７１０ 葉ノード ７１２ ＮＯＲ論理ブロック ７１４ インバータ ８０２ ＡＮＤ論理ブロック ８０４ ルート・ピン ８０６ ルート・ピン ８１０ 論理的ロー・ジェネレータ ８１２ インバータ ８４２ 収束ブール和の論理ブロック ８４４ ルート・ピン ８４６ ルート・ピン ８５０ 論理的ハイ・ジェネレータ ８５２ ＯＲ論理ブロック ８５４ インバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・エドワード・ロッサー アメリカ合衆国12603、ニューヨーク州 ポウキープシー、タングルウッド・レーン 23番地 (72)発明者 プラシャント・スリニヴァスラオ・ソーカ ー アメリカ合衆国15116、ペンシルバニア州 グレンショー、グレン・マルコム・ドラ イブ 401−ディー

Claims (1)

【特許請求の範囲】
1. 【請求項１】 再収束信号によって生じる信号経路中の
   冗長性をを識別することにより論理回路網の構成を最適
   化するコンピュータ支援による方法において、 （ａ）前記論理回路網のデータベース・モデルにおいて
   ブール和および積ノードを識別し、 （ｂ）前記ノードの各々におけるピンの対の全てについ
   て冗長性が存在するかどうかを判定するステップであっ
   て、 イ）ピンの対を選択し、 ロ）前記ピンの対の各ピンがどの葉セットに属するかを
   識別し、 ハ）異なる前記葉セットに共通に属する葉を識別してこ
   れを冗長性を示すものと判定する、ことを含むステップ
   と、（ｃ）冗長項を識別するステップであって、 イ）前記共通の葉から前記ノードのルートピンに至る経
   路を調べて前記共通の葉の信号が前記ルートピンにおい
   て同相となるか逆位相となるかを判定し、 ロ）同相であるなら前記ノードが積ノードであれば前記
   共通の葉を含む最大ＯＲ項を決定し、また前記ノードが
   和ノードであれば前記共通の葉を含む最大ＡＮＤ項を決
   定し、 ハ）逆位相であるなら前記ノードが積ノードであれば前
   記共通の葉を含む最大ＡＮＤ項を決定し、また前記ノー
   ドが和ノードであれば前記共通の葉を含む最大ＯＲ項を
   決定する、ことを含むステップと、 （ｄ）前記ステップ（ｃ）で決定された最大ＡＮＤまた
   はＯＲ項を冗長項として削除するステップと、を含むこ
   とを特徴とする論理回路網の構成を最適化する方法。