JP3272915B2 - スタティックタイミング解析装置 - Google Patents
スタティックタイミング解析装置Info
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Description
【０００１】
【発明の属する技術分野】この発明はＬＳＩ用ＣＡＤ(C
omputer Aided Design) 装置に適用され、特にトランジ
スタの接続情報から回路の最も時間が長いクリティカル
なパスを探索するスタティックタイミング解析装置に関
する。
omputer Aided Design) 装置に適用され、特にトランジ
スタの接続情報から回路の最も時間が長いクリティカル
なパスを探索するスタティックタイミング解析装置に関
する。
【０００２】
【従来の技術】今日、ＬＳＩに集積されるトランジスタ
の数は飛躍的に増加しており、特にマイクロプロセッサ
に代表されるシステムＬＳＩは回路の複雑度も増してい
る。このように大規模且つ複雑な半導体装置の性能を向
上させ、設計期間を短縮するために半導体装置製造用の
ＣＡＤ装置が必要不可欠になっている。このＣＡＤ装置
で使用されるツールの１つとして、トランジスタの回路
接続情報に基づいて回路のクリティカルパスを見つけ出
すスタティックタイミング解析システムが提案されてい
る。このスタティックタイミング解析システムは、テス
トベクトルと称する入力信号の組合せ列が不要であり、
実行時間が短いため近年急速に普及してきている。スタ
ティックタイミング解析システムはインバータ回路やＮ
ＡＮＤ回路等のゲートレベルで解析を行なうものや、ト
ランジスタレベルで解析を行なうものなど種々のものが
提案されており、パス探索のアルゴリズムについても、
例えば EPIC 社のPathMill等種々のものが提案されてい
る。
の数は飛躍的に増加しており、特にマイクロプロセッサ
に代表されるシステムＬＳＩは回路の複雑度も増してい
る。このように大規模且つ複雑な半導体装置の性能を向
上させ、設計期間を短縮するために半導体装置製造用の
ＣＡＤ装置が必要不可欠になっている。このＣＡＤ装置
で使用されるツールの１つとして、トランジスタの回路
接続情報に基づいて回路のクリティカルパスを見つけ出
すスタティックタイミング解析システムが提案されてい
る。このスタティックタイミング解析システムは、テス
トベクトルと称する入力信号の組合せ列が不要であり、
実行時間が短いため近年急速に普及してきている。スタ
ティックタイミング解析システムはインバータ回路やＮ
ＡＮＤ回路等のゲートレベルで解析を行なうものや、ト
ランジスタレベルで解析を行なうものなど種々のものが
提案されており、パス探索のアルゴリズムについても、
例えば EPIC 社のPathMill等種々のものが提案されてい
る。
【０００３】また、近年、低消費電力化の要求からマイ
クロプロセッサの設計手法としてゲーティドクロック
（GatedClock）が使われるようになってきている。この
ゲーティドクロックと言う手法は、クロック信号をＮＡ
ＮＤ回路等によりゲーティング（gating）するものであ
り、この手法によって設計された回路のスタティックタ
イミングを解析することも要求されている。
クロプロセッサの設計手法としてゲーティドクロック
（GatedClock）が使われるようになってきている。この
ゲーティドクロックと言う手法は、クロック信号をＮＡ
ＮＤ回路等によりゲーティング（gating）するものであ
り、この手法によって設計された回路のスタティックタ
イミングを解析することも要求されている。
【０００４】ところで、トランジスタレベルのネットリ
ストを読み込み解析を行なうスタティックタイミング解
析システムのアルゴリズムは種々提案されている。図１
０は従来のスタティックタイミング解析方法の一例を示
すものであり、以下に処理フローの概要を説明する。先
ず、メモリからネットリストを読み込み、このネットリ
ストを展開してデータ構造を構築する（ステップＳ１
１）。この後、ユーザーが例えばエディタ等を用いて指
定したパス探索の始点と終点を、前記構築されたデータ
構造から認識し（ステップＳ１２）、このパス探索の始
点と終点に基づき、同期順序回路（以下単に順序回路と
言う）を組合わせ回路に分割する（ステップＳ１３）。
次に、この分割された全ての組合せ回路に対してスタテ
ィックタイミング解析のパス探索処理が行なわれ（ステ
ップＳ１４，Ｓ１５）、最終的に結果が出力される（ス
テップＳ１６）。
ストを読み込み解析を行なうスタティックタイミング解
析システムのアルゴリズムは種々提案されている。図１
０は従来のスタティックタイミング解析方法の一例を示
すものであり、以下に処理フローの概要を説明する。先
ず、メモリからネットリストを読み込み、このネットリ
ストを展開してデータ構造を構築する（ステップＳ１
１）。この後、ユーザーが例えばエディタ等を用いて指
定したパス探索の始点と終点を、前記構築されたデータ
構造から認識し（ステップＳ１２）、このパス探索の始
点と終点に基づき、同期順序回路（以下単に順序回路と
言う）を組合わせ回路に分割する（ステップＳ１３）。
次に、この分割された全ての組合せ回路に対してスタテ
ィックタイミング解析のパス探索処理が行なわれ（ステ
ップＳ１４，Ｓ１５）、最終的に結果が出力される（ス
テップＳ１６）。
【０００５】図１０に示す方法の場合、パス探索の始点
と終点を全てユーザーが指定しなければならない。この
ため、ユーザーの負担が大きく、設計効率が低く、設計
期間が長くなると言う問題があった。
と終点を全てユーザーが指定しなければならない。この
ため、ユーザーの負担が大きく、設計効率が低く、設計
期間が長くなると言う問題があった。
【０００６】図１１は、他の従来例を示すものである。
この場合、先ず、ネットリストを読み込んでデータ構造
を構築する（ステップＳ２１）。次に、予め決められた
ルールやユーザーが定義したルールを用いてパターンマ
ッチングを行ない、トランジスタレベルで表現されてい
たネットをゲートレベルで表現したネットに変換する
（ステップＳ２２）。この後、順序回路を組合せ回路に
分割し（ステップＳ２３）、各組合せ回路毎にゲートレ
ベルでのパス探索を行ない、全ての組合せ回路について
パス探索が終了したら（ステップＳ２４，Ｓ２５）、結
果を出力する（ステップＳ２６）。
この場合、先ず、ネットリストを読み込んでデータ構造
を構築する（ステップＳ２１）。次に、予め決められた
ルールやユーザーが定義したルールを用いてパターンマ
ッチングを行ない、トランジスタレベルで表現されてい
たネットをゲートレベルで表現したネットに変換する
（ステップＳ２２）。この後、順序回路を組合せ回路に
分割し（ステップＳ２３）、各組合せ回路毎にゲートレ
ベルでのパス探索を行ない、全ての組合せ回路について
パス探索が終了したら（ステップＳ２４，Ｓ２５）、結
果を出力する（ステップＳ２６）。
【０００７】図１１に示す従来例では、パターンマッチ
ング処理を行うため、実行時間が非常に長くなり、しか
も、ユーザーがパターンマッチングのルールを定義する
があるため、ユーザーの負担が大きいと言う問題があ
る。また、パス探索の処理はトランジスタレベルで行な
う方がゲートレベルで行なうよりタイミング精度が良
く、探索したパスが活性化されるパスであるかどうかを
確実に検証できるため、フォールスパスも少なくなる。
しかし、この例はパス探索をゲートレベルで行っている
め、タイミング精度が劣りフォールスパスを減少するこ
とが困難である。このため、設計の効率が悪くなった
り、設計期間が長くなると言う問題があった。
ング処理を行うため、実行時間が非常に長くなり、しか
も、ユーザーがパターンマッチングのルールを定義する
があるため、ユーザーの負担が大きいと言う問題があ
る。また、パス探索の処理はトランジスタレベルで行な
う方がゲートレベルで行なうよりタイミング精度が良
く、探索したパスが活性化されるパスであるかどうかを
確実に検証できるため、フォールスパスも少なくなる。
しかし、この例はパス探索をゲートレベルで行っている
め、タイミング精度が劣りフォールスパスを減少するこ
とが困難である。このため、設計の効率が悪くなった
り、設計期間が長くなると言う問題があった。
【０００８】図１２は、さらに他の従来例を示すもので
ある。この場合、先ず、ネットリストを読み込んでデー
タ構造を構築する（ステップＳ３１）。次に、ユーザー
が定義した信号の入力端や出力端、及びクロック信号が
入力されるクロックノードを認識し（ステップＳ３
２）、それに基づきパス探索の始点と終点を設定する
（ステップＳ３３）。このパス探索の始点と終点を設定
するシステムとしては、例えば前述した EPIC 社のPath
Millが使用される。このシステムの場合、上記ユーザー
が指定したクロックノードから順次各ノードを追ってい
き、インバータ回路以外のトランジスタのゲートに到達
した場合、そのノードをパス探索の終点とし、そのトラ
ンジスタのソース又はドレインをパス探索の始点として
いる。このようにして、パス探索の始点と終点を設定し
た後、各始点から終点までのパス探索を行ない、全ての
パス探索の始点からのパス探索が終了した場合（ステッ
プＳ３４，Ｓ３５）、結果を出力する（ステップＳ３
６）。
ある。この場合、先ず、ネットリストを読み込んでデー
タ構造を構築する（ステップＳ３１）。次に、ユーザー
が定義した信号の入力端や出力端、及びクロック信号が
入力されるクロックノードを認識し（ステップＳ３
２）、それに基づきパス探索の始点と終点を設定する
（ステップＳ３３）。このパス探索の始点と終点を設定
するシステムとしては、例えば前述した EPIC 社のPath
Millが使用される。このシステムの場合、上記ユーザー
が指定したクロックノードから順次各ノードを追ってい
き、インバータ回路以外のトランジスタのゲートに到達
した場合、そのノードをパス探索の終点とし、そのトラ
ンジスタのソース又はドレインをパス探索の始点として
いる。このようにして、パス探索の始点と終点を設定し
た後、各始点から終点までのパス探索を行ない、全ての
パス探索の始点からのパス探索が終了した場合（ステッ
プＳ３４，Ｓ３５）、結果を出力する（ステップＳ３
６）。
【０００９】図１２に示す従来例の場合、トランジスタ
レベルでパス探索を行っているため、図１１に示す従来
例に比べてタイミング精度が良い。しかし、パス探索の
始点と終点を設定する際、クロック信号がローレベルの
場合パス探索を行わず、クロック信号がハイレベルの場
合のみパス探索を行うため、例えばプリチャージ回路と
ラッチ回路を識別することが困難である。また、ＮＡＮ
Ｄ回路の出力をクロックと認識しないため、近年設計手
法として使われているクロックドゲートに対応できない
と言う問題がある。さらに、この従来例では、順序回路
を組合せ回路に分割していないため、探索したパスが活
性化されるパスであるかどうかを検証することができ
ず、フォールスパスが多くなり、設計効率が低下し、設
計期間が長くなると言う問題があった。
レベルでパス探索を行っているため、図１１に示す従来
例に比べてタイミング精度が良い。しかし、パス探索の
始点と終点を設定する際、クロック信号がローレベルの
場合パス探索を行わず、クロック信号がハイレベルの場
合のみパス探索を行うため、例えばプリチャージ回路と
ラッチ回路を識別することが困難である。また、ＮＡＮ
Ｄ回路の出力をクロックと認識しないため、近年設計手
法として使われているクロックドゲートに対応できない
と言う問題がある。さらに、この従来例では、順序回路
を組合せ回路に分割していないため、探索したパスが活
性化されるパスであるかどうかを検証することができ
ず、フォールスパスが多くなり、設計効率が低下し、設
計期間が長くなると言う問題があった。
【００１０】
【発明が解決しようとする課題】このように、従来のト
ランジスタレベルのパス解析システムは、パス探索の始
点と終点を設定する際に十分な探索がなされていないた
め、順序回路を識別することができず、解析結果にフォ
ールスパスが多いものであった。しかも、ユーザーの負
担が大きく、ゲーティドクロックの手法により設計され
た回路の解析ができないため、設計効率が低く、設計期
間の長期化を招くと言う問題を有していた。
ランジスタレベルのパス解析システムは、パス探索の始
点と終点を設定する際に十分な探索がなされていないた
め、順序回路を識別することができず、解析結果にフォ
ールスパスが多いものであった。しかも、ユーザーの負
担が大きく、ゲーティドクロックの手法により設計され
た回路の解析ができないため、設計効率が低く、設計期
間の長期化を招くと言う問題を有していた。
【００１１】この発明は、上記課題を解決するものであ
り、その目的とするところは、順序回路を確実に識別し
て組合せ回路に分割でき、解析結果にフォールスパスが
少なく、設計効率が良好で設計期間を短縮でき、しか
も、ユーザーの負担を軽減可能なスタティックタイミン
グ解析装置を提供しようとするものである。
り、その目的とするところは、順序回路を確実に識別し
て組合せ回路に分割でき、解析結果にフォールスパスが
少なく、設計効率が良好で設計期間を短縮でき、しか
も、ユーザーの負担を軽減可能なスタティックタイミン
グ解析装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】この発明のスタティック
タイミング解析装置は、ネットリストを記憶する記憶手
段と、前記記憶手段から読み込んだネットリストからト
ランジスタレベルの回路構造を構築する構築手段と、入
力手段から入力されたクロック信号が供給されるノード
を前記構築された回路構造から認識する認識手段と、前
記構築手段により構築された回路構造より、前記クロッ
ク信号が入力される回路の出力ノードがハイインピーダ
ンスになり得るか否かを判別する判別手段と、前記回路
の出力ノードがハイインピーダンスになり得る場合、こ
の回路の出力ノードをパス探索の始点に設定し、この回
路のクロック信号以外の入力ノードをパス探索の終点に
設定する第１の設定手段と、前記回路の出力ノードがハ
イインピーダンスになり得ない場合、この回路の出力ノ
ードをクロック信号を出力するためのノードに設定し、
この回路のクロック信号以外の入力ノードをパス探索の
終点に設定する第２の設定手段とを具備している。
タイミング解析装置は、ネットリストを記憶する記憶手
段と、前記記憶手段から読み込んだネットリストからト
ランジスタレベルの回路構造を構築する構築手段と、入
力手段から入力されたクロック信号が供給されるノード
を前記構築された回路構造から認識する認識手段と、前
記構築手段により構築された回路構造より、前記クロッ
ク信号が入力される回路の出力ノードがハイインピーダ
ンスになり得るか否かを判別する判別手段と、前記回路
の出力ノードがハイインピーダンスになり得る場合、こ
の回路の出力ノードをパス探索の始点に設定し、この回
路のクロック信号以外の入力ノードをパス探索の終点に
設定する第１の設定手段と、前記回路の出力ノードがハ
イインピーダンスになり得ない場合、この回路の出力ノ
ードをクロック信号を出力するためのノードに設定し、
この回路のクロック信号以外の入力ノードをパス探索の
終点に設定する第２の設定手段とを具備している。
【００１３】
【００１４】すなわち、この発明は、ネットリストから
展開されたトランジスタレベルの回路構造より、クロッ
ク信号が入力される回路の出力がハイインピーダンスに
なり得るか否かを判別し、回路の出力がハイインピーダ
ンスになり得る場合、この回路の出力をパス探索の始点
に設定し、この回路のクロック信号以外の入力をパス探
索の終点に設定する。また、回路の出力がハイインピー
ダンスになり得ない場合、この回路の出力をクロック信
号を出力するためのノードに設定し、この回路のクロッ
ク信号以外の入力ノードをパス探索の終点に設定してい
る。このため、順序回路を確実に識別でき、組み合わせ
回路に分割できる。
展開されたトランジスタレベルの回路構造より、クロッ
ク信号が入力される回路の出力がハイインピーダンスに
なり得るか否かを判別し、回路の出力がハイインピーダ
ンスになり得る場合、この回路の出力をパス探索の始点
に設定し、この回路のクロック信号以外の入力をパス探
索の終点に設定する。また、回路の出力がハイインピー
ダンスになり得ない場合、この回路の出力をクロック信
号を出力するためのノードに設定し、この回路のクロッ
ク信号以外の入力ノードをパス探索の終点に設定してい
る。このため、順序回路を確実に識別でき、組み合わせ
回路に分割できる。
【００１５】
【発明の実施の態様】以下、この発明の実施例について
図面を参照して説明する。図２は、この発明が適用され
るスタティックタイミング解析装置を示すものである。
この装置はシステムバス１１に接続されたマイクロプロ
セッサユニット（ＭＰＵ）１２、メモリ１３、表示器１
４、キーボード１５、マウス１６とによって構成されて
いる。前記メモリ１３には後述する処理対象の回路の接
続情報からなるトランジスタレベルのネットリストや他
のデータ、ＭＰＵ１２の動作を制御し後述するクロック
ノードの認識処理、順序回路の分割処理、パス探索処
理、処理結果の出力処理等を実行する各種プログラムが
記憶されている。前記表示器１４はＭＰＵ１２の処理内
容や処理結果、キーボード１５から入力された例えばク
ロックノードの指定情報、及びマウス１６によって指示
された情報等を表示する。
図面を参照して説明する。図２は、この発明が適用され
るスタティックタイミング解析装置を示すものである。
この装置はシステムバス１１に接続されたマイクロプロ
セッサユニット（ＭＰＵ）１２、メモリ１３、表示器１
４、キーボード１５、マウス１６とによって構成されて
いる。前記メモリ１３には後述する処理対象の回路の接
続情報からなるトランジスタレベルのネットリストや他
のデータ、ＭＰＵ１２の動作を制御し後述するクロック
ノードの認識処理、順序回路の分割処理、パス探索処
理、処理結果の出力処理等を実行する各種プログラムが
記憶されている。前記表示器１４はＭＰＵ１２の処理内
容や処理結果、キーボード１５から入力された例えばク
ロックノードの指定情報、及びマウス１６によって指示
された情報等を表示する。
【００１６】次に、図１を参照して、上記スタティック
タイミング解析装置による解析方法について説明する。
このスタティックタイミング解析装置では、先ず、メモ
リ１３から処理対象の回路に係わるネットリストを読み
込み、処理に必要なデータ構造を構築する（ステップＳ
１）。この装置はトランジスタレベルで解析を行なうた
め、メモリ１３から読み込んだ階層構造のデータを全て
フラットな状態のデータに展開する。次に、ユーザーが
指定したクロックノードを前記展開したデータから認識
する（ステップＳ２）。前記クロックノードの指定は、
例えばエディタを使用し、このエディタの画面上にキー
ボード１５から所要のクロックノードを入力する。前記
クロックノードを認識した後、順序回路を組合せ回路の
みで構成される回路群に分割する。この分割処理は次の
ようにして実行される。
タイミング解析装置による解析方法について説明する。
このスタティックタイミング解析装置では、先ず、メモ
リ１３から処理対象の回路に係わるネットリストを読み
込み、処理に必要なデータ構造を構築する（ステップＳ
１）。この装置はトランジスタレベルで解析を行なうた
め、メモリ１３から読み込んだ階層構造のデータを全て
フラットな状態のデータに展開する。次に、ユーザーが
指定したクロックノードを前記展開したデータから認識
する（ステップＳ２）。前記クロックノードの指定は、
例えばエディタを使用し、このエディタの画面上にキー
ボード１５から所要のクロックノードを入力する。前記
クロックノードを認識した後、順序回路を組合せ回路の
みで構成される回路群に分割する。この分割処理は次の
ようにして実行される。
【００１７】一般に、順序回路ではクロック信号により
作り出されるハイインピーダンス状態によって情報を記
憶する。このため、ハイインピーダンス状態のノードに
より、信号の経路が分断されると考えることができる。
これに着目し、順序回路を分割処理する際、先ず、クロ
ック信号に基づきクロックノードをトレースし、クロッ
ク信号によりハイインピーダンスとなり得るノードを捜
し出す（ステップＳ３）。クロック信号が入力される回
路の出力ノードがハイインピーダンスになり得る場合、
その回路の出力ノードをパス探索の始点に設定し、この
回路のクロック信号以外の入力ノードを終点に設定する
（ステップＳ４）。このような回路は、例えばゲートに
相補なクロック信号が入力されるパストランジスタやプ
リチャージ回路、クロック形ＣＭＯＳ回路等が該当す
る。
作り出されるハイインピーダンス状態によって情報を記
憶する。このため、ハイインピーダンス状態のノードに
より、信号の経路が分断されると考えることができる。
これに着目し、順序回路を分割処理する際、先ず、クロ
ック信号に基づきクロックノードをトレースし、クロッ
ク信号によりハイインピーダンスとなり得るノードを捜
し出す（ステップＳ３）。クロック信号が入力される回
路の出力ノードがハイインピーダンスになり得る場合、
その回路の出力ノードをパス探索の始点に設定し、この
回路のクロック信号以外の入力ノードを終点に設定する
（ステップＳ４）。このような回路は、例えばゲートに
相補なクロック信号が入力されるパストランジスタやプ
リチャージ回路、クロック形ＣＭＯＳ回路等が該当す
る。
【００１８】また、クロック信号が入力される回路の出
力ノードがハイインピーダンスになり得ない場合、その
回路の出力ノードをクロックノードに設定し、その回路
のクロック信号以外の入力ノードを終点に設定する（ス
テップＳ５）。このような回路は、例えばインバータ回
路やゲーティドクロックを構成するＮＡＮＤ回路やＮＯ
Ｒ回路が該当する。
力ノードがハイインピーダンスになり得ない場合、その
回路の出力ノードをクロックノードに設定し、その回路
のクロック信号以外の入力ノードを終点に設定する（ス
テップＳ５）。このような回路は、例えばインバータ回
路やゲーティドクロックを構成するＮＡＮＤ回路やＮＯ
Ｒ回路が該当する。
【００１９】上記動作を繰り返し、順序回路を組合せ回
路のみで構成される回路群に分割する。この分割処理が
終了した場合（ステップＳ６）、従来と同様に、各組合
せ回路に対してパス探索を行ない、全ての組合せ回路に
ついてパス探索が終了した場合（ステップＳ７，Ｓ
８）、処理結果を例えば表示器１４に出力する（ステッ
プＳ９）。
路のみで構成される回路群に分割する。この分割処理が
終了した場合（ステップＳ６）、従来と同様に、各組合
せ回路に対してパス探索を行ない、全ての組合せ回路に
ついてパス探索が終了した場合（ステップＳ７，Ｓ
８）、処理結果を例えば表示器１４に出力する（ステッ
プＳ９）。
【００２０】尚、実際のタイミング解析システムでは、
処理時間を考慮して、インバータ回路やパストランジス
タはパターンマッチングの手法を用いて予め認識され
る。ここで、上記ステップＳ３〜Ｓ６に示す順序回路の
分割処理方法について具体的に説明する。先ず、クロッ
ク信号のレベルと、このクロック信号に対応する各ノー
ドのレベルを図３に示すように定義する。
処理時間を考慮して、インバータ回路やパストランジス
タはパターンマッチングの手法を用いて予め認識され
る。ここで、上記ステップＳ３〜Ｓ６に示す順序回路の
分割処理方法について具体的に説明する。先ず、クロッ
ク信号のレベルと、このクロック信号に対応する各ノー
ドのレベルを図３に示すように定義する。
【００２１】ユーザーが指定したクロックノードにクロ
ック信号Ｃを設定する。このノードを基にクロック信号
の伝搬経路をトレースする。図３に示すように、クロッ
ク信号Ｃがインバータ回路に入力されている場合、その
出力ノードはクロック信号Ｃが反転されたＣＩになる。
ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称
す）のゲートにクロック信号Ｃが入ると、そのソース又
はドレインは位相が反転したクロック信号のハイレベル
の部分ＣＨＩとなる。ＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳと称す）のゲートにクロック信号Ｃが
入ると、そのソース又はドレインは位相が反転したクロ
ック信号Ｃのローレベルの部分ＣＬＩとなる。
ック信号Ｃを設定する。このノードを基にクロック信号
の伝搬経路をトレースする。図３に示すように、クロッ
ク信号Ｃがインバータ回路に入力されている場合、その
出力ノードはクロック信号Ｃが反転されたＣＩになる。
ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称
す）のゲートにクロック信号Ｃが入ると、そのソース又
はドレインは位相が反転したクロック信号のハイレベル
の部分ＣＨＩとなる。ＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳと称す）のゲートにクロック信号Ｃが
入ると、そのソース又はドレインは位相が反転したクロ
ック信号Ｃのローレベルの部分ＣＬＩとなる。
【００２２】また、クロック信号ＣＩがインバータ回路
に入力された場合、その出力ノードはクロック信号ＣＩ
が反転されたＣとなる。ＰＭＯＳのゲートにクロック信
号ＣＩが入ると、そのソース又はドレインは位相が反転
したクロック信号のハイレベルの部分ＣＨとなる。ＮＭ
ＯＳのゲートにクロック信号ＣＩが入ると、そのソース
又はドレインは位相が反転したクロック信号のローレベ
ルの部分ＣＬとなる。ＰＭＯＳ又はＮＭＯＳのソース又
はドレインにクロック信号Ｃ，ＣＩ，ＣＨ，ＣＬ，ＣＨ
Ｉ，ＣＬＩが入ると、これらの信号はそのまま他のチャ
ネルに通る。
に入力された場合、その出力ノードはクロック信号ＣＩ
が反転されたＣとなる。ＰＭＯＳのゲートにクロック信
号ＣＩが入ると、そのソース又はドレインは位相が反転
したクロック信号のハイレベルの部分ＣＨとなる。ＮＭ
ＯＳのゲートにクロック信号ＣＩが入ると、そのソース
又はドレインは位相が反転したクロック信号のローレベ
ルの部分ＣＬとなる。ＰＭＯＳ又はＮＭＯＳのソース又
はドレインにクロック信号Ｃ，ＣＩ，ＣＨ，ＣＬ，ＣＨ
Ｉ，ＣＬＩが入ると、これらの信号はそのまま他のチャ
ネルに通る。
【００２３】以上の定義の元で具体的な回路について、
パス探索の始点と終点を設定する方法について説明す
る。図４はパストランジスタを示している。パストラン
ジスタ４１は記憶素子としてのフリップフロップやラッ
チの構成要素として使用される。パターンマッチング処
理により、ＰＭＯＳとＮＭＯＳのソース及びドレインが
共に接続されており、ゲートに相補信号が入力されてい
る場合、この回路をパストランジスタと認識する。この
パストランジスタは、図４に示すようにパストランジス
タ４１の信号方向に応じてパス探索の始点ＳＴと終点Ｔ
Ｐが設定される。
パス探索の始点と終点を設定する方法について説明す
る。図４はパストランジスタを示している。パストラン
ジスタ４１は記憶素子としてのフリップフロップやラッ
チの構成要素として使用される。パターンマッチング処
理により、ＰＭＯＳとＮＭＯＳのソース及びドレインが
共に接続されており、ゲートに相補信号が入力されてい
る場合、この回路をパストランジスタと認識する。この
パストランジスタは、図４に示すようにパストランジス
タ４１の信号方向に応じてパス探索の始点ＳＴと終点Ｔ
Ｐが設定される。
【００２４】図５は、クロック形ＣＭＯＳ回路の一例と
して、クロックトインバータ回路を示している。クロッ
クトインバータ回路５１は、クロック信号がハイレベル
の時は入力信号の値に応じて出力が確定し、クロック信
号がローレベルの時は入力信号のレベルに拘らず出力が
ハイインピーダンスになる。クロック形ＣＭＯＳ回路の
パス探索の始点と終点はこのような特性を用いて設定さ
れる。先ず、次の条件(a)(b)が成立した場合、クロック
形ＣＭＯＳ回路と認識する。
して、クロックトインバータ回路を示している。クロッ
クトインバータ回路５１は、クロック信号がハイレベル
の時は入力信号の値に応じて出力が確定し、クロック信
号がローレベルの時は入力信号のレベルに拘らず出力が
ハイインピーダンスになる。クロック形ＣＭＯＳ回路の
パス探索の始点と終点はこのような特性を用いて設定さ
れる。先ず、次の条件(a)(b)が成立した場合、クロック
形ＣＭＯＳ回路と認識する。
【００２５】(a) １つのノードにＣＨとＣＬＩもしくは
ＣＩとＣＨＩが発生する。 (b) クロック信号により電源から接地までの経路が分断
されるトランジスタで、ゲートが共通のトランジスタが
ある。
ＣＩとＣＨＩが発生する。 (b) クロック信号により電源から接地までの経路が分断
されるトランジスタで、ゲートが共通のトランジスタが
ある。
【００２６】条件(a) より、クロック信号によりノード
にハイインピーダンスが作り出されることが確認され
る。また、条件(b) は、プリチャージ回路やＮＡＮＤ回
路との識別のために必要である。
にハイインピーダンスが作り出されることが確認され
る。また、条件(b) は、プリチャージ回路やＮＡＮＤ回
路との識別のために必要である。
【００２７】上記条件に基づきクロック形ＣＭＯＳ回路
と認識された回路に対して次の処理を行なう。 (1) 条件(a) に該当するノードをパス探索の始点ＳＰに
設定する。
と認識された回路に対して次の処理を行なう。 (1) 条件(a) に該当するノードをパス探索の始点ＳＰに
設定する。
【００２８】(2) 条件(b) に該当するノードをパス探索
の終点ＴＰに設定する。 図６は、プリチャージ回路の一例を示している。プリチ
ャージ回路６１は、クロック信号がローレベルの時は入
力信号の値に拘らず出力信号はハイレベルとなり（プリ
チャージ期間）、クロック信号がハイレベルの時は入力
信号の値に応じてハイインピーダンス又はローレベルに
なる（評価期間）。プリチャージ回路の認識はこのよう
な特性を用いて行なわれる。すなわち、次の条件(a) が
成立した場合、プリチャージ回路と認識する。
の終点ＴＰに設定する。 図６は、プリチャージ回路の一例を示している。プリチ
ャージ回路６１は、クロック信号がローレベルの時は入
力信号の値に拘らず出力信号はハイレベルとなり（プリ
チャージ期間）、クロック信号がハイレベルの時は入力
信号の値に応じてハイインピーダンス又はローレベルに
なる（評価期間）。プリチャージ回路の認識はこのよう
な特性を用いて行なわれる。すなわち、次の条件(a) が
成立した場合、プリチャージ回路と認識する。
【００２９】(a) １つのノードにＣＨとＣＬもしくはＣ
ＬＩとＣＨＩが発生し、クロック信号が入力されるトラ
ンジスタのみにより、そのノードをハイレベル又はロー
レベルとなし得る。
ＬＩとＣＨＩが発生し、クロック信号が入力されるトラ
ンジスタのみにより、そのノードをハイレベル又はロー
レベルとなし得る。
【００３０】この条件は、クロック信号により出力ノー
ドがハイインピーダンスとなり得る場合があると言う特
性によっている。以上の条件によりプリチャージ回路と
認識された回路に対して次の処理を行なう。
ドがハイインピーダンスとなり得る場合があると言う特
性によっている。以上の条件によりプリチャージ回路と
認識された回路に対して次の処理を行なう。
【００３１】(1) ＣＨとＣＬもしくはＣＬＩとＣＨＩが
発生するノードをパス探索の始点ＳＰに設定する。 (2) クロック信号以外の信号が入力されるトランジスタ
のゲートをパス探索の終点ＴＰに設定する。
発生するノードをパス探索の始点ＳＰに設定する。 (2) クロック信号以外の信号が入力されるトランジスタ
のゲートをパス探索の終点ＴＰに設定する。
【００３２】但し、プリチャージ回路が縦列接続された
ドミノ回路を解析する場合、プリチャージ回路として認
識された回路のパス探索の始点と終点は、プリチャージ
回路の属性が付加されている。ドミノ回路のように評価
期間中にプリチャージ回路を複数個連ねて信号が通過す
る場合は、パス探索を行なう際に必ずしも１つのプリチ
ャージ回路のパス探索の終点で終らず、クロック信号の
位相を考慮しながらパス探索を先のプリチャージ回路に
進めることができるようにする。このようにすることに
より、ドミノ回路のパス探索が可能となる。
ドミノ回路を解析する場合、プリチャージ回路として認
識された回路のパス探索の始点と終点は、プリチャージ
回路の属性が付加されている。ドミノ回路のように評価
期間中にプリチャージ回路を複数個連ねて信号が通過す
る場合は、パス探索を行なう際に必ずしも１つのプリチ
ャージ回路のパス探索の終点で終らず、クロック信号の
位相を考慮しながらパス探索を先のプリチャージ回路に
進めることができるようにする。このようにすることに
より、ドミノ回路のパス探索が可能となる。
【００３３】図７は、ゲート回路の一例としてＮＡＮＤ
回路を示している。ゲーティドクロックとして使われる
ＮＡＮＤ回路７１は、クロック信号Ｃとイネーブル信号
ＥＮが入力されている。イネーブル信号がハイレベルの
時はクロック信号を通過し、イネーブル信号がローレベ
ルの時はクロック信号を通さず、そのＮＡＮＤ回路の出
力信号は常にハイレベルになる。このように、ゲーティ
ドクロックはイネーブル信号のレベルに応じてクロック
信号を通したり通さなかったりする。また、ゲート回路
の出力信号はハイインピーダンスになることはない。こ
のような特性を用いてゲート回路を認識できる。すなわ
ち、次の二つの条件(a)(b)が成立した場合、ゲート回路
と認識する。
回路を示している。ゲーティドクロックとして使われる
ＮＡＮＤ回路７１は、クロック信号Ｃとイネーブル信号
ＥＮが入力されている。イネーブル信号がハイレベルの
時はクロック信号を通過し、イネーブル信号がローレベ
ルの時はクロック信号を通さず、そのＮＡＮＤ回路の出
力信号は常にハイレベルになる。このように、ゲーティ
ドクロックはイネーブル信号のレベルに応じてクロック
信号を通したり通さなかったりする。また、ゲート回路
の出力信号はハイインピーダンスになることはない。こ
のような特性を用いてゲート回路を認識できる。すなわ
ち、次の二つの条件(a)(b)が成立した場合、ゲート回路
と認識する。
【００３４】(a) １つのノードにＣＨとＣＬもしくはＣ
ＨＩとＣＬＩが発生する場合、そのノードにハイレベル
又はローレベルをもたらし得る素子がクロック信号が入
力される素子以外に存在する。
ＨＩとＣＬＩが発生する場合、そのノードにハイレベル
又はローレベルをもたらし得る素子がクロック信号が入
力される素子以外に存在する。
【００３５】(b) 上記ノードに接続され、クロック信号
が供給されないトランジスタのゲートが共通接続されて
いる。 条件(a) により、出力がハイインピーダンスにならない
ことが確認される。また、条件(b) は、クロック信号が
イネーブル信号により制御されることを確認するために
必要である。
が供給されないトランジスタのゲートが共通接続されて
いる。 条件(a) により、出力がハイインピーダンスにならない
ことが確認される。また、条件(b) は、クロック信号が
イネーブル信号により制御されることを確認するために
必要である。
【００３６】上記条件によりゲート回路と認識された回
路に対して次の処理を行なう。 (1) 条件(a) に該当するノードをクロックノードとして
先に進める。 (2) 条件(b) に該当するノードをパス探索の終点ＴＰに
設定する。
路に対して次の処理を行なう。 (1) 条件(a) に該当するノードをクロックノードとして
先に進める。 (2) 条件(b) に該当するノードをパス探索の終点ＴＰに
設定する。
【００３７】ゲーティドクロックのイネーブル信号はク
ロック信号とのタイミングで確定する時間が決められて
おり、イネーブル信号を作り出す組合せ回路のパス解析
を行なう必要がある。
ロック信号とのタイミングで確定する時間が決められて
おり、イネーブル信号を作り出す組合せ回路のパス解析
を行なう必要がある。
【００３８】図８は、インバータ回路を示している。パ
ターンマッチングによりインバータ回路８１を認識し、
クロック信号が入力されていた場合、その出力ノードは
入力されたクロック信号の反転信号であり、クロックノ
ードに設定される。
ターンマッチングによりインバータ回路８１を認識し、
クロック信号が入力されていた場合、その出力ノードは
入力されたクロック信号の反転信号であり、クロックノ
ードに設定される。
【００３９】上記のように、入力信号と出力信号とパス
探索の始点と終点が設定された全体回路について、入力
信号とパス探索の始点に関連のあるノードを全て含むよ
うに組合せ回路がまとめられ、順序回路が複数の組合せ
回路に分割される。
探索の始点と終点が設定された全体回路について、入力
信号とパス探索の始点に関連のあるノードを全て含むよ
うに組合せ回路がまとめられ、順序回路が複数の組合せ
回路に分割される。
【００４０】図９は、以上の方法によりテスト回路を分
割処理した場合について示している。図９において、こ
のテスト回路は破線で示した４つの組合せ回路に分割さ
れ、この４つの組合せ回路毎にパス探索が行なわれ、結
果が出力される。
割処理した場合について示している。図９において、こ
のテスト回路は破線で示した４つの組合せ回路に分割さ
れ、この４つの組合せ回路毎にパス探索が行なわれ、結
果が出力される。
【００４１】上記実施例によれば、ネットリストから展
開された回路構造より、クロック信号が入力される回路
の出力がハイインピーダンスになり得るか否かを判別
し、回路の出力がハイインピーダンスになり得る場合、
この回路の出力をパス探索の始点に設定するとともに、
この回路のクロック信号以外の入力をパス探索の終点に
設定し、回路の出力がハイインピーダンスになり得ない
場合、この回路の出力をクロックノードに設定するとと
もに、この回路のクロック信号以外の入力ノードをパス
探索の終点に設定している。このため、順序回路を確実
に組み合わせ回路に分割処理できる。
開された回路構造より、クロック信号が入力される回路
の出力がハイインピーダンスになり得るか否かを判別
し、回路の出力がハイインピーダンスになり得る場合、
この回路の出力をパス探索の始点に設定するとともに、
この回路のクロック信号以外の入力をパス探索の終点に
設定し、回路の出力がハイインピーダンスになり得ない
場合、この回路の出力をクロックノードに設定するとと
もに、この回路のクロック信号以外の入力ノードをパス
探索の終点に設定している。このため、順序回路を確実
に組み合わせ回路に分割処理できる。
【００４２】さらに、この分割処理はクロック信号がロ
ーレベルの場合についてもパス探索を行っているため、
プリチャージ回路とラッチ回路を識別することができる
とともに、ＮＡＮＤ回路の出力をクロックノードと認識
できる。したがって、順序回路を組合せ回路に確実に分
割でき、クロックドゲートに対応できるとともに、例え
ばプリチャージ回路が直列接続されたドミノ回路やゲー
ティドクロック回路を用いた回路も容易に解析できる。
しかも、この分割処理はトランジスタレベルで行ってい
るため、タイミング精度が良好であり、解析結果のフォ
ールスパスを減少できる利点を有している。
ーレベルの場合についてもパス探索を行っているため、
プリチャージ回路とラッチ回路を識別することができる
とともに、ＮＡＮＤ回路の出力をクロックノードと認識
できる。したがって、順序回路を組合せ回路に確実に分
割でき、クロックドゲートに対応できるとともに、例え
ばプリチャージ回路が直列接続されたドミノ回路やゲー
ティドクロック回路を用いた回路も容易に解析できる。
しかも、この分割処理はトランジスタレベルで行ってい
るため、タイミング精度が良好であり、解析結果のフォ
ールスパスを減少できる利点を有している。
【００４３】また、ユーザーは従来のように、パス探索
の始点と終点を全て入力したり、パターンマッチングの
ルールを定義する必要がなく、クロック信号が供給され
るノードを指定するだけでよい。このため、ユーザーの
負担を大幅に軽減することができる。さらに、ユーザー
の負担が少なく、分割処理も高速化が可能であるため、
設計の効率が良く、設計期間を短縮することができる。
の始点と終点を全て入力したり、パターンマッチングの
ルールを定義する必要がなく、クロック信号が供給され
るノードを指定するだけでよい。このため、ユーザーの
負担を大幅に軽減することができる。さらに、ユーザー
の負担が少なく、分割処理も高速化が可能であるため、
設計の効率が良く、設計期間を短縮することができる。
【００４４】
【発明の効果】以上詳述したようにこの発明によれば、
順序回路を確実に識別して組合せ回路に分割でき、解析
結果にフォールスパスが少なく、設計効率が良好で設計
期間を短縮でき、しかも、ユーザーの負担を軽減可能な
スタティックタイミング解析装置を提供できる。
順序回路を確実に識別して組合せ回路に分割でき、解析
結果にフォールスパスが少なく、設計効率が良好で設計
期間を短縮でき、しかも、ユーザーの負担を軽減可能な
スタティックタイミング解析装置を提供できる。
【図１】図２の動作を説明するために示す図。
【図２】この発明の一実施例を示す構成図。
【図３】順序回路の分割処理方法について具体的に説明
する図。
する図。
【図４】パストランジスタのパス探索の始点と終点を設
定する方法について説明する回路図。
定する方法について説明する回路図。
【図５】クロック形ＣＭＯＳ回路のパス探索の始点と終
点を設定する方法について説明する回路図。
点を設定する方法について説明する回路図。
【図６】プリチャージ回路のパス探索の始点と終点を設
定する方法について説明する回路図。
定する方法について説明する回路図。
【図７】ゲート回路のパス探索の始点と終点を設定する
方法について説明する回路図。
方法について説明する回路図。
【図８】インバータ回路のパス探索の始点と終点を設定
する方法について説明する回路図。
する方法について説明する回路図。
【図９】テスト回路を分割処理した場合を示す回路図。
【図１０】従来のスタティックタイミング解析方法を示
すフローチャート図。
すフローチャート図。
【図１１】従来の他のスタティックタイミング解析方法
を示すフローチャート図。
を示すフローチャート図。
【図１２】従来の他のスタティックタイミング解析方法
を示すフローチャート図。
を示すフローチャート図。
１２…マイクロプロセッサユニット（ＭＰＵ）、１３…
メモリ、１４…表示器、１５…キーボード。
メモリ、１４…表示器、１５…キーボード。
フロントページの続き (56)参考文献 特開 平８−6988（ＪＰ，Ａ) 米国特許6083273（ＵＳ，Ａ) Ｍｏｔｏｈａｒａ ｋ．、外４名，Ｓ ｔａｔｉｃ ｔｉｍｉｎｇ ａｎａｌｙ ｚｅｒ ｗｉｔｈ ｓｏｕｒｃｅ／ｄｒ ａｉｎ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｂｙ ｎｏｎ−Ｚ ｐｒｏｃｅｄｕｒ ｅ，ＩＳＣＡＳ，ＩＥＥＥ，1996年 ５ 月12日，Ｖｏｌ．４，ｐ．791−793 竹内秀輝、外１名，トランジスタ信号 方向の決定方法，東芝技術公開集，Ｖｏ ｌ．14、Ｎｏ．31，ｐ．141−144 栗林元隆，半導体集積回路のタイミン グ解析方法，東芝技術公開集，Ｖｏｌ. 14、Ｎｏ．65，ｐ．125−126 Ｎｏｒｍａｎ Ｐ．Ｊｏｕｐｐｉ，Ｔ Ｖ： Ａｎ ｎＭＯＳ Ｔｉｍｉｎｇ Ａｎａｌｙｚｅｒ，Ｔｉｒｄ Ｃａｌｔ ｅｃｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉ ｎｔｅｇｒａｔｉｏｎ，ｐ．71−85 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 668 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (4)
- 【請求項１】 ネットリストを記憶する記憶手段と、 前記記憶手段から読み込んだネットリストからトランジ
スタレベルの回路構造を構築する構築手段と、 入力手段から入力されたクロック信号が供給されるノー
ドを前記構築された回路構造から認識する認識手段と、 前記構築手段により構築された回路構造より、前記クロ
ック信号が入力される回路の出力ノードがハイインピー
ダンスになり得るか否かを判別する判別手段と、 前記回路の出力ノードがハイインピーダンスになり得る
場合、この回路の出力ノードをパス探索の始点に設定
し、この回路のクロック信号以外の入力ノードをパス探
索の終点に設定する第１の設定手段と、 前記回路の出力ノードがハイインピーダンスになり得な
い場合、この回路の出力ノードをクロック信号を出力す
るためのノードに設定し、この回路のクロック信号以外
の入力ノードをパス探索の終点に設定する第２の設定手
段とを具備することを特徴とするスタティックタイミン
グ解析装置。 - 【請求項２】 回路接続情報としてのネットリストを記
憶する記憶手段と、 前記記憶手段に接続されたマイクロプロセッサユニット
とを具備し、 前記マイクロプロセッサユニットは、 前記記憶手段から読み出された前記ネットリストに基づ
き、順序回路を含むトランジスタレベルの回路構造を構
築する構築手段と、 前記構築手段により構築された前記回路構造から、入力
手段より入力されたクロック信号が供給されるノードを
認識する認識手段と、 前記認識手段により認識された前記ノードがクロック信
号によりハイインピーダンスになり得るかを判別する判
別手段と、 前記判別手段による判別の結果、クロック信号が入力さ
れる前記回路構造の出力ノードがハイインピーダンスに
なり得る場合、前記回路構造の前記出力ノードをパス探
索動作の始点に設定し、前記回路構造のクロック信号が
供給されるノード以外の入力ノードをパス探索動作の終
点に設定し、前記クロック信号が入力される前記回路構
造の出力ノードがハイインピーダンスになり得ない場
合、前記回路構造の出力ノードをクロックノードとして
設定し、前記回路構造のクロック信号が供給されるノー
ド以外の入力ノードをパス探索動作の終点に設定するこ
とにより、順序回路を組合せ回路に分割する分割手段
と、 前記分割手段により分割された前記組合せ回路でパスを
探索する探索手段とを具備することを特徴とするスタテ
ィックタイミング解析装置。 - 【請求項３】 回路接続情報としてのネットリストを記
憶する記憶手段と、 前記記憶手段から読み出された前記ネットリストに基づ
いてトランジスタレベルの回路構造を構築する構築手段
と、 入力手段から入力されたクロック信号が供給されるノー
ドを前記構築手段により構築された回路構造から認識す
る認識手段と、 前記クロック信号が入力される前記回路の出力ノードが
クロック信号によりハイインピーダンスになり得るか判
別する判別手段と、 前記回路の前記出力ノードがハイインピーダンスとなり
得る場合、前記出力ノードをパス探索動作の始点に設定
し、前記回路のクロック信号以外の入力ノードをパス探
索動作の終点に設定する第１の指定手段と、 前記出力ノードがハイインピーダンスとなり得ない場
合、前記回路の前記出力ノードをクロックノードに設定
し、前記回路のクロック信号以外の入力ノードをパス探
索動作の終点に設定する第２の指定手段と、 前記第１および第２の指定手段により指定された始点お
よび終点に基づき、各組合せ回路でパスを探索する探索
手段とを具備することを特徴とするスタティックタイミ
ング解析装置。 - 【請求項４】 回路接続情報としてのネットリストを記
憶する記憶手段と、 前記記憶手段から読み出された前記ネットリストに基づ
いてトランジスタレベルの回路構造を構築する構築手段
と、 入力手段から入力されたクロック信号が供給されるノー
ドを前記構築手段により構築された回路構造から認識す
る認識手段と、 前記回路構造より、ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタのソース及びドレインが共に接続され、ゲー
トに相補信号が入力されている場合、前記回路構造がパ
ストランジスタであると判別する第１の判別手段と、 前記第１の判別手段により判別されたパストランジスタ
の信号方向に応じてパス探索動作の始点および終点を設
定する第１の設定手段と、 前記回路構造の１つのノードにクロック信号のハイレベ
ルとローレベル、もしくは位相が反転されたクロック信
号のローレベルとハイレベルが発生し、クロック信号が
入力されるトランジスタのみにより、そのノードをハイ
レベル又はローレベルとなし得る場合、前記回路構造が
プリチャージ回路であると判別する第２の判別手段と、 前記第２の判別手段の判別結果に基づき、クロック信号
のハイレベルとローレベル、もしくは位相が反転された
クロック信号のローレベルとハイレベルが発生するノー
ドをパス探索の始点に設定し、クロック信号信号以外の
信号が入力されるトランジスタのゲートをパス探索動作
の終点に設定する第２の設定手段と、 前記第１、第２の設定手段により設定された始点および
終点に基づいて各組合せ回路中のパスを探索する探索手
段とを具備することを特徴とするスタティックタイミン
グ解析装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23664495A JP3272915B2 (ja) | 1995-09-14 | 1995-09-14 | スタティックタイミング解析装置 |
| US08/715,365 US6083273A (en) | 1995-09-14 | 1996-09-12 | Static timing analyzer and analyzing method for semiconductor integrated circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23664495A JP3272915B2 (ja) | 1995-09-14 | 1995-09-14 | スタティックタイミング解析装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0981616A JPH0981616A (ja) | 1997-03-28 |
| JP3272915B2 true JP3272915B2 (ja) | 2002-04-08 |
Family
ID=17003680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23664495A Expired - Fee Related JP3272915B2 (ja) | 1995-09-14 | 1995-09-14 | スタティックタイミング解析装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6083273A (ja) |
| JP (1) | JP3272915B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US20030009318A1 (en) * | 2001-06-25 | 2003-01-09 | International Business Machines Corp. | Method of utilizing timing models to provide data for static timing analysis of electronic circuits |
| US6848090B2 (en) * | 2001-12-11 | 2005-01-25 | Cadence Design Systems, Inc. | Mechanism for recognizing and abstracting pre-charged latches and flip-flops |
| DE10355187B4 (de) * | 2003-11-26 | 2006-05-24 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Timinganalyse einer Schaltung |
| US7739098B2 (en) * | 2004-02-04 | 2010-06-15 | Synopsys, Inc. | System and method for providing distributed static timing analysis with merged results |
| US7480882B1 (en) * | 2008-03-16 | 2009-01-20 | International Business Machines Corporation | Measuring and predicting VLSI chip reliability and failure |
| US10331826B2 (en) | 2017-04-20 | 2019-06-25 | Texas Instruments Incorporated | False path timing exception handler circuit |
| US10318682B1 (en) * | 2017-06-30 | 2019-06-11 | Cadence Design Systems, Inc. | Systems and methods for analyzing node impedance state |
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|---|---|---|---|---|
| US5598344A (en) * | 1990-04-06 | 1997-01-28 | Lsi Logic Corporation | Method and system for creating, validating, and scaling structural description of electronic device |
| US5452239A (en) * | 1993-01-29 | 1995-09-19 | Quickturn Design Systems, Inc. | Method of removing gated clocks from the clock nets of a netlist for timing sensitive implementation of the netlist in a hardware emulation system |
| US5608645A (en) * | 1994-03-17 | 1997-03-04 | Vlsi Technology, Inc. | Method of finding a critical path in a circuit by considering the clock skew |
| US5740347A (en) * | 1995-05-01 | 1998-04-14 | Synopsys, Inc. | Circuit analyzer of black, gray and transparent elements |
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1995
- 1995-09-14 JP JP23664495A patent/JP3272915B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-12 US US08/715,365 patent/US6083273A/en not_active Expired - Fee Related
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|---|
| Ｍｏｔｏｈａｒａ ｋ．、外４名，Ｓｔａｔｉｃ ｔｉｍｉｎｇ ａｎａｌｙｚｅｒ ｗｉｔｈ ｓｏｕｒｃｅ／ｄｒａｉｎ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｂｙ ｎｏｎ−Ｚ ｐｒｏｃｅｄｕｒｅ，ＩＳＣＡＳ，ＩＥＥＥ，１９９６年 ５月１２日，Ｖｏｌ．４，ｐ．７９１−７９３ |
| Ｎｏｒｍａｎ Ｐ．Ｊｏｕｐｐｉ，ＴＶ： Ａｎ ｎＭＯＳ Ｔｉｍｉｎｇ Ａｎａｌｙｚｅｒ，Ｔｉｒｄ Ｃａｌｔｅｃｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ，ｐ．７１−８５ |
| 栗林元隆，半導体集積回路のタイミング解析方法，東芝技術公開集，Ｖｏｌ．１４、Ｎｏ．６５，ｐ．１２５−１２６ |
| 竹内秀輝、外１名，トランジスタ信号方向の決定方法，東芝技術公開集，Ｖｏｌ．１４、Ｎｏ．３１，ｐ．１４１−１４４ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6083273A (en) | 2000-07-04 |
| JPH0981616A (ja) | 1997-03-28 |
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