JP3246865B2 - スタティックタイミング解析装置及びその方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＬＳＩ用のスタテ
ィックタイミング解析装置及びその方法に関し、特にト
ランジスタの接続情報から回路のクリティカルパスを探
索するスタティックタイミング解析装置及びその方法に
関する。

【０００２】

【従来の技術】今日、ＬＳＩは集積されるトランジスタ
の数が飛躍的に増加しており、特にマイクロプロセッサ
に代表されるシステムＬＳＩは回路の複雑度も増してい
る。また、今日の半導体装置では回路の性能を上げ、制
御期間を短縮するために半導体装置製造ＣＡＤ装置が必
要不可欠になっているが、その一つとしてトランジスタ
の回路接続情報に基づいて回路のクリティカルパスを見
つけ出すＰａｔｈＭｉｌｌ等のスタティックタイミング
解析手法が提案されている。このスタティックタイミン
グ解析手法は入力信号の組合せ列（以下、テストベクト
ルと言う）が不要であり実行期間が高速であるため近年
急速に普及してきている。この手法を用いたスタティッ
クタイミング解析装置はインバータやＮＡＮＤ等のゲー
トレベルで解析を行なうものやトランジスタレベルで解
析を行なうものなど種々のレベルで実施するものが提案
されており、パス探索のアルゴリズムについても種々の
ものが提案されている。

【０００３】トランジスタレベルで解析を行なうスタテ
ィックタイミング解析手段手法のアルゴリズムも種々提
案されている。図１１に従来の一例のスタティックタイ
ミング解析装置が実行する処理のフローチャートを示
す。このトランジスタレベルのスタティックタイミング
解析装置はトランジスタの接続情報により、入力信号か
ら出力信号の経路の中で最も遅延の大きい経路を探すも
のである。

【０００４】まず、ネットリストを読み込んで内部のデ
ータ構造を構築する（ステップＳ１）。通常トランジス
タレベルで解析を行なうために階層構造を展開しすべて
フラットな状態にする。次に、後述する規則に従いトラ
ンジスタの信号方向を絞り込む（ステップＳ２）。これ
により後に行なうパス探索を効率的に行なう。次に利用
者が指定したクロックノードを基に、順序回路を、組合
せ回路のみで構成される回路群に分割する（ステップＳ
３）。そして以下の処理はそれぞれのブロックに対して
おこなう。そして、パス探索を行なう（ステップＳ
４）。パス探索は一つの入力信号に注目し、その入力信
号がまずハイ（Ｈｉｇｈ）からロー（Ｌｏｗ）に変化す
るとしてパス探索を行ない、次にローからハイに変化す
るとしてパス探索を行ない、あり得るパスの最長経路を
探すものである。そして、他の入力信号のそれぞれにつ
いて同様のことを行なって回路のクリティカルパスを探
し出す。パス探索の方法は信号の流れについて仮定と検
証を繰り返していき、信号の伝達を追うことによって実
施される。すべてのブロックについてパス探索が終了し
たら（ステップＳ５）、結果を出力する（ステップＳ
６）。

【０００５】ここで、前記のトランジスタの信号の方向
絞り込みステップＳ２について説明する。ＭＯＳトラン
ジスタは４端子素子であるがスタティックタイミング解
析手段では通常基板端子を除いた３端子素子と考える。
ここで、図１２（ａ）に示すＮＭＯＳトランジスタに於
いて端子Ｇに論理値正（電源端子）が与えられ、端子Ｄ
が接地された容量（キャパシタ）に接続されていて、端
子Ｓが接地されていれば、電流ＩはＮＭＯＳトランジス
タの端子Ｄから端子Ｓに流れる。これを図１２（ａ）に
示すようにロー（Ｌｏｗ）の信号が端子Ｓから端子Ｄに
伝わると定義する。同様に、図１２（ｄ）に示すＰＭＯ
Ｓトランジスタに於いて端子Ｇが接地され、端子Ｄが接
地された容量（キャパシタ）に接続されていて、端子Ｓ
に論理値正（電源端子）が与えられていれば、電流Ｉは
ＰＭＯＳトランジスタの端子Ｓから端子Ｄに流れる。こ
れを図１２（ｄ）に示すようにハイ（Ｈｉｇｈ）の信号
が端子Ｓから端子Ｄに伝わると定義する。同様に、図１
２（ｂ），図１２（ｃ）に示すようにＰＭＯＳトランジ
スタやＮＭＯＳトランジスタの信号の流れる向きが決定
される。本来、ＭＯＳトランジスタはソース端子とドレ
イン端子のどちらの向きに信号が流れるかわからない
が、他端が接地端子または正電源端子に接続されている
場合は、トランジスタに流れる信号方向が一方向に限定
されることになる。

【０００６】また、図１２（ｅ）に示すようにＮＭＯＳ
トランジスタのソース端子ＳにＩＮで示す入力信号が接
続されている場合は、信号はハイ（電源端子に接続され
る）かロー（接地される）のどちらかしかとり得ないた
め図１２（ｅ）に矢印の向きに信号方向が決定される。
同様に、図１２（ｆ）に示すようにＰＭＯＳトランジス
タに於いても図１２（ｆ）の矢印の向きに信号方向が決
定される。さらに、図１２（ｇ）に示すように方向が未
だ定まっていないＮＭＯＳトランジスタの端子Ｓにおい
て、接続されたている他の部分すべてから同じ信号が流
入してくる時、図１２（ｇ）に示すような向きに信号の
方向を限定することが出来る。同様に、図１２（ｈ）に
示すＰＭＯＳトランジスタについても信号方向を限定す
ることが出来る。

【０００７】このように、実際のトランジスターの方向
絞り込みの処理に於いてはこれらの規則を用いて、既に
方向が絞り込まれたトランジスターに接続されているト
ランジスターの方向を絞り込むことができる。

【０００８】続いて、順序回路のブロック分割ステップ
Ｓ３では、組合せ回路のブロックとして分割できる場合
にはその分割を行う。

【０００９】続いて、パス探索ステップＳ４のアルゴリ
ズムについて説明する。前記のように、パス探索はひと
つの入力信号がハイからローに変化したと考えたときに
出力信号までの経路の中で、回路動作上有り得る最も長
いパスを探索するものである。そして、すべての入力信
号に対して、ハイからローに変化した場合とローからハ
イに変化した場合についてパス探索を行ないすべてのパ
スの中で最長のパスを探すものである。

【００１０】ここで、通常パス探索においては、回路の
遅延計算をトランジスタを線形抵抗として捉え、負荷容
量とのＲＣ積により近似して計算するが、その方法につ
いては省略する。以下の説明では、遅延計算の詳しい説
明は行なわないが、あらかじめ各ノード間の遅れは計算
しているものとする。

【００１１】パス探索においては、各ノードには変化前
と変化後の二つの状態がある。変化前とは、入力信号に
変化が与えられる前のことを意味し、変化後とは入力信
号に変化が与えられてから全ての素子にその変化が伝わ
った後のことを言う。

【００１２】ここで、あるノードからその隣のノードへ
状態が伝わったと仮定する。これを順方向探索と呼ぶ。
その仮定が成り立つために満たすべき条件を考えると、
そこからも新しい仮定が幾つか生みだされる。この時、
変化したノードの影響を直接受けるノードの条件を直接
条件と呼ぶ。また、変化したノードの影響を直接受ける
ノードの条件が成り立つために、そのノードに接続され
ているすべてのトランジスタの状態を考慮するための各
ノードの条件を間接条件と呼ぶ。また、状態の変化はさ
らにその隣接するノードへ伝わる。このように、一つの
仮定から幾つかの新しい仮定が生み出され、またそれら
の仮定から別の仮定が生み出されると言うように、隣接
するノードへ次々と仮定を進めていく。やがて仮定は、
電源・接地・入力信号・出力信号等の特殊な属性を持つ
ノードもしくは既に前もって仮定が立てられているノー
ドに到達するか、順方向探索が進められなくなるノード
に達することによって、その真偽が確かめられることに
なる。仮定が成り立たないことがわかった（仮定が否定
された）時に、その仮定が打ち出された時点に戻って、
その仮定とそれに依存する仮定とを直すことになる。こ
のように、直接条件・間接条件は、それぞれの仮定が矛
盾しないことが確認されるまで逆にたどっていく必要が
ある。これを逆方向探索と呼ぶ。このようにして順方向
探索を進めて、入力信号から出力信号までのパスを求め
る。

【００１３】以上のようにして、得られた各ブロック毎
のパスをバッファに格納し、最も遅延の大きいパスをフ
ァイルに格納したり、ディスプレーの画面上に出力した
りする。

【００１４】ここで、トランジスタの信号方向付けが正
しく行なわれていればパス探索の仮定の矛盾により、そ
れまで積み上げた仮定が否定されることが減少する。こ
れにより処理時間を減少させることが出来る。また、ト
ランジスタの信号方向付けが行なわれていれば誤った仮
定を積み上げたために起こるフォールスパス（回路動作
上あり得ないパス）も減少させることが出来る。

【００１５】以下、評価用に作成したテスト回路の解析
を基に従来の手法について説明する。

【００１６】図１３に示す回路を解析する。ここでは、
従来手法による解析により、フォールスパスを出力する
場合について述べる。

【００１７】まず、トランジスタの信号の方向絞り込み
ステップＳ２では、図１２の（ａ）〜（ｈ）の規則によ
りＰＭＯＳトランジスタ１，３，５，６，９とＮＭＯＳ
トランジスタ２，４，７，８，１０，１３が図１３に示
す矢印の向きに信号方向が決定される。しかし、従来手
法では伝送ゲート（パストランジスタ）１を構成するＰ
ＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２は
信号方向を決定することができない。

【００１８】続いて、この回路はクロック信号がない組
合せ回路であるから、ブロック分割ステップＳ３の処理
は行わない。

【００１９】続いて、パス探索ステップＳ４の処理を行
なう。パス探索は、それぞれの入力信号がハイからロー
に変化した場合とローからハイに変化した場合について
行なう。

【００２０】ここでは、入力信号ＩＮＢがローからハイ
に変化した場合についてパス探索を行なう。入力信号Ｉ
ＮＢがローからハイに変化した場合、順方向探索により
ノードＮがハイからローに変化するし、さらに順方向探
索によりノードＰがハイからローに変化すると仮定する
と、直接条件により入力信号がＩＮＣは少なくとも変化
後がハイでなければいけない。すなわちＸ→Ｈと言う状
態変化でなければいけない。ここでＸは状態を問わな
い、あるいは不定であることを意味するる。さらに順方
向探索によりノードＱがローからハイに変化したと仮定
し、この時は検証せずにこの仮定が確かめられる。ここ
で、伝送ゲート１を構成するＰＭＯＳトランジスタ１１
とＮＭＯＳトランジスタ１２の信号方向が決定されてい
ないために、ノードＲから出力信号ＯＵＴ２に信号が伝
わる場合と、出力信号ＯＵＴ２からノードＲに信号が伝
わる場合が考えられる。出力信号ＯＵＴ２からノードＲ
に信号が伝わり、ノードＲがハイからローに変化すると
仮定すると、出力信号ＯＵＴ２は少なくとも変化後がロ
ーでなければいない。出力信号ＯＵＴ２にはＮＭＯＳト
ランジスタ１３のドレイン端子が接続されており、ゲー
ト端子にはノードＰが接続されている。逆方向探索によ
り先の仮定に矛盾がないことが確かめられる。また、ノ
ードＲがハイからローに変化するためには、逆方向探索
により入力信号ＩＮＡがＸ→Ｌである必要がある。ここ
で、注目している入力信号（ここではＩＮＢ）以外の入
力信号は変化前と変化後で同一の論理値を取る必要があ
るため入力信号ＩＮＡはローとなる。このように注目し
ている以外の入力信号が決定される。さらに、順方向探
索により出力信号ＯＵＴ１がローからハイに変化すると
仮定され、ここで入力信号ＩＮＢがローからハイに変化
した場合のパス探索が終了する。

【００２１】しかし、このパスはフォールスパスであ
る。フォールスパスであるか否かを確かめるためにはタ
イミングシミュレーションを行ない得られたパスが実際
に回路上にそのように動くかどうかを調べれば良い。タ
イミングシミュレーションを行なうためのテストベクト
ルは、スタティックタイミング解析装置が出力したもの
か、または出力結果を基に作成しても良い。上記の得ら
れたパスについて実際にはタイミングシミュレーション
を行なうと、入力信号ＩＮＢがローからハイに変化し、
信号ＩＮＣはハイであるからノードＰはハイからローに
変化し、さらにノードＱがローからハイに変化する。し
かし、ノードＱが変化し伝送ゲート１が導通状態になっ
てもノードＲはハイからローに変化することはない。な
せなら、入力信号ＩＮＡはローであるためノードＲはハ
イに固定されているためである。さらに、信号ＯＵＴ１
もローに固定される。このように上記のスタティックタ
イミング解析により得られたパスはフォールスパスであ
ることがわかる。

【００２２】このようにフォールスパスが得られる原因
は、図１３に示す伝送ゲート１を構成しているＰＭＯＳ
トランジスタ１１とＮＭＯＳトランジスタ１２の信号方
向が決定できないことである。

【００２３】次に、従来例によりバレルシフタと呼ばれ
る回路を解析する方法について述べる。バレルシフタは
マイクロプロセッサ等て行われるシフト演算を高速に行
なう回路である。図１４にバレルシフタの一部分の回路
を示す。このように、バレルシフタは伝送ゲートを多用
した回路である。

【００２４】まず、トランジスタの信号方向付けの処理
は前記の規則によりインバータを構成しているトランジ
スタのみが方向付けされ伝送ゲートを構成しているトラ
ンジスタは方向付けされない。

【００２５】このためパス探索の処理に於いて図１４に
破線矢印で示すような回路動作上あり得ないパスを探索
し、このあり得ないパスの検証のために処理時間が非常
に増大したり、またはフォールスパスを出力することが
ある。

【００２６】次に、図１５に別の従来技術のフローチャ
ートを示す。この例ではトランジスタの方向絞り込みは
行なわず、パターンマッチングによりトランジスタレベ
ルからゲートレベルへ変換し、パス探索処理を行なうも
のである。パターンマッチングはいろいろな手法が提案
されているが、ここでは省略する。

【００２７】しかし、この手法の場合も図１３や図１４
に示す伝送ゲートの信号方向を決定することはできない
ため、上記のようにフォールスパスを出力したり、処理
時間が非常に増大するという問題がある。

【００２８】

【発明が解決しようとする課題】このように、従来の手
法ではパストランジスタを多数含むような回路に於いて
トランジスタの方向決定率が悪く、解析結果にフォール
スパスを多数含んだり処理時間が非常に増大するという
問題点があった。

【００２９】本発明はこのような事情によりなされたも
のであり、その目的とするところは、出力結果に含まれ
るフォールスパスが少なく、処理時間を減少させること
のできるスタティックタイミング解析装置及びその方法
を提供することにある。

【００３０】

【課題を解決するための手段】本発明の発明者は、従来
技術で説明したスタティックタイミング解析方法におい
てフォールスパスを出力したり、処理時間が増大してし
まったりするのは、トランジスタの方向の絞り込みがま
だ十分ではないためと考えた。そこで、本発明者は、さ
らにトランジスタの絞り込みを容易かつ高速に行うよう
な手段を発明すれば、上記の問題点は一気に解決すると
考えた。このような着想から、慎重な研究を重ねた結
果、以下の発明をすることができた。

【００３１】請求項１の発明は、トランジスタの接続情
報によりクリティカルパスとなりうる経路を出力する集
積回路のスタティックタイミング解析装置において、ト
ランジスタレベルの接続情報を入力し、解析のための内
部データ構造を構築するネットリスト入力手段と、前記
内部データ構造から各ノードがハイインピーダンスとな
り得るか否かの期待値を調べる期待値調査手段と、得ら
れた期待値に基づき、ハイインピーダンスとなり得ない
と判定されたノードを電源又は接地と見なして信号方向
を決定することで、トランジスタの信号方向の絞り込み
を行う信号方向絞り込み手段と、順序回路を組み合わせ
回路のみで構成される単位に分割する分割手段と、分割
された単位毎に、前記絞り込まれた信号方向に基づいて
パス検索を行うパス検索手段と、得られた結果を出力す
る出力手段と、を備えることを特徴とする。

【００３２】上記発明の構成によれば、期待値調査手段
にて各ノードがハイインピーダンスとなり得るか否かの
期待値を調べるようにしてある。このように各ノードが
ハイインピーダンスになるか否かを判定することで、ト
ランジスタの方向絞り込みをさらに行うことができる。
これにより、出力結果に含まれるフォールスパスが少な
く、処理時間を減少させることのできるのである。

【００３３】また、請求項２の発明は、前記期待値調査
手段は、 所定のノードにソースまたはドレインが繋が
る全ての素子を探す素子探索手段と、この探索された素
子が全て同時に非導通になると仮定した場合に矛盾があ
るか否かを判定する矛盾判定手段と、この判定により矛
盾があると認定されたノードを方向絞り込みが可能なノ
ードであると認定する方向絞り込みノード認定手段と、
を備えることを特徴とする。

【００３４】上記発明の構成によれば、請求項１に記載
の期待値の調査について、所定のノードに繋がる素子が
同時に非導通になると仮定して、その仮定に矛盾がある
かを判定するようにしてある。これにより、期待値の調
査について高速かつ信頼性が高い判定を行うことができ
るのである。

【００３５】また、請求項３の発明は、前記矛盾判定手
段は、前記探索された素子が全て同時に非導通になると
仮定した場合に矛盾がないと判定されたノードに対し
て、さらに検証の段数を広げて矛盾があるか否かの判定
を行うことを特徴とする。

【００３６】上記発明の構成によれば、検証の段数を広
げて矛盾があるか否かの判定を行うようにしてある。こ
れにより、ハイインイーダンスにならないノードの認定
をより多くすることができるので、さらにトランジスタ
の方向の絞り込みができる。従って、さらに出力結果に
含まれるフォールスパスが少なく、処理時間を減少させ
ることのできるのである。

【００３７】ここで、好ましくは、検証は、電源・接地
・入力信号・出力信号等の特殊なノードまで行うように
することにより、完全な検証を行うことができる。

【００３８】また、請求項４の発明は、前記矛盾判定手
段は、さらに検証の段数を広げて矛盾があるか否かの判
定を行う際に、２段若しくは３段で検証を打ち切ること
を特徴とする。

【００３９】上述のように、検証の段数を広げて電源等
に到達するまで行うことが検証を完全に行うという点で
好ましいが、多くの段数を検証すれば、それだけ処理の
ための時間を必要とする。従って、本請求項のように、
段数を２段若しくは３段で検証を打ち切るようにするこ
とで、妥当性ある範囲で処理の高速性を損なうことなく
検証を行うことができるのである。

【００４０】また、請求項５の発明は、前記信号方向絞
り込み手段は、該当するトランジスタに対し、ハイイン
ピーダンスとならないノードからの信号のみに限定して
方向を絞り込むこと含むことを特徴とする。

【００４１】上記発明の構成では、前記の期待値調査に
て得られた期待値から信号方向を絞り込むための具体的
手段を示してある。ここで、「含む」とあるのは、従来
例で説明したトランジスタの信号方向の絞り込みも行う
ようにしてもよい趣旨である。これにより、トランジス
タの方向絞り込みをさらに行うことができる。これによ
り、出力結果に含まれるフォールスパスが少なく、処理
時間を減少させることのできるのである。

【００４２】請求項６の発明は、コンピュータを用い
て、トランジスタの接続情報によりクリティカルパスと
なりうる経路を出力する集積回路のスタティックタイミ
ング解析方法において、コンピュータが、トランジスタ
レベルの接続情報を用いて、解析のための内部データ構
造を構築するネットリスト入力ステップと、コンピュー
タが、前記内部データ構造から各ノードがハイインピー
ダンスとなりうるか否かの期待値を調べる期待値処調査
ステップと、コンピュータが、得られた期待値に基づ
き、ハイインピーダンスとなり得ないと判定されたノー
ドを電源又は接地と見なして信号方向を決定すること
で、トランジスタの信号方向の絞り込みを行う信号方向
絞り込みステップと、コンピュータが、順序回路を組み
合わせ回路のみで構成される単位に分割する分割ステッ
プと、コンピュータが、分割された単位毎に前記絞り込
まれた信号方向に基づいてパス検索を行うパス検索ステ
ップと、コンピュータが、得られた結果を出力する出力
ステップと、を含むことを特徴とする。

【００４３】上記発明の構成によれば、期待値調査ステ
ップにて各ノードがハイインピーダンスとなり得るか否
かの期待値を調べるようにしてある。このように各ノー
ドがハイインピーダンスになるか否かを判定すること
で、トランジスタの方向絞り込みをさらに行うことがで
きる。これにより、出力結果に含まれるフォールスパス
が少なく、処理時間を減少させることのできるのであ
る。

【００４４】また、請求項７の発明は、前記期待値調査
ステップは、コンピュータが、所定のノードにソースま
たはドレインが繋がる全ての素子を探す素子探索ステッ
プと、コンピュータが、この探索された素子が全て同時
に非導通になると仮定した場合に矛盾があるか否かを判
定する矛盾判定ステップと、コンピュータが、この判定
により矛盾があると認定されたノードを方向絞り込みが
可能なノードであると認定する方向絞り込みノード認定
ステップと、を含むことを特徴とする。

【００４５】上記発明の構成によれば、請求項６に記載
の期待値の調査について、所定のノードに繋がる素子が
同時に非導通になると仮定して、その仮定に矛盾がある
かを判定するようにしてある。これにより、期待値の調
査について高速かつ信頼性が高い判定を行うことができ
るのである。

【００４６】また、請求項８の発明は、前記矛盾判定ス
テップは、前記探索された素子が全て同時に非導通にな
ると仮定した場合に矛盾ないと判定されたノードに対し
て、さらに検証の段数を広げて矛盾があるか否かの判定
を行うことを特徴とする。

【００４７】上記発明の構成によれば、検証の段数を広
げて矛盾があるか否かの判定を行うようにしてある。こ
れにより、ハイインイーダンスにならないノードの認定
をより多くすることができるので、さらにトランジスタ
の方向の絞り込みができる。従って、さらに出力結果に
含まれるフォールスパスが少なく、処理時間を減少させ
ることのできるのである。

【００４８】ここで、好ましくは、検証は、電源・接地
・入力信号・出力信号等の特殊なノードまで行うように
することにより、完全な検証を行うことができる。

【００４９】また、請求項９の発明は、前記矛盾判定ス
テップは、さらに検証の段数を広げて矛盾があるか否か
の判定を行う際に、２段若しくは３段で検証を打ち切る
ことを特徴とする。

【００５０】上述のように、検証の段数を広げて電源等
に到達するまで行うことが検証を完全に行うという点で
好ましいが、多くの段数を検証すれば、それだけ処理の
ための時間を必要とする。従って、本請求項のように、
段数を２段若しくは３段で検証を打ち切るようにするこ
とで、妥当性ある範囲で処理の高速性を損なうことなく
検証を行うことができるのである。

【００５１】また、請求項１０の発明は、前記信号方向
絞り込みステップは、該当するトランジスタに対し、ハ
イインピーダンスとならないノードからの信号のみに限
定して方向を絞り込むことを含むことを特徴とする。

【００５２】上記発明の構成では、前記の期待値調査に
て得られた期待値から信号方向を絞り込むための具体的
ステップを示してある。ここで、「含む」とあるのは、
従来例で説明したトランジスタの信号方向の絞り込みも
行うようにしてもよい趣旨である。これにより、トラン
ジスタの方向絞り込みをさらに行うことができる。これ
により、出力結果に含まれるフォールスパスが少なく、
処理時間を減少させることのできるのである。

【００５３】

【発明の実施の形態】以下、本発明に係るスタティック
タイミング解析装置及びその方法の実施形態について、
図面を参照しながら説明する。

【００５４】本発明に係るスタッティックタイミング解
析装置が具備するハードウエア構成は、図１０に示すと
おり、以下で説明する各ステップの処理を行うためのＭ
ＰＵと、キーボード、マウス、ライトペン（図示せ
ず）、又はフレキシブルディスク装置（図示せず）等の
入力装置と、メモリ装置やディスク装置（図示せず）等
の外部記憶装置と、表示器、プリンタ装置（図示せず）
等の出力装置等とを備えた通常のコンピュータシステム
を用いてもよい。なお、前記ＭＰＵは、以下に説明する
各ステップの処理等を行う演算部と、前記処理の命令を
記憶する主記憶部とを具備する。

【００５５】図１に本実施形態のスタティックタイミン
グ解析装置の処理のフローチャートを示す。

【００５６】まず、従来例と同様にネットリストを読み
込んで内部のデータ構造を構築する（ステップＳ１１
０）。通常、トランジスタレベルで解析を行なうために
階層構造を展開してすべてフラットな状態にする。次
に、各ノードのとり得る期待値を調べ、各ノードがＺ
（ハイインピーダンス）になり得るノードかどうかを調
べる（ステップＳ１２０）。そして、後述する規則に従
いトランジスタの信号方向を絞り込む（ステップＳ１３
０）。これにより後に行なうパス探索を効率的に行な
う。次に利用者が指定したクロックノードを基に、順序
回路を、組合せ回路のみで構成される回路群に分割する
（ステップＳ１４０）。そして、それぞれのブロックに
対してパス探索を行なう（ステップＳ１５０）。すべて
のブロックについてパス探索が終了したら（ステップＳ
１６０）、結果を出力する（ステップＳ１７０）。

【００５７】ここで、各ノードの期待値の調査ステップ
Ｓ１２０の処理について説明する。以下では、この処理
を「非Ｚ節点調査」と呼ぶ。この処理は、前述のように
各ノードがＺ（ハイインピーダンス）になり得るかどう
かを調べるものである。

【００５８】この処理の基本原理は、「あるノードがＺ
（ハイインピーダンス）になるという仮定を設けこの仮
定の矛盾を発見できれば、そのノードはＺ（ハイインピ
ーダンス）にならないノードである。」と言うものであ
る。

【００５９】この処理のフローチャートを図２に示す。
このフローチャートに従い説明する。まず、あるノード
に注目し（ステップＳ１２１）、このノードにソースま
たはドレインが繋がるすべてのトランジスタを探し（ス
テップＳ１２２）、これらのトランジスタがすべて同時
に非導通になると仮定する（ステップＳ１２３）。トラ
ンジスタが非導通になるためには、ＮＭＯＳトランジス
タの場合はゲートがローであるかまたは他チャネルがＺ
であるかのどちらかが成立することであり、ＰＭＯＳト
ランジスタの場合はゲートがハイであるかまたは他チャ
ネルがＺであるかのどちらかが成立することである。こ
の仮定を検証するために、それぞれのトランジスタに繋
がるゲートやドレイン、ソースのノードについてさらに
仮定を積みさらにその検証を行なう（ステップＳ１２
４）。この過程は、ちょうど前述のパス検索における逆
方向探索に似ている。

【００６０】続いて、この検証において矛盾があるか否
かを判断する（ステップＳ１２５）。矛盾が見つかれ
ば、このノードはＺにならないノード（以下、このよう
なノードを非Ｚ節点と呼ぶ）である。また、この仮定が
矛盾なく検証が終了した場合はこのノードはＺになり得
るノードであると認定し（ステップＳ１２７）。さらに
検証の段数を広げて矛盾があるか否かの判断を行う（ス
テップＳ１２８）。検証を完全に行なうには、逆方向探
索がすべて電源・接地・入力信号・出力信号等の特殊な
属性を持つノードに辿り着くまで行なわなければいけな
いが、そのようにすると処理時間が増大するため、検証
を適当な段数で打ち切っても良い。経験的に、２〜３段
の段数で打ち切っても良い結果が得られる。

【００６１】ここで、この検証の具体例について、図面
を参照しながら説明する。まず図３に示した回路におけ
るノードＡについて検証を行う。このノードＡの図面に
向かって左側にＰＭＯＳトランジスタＴＲ１のドレイン
とＮＭＯＳトランジスタＴＲ２のソースが接続されてい
る。これらのトランジスタがすべて同時に非導通になる
と仮定する。この仮定を検証してみると、これらトラン
ジスタのゲートが接続されていることから、同時に非導
通になることはないことが分かる。従って、矛盾がある
からノードＡはＺにならないノードであることが分か
る。

【００６２】次に、図４に示した回路におけるノードＢ
について検証を行う。このノードＢの図面に向かって左
側にＰＭＯＳトランジスタＴＲ１、ＴＲ２とＮＭＯＳト
ランジスタＴＲ３、ＴＲ４が接続されている。これらの
トランジスタのうち、まず１段目の内側のトランジスタ
ＴＲ２とＴＲ３がすべて同時に非導通になると仮定す
る。この仮定を検証してみると、クロックＣＫがインバ
ータＩＶ１を経由してトランジスタＴＲ２のゲートに、
また、クロックＣＫは直接トランジスタＴＲ３のゲート
に入力されていることから、同時に非導通になる場合が
あることが分かる。従って、矛盾がないことがあるの
で、ノードＢはＺになり得るノードと認定する。次に、
検証の段数を広げて、すなわち、２段目のトランジスタ
であるトランジスタＴＲ１、ＴＲ４も含めて検証する。
これらのトランジスタがすべて同時に非導通になると仮
定する。この仮定を検証してみると、トランジスタＴＲ
１とトランジスタＴＲ４は同時に非導通になる事はない
がトランジスタＴＲ２とトランジスタＴＲ３が同時に非
導通になる事があるため、ノードＢはＺになり得るノー
ドと認定する。これ以上段数を広げても矛盾があるとい
うことができない。この場合には、ノードＢはＺになる
ノードと認定し、次のノードの検証を行う。

【００６３】次に、図５に示した回路におけるノードＣ
について検証を行う。このノードＣの図面に向かって左
側にＰＭＯＳトランジスタＴＲ１のドレインとＮＭＯＳ
トランジスタＴＲ２のドレインが接続されている。これ
らのトランジスタがすべて同時に非導通になると仮定す
る。この仮定を検証してみると、クロックＣＫがインバ
ータＩＶ１を経由してトランジスタＴＲ１のゲートに、
また、クロックＣＫが直接トランジスタＴＲ２のゲート
に入力されていることから、同時に非導通になる場合が
あることが分かる。従って、ノードＣはＺになり得るノ
ードであると認定する。次に、検証の段数を広げてみる
と、次段には、トランジスタＴＲ１、ＴＲ２は共にイン
バータＩＶ２に接続されていることから、これ以上段数
を広げても矛盾があるということができない。この場合
には、ノードＣはＺになるノードと認定し、次のノード
の検証を行う。

【００６４】次に、図６に示した回路におけるノードＤ
についての検証を行う。このノードＤの図面に向かって
左側にＰＭＯＳトランジスタＴＲ１、ＴＲ２、ＴＲ３と
ＮＭＯＳトランジスタＴＲ４、ＴＲ５、ＴＲ６が接続さ
れている。これらのトランジスタのうち、まず１段目の
内側のトランジスタＴＲ３とＴＲ４がすべて同時に非導
通になると仮定する。この仮定についての検証を行い、
同時に非導通になる場合があるかを検証する。この検証
で矛盾がない場合には、ノードＤはＺになり得るノード
と認定する。次に、検証の段数を広げて検証を行う。こ
こで、２段目のトランジスタであるトランジスタＴＲ
２、ＴＲ５も含めて、トランジスタＴＲ２、ＴＲ３、Ｔ
Ｒ４、ＴＲ５がすべて同時に非導通になると仮定する。
この仮定についての検証を行い、同時に非導通になる場
合があるかを検証する。この検証で矛盾がない場合に
は、ノードＤはＺになり得るノードと認定する。さら
に、検証の段数を広げて、ＴＲ１、ＴＲ６も含めて同様
に検証を行う。検証の段数を広げて電源・接地・入力信
号・出力信号等の特殊な属性を持つノードに辿り着くま
で行うようにしてもよい。

【００６５】また、検証の段数を広げて電源等に到達す
るまで行うことが検証を完全に行うという点で好ましい
が、多くの段数を検証すれば、それだけ処理のための時
間を必要とする。従って、段数を制限して検証を行うこ
とが好ましく、具体的には、２段若しくは３段で検証を
打ち切るようにしても、妥当性ある範囲で処理の高速性
を損なうことなく検証を行うことができる。

【００６６】このようにして、段数を広げることによっ
て方向絞り込みが可能なトランジスタをより多く認定す
ることができる。これにより、出力結果に含まれるフォ
ールスパスが少なく、処理時間を減少させることができ
るのである。

【００６７】一方、ステップＳ１２５またはステップＳ
１２８で矛盾があると判断されたノードは非Ｚ接点であ
ると認定し（ステップＳ１２６）、以下のステップで行
う方向絞り込みが可能なノードと認定する（ステップＳ
１２９）。以上の処理を、回路内のすべてのノードに対
して行う。

【００６８】次に、前記の実施形態のトランジスタの信
号の方向絞り込みステップＳ１３０について説明する。
本実施形態のトランジスタの信号の方向絞り込みの基本
原則を図７に示す。実施形態では、図１２（ａ）から
（ｈ）までの従来のトランジスタの信号の方向絞り込み
の規則に図７（ｉ）と（ｊ）に示す非Ｚ節点に繋がるト
ランジスタの信号方向絞り込みの規則が加わっている。
図７（ｉ）、図７（ｊ）に示すようにトランジスタのソ
ースまたはドレインが非Ｚ節点に接続されている場合
は、図１２（ｅ）、図１２（ｆ）に示す入力信号に接続
されているトランジスタの信号方向絞り込みと同様に、
非Ｚ節点がハイ（電源端子に接続される）かロー（接地
される）のどちらかしかとり得ないため図７（ｉ）、
（ｊ）に示す矢印の向きに信号方向が決定される。

【００６９】実際のトランジスタの方向絞り込みの処理
に於いては従来例と同様にこれらの規則を用いて、既に
方向が絞り込まれたトランジスターに接続されているト
ランジスターの方向を絞り込むことができる。

【００７０】続いて、順序回路のブロック分割ステップ
Ｓ１４０では、順序回路のブロックとして分割できる場
合にはその分割を行う。

【００７１】続いて、パス探索ステップＳ１５０のアル
ゴリズムは、従来例のパス探索のアルゴリズムと同じと
してもよいので、ここではその説明は省略する。

【００７２】以下、評価用に作成したテスト回路の解析
を基に実施形態例の手法について詳説する。図８に示す
回路を解析する。この回路は従来例にて説明した図１３
に示すのと同じ回路である。従来手法の解析では、フォ
ールスパスを出力したが、実施形態の解析ではフォール
スパスは出力されない。

【００７３】まず、非Ｚ節点調査を行なう。前述のよう
に非Ｚ節点調査はすべてのノードに対して行なう必要が
あるが、ここでは一例としてノードＲが非Ｚ節点かどう
かを調べる。ノードＲに注目するとこのノードにソース
またはドレインが接続されているトランジスタはＰＭＯ
Ｓトランジスタ１とＮＭＯＳトランジスタ２と伝送ゲー
ト１を構成するＰＭＯＳトランジスタ１１とＮＭＯＳト
ランジスタ１２である。これらの素子がすべて同時に非
導通になると仮定した場合、ＰＭＯＳトランジスタ１と
ＮＭＯＳトランジスタ２はゲートが同じ入力信号に繋が
れているから同時に非導通にはならず、明らかに矛盾し
ていることがわかる。よって、ノードＲは非Ｚ節点であ
る。通常インバータやＮＡＮＤゲート、ＮＯＲゲートや
複合ゲート等の出力は非Ｚ節点である。以下、同様にし
て図８に示す回路では、ノードＰ，ノードＱも非Ｚ節点
であることがわかる。

【００７４】次に、トランジスタの信号方向付けは、図
７の（ａ）〜（ｈ）の規則によりＰＭＯＳトランジスタ
１，３，５，６，９とＮＭＯＳトランジスタ２，４，
７，８，１０，１３が図８に示す矢印の向きに信号方向
が決定される。さらに、伝送ゲート（パストランジス
タ）１を構成するＰＭＯＳトランジスタ１１とＮＭＯＳ
トランジスタ１２は非Ｚ節点であるノードＲに接続され
ているから図７の（ｉ）と（ｊ）の規則により図８に示
す矢印の向きに信号方向が決定される。これにより、図
８に示すすべてのトランジスタの信号方向が決定される
こととなる。

【００７５】次に、パス探索を行なう。ここでは、従来
例と同様に入力信号ＩＮＢがローからハイに変化した場
合についてパス探索を行なう。ノードＱがローからハイ
に変化すると仮定し、その仮定が確かめられるまでは従
来例と同じなのでここでは省略する。ここで、従来例で
は伝送ゲート１を構成するＰＭＯＳトランジスタ１１と
ＮＭＯＳトランジスタ１２の信号方向が決定されていな
いため、ノードＲから出力信号ＯＵＴ２に信号が伝わる
場合と、出力信号ＯＵＴ２からノードＲに信号が伝わる
場合が考えられたが、本実施形態では、既に伝送ゲート
１を構成するＰＭＯＳトランジスタ１１ととＮＭＯＳト
ランジスタ１２の信号方向が決定されているためノード
Ｒから出力信号ＯＵＴ２に信号が伝わる場合しか考えら
れない。ここで、出力信号ＯＵＴ２がローからハイに変
化すると仮定すると、逆方向探索によりノードＲがハ
イ、入力信号ＩＮＡがローとしてこの仮定が確かめられ
る。以上により、入力信号ＩＮＢがローからハイに変化
した場合のパス探索が終了する。このパスは、フォール
スパスではなく回路動作上あり得るパスである。実際出
力されたテストベクトルによりタイミングシミュレーシ
ョンを行なうと、正しいロジックでこのパスが活性化さ
れる事がわかる。

【００７６】以上のように、本実施形態によれば従来例
による解析で得られたフォールスパスを出力することな
く、正しいパスを得ることができる。

【００７７】次に、実施形態によるバレルシフタの解析
を行なう。図９に示す回路図は、従来例にて説明した図
１４と同じ回路である。まず、非Ｚ節点調査を行なう。
上記で説明したようにインバータＩＶ１とＩＶ２の出力
であるノードＮ１とノードＮ２は非Ｚ節点である。さら
に、ノードＡに注目しこれにソースまたはドレインが繋
がる伝送ゲートＰＡＳＳ１〜５がすべて同時に非導通に
なると仮定する。ここで、ＰＡＳＳ１とＰＡＳＳ２は、
信号ＳＸ，ＳＹによりセレクターを構成しており、同時
に非導通になることはない。よってノードＡは非Ｚ節点
である。ノードＮ３、ノードＮ４、ノードＮ５について
はこの範囲の回路図だけからでは非Ｚ節点であるとは言
えない。

【００７８】続いて、本実施形態によるトランジスタの
信号方向付けの処理を図９を参照しながら説明する。従
来例と同様にインバータを構成しているトランジスタの
信号の方向付けがなされる。さらにノードＮ１が非Ｚ節
点であるから伝送ゲートＰＡＳＳ１を構成しているＰＭ
ＯＳトランジスタ、ＮＭＯＳトランジスタはそれぞれ図
９に示す矢印の向きに信号方向が決定される。同様にノ
ードＮ２が非Ｚ節点であるから伝送ゲートＰＡＳＳ２を
構成しているＰＭＯＳトランジスタ、ＮＭＯＳトランジ
スタもそれぞれ図９に示す矢印の向きに信号方向が決定
される。さらに、ノードＡが非Ｚ節点であるから伝送ゲ
ートＰＡＳＳ３、ＰＳＳ４、ＰＡＲＲ５を構成している
ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタもそれぞ
れ図９に示す矢印の向きに信号方向が決定される。ここ
で、ノードＮ１もノードＡも非Ｚ節点であるから伝送ゲ
ートＰＡＳＳ１を構成するＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタの信号方向を絞り込む事ができなくな
ることが考えられるが、インバータやＮＡＮＤゲート、
ＮＯＲゲートや複合ゲート等の出力の非Ｚ節点は、それ
以外の非Ｚ節点よりトランジスタの信号方向絞り込みの
優先順位が高いと定義しておけば上記のようにトランジ
スタの信号方向を正しく絞り込むことができる。これに
より、図９に示すすべてのトランジスタの信号方向が決
定される。

【００７９】この後パス探索を行うが、上記のように伝
送ゲートを構成しているトランジスタの信号方向が正し
く絞り込まれているため、従来例による解析で生じてい
た図１４の波線で示すような回路動作上あり得ないパス
を考える必要がなくなり、処理時間が大幅に短縮され
る。またフォールスパスの出力も低減される。

【００８０】以上のように、本実施形態によれば処理時
間が大幅に短縮されフォールスパスの出力も低減され
る。これにより、処理時間を大幅に短縮することがで
き、回路上のクリティカルパスを容易に発見できるため
設計期間の短縮や設計の効率を向上させることができ
る。

【００８１】なお、本発明は上記実施形態で示したよう
なパス探索のアルゴリズムに依存せず、トランジスタレ
ベルで解析を行なうすべてのスタティックタイミング解
析装置について同様に行なうことができる。

【００８２】

【発明の効果】以上説明してきたように本発明によれ
ば、出力結果に含まれるフォールスパスが少なく、処理
時間を減少させることのできるスタティックタイミング
解析装置及びその方法を提供することができる。

【図面の簡単な説明】

【図１】本発明に係るスタティックタイミング解析方法
の実施形態のを示すフローチャートである。

【図２】本実施形態の各ノードの期待値の調査ステップ
Ｓ１２０の処理を示すフローチャートである。

【図３】仮定の検証の具体例を説明するための回路図で
ある。

【図４】仮定の検証の具体例を説明するための回路図で
ある。

【図５】仮定の検証の具体例を説明するための回路図で
ある。

【図６】仮定の検証の具体例を説明するための回路図で
ある。

【図７】本実施形態におけるトランジスタの方向絞り込
みの規則を示した図である。

【図８】本実施形態による解析を行なった回路図（テス
ト回路）である。

【図９】本実施形態による解析を行なった回路図（バレ
ルシフタ）である。

【図１０】本発明のスタティックタイミング解析装置の
概略的構成を示した図である。

【図１１】従来例のスタティックタイミング解析方法を
示すフローチャートである。

【図１２】従来例におけるトランジスタの方向絞り込み
の規則を示した図である。

【図１３】従来例による解析を行なった回路図（テスト
回路）である。

【図１４】従来例による解析を行なった回路図（バレル
シフタ）である。

【図１５】別の従来例のスタティックタイミング解析方
法を示したフローチャートである。

【符号の説明】

Ｇ ゲート Ｓ ソース Ｄ ドレイン ＣＫ クロック ＩＶ インバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 栗林 元隆 神奈川県川崎市幸区堀川町580番１号 株式会社東芝 半導体システム技術セン タ―内 (72)発明者 辻本 順一 神奈川県川崎市幸区堀川町580番１号 株式会社東芝 半導体システム技術セン タ―内 (72)発明者 黒岩 健太郎 東京都新宿区新宿２−４−３ フォーシ ーズンビル10階 株式会社数理システム 内 (72)発明者 外岡 康宏 東京都新宿区新宿２−４−３ フォーシ ーズンビル10階 株式会社数理システム 内 (56)参考文献 特開 平８−6988（ＪＰ，Ａ) 特開 平９−81616（ＪＰ，Ａ) 米国特許6083273（ＵＳ，Ａ) Ｍｏｔｏｔａｋａ Ｋｕｒｉｂａｙａ ｓｈｉ，外４名，”Ｓｔａｔｉｃ ｔｉ ｍｉｎｇ ａｎａｌｙｚｅｒ ｗｉｔｈ ｓｏｕｒｃｅ／ｄｒａｉｎｉｄｅｎｔ ｉｆｉｃａｔｉｏｎ ｂｙ ｎｏｎ−Ｚ ｐｒｏｃｄｕｒｅ”，ＩＳＣＡＳ，Ｉ ＥＥＥ，平成８年５月12日，Ｖｏｌ. ４，ｐ．791−793 竹内秀輝，外１名，”トランジスタ信 号方向の決定方法”，東芝技術公開集, 平成８年６月10日，Ｖｏｌ．14，Ｎｏ. 31，ｐ．141−144 栗林元隆，”半導体集積回路のタイミ ング解析方法”，東芝技術公開集，平成 ８年12月５日，Ｖｏｌ．14，Ｎｏ．65, ｐ．125−126 Ｎｏｒｍａｎ Ｐ．Ｊｏｕｐｐｉ，" ＴＶ：Ａｎ ｎＭＯＳ Ｔｉｍｉｎｇ Ａｎａｌｙｚｅｒ”，Ｔｉｒｄ Ｃａｌ ｔｅｃｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ，昭和58年, ｐ．71−85 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 668

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 トランジスタの接続情報によりクリティ
   カルパスとなりうる経路を出力する集積回路のスタティ
   ックタイミング解析装置において、 トランジスタレベルの接続情報を入力し、解析のための
   内部データ構造を構築するネットリスト入力手段と、 前記内部データ構造から各ノードがハイインピーダンス
   となり得るか否かの期待値を調べる期待値調査手段と、 得られた期待値に基づき、ハイインピーダンスとなり得
   ないと判定されたノードを電源又は接地と見なして信号
   方向を決定することで、トランジスタの信号方向の絞り
   込みを行う信号方向絞り込み手段と、 順序回路を組み合わせ回路のみで構成される単位に分割
   する分割手段と、 分割された単位毎に、前記絞り込まれた信号方向に基づ
   いてパス検索を行うパス検索手段と、 得られた結果を出力する出力手段と、 を備えることを特徴とするスタティックタイミング解析
   装置。
2. 【請求項２】 前記期待値調査手段は、 所定のノードにソースまたはドレインが繋がる全ての素
   子を探す素子探索手段と、 この探索された素子が全て同時に非導通になると仮定し
   た場合に矛盾があるか否かを判定する矛盾判定手段と、 この判定により矛盾があると認定されたノードを方向絞
   り込みが可能なノードであると認定する方向絞り込みノ
   ード認定手段と、 を備えることを特徴とする請求項１記載のスタティック
   タイミング解析装置。
3. 【請求項３】 前記矛盾判定手段は、 前記探索された素子が全て同時に非導通になると仮定し
   た場合に矛盾がないと判定されたノードに対して、さら
   に検証の段数を広げて矛盾があるか否かの判定を行うこ
   とを特徴とする請求項２記載のスタティックタイミング
   解析装置。
4. 【請求項４】 前記矛盾判定手段は、 さらに検証の段数を広げて矛盾があるか否かの判定を行
   う際に、２段若しくは３段で検証を打ち切ることを特徴
   とする請求項３記載のスタティックタイミング解析装
   置。
5. 【請求項５】 前記信号方向絞り込み手段は、 該当するトランジスタに対し、ハイインピーダンスとな
   らないノードからの信号のみに限定して方向を絞り込む
   こと含むことを特徴とする請求項１記載のスタティック
   タイミング解析装置。
6. 【請求項６】 コンピュータを用いて、トランジスタの
   接続情報によりクリティカルパスとなりうる経路を出力
   する集積回路のスタティックタイミング解析方法におい
   て、 コンピュータが、トランジスタレベルの接続情報を用い
   て、解析のための内部データ構造を構築するネットリス
   ト入力ステップと、 コンピュータが、前記内部データ構造から各ノードがハ
   イインピーダンスとなりうるか否かの期待値を調べる期
   待値処調査ステップと、 コンピュータが、得られた期待値に基づき、ハイインピ
   ーダンスとなり得ないと判定されたノードを電源又は接
   地と見なして信号方向を決定することで、トランジスタ
   の信号方向の絞り込みを行う信号方向絞り込みステップ
   と、 コンピュータが、順序回路を組み合わせ回路のみで構成
   される単位に分割する分割ステップと、 コンピュータが、分割された単位毎に、前記絞り込まれ
   た信号方向に基づいてパス検索を行うパス検索ステップ
   と、 コンピュータが、得られた結果を出力する出力ステップ
   と、 を含むことを特徴とするスタティックタイミング解析方
   法。
7. 【請求項７】 前記期待値調査ステップは、 コンピュータが、所定のノードにソースまたはドレイン
   が繋がる全ての素子を探す素子探索ステップと、 コンピュータが、この探索された素子が全て同時に非導
   通になると仮定した場合に矛盾があるか否かを判定する
   矛盾判定ステップと、 コンピュータが、この判定により矛盾があると認定され
   たノードを方向絞り込みが可能なノードであると認定す
   る方向絞り込みノード認定ステップと、 を含むことを特徴とする請求項６記載のスタティックタ
   イミング解析方法。
8. 【請求項８】 前記矛盾判定ステップは、 前記探索された素子が全て同時に非導通になると仮定し
   た場合に矛盾ないと判定されたノードに対して、さらに
   検証の段数を広げて矛盾があるか否かの判定を行うこと
   を特徴とする請求項７記載のスタティックタイミング解
   析方法。
9. 【請求項９】 前記矛盾判定ステップは、 さらに検証の段数を広げて矛盾があるか否かの判定を行
   う際に、２段若しくは３段で検証を打ち切ることを特徴
   とする請求項８記載のスタティックタイミング解析方
   法。
10. 【請求項１０】 前記信号方向絞り込みステップは、 該当するトランジスタに対し、ハイインピーダンスとな
    らないノードからの信号のみに限定して方向を絞り込む
    ことを含むことを特徴とする請求項６記載のスタティッ
    クタイミング解析方法。