JP2917969B2

JP2917969B2 - 論理等価性検証方法および論理等価性検証装置

Info

Publication number: JP2917969B2
Application number: JP9149224A
Authority: JP
Inventors: 秀之江村
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1997-06-06
Filing date: 1997-06-06
Publication date: 1999-07-12
Anticipated expiration: 2017-06-06
Also published as: JPH10340278A; US6188934B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は論理等価性検証方法
およびその装置に関し、特にレジスタの入力コーンおよ
び出力コーン上の情報を用いて未対応レジスタを対応付
けする論理等価性検証方法およびその装置に関する。

【０００２】

【従来の技術】回路の機能の検証手法として、従来から
シミュレーションによる検証手法が多くとられている。
特に、回路の機能をハードウェア記述言語（以下、ＨＤ
Ｌと記述する）で記述する設計手法においては、設計者
は、初めにＨＤＬで記述した回路の機能動作をシミュレ
ーションによって確認し、さらにＨＤＬ記述から論理合
成システムや人手による変換によって生成された回路の
論理検証を、ＨＤＬ記述に対するシミュレーション結果
をリファレンスとして、再びシミュレーションによる検
証を行っている。

【０００３】しかし近年の回路の大規模化によって、十
分な検証精度をもつテストパターンを生成することが困
難になっており、また仮に十分な品質のテストパターン
が得られても、膨大な長さのテストパターンのシミュレ
ーションに多くの時間を要している。

【０００４】このようなシミュレーションによる論理検
証手法に対して、特開平８−２２４８５号公報（以下、
公報１と記述する）に記載されているように、リファレ
ンスとなる回路の論理と検証対象となる回路の論理とを
直接比較することによって、等価性検証を数学的に行う
論理比較手法が行われている。

【０００５】論理比較手法は、組み合わせ回路の検証を
対象としている。組み合わせ回路に対して検証点の論理
を作成し、それを比較することによって行う。このとき
の論理表現としては、特開平０６−２００００号公報
（以下、公報２と記述する）に記載されているように、
２分決定グラフ（ＢｉｎａｒｙＤｅｃｉｓｉｏｎＤ
ｉａｇｒａｍｓ；以下、ＢＤＤと記述する）を用いるこ
とが多い。ＢＤＤは、入力変数の順序付けを行えば、等
価な論理のＢＤＤ表現が一意に決まるという特徴を持っ
ている。これは、検証点の論理をＢＤＤとして表現する
ことができれば、等価性の判定が一瞬でできるというこ
とを表している。

【０００６】一般に、順序回路の論理をＢＤＤのように
一意に決まる形式で表現することは困難であるので、順
序回路の論理等価性検証は、順序回路を組み合わせ回路
に変換して行うことによって、組み合わせ回路の場合と
同じ手法で行う。順序回路を組み合わせ回路に変換する
ために、レジスタの出力端子を組み合わせ回路の入力と
して扱い、レジスタの入力端子を組み合わせ回路の出力
として扱う。

【０００７】図１０は、従来例における順序回路の論理
等価性検証を組合せ回路の論理等価性検証に変換する手
法のブロック図である。図１０（ａ）は検証しようとす
る順序回路を示し、図１０（ｂ）は変換された組合わせ
回路を示している。図１０（ａ）に示した順序回路は、
外部入力端子１００１，１００２と、外部出力端子１０
０３，１００４と、レジスタ１００５，１００６と、組
合せ回路１００７，１００８とを有する構成となってい
る。図１０（ｂ）に示した組合わせ回路は、図１０
（ａ）を検証するために、レジスタ１００５，１００６
が組合わせ回路１００７の外部出力端子１００９，１０
１０に置き換えられ、組合わせ回路１００８の外部入力
端子１０１１，１０１２に置き換えられている。

【０００８】論理比較法によって論理等価性検証を行う
場合には、検証する回路同士で外部入力端子および外部
出力端子を１対１に対応付けする必要がある。一般的
に、外部端子の名称は回路の表現方法が変わっても同じ
なので、名称によって容易に対応付けをすることが可能
である。

【０００９】一方、順序回路の論理検証を組合せ回路の
論理検証に置き換える場合には、レジスタを入出力端子
に置き換えるだけでなく、さらに検証する回路同士でレ
ジスタを１対１に対応付けする必要がある。この場合に
おいても、レジスタの名称は対応付けを行うための有力
な情報となる。しかし、ＨＤＬ記述を論理合成システム
によって合成した場合には、元のＨＤＬ記述の変数名な
どがレジスタの名称として残ることもあるが、最適化の
段階で全く関連のない名称になってしまうことも多い。
また、レジスタの命名規則は論理合成システムが異なれ
ば全く異なる場合がある。このような場合には、名称に
よる対応で全てのレジスタを１対１に対応付けることは
困難である。

【００１０】図１１は、従来例における論理比較による
論理等価性検証手法を示すブロック図であり、公報１に
記載されているものである。図１１に示した論理等価性
検証手段１１０３は、検証対象となる回路記述１１０
１，１１０２を入力する。この回路記述１１０１，１１
０２は、一般的にはＨＤＬ記述やネットリストなどの回
路の動作を表現することができる記述の任意の組合せが
可能である。回路解析手段１１０４は、入力された回路
記述を解析し、外部端子、レジスタ、組合せ回路の認識
などを行う。レジスタ対応手段１１０５は、与えられた
２つの回路記述間で、自動または人手によってレジスタ
の対応を行う。論理抽出手段１１０６は、組合せ回路の
論理を、検証点毎のＢＤＤなどの論理表現として抽出を
行う。抽出論理１１０７，１１０８はそれぞれ、回路記
述１１０１，１１０２から抽出された検証点毎の論理で
ある。論理比較手段１１０９は、抽出された検証点毎の
論理を比較して、論理が一致しているか否かを判定す
る。レポートファイル１１１０は、検証結果のレポート
および不一致箇所を特定するための情報が出力される。
不一致箇所を特定するための情報としては、不一致とな
った検証点の名称、不一致を起こさせる入力パタン、不
一致の度合を示す論理表現すなわち不一致となった論理
式同士の排他的論理和をとった論理などが出力される。

【００１１】レジスタ対応手段１１０５におけるレジス
タの対応付け手段としては、公報１の請求項２および請
求項４に記載されているように、名称による対応付け処
理を行うことが一般的に行われている。しかし、前述の
ように名称による対応付け処理では完全な対応がとれな
い場合がある。

【００１２】次に、図１１に示した論理等価性検証手段
の動作を説明する。図１２は、図１１に示した論理等価
性検証手段の処理を説明するためのフローチャートであ
る。図１２の動作は公報１の図２と同じであるので詳細
な説明は省略し、概要のみを説明する。

【００１３】初めに、比較回路Ｃ１，Ｃ２に対してレジ
スタの段数であるレベル（到達レベル）Ｌを求める（Ｓ
１２０１）。次に、レジスタのレベル毎に、入力コーン
上に同じ入力を持つレジスタ同士を対応候補とし、その
ような対応候補Ｒ１，Ｒ２を１組ずつ選択し、Ｒ１，Ｒ
２の論理比較を行う。論理が一致した場合にはＲ１とＲ
２とを対応付けし、一致しない場合には別の組合せを試
みる（Ｓ１２０２〜Ｓ１２１４）。なお、回路中にフィ
ードバックレジスタが存在する場合には、Ｓ１２０３で
求める入力コーン上の入力端子集合φには、レベルＬよ
りも大きなレベルを持つレジスタを含む場合がある。

【００１４】図１３は、図１２に示したレジスタの到達
レベルを説明するためのブロック図である。図１３に示
した回路は、外部入力端子１３０１，１３０２と、外部
出力端子１３０３，１３０４と、組合せ回路１３０５，
１３０８，１３１１と、レジスタ１３０６，１３０７，
１３０９，１３１０とを有する構成となっている。レジ
スタの到達レベルＬは、外部入力端子１３０１，１３０
２から出力方向に、組合せ回路１３０５，１３０８，１
３１１を辿ることによって得られる。まず、外部入力端
子１３０１，１３０２から、組合せ回路１３０５のみを
経由して到達可能なレジスタ１３０６，１３０７のレベ
ルＬをレベル１とする。その後、組合わせ回路のみを辿
っていき、組合せ回路のみを経由して到達可能なレジス
タに到達する度に、レジスタのレベルＬを１増やしてい
く。したがって、レジスタ１３０９，１３１０のレベル
Ｌはレベル２となる。なお、回路中にフィードバックル
ープが存在する場合には、既にレベルが決定しているレ
ジスタに到達してフィードバックループを検出した時点
で、それ以降の探索は中止して、既に定まっていたレジ
スタのレベルＬを優先する。フィードバックループ１３
１２がある場合には、レベル２のレジスタから探索を行
って到達するレジスタ１３０７は既にレベル付けが終っ
ているので、そこで探索を中止する。

【００１５】図１３に示した例においては、図１２のＳ
１２０３の処理におけるレベル１のレジスタ１３０７の
入力端子集合φには、レベル２のレジスタ１３１０など
が含まれる。この場合には、レベル２のレジスタはまだ
対応がとれていない。このため、このようなレジスタに
ついては、順に仮の対応付けを行ってから論理比較を行
う。そこで論理が一致していれば、その仮の対応付けを
正しいものとする。また、自動で対応付けを行うことが
困難な場合には、ある程度人手で指定する方法もある。

【００１６】

【発明が解決しようとする課題】順序回路にはレジスタ
を経由したフィードバックループが存在することが一般
的であるが、上記従来の処理では、フィードバックルー
プが存在する場合にはφ中の未対応レジスタに対して仮
対応を行って処理している。ここで、仮対応が間違った
対応であった場合には、論理は一致しない。その場合に
は、異なった仮対応の組合せを試みることになる。φ中
に存在する未対応レジスタの数は、一般に回路中のフィ
ードバックループの数に応じて増加すると考えられる。
Ｎ個ずつの要素の１対１の対応付けの組合せ数はＮ！に
なるので、Ｎが大きくなると全ての組合せを試みること
は不可能である。したがってフィードバックループの数
が多い回路に対しては、仮対応の繰り返し処理が非常に
多くなり、多くの処理時間を要するという問題点があ
る。

【００１７】また、回路の設計段階において、設計初期
の回路には含まれなかったテスト用の回路が挿入される
場合がある。図１４は、設計段階においてテスト用回路
が挿入された回路を示す図である。図１４（ａ）は単純
なＤフリップフロップを有する回路であり、図１４
（ｂ）は、図１４（ａ）に示した回路にテスト用回路を
付加したものである。図１４（ａ）に示したＤフリップ
フロップ１４０４は、データ入力端子１４０１およびク
ロック入力端子１４０２からデータおよびクロックを入
力し、データ出力端子１４０３から出力する。図１４
（ｂ）に示したＤフリップフロップ１４１０は、リセッ
ト端子１４１７が付いている。テスト用リセット端子１
４０５の値を１にセットすることによって、レジスタの
状態値を０に初期化する。マルチプレクサ１４０８およ
びバッファ１４０９は付加されたテスト用回路である。
テスト用制御端子１４０７に値１をセットすることによ
って回路はテストモードとなり、テスト用データ入力端
子１４０６から入力された信号がマルチプレクサ１４０
８を経由してＤフリップフロップ１４１０に入力され
る。図１４（ｃ）に示すように、テスト用リセット端子
１４０５に値０をセットし、テスト用制御端子１４０７
に値０をセットすることによって、図１４（ｂ）に示し
た回路は図１４（ａ）と同じ通常動作モードとなり、デ
ータ入力端子１４０１から入力された信号が、マルチマ
ルチプレクサ１４０８を経由してＤフリップフロップ１
４１０に入力される。

【００１８】図１４（ａ）と図１４（ｂ）とのレジスタ
の論理等価性検証を行う場合には、回路が通常動作とな
るようにテスト用入力信号に対して定数信号を入力した
状態で行う必要がある。しかし、その場合でもレジスタ
の対応付けを行うために従来技術による入力コーンの入
力信号による分類を行ったのでは、レジスタの対応付け
が不可能となる。例えば、Ｄフリップフロップ１４０４
のデータ入力に対する入力コーン上の入力信号の集合は
φ１４０１であるが、Ｄフリップフロップ１４１０のデ
ータ入力に対する入力コーン上の入力信号の集合はφ１
４０１，１４０６，１４０７となり、Ｄフリップフロッ
プ１４０４とＤフリップフロップ１４１０との対応付け
を行うことができない。すなわち、テスト用回路が挿入
された回路と挿入される前の回路との論理等価性検証に
は、従来技術の方法を適用することができないという問
題点がある。

【００１９】このような点に鑑み本発明は、効率良く論
理等価性検証を行うことが可能な論理等価性検証装置お
よび論理等価性検証方法を提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明の論理等価性検証
方法は、回路の動作を表現することができる回路記述を
用いて第１の回路および第２の回路の情報を入力し、該
第１の回路と第２の回路との間で、該第１の回路が備え
る第１の外部入力端子と該第２の回路が備える第２の外
部入力端子との対応付けと、該第１の回路が備える第１
の外部出力端子と該第２の回路が備える第２の外部出力
端子との対応付けと、該第１の回路が備える第１のレジ
スタと該第２の回路が備える第２のレジスタとの対応付
けとを１対１に行い、該第１の外部入力端子と該第１の
外部出力端子との間の組合わせ回路部分と、該第２の外
部入力端子と該第２の外部出力端子との間の組合わせ回
路部分との論理等価性の検証と、該第１の外部入力端子
と該第１のレジスタとの間の組合わせ回路部分と、該第
２の外部入力端子と該第２のレジスタとの間の組合わせ
回路部分との論理等価性の検証と、該第１のレジスタと
該第１の外部出力端子との間の組合わせ回路部分と、該
第２のレジスタと該第２の外部出力端子との間の組合わ
せ回路部分との論理等価性の検証とを行って、該第１の
回路と該第２の回路との論理等価性を検証する論理等価
性検証方法であって、該第１の回路および該第２の回路
のそれぞれが備える第１の対象レジスタおよび第２の対
象レジスタの第１の入力コーンおよび第２の入力コーン
を求める第１のステップと、該第１の入力コーンおよび
該第２の入力コーンの入力信号となる該第１の外部入力
端子および該第２の外部入力端子と、第１の対応済みレ
ジスタおよび第２の対応済みレジスタと、第１の未対応
レジスタおよび第２の未対応レジスタと、第１のセルフ
ループの有無および第２のセルフループの有無とを抽出
する第２のステップと、該第１の回路および該第２の回
路のそれぞれが備える該第１の対象レジスタおよび該第
２の対象レジスタの第１の出力コーンおよび第２の出力
コーンを求める第３のステップと、該第１の出力コーン
および該第２の出力コーンの出力信号となる該第１の外
部出力端子および該第２の外部出力端子と、第３の対応
済みレジスタおよび第４の対応済みレジスタと、第３の
未対応レジスタおよび第４の未対応レジスタと、第３の
セルフループの有無および第４のセルフループの有無と
を抽出する第４のステップと、該第１および第２の外部
入力端子の情報と、該第１および第２の対応済みレジス
タの情報と、該第１および第２の未対応レジスタの情報
と、該第１および第２のセルフループの有無の情報と、
該第１および第２の外部出力端子の情報と、該第３およ
び第４の対応済みレジスタの情報と、該第３および第４
の未対応レジスタの情報と、該第３および第４のセルフ
ループの有無の情報との、全部または一部を用いて該第
１ないし第４の未対応レジスタを分類し、共通に分類さ
れるレジスタ群をグループ分けする第５のステップと、
該グループ分けによって同じグループに属する該第１の
回路の該第１または第３の未対応レジスタと該第２の回
路の該第２または第４の未対応レジスタとが、それぞれ
１個ずつになるように、該第１の回路の該第１および第
３の未対応レジスタと該第２の回路の該第２および第４
の未対応レジスタとを対応付けする第６のステップとを
有する。

【００２１】上記本発明の論理等価性検証方法は、前記
第１のステップの前に、定数信号の伝搬処理を行い、該
定数信号によって動作しなくなる部分回路の接続を切断
する第７のステップを備えることができる。

【００２２】

【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を用いて説明する。本発明の実施の形態におけ
る論理比較による論理等価性検証手法を示すブロック図
は、図１１に示した従来例におけるブロック図と同様で
ある。

【００２３】［第１の実施の形態］図１は、本発明の第
１の実施の形態におけるレジスタ対応手段の動作を示す
フローチャートである。以下に、図１に示した各ステッ
プの概要について説明する。

【００２４】初めに、レジスタの初期固有情報を収集す
る（Ｓ１０１）。等価な固有情報を持つレジスタをグル
ープ分けする（Ｓ１０２）。グループ分けによって１対
１の対応が可能となったレジスタを対応付ける（Ｓ１０
３）。Ｓ１０３の処理で新しい対応付けが発生したか否
かを判定し（Ｓ１０４）、発生していればＳ１０５に進
み、発生していなければＳ１０６に進む。新しい対応付
けが発生していれば、全てのレジスタが対応付けられて
いるか否かを判定し（Ｓ１０５）、対応済みならば処理
を終了し、未対応レジスタが残っていればＳ１０１以降
の処理を繰り返す。新しい対応付けが発生していなけれ
ば、レジスタに対する未収集情報が存在するか否かを判
定し（Ｓ１０６）、存在すればＳ１０７に進み、存在し
なければ処理を終了する。レジスタに対する新たな固有
情報の収集を行い（Ｓ１０７）、Ｓ１０２以降の処理を
繰り返す。

【００２５】図２は、図１の処理でグループ分けされた
レジスタのグループ内の要素数と対応付けの可否との関
係を示す図であり、未対応レジスタの１対１の対応の可
否を示している。

【００２６】図２において、グループａの場合には、回
路１には１個のレジスタが含まれ、回路２には０個のレ
ジスタが含まれるので、対応付けをすることができな
い。グループｂの場合には、回路１には１個のレジスタ
が含まれ、回路２には１個のレジスタが含まれるので、
１対１の対応が可能となり、対応付けが行われる。グル
ープｃの場合には、回路１に複数のレジスタが含まれる
ので、回路２のレジスタ数に関わりなく、対応付けをす
ることができない。なお、回路１の要素数と回路２の要
素数とが逆の場合も同じである。

【００２７】図３は、図１におけるレジスタの固有情報
を収集する動作の詳細を示すフローチャートであり、Ｓ
１０１およびＳ１０７の動作の詳細を示している。以下
に、各ステップの概要について説明する。

【００２８】収集の対象となる未対応レジスタを１個選
択する（Ｓ３０１）。レジスタに対する入力コーンを求
める（Ｓ３０２）。入力コーンの入力端子の分類を行う
（Ｓ３０３）。レジスタに対する出力コーンを求め（Ｓ
３０４）、出力コーンの出力端子の分類を行う（Ｓ３０
５）。未処理の未対応レジスタが存在するか否かを判定
する（Ｓ３０６）。未処理の未対応レジスタが残ってい
れば、Ｓ３０１以降の処理を繰り返す。未処理の未対応
レジスタが残っていなければ、処理を終了する。

【００２９】図４は、図３に示した処理を説明するため
のブロック図である。図４を用いて図３の処理を説明す
る。

【００３０】図４に示した回路は、固有情報を求めよう
とするレジスタ４０１と、レジスタ４０１に対する入力
コーン４０２と、入力コーン４０２の入力端における外
部入力端子４０４，４０５と、入力コーン４０２の入力
端における対応済みレジスタ４０６と、入力コーン４０
２の入力端における未対応レジスタ４０７と、レジスタ
４０１に対する出力コーン４０３と、出力コーン４０３
の出力端における外部入力端子４０８，４０９と、出力
コーン４０３の出力端における対応済みレジスタ４１０
と、出力コーン４０３の出力端における未対応レジスタ
４１１とを有する構成となっている。入力コーン４０２
と出力コーン４０３とは、組合せ回路のみを経由する自
己フィードバックループ４１２で接続されている。

【００３１】対象となるレジスタ４０１を起点として、
入力側に組合せ回路を辿ることによって、入力コーン４
０２およびその入力端における外部入力端子４０４，４
０５の集合、対応済みレジスタ４０６，４１０の集合、
未対応レジスタ４０７，４１１の集合、自己フィードバ
ックループ４１２の有無を、容易に求めることができ
る。

【００３２】このようなレジスタ固有の入力コーン情報
ＣＩを、ＣＩ（レジスタ）＝｛（入力端子集合），（対
応済みレジスタ集合），（未対応レジスタ集合），自己
フィ−ドバックの有無｝と表現する。ここで、自己フィ
ードバックの有無は、自己フィードバックループが存在
する場合には１を記述し、存在しない場合には０を記述
するものとする。レジスタ４０１の入力コーン情報ＣＩ
は、 CI(401)＝{(404,405),(406),(407),1} （１）となる。

【００３３】出力コーンに関する情報も入力コーンと同
様に求めることができる。これらの出力コーン情報ＣＯ
を、ＣＯ（レジスタ）＝｛（出力端子集合），（対応済
みレジスタ集合），（未対応レジスタ集合），自己フィ
−ドバックの有無｝と表現する。レジスタ４０１の出力
コーン情報ＣＯは、 CO(401)＝{(408,409),(410),(411),1} （２）となる。

【００３４】なお、実際の処理においては、最初から全
ての入力コーン情報と出力コーン情報を求める必要はな
い。例えば、図１に示したＳ１０１の初期固有情報とし
て入力コーン情報のみを収集し、その情報だけでは全て
のレジスタの対応をとることができなかった場合には、
Ｓ１０７の追加固有情報として出力コーン情報を収集す
ることができる。

【００３５】図５は、図４における入力コーン情報を用
いてレジスタを分類する動作を示すフローチャートであ
り、レジスタの２個の入力コーン情報ＣＩを比較して、
一致するか否かを判定する方法を示している。以下に、
入力コーン情報による比較の各ステップの概要について
説明する。

【００３６】初めに、入力端子の集合が全て同じ要素で
構成されているか否かを比較し（Ｓ５０１）、１個でも
不一致があれば、入力コーン情報は不一致であるとして
処理を終了する。対応済みレジスタ集合を同じように比
較し（Ｓ５０２）、１個でも不一致があれば、入力コー
ン情報は不一致であるとして処理を終了する。未対応レ
ジスタの要素の個数を比較し（Ｓ５０３）、一致してい
なければ、入力コーン情報は不一致であるとして処理を
終了する。自己フィードバック情報の有無を比較し（Ｓ
５０４）、一致していなければ、入力コーン情報は不一
致であるとして処理を終了する。一致していれば、入力
コーン情報は一致しているとして処理を終了する。出力
コーン情報による比較も同様に処理することができる。

【００３７】図６は、図３に示したレジスタの固有情報
を収集する動作を実際にレジスタ対応付け処理に適用し
た場合のブロック図である。

【００３８】図６における以下の説明では、全ての外部
端子の対応はとれているが、全てのレジスタの対応はと
れていないものと仮定する。また、本来は２個の回路同
士のレジスタの対応をとる必要があるが、ここでは１回
路内のレジスタを分類するための手順を示す。各々の回
路のレジスタを分類することによって、それぞれの回路
同士で同じ固有情報を持つレジスタ対は１対１の対応が
可能となるので、上述の手順を示すだけで十分である。

【００３９】まず、図６（ａ）について説明する。図６
（ａ）に示した回路は、外部入力端子６０１，６０２，
６０３と、外部出力端子６０４，６０５，６０６と、レ
ジスタ６０７〜６１１とを有する構成となっている。ま
た、例えば外部入力端子６０１とレジスタ６０７とを接
続する線は、外部入力端子６０１からレジスタ６０７へ
の組合せパスが存在することを示している。さらに、外
部入出力端子とレジスタとを接続する線およびレジスタ
とレジスタとを接続する線も、同じことを示している。
図１に示したＳ１０１におけるレジスタの初期固有情報
として、ここでは入力コーン情報を用いる。各レジスタ
の入力コーン情報ＣＩは、 CI(607)＝{(601,602),(),(),0} （３） CI(608)＝{(602,603),(),(),0} （４） CI(609)＝{(602,603),(),(),0} （５） CI(610)＝{(),(),(607,608,609),0} （６） CI(611)＝{(),(),(607,608,609),0} （７）となる。

【００４０】ここで、Ｓ１０２におけるレジスタのグル
ープ分けを入力コーン情報を用いて行うと、グループ１
＝（６０７），グループ２＝（６０８，６０９），グル
ープ３＝（６１０，６１１）となる。このとき、レジス
タ６０７は１個だけのグループとなっているので、１対
１の対応付けが可能となる。一方、例えばレジスタ６０
８とレジスタ６０９とは同じ情報を持っているので、１
対１の対応付けをすることができない。

【００４１】ここではレジスタ６０７が対応付けされた
ものとして、Ｓ１０３以降の処理を継続する。Ｓ１０４
においては、新しい対応付けがあったので、Ｓ１０５に
処理を移す。Ｓ１０５においては、未対応レジスタが残
っているので、再びＳ１０１に戻る。Ｓ１０１において
は、レジスタ６０７を対応済みレジスタとして、再び未
対応レジスタの入力コーン情報ＣＩを求めると、 CI(608)＝{(602,603),(),(),0 } （８） CI(609)＝{(602,603),(),(),0 } （９） CI(610)＝{(),(),(607),(608,609),0} （１０） CI(611)＝{(),(),(607),(608,609),0} （１１）となる。

【００４２】ここでは新たな対応付けが起こらないの
で、Ｓ１０６に処理が移る。Ｓ１０６においては、未収
集情報として出力コーン情報があるので、Ｓ１０７に処
理が移る。Ｓ１０７において、追加情報として出力コー
ン情報ＣＯを求めると、 CO(608)＝{(605),(),(610,611),0} （１２） CO(609)＝{(),(),(610,611),0} （１３） CO(610)＝{(604),(),(),0} （１４） CO(611)＝{(606),(),(),0} （１５）となる。

【００４３】ここで、Ｓ１０２におけるレジスタのグル
ープ分けを出力コーン情報を用いて行うと、グループ１
＝（６０８），グループ２＝（６０９），グループ３＝
（６１０），グループ４＝（６１１）となる。このよう
にして、全てのレジスタが１個だけのグループに分類す
ることができたので、全てのレジスタの対応付けが可能
となる。

【００４４】図６（ｂ）を用いて、レジスタを経由した
フィードバックループのあるレジスタの場合を説明す
る。図６（ｂ）に示した回路は、外部入力端子６２０，
６２１と、外部出力端子６２２と、レジスタ６２３〜６
２６とを有する構成となっている。フィードバックルー
プ６２７は、レジスタ６２３からレジスタ６２５，６２
６を経由してフィードバックする。フィードバックルー
プ６２８は、レジスタ６２４からレジスタ６２５，６２
６を経由してフィードバックする。初期入力コーン情報
ＣＩは、 CI(623)＝{(620),(),(626),0} （１６） CI(624)＝{(621),(),(626),0} （１７） CI(625)＝{(),(),(623,624),0} （１８） CI(626)＝{(),(),(625),0} （１９）となる。

【００４５】レジスタ６２３，６２４は対応付け可能で
あるので、これを対応済みとし、再度入力コーン情報Ｃ
Ｉを作成すると、 CI(625)＝{(),(623,624),(),0} （２０） CI(626)＝{(),(),(625),0} （２１）となる。

【００４６】これで、残りのレジスタ６２５，６２６も
対応付けされる。このようにフィードバックループを複
数含む回路であっても、未対応レジスタを未対応レジス
タ集合として分類することによって、レジスタの対応付
けが可能となる。

【００４７】図６（ｃ）を用いて、セルフループを持つ
レジスタを含む回路の場合を説明する。図６（ｃ）に示
した回路は、外部入力端子６４０，６４１と、外部出力
端子６４２，６４３と、レジスタ６４４〜６４７とを有
する構成となっている。フィードバックループ６４８
は、レジスタ６４４におけるセルフループである。初期
入力コーン情報ＣＩは、 CI(644)＝{(640,641),(),(),1} （２２） CI(645)＝{(640,641),(),(),0} （２３） CI(646)＝{(),(),(644),0} （２４） CI(647)＝{(),(),(645),0} （２５）となる。

【００４８】ここで、レジスタ６４４，６４５はセルフ
ループの有無で区別が可能であるので、それぞれ対応付
けが可能となる。レジスタ６４４，６４５を対応済みと
して再度入力コーン情報ＣＩを作成すると、 CI(646)＝{(),(644),(),0} （２６） CI(647)＝{(),(645),(),0} （２７）となる。

【００４９】このように、レジスタ６４６，６４７は対
応付けが可能となる。このようにセルフループを持つレ
ジスタを含む回路であっても、セルフループの情報を有
効に用いることによって、レジスタの対応付けが可能と
なる。

【００５０】［第２の実施の形態］図７は、本発明の第
２の実施の形態におけるレジスタ対応手段の動作を示す
フローチャートであり、請求項２の定数信号の伝搬処理
を行って定数信号によって動作しなくなる部分回路の接
続を切断する動作を示している。

【００５１】初めに、回路内の定数信号を全て登録する
（Ｓ７０１）。未処理の定数信号を１個選択し（Ｓ７０
２）、未処理の定数信号が存在しなければ処理を終了す
る。選択した信号の未処理のファンアウトを選択し（Ｓ
７０３）、未処理のファンアウトが存在しなければＳ７
０２以降の処理を繰り返す。選択したファンアウト先の
ゲートの入力端子に、定数であることを示す定数フラグ
およびカット点であることを示すカットフラグを設定す
る（Ｓ７０４）。ゲートの入力端子が組合わせ回路の終
点であるか否かを判定し（Ｓ７０５）、ゲートが組合せ
回路の終点であればＳ７０３以降の処理を繰り返す。ゲ
ートが組合わせ回路の終点でなければ、ゲートの論理を
入力端子の定数フラグを考慮して計算する（Ｓ７０
６）。ゲートの論理で使用されなくなった入力端子に対
してカットフラグを設定する（Ｓ７０７）。ゲートの出
力端子が定数になったか否かを判定し（Ｓ７０８）、定
数でなければＳ７０３以降の処理を繰り返す。定数であ
れば、ゲートの出力信号を定数信号として登録する（Ｓ
７０９）。

【００５２】図７に示した処理を図１４に示した回路に
適用した例を以下に示す。図１４（ｂ）に示した回路を
通常動作で用いる場合には、テスト用リセット端子１４
０５は、信号値を０に固定しておく。また、テスト用制
御端子１４０７は、回路が通常モードで動作するように
信号値を０に固定しておく。以上の２個の入力端子を定
数に固定しておくことによって、図１４（ｂ）は通常動
作をとるので、この状態で図１４（ａ）と検証すること
ができる。

【００５３】次に、図７に示した処理を図１４（ｂ）に
示した回路に適用した例を以下に示す。Ｓ７０１におい
て、初期定数信号としてテスト用リセット端子１４０５
とテスト用制御端子１４０７とを、共に値を０として登
録する。ここで、定数信号として登録された信号には、
図１４（ｂ）中で‘／’および定数値を示している。例
えば、１４１８はテスト用リセット端子１４０５からの
外部入力信号に値０が設定されていることを示してい
る。Ｓ７０２において、未処理の定数信号としてテスト
用リセット端子１４０５からの外部入力信号を選択す
る。Ｓ７０３において、テスト用リセット端子１４０５
のファンアウト先の未処理のＤフリップフロップのリセ
ット端子１４１７を選択する。Ｓ７０４において、リセ
ット端子１４１７に値０の定数フラグおよびカットフラ
グを設定する。Ｓ７０５において、リセット端子１４１
７は組合せ回路の終点であるので、Ｓ７０３に戻る。Ｓ
７０３においては、テスト用リセット端子１４０５には
未処理のファンアウトが存在しないので、Ｓ７０２に戻
る。

【００５４】Ｓ７０２においては、次の未処理の定数信
号であるテスト用制御端子１４０７を選択する。Ｓ７０
３においては、ファンアウト先の未処理のバッファ１４
０９の入力端子１４１５を選択し、Ｓ７０４において、
入力端子１４１５に値０の定数フラグおよびカットフラ
グを設定する。Ｓ７０６においては、バッファ１４０９
の出力端子１４１６の論理を入力端子１４１５の定数フ
ラグを考慮して計算すると、定数０となる。Ｓ７０７に
おいては、未使用の入力端子１４１５にカットフラグを
設定する。Ｓ７０８，Ｓ７０９においては、出力端子１
４１６は定数の論理をもつので値０の定数信号として登
録し、Ｓ７０３に戻る。Ｓ７０３においては、未処理の
ファンアウトが存在しないので、Ｓ７０２に戻る。

【００５５】Ｓ７０２においては、次の未処理の定数信
号である出力端子１４１６を選択する。値は０である。
Ｓ７０３〜Ｓ７０６の処理で入力端子の定数フラグを考
慮したマルチプレクサ１４０８の出力端子１４１４の論
理式は、（１４１４）＝（１４０１）となる。Ｓ７０７
においては、上記の論理式で使用されていないマルチプ
レクサ１４０８の入力端子１４１２および１４１３にカ
ットフラグを設定する。これ以外に未処理の定数信号は
存在しないので、処理を終了する。

【００５６】図１４（ｃ）は、図１４（ｂ）に上記の手
法を適用した結果を示す。図１４（ｃ）中では、定数信
号として登録されたテスト用リセット端子１４０５、テ
スト用制御端子１４０７、バッファ１４０９の出力端子
１４１６には、‘／’および定数値が記されている。カ
ットフラグが設定された端子１４１０，１４１５，１４
１３，１４１２には×印が記されており、定数フラグが
設定された端子１４１０，１４１５，１４１３には定数
値が記されている。点線で示した信号線はカットフラグ
によって切断されたものを示している。

【００５７】図８は、図７に示した処理で得られた回路
の入力コーンを求める全体の動作を示すフローチャート
である。図８においては、１個のレジスタに対して処理
を行う。

【００５８】処理対象となるレジスタを選択する（Ｓ８
０１）。未処理の入力端子が存在するか否かを判定する
（Ｓ８０２）。未処理の入力端子が存在しなければ、処
理を終了する。未処理の入力端子が存在すれば、選択し
た入力端子にカットフラグが存在するか否かを判定する
（Ｓ８０３）。選択した入力端子がカットフラグを持っ
ていれば、Ｓ８０２以降の処理を繰り返す。選択した入
力端子がカットフラグを持っていなければ、ファンイン
側のゲートに移動し（Ｓ８０４）、移動したゲートを引
数にしてサブルーチンＳＥＡＲＣＨ＿ＣＩをコールし
（Ｓ８０５）、Ｓ８０２以降の処理を繰り返す。

【００５９】図９は、図８に示したサブルーチンＳＥＡ
ＲＣＨ＿ＣＩの動作を示すフローチャートであり、再帰
的なサブルーチンとなっている。図９に示した処理は、
与えられたゲートのファンイン側を探索して、入力端子
集合を設定する。

【００６０】初めに、ゲートが処理済みであるか否かを
判定する（Ｓ９０１）。ゲートが処理済みであれば、処
理を終える。ゲートが処理済みでなければ、ゲートに探
索済みであることを示すフラグを設定する（Ｓ９０
２）。ゲートが外部入力端子であるか否かを判定する
（Ｓ９０３）。ゲートが外部入力端子である場合には、
ゲートを入力コーン上の入力端子として登録して（Ｓ９
０４）、処理を終了する。ゲートが外部入力端子でなけ
れば、ゲートがレジスタであるか否かを判定する（Ｓ９
０５）。ゲートがレジスタである場合には、ゲートが探
索を開始したレジスタであるか否かを判定する（Ｓ９０
６）。ゲートが探索を開始したレジスタであれば、セル
フループがあったことを記録する（Ｓ９０７）。ゲート
が探索を開始したレジスタでなければ、ゲートをレジス
タを入力コーン上のレジスタとして登録する（Ｓ９０
８）。Ｓ９０５においてゲートがレジスタでなければ、
ゲートの未処理の入力端子があるか否かを判定する（Ｓ
９０９）。ゲートの未処理の入力端子がなければ、処理
を終了する。ゲートの未処理の入力端子があれば、選択
した入力端子にカットフラグがあるか否かを判定する
（Ｓ９１０）。選択した入力端子にカットフラグがあれ
ば、Ｓ９０９以降の処理を繰り返す。選択した入力端子
にカットフラグがなければ、入力側ゲートを選択する
（Ｓ９１１）。入力側ゲートを引数としてサブルーチン
ＳＥＡＲＣＨ＿ＰＩをコールし（Ｓ９１２）、Ｓ９０９
以降の処理を繰り返す。

【００６１】図８および図９の処理を図１４（ａ）およ
び図１４（ｂ）に適用すると、いずれの場合も、入力コ
ーン情報ＣＩは、 CI＝{(1401,1402),(),(),0} （２８）となる。

【００６２】したがって、レジスタ１４０４とレジスタ
１４１０とを対応付けることが可能となる。このよう
に、あらかじめ定数信号によって切断される信号線を検
出しておくことによって、テスト用回路などが付加され
た回路についても、レジスタの対応付けが可能となる。

【００６３】

【発明の効果】以上説明したように本発明は、請求項１
および請求項３によれば、未対応レジスタの入力コーン
上の外部入力端子の情報と、対応済みレジスタの情報
と、未対応レジスタの情報と、未対応レジスタの出力コ
ーン上の外部出力端子の情報と、対応済みレジスタの情
報と、未対応レジスタの情報と、セルフループの有無の
情報との全部または一部を用いて未対応レジスタを対応
付けることによって、フィードバックループを含む回路
であっても、自動的にレジスタの対応をとることがで
き、効率良く論理等価性検証を行うことができるという
効果を有する。

【００６４】また、請求項２および請求項４によれば、
レジスタ同士を対応付ける処理の前に定数信号の伝搬処
理を行い、定数信号によって動作しなくなる部分回路の
接続を切断することによって、テスト回路が挿入された
回路のレジスタとテスト回路が挿入される前の回路のレ
ジスタとの対応を自動的にとることができ、効率良く論
理等価性検証を行うことができるという効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるレジスタ対
応手段の動作を示すフローチャート

【図２】図１の処理でグループ分けされたレジスタのグ
ループ内の要素数と対応付けの可否との関係を示す図

【図３】図１におけるレジスタの固有情報を収集する動
作を示すフローチャート

【図４】図３に示した処理を説明するためのブロック図

【図５】図４における入力コーン情報を用いてレジスタ
を分類する動作を示すフローチャート

【図６】図３に示したレジスタの固有情報を収集する動
作を実際にレジスタ対応付け処理に適用した場合のブロ
ック図

【図７】本発明の第２の実施の形態におけるレジスタ対
応手段の動作を示すフローチャート

【図８】図７に示した処理で得られた回路の入力コーン
を求める全体の動作を示すフローチャート

【図９】図８に示したサブルーチンＳＥＡＲＣＨ＿ＣＩ
の動作を示すフローチャート

【図１０】従来例における順序回路の論理等価性検証を
組合せ回路の論理等価性検証に変換する手法のブロック
図

【図１１】従来例における論理比較による論理等価性検
証手法を示すブロック図

【図１２】図１１に示した論理等価性検証手段の処理を
説明するためのフローチャート

【図１３】図１２に示したレジスタの到達レベルを説明
するためのブロック図

【図１４】設計段階においてテスト用回路が挿入された
回路を示す図

【符号の説明】

４０１レジスタ４０２入力コーン４０３出力コーン４０６，４１０対応済レジスタ４０７，４１１未対応レジスタ６０７〜６１１，６２３〜６２６，６４４〜６４７
レジスタ１００５，１００６レジスタ１００７，１００８組合わせ回路１１０１，１１０２回路記述１１０３論理等価性検証手段１１０４回路解析手段１１０５レジスタ対応手段１１０６論理抽出手段１１０７，１１０８抽出論理１１０９論理比較手段１１１０レポートファイル１３０５，１３０８，１３１１レジスタ１３０６，１３０７，１３０９，１３１０組合わせ
回路１４０４Ｄフリップフロップ１４０８マルチプレクサ１４０９バッファ１４１０リセット端子付きＤフリップフロップ

Claims

(57)【特許請求の範囲】

【請求項１】回路の動作を表現することができる回路
記述を用いて第１の回路および第２の回路の情報を入力
し、該第１の回路と第２の回路との間で、該第１の回路
が備える第１の外部入力端子と該第２の回路が備える第
２の外部入力端子との対応付けと、該第１の回路が備え
る第１の外部出力端子と該第２の回路が備える第２の外
部出力端子との対応付けと、該第１の回路が備える第１
のレジスタと該第２の回路が備える第２のレジスタとの
対応付けとを１対１に行い、該第１の外部入力端子と該
第１の外部出力端子との間の組合わせ回路部分と、該第
２の外部入力端子と該第２の外部出力端子との間の組合
わせ回路部分との論理等価性の検証と、該第１の外部入
力端子と該第１のレジスタとの間の組合わせ回路部分
と、該第２の外部入力端子と該第２のレジスタとの間の
組合わせ回路部分との論理等価性の検証と、該第１のレ
ジスタと該第１の外部出力端子との間の組合わせ回路部
分と、該第２のレジスタと該第２の外部出力端子との間
の組合わせ回路部分との論理等価性の検証とを行って、
該第１の回路と該第２の回路との論理等価性を検証する
論理等価性検証方法において、該第１の回路および該第２の回路のそれぞれが備える第
１の対象レジスタおよび第２の対象レジスタの第１の入
力コーンおよび第２の入力コーンを求める第１のステッ
プと、該第１の入力コーンおよび該第２の入力コーンの入力信
号となる該第１の外部入力端子および該第２の外部入力
端子と、第１の対応済みレジスタおよび第２の対応済み
レジスタと、第１の未対応レジスタおよび第２の未対応
レジスタと、第１のセルフループの有無および第２のセ
ルフループの有無とを抽出する第２のステップと、該第１の回路および該第２の回路のそれぞれが備える該
第１の対象レジスタおよび該第２の対象レジスタの第１
の出力コーンおよび第２の出力コーンを求める第３のス
テップと、該第１の出力コーンおよび該第２の出力コーンの出力信
号となる該第１の外部出力端子および該第２の外部出力
端子と、第３の対応済みレジスタおよび第４の対応済み
レジスタと、第３の未対応レジスタおよび第４の未対応
レジスタと、第３のセルフループの有無および第４のセ
ルフループの有無とを抽出する第４のステップと、該第１および第２の外部入力端子の情報と、該第１およ
び第２の対応済みレジスタの情報と、該第１および第２
の未対応レジスタの情報と、該第１および第２のセルフ
ループの有無の情報と、該第１および第２の外部出力端
子の情報と、該第３および第４の対応済みレジスタの情
報と、該第３および第４の未対応レジスタの情報と、該
第３および第４のセルフループの有無の情報との、全部
または一部を用いて該第１ないし第４の未対応レジスタ
を分類し、共通に分類されるレジスタ群をグループ分け
する第５のステップと、該グループ分けによって同じグループに属する該第１の
回路の該第１または第３の未対応レジスタと該第２の回
路の該第２または第４の未対応レジスタとが、それぞれ
１個ずつになるように、該第１の回路の該第１および第
３の未対応レジスタと該第２の回路の該第２および第４
の未対応レジスタとを対応付けする第６のステップとを
有することを特徴とする、論理等価性検証方法。
【請求項２】前記第１のステップの前に、定数信号の
伝搬処理を行い、該定数信号によって動作しなくなる部
分回路の接続を切断する第７のステップを備えることを
特徴とする、請求項１に記載の論理等価性検証方法。
【請求項３】回路の動作を表現することができる回路
記述を用いて第１の回路および第２の回路の情報を入力
する手段と、該第１の回路と第２の回路との間で、該第
１の回路が備える第１の外部入力端子と該第２の回路が
備える第２の外部入力端子との対応付けと、該第１の回
路が備える第１の外部出力端子と該第２の回路が備える
第２の外部出力端子との対応付けと、該第１の回路が備
える第１のレジスタと該第２の回路が備える第２のレジ
スタとの対応付けとを１対１に行う手段と、該第１の外
部入力端子と該第１の外部出力端子との間の組合わせ回
路部分と、該第２の外部入力端子と該第２の外部出力端
子との間の組合わせ回路部分との論理等価性の検証と、
該第１の外部入力端子と該第１のレジスタとの間の組合
わせ回路部分と、該第２の外部入力端子と該第２のレジ
スタとの間の組合わせ回路部分との論理等価性の検証
と、該第１のレジスタと該第１の外部出力端子との間の
組合わせ回路部分と、該第２のレジスタと該第２の外部
出力端子との間の組合わせ回路部分との論理等価性の検
証とを行う手段とを有し、該第１の回路と該第２の回路
との論理等価性を検証する論理等価性検証装置におい
て、該第１の回路および該第２の回路のそれぞれが備える第
１の対象レジスタおよび第２の対象レジスタの第１の入
力コーンおよび第２の入力コーンを求める第１の手段
と、該第１の入力コーンおよび該第２の入力コーンの入力信
号となる該第１の外部入力端子および該第２の外部入力
端子と、第１の対応済みレジスタおよび第２の対応済み
レジスタと、第１の未対応レジスタおよび第２の未対応
レジスタと、第１のセルフループの有無および第２のセ
ルフループの有無とを抽出する第２の手段と、該第１の回路および該第２の回路のそれぞれが備える該
第１の対象レジスタおよび該第２の対象レジスタの第１
の出力コーンおよび第２の出力コーンを求める第３の手
段と、該第１の出力コーンおよび該第２の出力コーンの出力信
号となる該第１の外部出力端子および該第２の外部出力
端子と、第３の対応済みレジスタおよび第４の対応済み
レジスタと、第３の未対応レジスタおよび第４の未対応
レジスタと、第３のセルフループの有無および第４のセ
ルフループの有無とを抽出する第４の手段と、該第１および第２の外部入力端子の情報と、該第１およ
び第２の対応済みレジスタの情報と、該第１および第２
の未対応レジスタの情報と、該第１および第２のセルフ
ループの有無の情報と、該第１および第２の外部出力端
子の情報と、該第３および第４の対応済みレジスタの情
報と、該第３および第４の未対応レジスタの情報と、該
第３および第４のセルフループの有無の情報との、全部
または一部を用いて該第１ないし第４の未対応レジスタ
を分類し、共通に分類されるレジスタ群をグループ分け
する第５の手段と、該グループ分けによって同じグループに属する該第１の
回路の該第１または第３の未対応レジスタと該第２の回
路の該第２または第４の未対応レジスタとが、それぞれ
１個ずつになるように、該第１の回路の該第１および第
３の未対応レジスタと該第２の回路の該第２および第４
の未対応レジスタとを対応付けする第６の手段とを有す
ることを特徴とする、論理等価性検証装置。
【請求項４】定数信号の伝搬処理を行い、該定数信号
によって動作しなくなる部分回路の接続を切断する第７
の手段を備えることを特徴とする、請求項３に記載の論
理等価性検証装置。