JP3080037B2

JP3080037B2 - 論理シミュレーション用モデルの作成方法

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Publication number: JP3080037B2
Application number: JP09165341A
Authority: JP
Inventors: 裕之池上
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-06-06
Filing date: 1997-06-06
Publication date: 2000-08-21
Anticipated expiration: 2017-06-06
Also published as: JPH10340291A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理シミュレーシ
ョン用モデルの作成方法に関し、特に大規模同期設計に
おける論理シミュレーション用モデルの作成方法に関す
る。

【０００２】

【従来の技術】従来、ソフトウェア論理シミュレーショ
ンモデルが用いられる目的は、ボードレベル、システム
レベルの論理シミュレーションにおいて、過去に論理設
計をおこない検証済みの部分マクロを代替し、論理シミ
ュレーション全体を高速化することにあった。

【０００３】従来のソフトウェア論理シミュレーション
モデルの作成方法として、例えば特開平８−２６３５３
０号公報（特願平７−４０１６８号）には、検証済み論
理回路から、論理情報と遅延情報を抽出し、最適化した
論理表現を持ちもとの論理回路と論理シミュレーション
上等価でかつシミュレーション速度が高速なモデルの作
成を可能とする論理シミュレーション用モデルの作成方
法が提案されている。

【０００４】このソフトウェア論理シミュレーションモ
デルの作成フローを図１６に示す。図１６に示したシミ
ュレーションモデルの作成方法は、論理回路１６０１と
論理設計規則データベース１６０２とを入力とし、論理
回路１６０１から組み合わせ部分回路の論理機能を抽出
し論理最適化を行なう論理合成手段（１６０３、１６０
４、１６０５）と、論理回路から外部端子間の遅延情報
を抽出し遅延データベース１６０７を作成する遅延情報
作成手段１６０６と、から構成されている。

【０００５】この方法により作成されたソフトウェア論
理シミュレーションモデルは、最適化された組み合わせ
論理と、簡略化されたタイミング情報により、元の回路
と論理的と等価性を保ったまま、より高速にシミュレー
ション可能であるという利点を持つ。

【０００６】また、遅延値データベースに格納されてい
る遅延情報を外部端子間に設定することにより、元の回
路の外部端子間の遅延値を再現する遅延機能を実現して
いる。

【０００７】図１６に示す手順でソフトウェア論理シミ
ュレーションモデルを作成する例を図１７から図２１に
示す。

【０００８】図１７に回路図で示したものが、モデル化
を行なう論理回路である。図１７に示す回路を、図１８
に示すように、それぞれの部分回路（１８０１、１８０
２）、及び順序素子１８０３に分割する。

【０００９】図１８に示した回路１８０１、回路１８０
２の機能を論理式で表現すると、それぞれ、図でも示し
たように、式１８０４、式１８０６となるが、論理合成
手段により最適化した結果は、それぞれ、式１８０５、
式１８０７になる。

【００１０】Ｙ＝ＡＢＣ＋Ａ￣ＢＣ＋ＡＢ￣Ｃ＋ＡＢＣ￣…(1804) Ｙ＝Ａ（Ｂ＋Ｃ）＋ＢＣ …(1805) Ｚ＝Ｄ￣Ｅ …(1806) Ｚ＝Ｄ￣Ｅ …(1807)

【００１１】回路１８０１を式１８０５、回路１８０２
を式１８０７のように、最適化された論理式を用いて、
組み合わせ部分回路の機能を表現することにより、論理
表現が作成される（図１９参照）。図１９は、図１８に
示した回路１８０１、１８０２を最適化した論理表現を
示す図である。

【００１２】これらの論理式、順序素子の間でイベント
ドリブン方式のシミュレーションを行なう機能をシミュ
レーションモデルに実装する。

【００１３】次に、外部端子間の遅延値を計算する。図
２０は、従来技術による、回路の遅延情報を示す図であ
る。

【００１４】図２０（ａ）を参照すると、この回路は、
外部入力端子Ｄから外部出力端子Ｘ、外部入力端子Ｅか
ら外部出力端子Ｘへ達する信号伝播経路が存在するた
め、図２０（ｂ）に示すように、端子Ｄ−端子Ｘ間と、
端子Ｅ−端子Ｘ間にそれぞれ遅延情報が設定される。

【００１５】最後に、式１８０５、式１８０７と、順序
素子１８０３を、元の回路の通りに接続し、端子Ｄ−端
子Ｘ間と端子Ｅ−端子Ｘ間にそれぞれ遅延情報を設定
し、図２１に示すようなモデルを得る。

【００１６】

【発明が解決しようとする課題】上記した従来の論理シ
ミュレーション用モデル作成方法の問題点は、回路マク
ロをソフトウェア論理シミュレーションモデルに変換し
ても元の回路に比べて、１から２倍程度しか、シミュレ
ーションが高速にならない、ということである。

【００１７】その理由は、シミュレーションモデル内で
イベント伝播シミュレーション方式を用いているため、
組み合わせ論理を表すブロックや順序素子を表すブロッ
クの演算順序は、シミュレーション時に決定される。

【００１８】このため、回路の接続構造や外部入力信号
パタンによっては、論理的に冗長な演算を行なってしま
う場合がある。

【００１９】また、回路が大規模になると、シミュレー
ション処理時間全体の中で論理演算処理に要する時間よ
りもイベント伝播の管理のために要する時間の割合が大
きくなる。これらの原因によりシミュレーション速度が
低下する。

【００２０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、論理合成手段を
用いて検証済みの論理回路から回路の実現している論理
を抽出し、最適化した論理表現に置き換える高速ソフト
ウェア論理シミュレーションモデルの作成方法におい
て、シミュレーション速度を大幅に高速化する、論理シ
ミュレーションモデルの作成方法を提供することにあ
る。

【００２１】

【課題を解決するための手段】前記目的を達成するた
め、本発明の論理シミュレーション用モデルの作成方法
は、検証済みの論理回路情報に基づいて論理ブロックを
抽出し、前記論理ブロックが表現する論理を論理合成手
段を用いて最適化して前記論理回路に等価な論理表現に
することにより作成される前記論理回路をレベルソート
方を用いてシミュレーションを行う論理シミュレーショ
ン用モデルにおいて、イベントドブリン方式のシミュレ
ーションに代り、モデル作成時に、モデル内の構成要素
の外部端子から部分回路までの段数に基づき、１段階目
は組み合わせ部分回路を無視してフリップフロップ、外
部端子の演算順位を決定する工程と、帰還閉路を検出し
てこれを切断する工程と、前記演算順位を決定する工程
に続く２段階目は各組み合わせ部分回路のみに注目し組
合せ論理表現における組み合わせ段数により演算順位を
決定する工程と、を含み、前記構成要素の演算順序を静
的に決定する。

【００２２】［作用］本発明の作用について説明する
と、フリップフロップ（ＦＦ）、外部端子の演算順位を
決定する手段と、組合せ論理表現の演算順位を決定する
手段と、により、モデル作成時にコンポーネントの演算
順序が決定される。コンポーネントの演算順序はモデル
中のコンポーネントテーブルに格納され、シミュレーシ
ョンモデルメイン関数により参照されながら、コンポー
ネント関数が処理される。

【００２３】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。図１は、本発明の実施
の形態の論理シミュレーションモデル作成方法の手順を
示すブロック図である。

【００２４】図１を参照すると、本発明の実施の形態に
おいて、論理回路１０１と、論理回路１０１の設計検証
に用いられる回路設計データベースファイル１０２と、
を入力とし、論理シミュレーションモデル１１４を作成
するためのブロック論理取り出しステップ１０３と、回
路展開ステップ１０４と、論理段数変更ステップ１０５
と、組み合わせ論理最適化ステップ１０６には、例えば
上記特開平８−２６３５３０号公報記載の方法を用いる
ことができる。

【００２５】このブロック論理の取り出しステップ１０
３では、論理回路１０１に用いられている各ブロックの
論理を回路設計データベース１０２から取り出し、以下
の各ステップ１０４、１０５、１０６を経ることによ
り、ブロック論理の取り出しステップ１０３で取り出し
たブロックの論理のうち、組み合わせ回路部分に対し、
論理の最適化を行ない、論理式、真理値表、２分決定木
等の高速な演算が可能な論理表現に変換する。

【００２６】これにより、最適化された組み合わせ部分
と順序回路部分とからなる最適化論理ネットワーク１０
７が生成される。この段階での部分回路を、以下では
「コンポーネント」と呼ぶ。

【００２７】そして、続く２段階の解析処理で、外部端
子からそのコンポーネントまでの最大段数（外部入力端
子からそのコンポーネントにいたる複数の経路のうち途
中のコンポーネント数が最大である経路上のコンポーネ
ント数）を求め、組み合わせ論理表現、フリップフロッ
プ（ＦＦ）、外部端子のシミュレーション時の処理順序
を決定する。

【００２８】この２段階の解析処理のうち、１段階目の
ＦＦ段数解析ステップ１０８では、組み合わせコンホー
ネントを無視して、外部端子とＦＦの接続関係のグラフ
を構成する。このグラフ上で、外部入力端子からの最大
段数で、ＦＦもしくは外部端子の演算順位を決定する。

【００２９】接続関係の中に閉路がある場合は、順位の
決定が不可能になるため、後述する通り、この閉路を切
断する。

【００３０】ＦＦ段数解析ステップ１０８によって全て
のＦＦと外部端子の演算順位を決定し、帰還経路を特定
する。

【００３１】２段階目の、組み合わせ段数解析ステップ
１０９では、各組み合わせコンポーネントにのみ注目
し、その演算順位（「補助演算順位」と呼ぶ）を決定す
る。ＦＦ、外部端子間にある組合せ論理表現のグループ
毎に行なう。

【００３２】組合せ段数解析ステップ１０９には、例え
ば、レベライズドコンパイルドコードの手法（Ｌａｕｎ
ｇ−Ｔｅｒｎｇ、ＮａｔｈａｎＥ．Ｈｏｏｖｅｒ、
“ＳＳＩＭ：ＡＳＯＦＴＷＡＲＥＬＥＶＥＬＩＺＥ
ＤＣＯＭＰＩＬＥＤ−ＣＯＤＥＳＩＭＵＬＡＴＯ
Ｒ”、ＤＡＣ８７、ｐｐ２、１９８７）（「文献１」と
いう）に記載されている、組合せ回路に対するレベライ
ズアルゴリズムを利用することができる。

【００３３】次の処理順序決定ステップ１１０では、Ｆ
Ｆ段数解析ステップ１０８で決定した演算順位と組合せ
段数解析ステップで決定した補助演算順位とを組み合わ
せ、順位の低いものからシミュレーション時のコンポー
ネントの演算順序を決定する。

【００３４】独立したコンポーネントの間では演算順位
を持つ場合もあるが、論理に依存関係は無いので問題は
生じない。これらの間では演算順序は任意に決定する。
決定された演算順序に従い、各コンポーネントの論理を
表現すると、関数とそれらを順次処理する関数をコード
化し、これをシミュレーションモデル１１４とする。

【００３５】このようにモデル作成時に、演算順序を決
定することで、イベント伝播方式によるシミュレーショ
ンで見られる冗長な演算を消去することが可能となる。

【００３６】上記ステップ１０８、１０９、１１０の各
ステップにより、最適化論理ネットワーク１０７に含ま
れる全ブロックの演算順序を決定し、論理シミュレーシ
ョンモデルが作成される。

【００３７】上述したモデルは、論理情報のみを持ち、
論理回路が持つ遅延の情報を有していない。

【００３８】そこで、本発明の実施の形態は正確な論理
シミュレーションモデルを作成するために、さらに論理
回路１０１から遅延情報を作成する遅延情報作成手段１
１３を有する。

【００３９】まず、この実施の形態では、論理回路１０
１に対して、全外部端子間の出力遅延を求める。この遅
延値計算には、例えば上記特開平８−２６３５３０号公
報に記載されるように、テストパタンを用いずに各ゲー
ト、信号線の遅延値から外部端子間の遅延値を求めるス
タティックタイミング解析方法、あるいは特開平３−３
３９８０号公報に記載されるように、論理接続情報と共
にチップレイアウトの情報からシミュレーションを行な
って遅延値を算出する方法を用いても良い。

【００４０】この遅延情報作成手段１１３で得られた全
遅延値をデータベースとして遅延データベース１１６に
出力する。

【００４１】また、この遅延データベース１１６を高速
に検索するために入力、出力端子の名称と値をキーとし
たハッシュ表１１５を作成してもよい。

【００４２】論理シミュレーションモデル１１４に、ハ
ッシュ表１１５を用いて遅延データベース１１６を高速
に検索し、外部端子間の遅延値を求める機構を付加する
ことで、論理機能、遅延機能を合わせ持ったシミュレー
ションモデルが作成できる。

【００４３】なお、図１に示した上記各ステップ１０３
〜１０６、１０８〜１１０、１１、１１２は、好ましく
は計算機上で実行されるプログラムにより実現される。

【００４４】本発明の実施の形態の処理手順に従いモデ
ル化を行なった実施例について、図４乃至図１５を参照
して以下に説明する。

【００４５】図４に示した回路は、順序素子（ＦＦ）と
組合せ素子から構成される論理回路の一例である。この
回路の中で、組合せ素子をファンアウト数が２つ以上あ
る点を分割点としてグループ分けした例が、グループ４
０１、４０２、４０３、４０４、４０５、４０６、４０
７、４０８、４０９である。これらの各グループについ
て論理合成手段による組合せ論理最適化を行ない、各々
がコンポーネントとなる。

【００４６】図５は、コンポーネント表現された最適化
論理ネットワーク１０７の一例を示す。図５において、
コンポーネント５０１はグループ４０１に対応し、コン
ポーネント５０２はグループ４０２に対応し、以下、５
０３は４０３に、５０４は４０４に、５０５は４０５
に、５０６は４０６に、５０７は４０７に、５０８は４
０８に、５０９は４０９にそれぞれ対応する。

【００４７】次にＦＦ段数解析ステップ１０８に移る。

【００４８】ＦＦ段数解析ステップ１０８の処理手順の
一例を図２に示す。

【００４９】まず、ＦＦ、外部端子を接点とし、それら
の間の組み合わせ論理を無視したグラフ構造を作成する
（手順２０１）。

【００５０】図６に示したのは、図５に対応するＦＦと
外部端子のグラフ構造の例である。このグラフにおい
て、ＦＦ、外部端子に演算順位付けを行なう。

【００５１】このグラフは、信号変化のイベント伝播経
路を表現する。ただし、この時、ＦＦのデータ入力端子
（例えばＤＦＦのＤ端子、ＪＫＦＦのＪ、Ｋ端子）への
接続関係はグラフから除外する。これはＦＦのデータ端
子の値の変化はそのＦＦの出力を直接変化させないため
である。

【００５２】再び図２を参照して、次に、全外部入力端
子についてその演算順位を０とし、外部入力端子を起点
とする全ての枝に同じく順位０を割り当てる（手順２０
２）。

【００５３】図７は、この手順２０２の一例を示したも
のであり、外部入力端子（７０１〜７０５）に順位０
（Ｌ０）を割り当て、それらの出力枝（７０６〜７１
１）にも同じく順位０を割り振っている。

【００５４】図２を参照して、続いて、全てのＦＦ、外
部出力端子について、各々全ての入力枝に演算順位がつ
いていたら、それらのうちの最大順位＋１を、当該Ｆ
Ｆ、もしくは外部出力端子の演算順位とし、全ての出力
枝に、その演算順位を割り当てる。この演算順位の伝播
を可能な限り繰り返す（手順２０３）。

【００５５】図７に示す例では、ＤＦＦ１（７１２）、
ＤＦＦ２（７１３）、ＤＦＦ３（７１４）、ＤＦＦ５
（７２２）、ＤＦＦ７（７２９）については、全ての入
力枝が順位０を持っているので、これらのＦＦの演算順
位を１とし、その出力枝（７１６〜７１８、７２５、７
３３）に、順位１（Ｌ１）を割り振る。

【００５６】同様にして、Ｏ３（７３６）、Ｏ４（７３
７）について順位２（Ｌ２）を割り当てる。

【００５７】全てのＦＦ、外部端子に演算順位がついて
いたらＦＦ段数解析ステップを終了する（手順２０４）
が、図７を参照すると、ＤＦＦ４（７２１）、ＴＦＦ１
（７１５）、ＴＦＦ２（７２３）、ＴＦＦ３（７３
０）、ＤＦＦ７（７２８）、Ｏ１（７３４）、Ｏ２（７
３５）には、演算順位が付いていないため、手順２０４
の条件判断の結果は「偽」となり、手順２０５へ進む。

【００５８】手順２０５では、一部の入力枝にのみ演算
順位がついているＦＦを閉路切断点の入力側候補として
登録する。図７の例では、ＴＦＦ１（７１５）を入力側
閉路切断点の候補として登録する。

【００５９】次に出力側から入力側に向かって閉路切断
点の出力側候補を探索する。まず、手順２０６により、
全外部出力端子に出力追跡フラグを立て、その外部出力
端子の全入力枝にも出力追跡フラグを立てる。

【００６０】続いて手順２０７により、全てのＦＦにつ
いて、各々全出力枝に出力追跡フラグが立っていたらそ
のＦＦとＦＦの全入力枝にもフラグを立てる。この探索
を、出力側から入力側に向かって可能な限り繰り返す。

【００６１】図８に示した例を用いて具体的に手順２０
６、２０７について説明する。

【００６２】まず順位が付いていないＯ１（８０１）、
Ｏ２（８０５）に、出力追跡フラグを立てる。そして、
それぞれの入力枝にも、出力追跡フラグ（８０２、８０
６、８１０）を立てる。

【００６３】ＤＦＦ６（８０３）については唯一の出力
枝にフラグ８０２が立っているので、ＤＦＦ６（８０
３）にも、出力追跡フラグを立てるとともに、その入力
枝にもフラグ８０４を立てる。

【００６４】ＤＦＦ４（８０７）についても同様にその
唯一の出力枝にフラグ８０６が立っているため、８０７
自身とその入力枝にフラグ８０８を立てる。

【００６５】ＴＦＦ１（８０９）では、２本の出力枝の
うち１本にしかフラグがたっていないため、フラグ伝播
を停止する。同様に、ＴＦＦ２（８１３）、ＴＦＦ３
（８１１）においても、フラグの伝播を停止する。

【００６６】次に、図２の手順２０８では、一部の出力
枝にのみ出力追跡フラグが立っているＦＦについて閉路
切断点の出力側候補として登録する。

【００６７】図８の例では、ＴＦＦ１（８０９）、ＴＦ
Ｆ２（８１３）、ＴＦＦ２（８１１）について、２本あ
る出力枝のうち１本のみフラグが立っているため、閉路
切断点の出力側候補として登録する。

【００６８】最後に、手順２０９では、閉路切断点の入
力側と出力側の全ての組合せに対して、それらの２つの
ＦＦを含む閉路が存在することを確認しつつ、入力側に
戻る直前の枝を切断し、帰還経路として登録する。切断
可能な点が同一閉路上に複数存在する場合には、切断に
よって入力枝を持たないＦＦが発生しないように切断点
を決定する。

【００６９】図８の例では、閉路切断点の入力側候補
は、ＴＦＦ１（８０９）、出力側候補はＴＦＦ１（８０
９）、ＴＦＦ２（８１３）、ＴＦＦ３（８１１）となっ
ている。

【００７０】これらの３つの２点の組み合せのうち、全
てに閉路が存在するが、入力枝を持たない接点が発生し
ない切断点は、８１１と８０９を繋ぐ枝となる。従っ
て、手順２０９により、切断点８１２で閉路を切断し、
８１２が存在する枝を帰還経路として登録する。

【００７１】次に手順２０３に戻り、再度入力から出力
方向へ演算順位付けを再開する（図９参照）。

【００７２】上記手順２０９での閉路の切断により、Ｔ
ＦＦ１（９０１）の入力枝は、順位０を持つもののみと
なったので、９０１の演算順位は１（Ｌ１）となる。

【００７３】ここから手順２０３を進めることにより、
９０２、９０３、９０４、９０５、９０６に全て演算順
位をつけることができる。

【００７４】以上で、全てのＦＦ、外部端子の演算順位
がついたため、手順２０４によりＦＦ段数解析ステップ
１０８が終了する。

【００７５】決定されたＦＦ、外部端子の演算順位、帰
還経路を、図１０に示す。

【００７６】再び、図２を参照して、入力側、出力側全
ての組合せの確認後、手順２０３に戻る（手順２０
９）。帰還経路は、回路の非同期フィードバックを表現
している。

【００７７】図３に、組合せ段数解析ステップ１０９の
処理フローの一例を示す。

【００７８】図３を参照すると、手順３０１では、上述
のＦＦの演算順位と、ＦＦ間の接続技の演算順位にした
がい、グラフを作成する。その時、接続技は、対応する
組み合わせコンポーネントに置換する。手順３０１にし
たがって作成したグラフをの一例を図１１に示す。

【００７９】各外部入力端子、ＦＦにおいて、ＦＦ段数
解析ステップ１０８で決定した演算順位を、ＦＦ順位と
し、組み合わせコンポーネントの順位を、補助順位とす
る。

【００８０】補助順位とは、ＦＦもしくは外部入力端子
を入力とし、ＦＦもしくは外部出力端子を出力とする組
み合わせ部分回路において、ＦＦ段数解析ステップ１０
８でのＦＦ順位と同様に、組み合わせコンポーネントの
演算順位、すなわち入力からその組み合わせコンポーネ
ントへいたる複数の経路のうち途中のコンポーネント数
が最大である経路上に存在する組み合わせコンポーネン
トの数を示す。

【００８１】以下、ＦＦ順位を上位とし、補助順位を下
位として、Ｌｎ−ｍと表す。この時ｎがＦＦ順位、ｍが
補助順位を示す。

【００８２】演算順位の比較をする場合には、まずＦＦ
順位で比較し、同じＦＦ順位を持つものの間では、補助
順位で比較するものとする。

【００８３】まず、図３の手順３０２にしたがい、Ｆ
Ｆ、外部入力端子の出力枝の補助順位を０とする。

【００８４】図１１に示すグラフにおいて、組合せ論理
表現１１０３に注目すると、２本ある入力枝のどちらも
Ｌ１−０を持っているため、組合せ論理表現１１０３の
順位は、入力枝の最大順位に補助順位を１加えて、Ｌ１
−１となる。

【００８５】１１０４については入力枝の演算順位が、
それぞれＬ０−０、Ｌ１−１、Ｌ１−０なので、演算順
位はＬ１−２となる。

【００８６】１１０８については入力枝の演算順位がそ
れぞれＬ１−０、Ｌ１−０、Ｌ３−０なので、演算順位
はＬ３−１となる。同様にして、１１０１、１１０２、
１１０５、１１０６、１１０７、１１０９についても演
算順位を決定する（図３の手順３０３）。

【００８７】本発明は、論理合成が可能な回路を対象と
するため、組合せ論理のみで構成される閉路は存在しな
い。これにより、ＦＦ段数解析ステップ１０８で必要だ
った閉路の切断処理は、組合せ段数解析ステップ１０９
では必要無い。

【００８８】ＦＦ段数解析ステップ１０８、組合せ段数
解析ステップ１０９が終了し、全ての外部端子、ＦＦ、
組合せ論理に演算順位付けが終わった状態を、図１２に
示す。

【００８９】処理順序決定ステップ１１０では、図１２
に示された演算順位が低いものから順にシミュレーショ
ン時の演算順序を決定する。同一順位を持つものの間で
は順序は任意に決定する。図１２の回路に対する演算順
序の一例を、図１３（ａ）に示す。

【００９０】図１３（ａ）のコンポーネントの演算順序
は、図１３（ｂ）に示されるコンポーネントテーブル１
３０１として、論理シミュレーションモデルに組み込ま
れる。

【００９１】コンポーネントテーブル１３０１の各要素
は、コンポーネント関数１３０５へのポインタ１３０
２、通常イベントフラグ１３０３、帰還イベントフラグ
１３０４から構成される。

【００９２】通常イベントフラグ１３０３がＯＮのと
き、そのコンポーネントが演算されるべきであることを
表す。通常イベントフラグ１３０３は、そのコンポーネ
ントよりも演算順位が低いコンポーネントから信号変化
のイベントが伝わることによりＯＮとなる。帰還イベン
トフラグがＯＮのときにも、そのコンポーネントが演算
されるべきであることを表すが、イベントはそのコンポ
ーネントよりも演算順位が高いコンポーネントから伝わ
る。

【００９３】帰還イベントフラグ１３０４がＯＮになる
と、演算順位にしたがったコンポーネントの処理が再度
行なわれる。

【００９４】コンポーネント関数１３０５の例を図１４
に示す。

【００９５】関数ＤＦＦ５（１４０１）は、ＤＦＦ（Ｄ
型フリップフロップ）の例である。ＤＦＦ５は、Ｄ、Ｃ
を入力とし、Ｑ出力は、組合せ論理表現Ｃ７に接続され
ている。従って、Ｃ“０”から“１”に変化した時に、
Ｄの値をＱに伝え、コンポーネントテーブルのＣ７の通
常イベントフラグをＯＮにする。

【００９６】関数ＴＦＦ３（１４０２）はＴＦＦ（Ｔ型
フリップフロップ）の例である。基本的構造はＤＦＦの
場合と同様であるが、ＴＦＦ３はＣ８への通常イベント
の設定の他に、手順２０９で登録された帰還経路をファ
ンアウトとするため、ＴＦＦ１へは帰還イベントを伝え
る。

【００９７】また、関数Ｉ１（１４０３）、関数Ｃ３
（１４０４）はそれぞれ外部端子と組合せ論理表現の関
数例である。

【００９８】これらのコンポーネント関数を制御するシ
ミュレーションモデルメイン関数の例を、図１５（ａ）
に示す。

【００９９】シミュレータが最初の入力パタンを読み込
む以前の初期シミュレーション時にはクランプ（論理値
０、もしくは論理値１を定常的に出力する素子）の出力
値を伝播する（１５０２）。

【０１００】それ以外の場合には、値が変化した外部入
力端子から値を取り込むために外部入力端子関数を呼び
出す（１５０３）。

【０１０１】続いてコンポーネント関数群の演算を制御
するコンポーネント演算関数を呼び出し（１５０４）、
変化した出力端子について、その値をシミュレータ側に
返して終了する（１５０５）。

【０１０２】図１５（ｂ）には、コンポーネント演算関
数の例を示す。この関数ではまず、ループ数を初期化す
る（１５０７）。このループ数は回路中に帰還閉路が存
在しなければ初期値よりも大きくはならないが、帰還イ
ベントを処理するために、演算順序にしたがってコンポ
ーネントを再演算する度に１ずつ増える。

【０１０３】続いて、全てのコンポーネントについて通
常イベントもしくは帰還イベントが伝播して来ているか
どうかをチェックし、イベントが伝播しているコンポー
ネントについてコンポーネント関数を呼び出す（１５０
９）。

【０１０４】この後に、コンポーネント関数処理の中で
帰還イベントが発生した場合にループ数を１増やし、ル
ープ数が一定以上になったら回路が発振状態に陥ってい
ると判断してコンポーネント演算関数を終了する条件文
１５１０を加えても良い。

【０１０５】上記１５０８から１５１０までの処理を帰
還イベントが存在する限り繰り返す（１５１０）。

【０１０６】

【発明の効果】以上説明したように、本発明によれば、
論理シミュレーションモデルのシミュレーション速度を
高めることができる、という効果を奏する。

【０１０７】その理由は、本発明においては、組合せ論
理の最適化に加え、モデル内の構成要素の演算順序をモ
デル作成時に静的に決定し、イベント処理を高速化して
いるためである。

【図面の簡単な説明】

【図１】本発明の一実施例の論理シミュレーション用モ
デルの作成方法のフローチャートである。

【図２】本発明の一実施例におけるＦＦ段数解析ステッ
プのフローチャートである。

【図３】発明の一実施例における組合せ段数解析ステッ
プのフローチャートである。

【図４】本発明の一実施例に適用される回路を示す図で
ある。

【図５】本発明の一実施例における、最適化論理ネット
ワークを示す図である。

【図６】本発明の一実施例における、ＦＦ、外部端子に
よるイベント伝播グラフ構造を示す図である。

【図７】本発明の一実施例における、イベント伝播グラ
フ構造における演算順位付け方法を表す図である。

【図８】本発明の一実施例を説明するための図であり、
イベント伝播グラフ構造における帰還閉路切断方法を説
明するための図である。

【図９】本発明の一実施例を説明するための図であり、
イベント伝播グラフ構造における演算順位付け方法を説
明するための図である。

【図１０】本発明の一実施例を説明するための図であ
り、演算順位付けされたイベント伝播グラフ構造を表す
図である。

【図１１】本発明の一実施例における、組合せ論理表現
によるグラフ構造と演算順位付け方法を説明するための
図である。

【図１２】本発明の一実施例における、全ての演算順位
付けが終わった状態を示す図である。

【図１３】本発明の一実施例における、コンポーネント
の演算順位とコンポーネントテーブルを示す図である。

【図１４】本発明の一実施例における、コンポーネント
関数を示す図である。

【図１５】本発明の一実施例における、シミュレーショ
ンモデルメイン関数とコンポーネント演算関数を示す図
である。

【図１６】従来の論理シミュレーションモデルの作成フ
ローチャートである。

【図１７】従来の技術の説明に用いられる回路図であ
る。

【図１８】図１７の回路から抽出される論理ブロックの
図である。

【図１９】従来の技術における最適化された論理表現を
示す図である。

【図２０】従来の技術の遅延情報を示す図である。

【図２１】従来の技術によるシミュレーションモデルを
示す図である。

【符号の説明】

１０１論理回路１０２回路設計規則データベース１０３ゲート論理の取り出しステップ１０４回路展開ステップ１０５論理段数変更ステップ１０６組合せ論理最適化ステップ１０７最適化論理ネットワーク１０８ＦＦ段数解析ステップ１０９組合せ段数解析ステップ１１０処理順序決定ステップ１１１基本ゲート、基本ブロックの遅延時間抽出ステ
ップ１１２入出力端子間遅延計算ステップ１１３遅延情報作成手段１１４シミュレーションモデル１１５遅延データベース検索用ハッシュ表１１６遅延データベース２０１ＦＦ、外部端子間グラフ作成ステップ２０２外部入力端子順位設定ステップ２０３演算順位伝播ステップ２０４終了判断ステップ２０５入力側閉路切断点候補決定ステップ２０６外部出力端子出力追跡フラグ設定ステップ２０７出力追跡フラグ伝播ステップ２０８出力側閉路切断点候補決定ステップ２０９閉路切断、帰還経路登録ステップ３０１組合せ論理表現グラフ作成ステップ３０２入力端子補助順位設定ステップ３０３補助演算順位伝播ステップ４０１〜４０９組合せ素子のグループ５０１〜５０９最適化された組合せ論理表現７０１、７０２、７０３、７０４、７０５、７３６、７
３７順位付けされた外部端子７１２、７１３、７１４、７２２、７２９順位付けさ
れたＦＦ７０６、７０７、７０８、７０９、７１０、７１１、７
１６、７１７、７１８、７１５、７３３順位付けされ
た経路７３４、７３５順位付けされていない外部端子７１５、７２１、７２３、７２８、７３０順位付けさ
れていないＦＦ７１９、７２０、７２４、７２６、７２７、７３１、７
３２、７３８順位付けされていない経路８０１、８０５順位付けされていない外部端子８０２、８０４、８０６、８０８、８１０出力追跡フ
ラグ８０３、８０７追跡フラグが立ったＦＦ８０９、８１３、８１１追跡フラグの伝播が止まった
ＦＦ８１２帰還閉路切断点９０１〜９０７新たに順位付けされた外部端子、ＦＦ１１０１〜１１０９順位付けされた組合せ論理表現１３０１コンポーネントテーブル１３０２コンポーネント関数へのポインタ１３０３通常イベントフラグ１３０４帰還イベントフラグ１３０５コンポーネント関数１４０１〜１４０４コンポーネント関数１５０１〜１５０５シミュレーションモデルメイン関
数１５０６〜１５１０コンポーネント演算関数１６０１論理回路１６０２回路設計規則データベース１６０３論理ゲート１６０４論理抽出１６０５組合せ論理最適化１６０６遅延情報作成手段１６０７遅延データベース１６０８ハッシュ表１６０９論理シミュレーションモデル１７０１〜１７０３、１８０１〜１８０３、１９０１〜
１９０５回路構成図１８０４〜１８０９論理式

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 G06F 11/25 G01R 31/28 H01L 21/82

Claims

(57)【特許請求の範囲】

【請求項１】検査済みの論理回路情報に基づいて論理ブ
ロックを抽出し、前記論理ブロックが表現する論理を論
理合成手段を用いて最適化して前記論理回路に等価な論
理表現にすることにより作成される前記論理回路をレベ
ルソート法を用いてシミュレーションを行う論理シミュ
レーション用モデルにおいて、イベントドブリン方式のシミュレーションに代り、モデ
ル作成時に、モデル内の構成要素の外部端子から部分回
路までの段数に基づき、１段階目は組み合わせ部分回路
を無視してフリップフロップ、外部端子の演算順位を決
定する工程と、帰還閉路を検出してこれを切断する工程と、前記演算順位を決定する工程に続く２段階目は各組み合
わせ部分回路のみに注目し組合せ論理表現における組み
合わせ段数により演算順位を決定する工程と、を含み、
前記構成要素の演算順序を静的に決定する、ことを特徴
とする、論理シミュレーションモデルの作成方法。
【請求項２】（ａ）論理回路に用いられている各ブロッ
クの論理を回路設計データベースから取り出し、取り出
したブロックの論理のうち、組み合わせ回路部分に対し
て論理の最適化を行ない、論理式、真理値表、２分決定
木等の高速な演算が可能な所定の論理表現に変換し、最
適化された組み合わせ部分と順序回路部分とからなる最
適化論理ネットワークを生成し、（ｂ）最適化論理ネットワークにおいて外部端子から部
分回路（「コンポーネント」という）までの最大段数、
すなわち前記外部入力端子から該コンポーネントにいた
る複数の経路のうち途中のコンポーネント数が最大であ
る経路上のコンポーネント数を求め、組み合わせ論理表
現、順序素子であるフリップフロップ、及び、外部端子
のシミュレーション時の処理順序を決定する２段階の解
析処理を行ない、（ｂ−１）このうち１段階目のＦＦ段数解析処理では、
組み合わせコンポーネントを無視して、外部端子と順序
素子の接続関係のグラフを構成し、前記グラフ上で、外部入力端子からの最大段数で、順序
素子もしくは外部端子の演算順位を決定し、接続関係の中に閉路がある場合はこの閉路を切断し、前記論理回路中の全ての順序素子と外部端子の演算順位
を決定し、帰還経路を特定し、（ｂ−２）２段階目の組み合わせ段数解析処理では、各
組み合わせコンポーネントにのみ注目し、その演算順位
（「補助演算順位」という）を決定し、順序素子、外部
端子間にある組合せ論理表現のグループ毎に行ない、（ｃ）処理順序決定処理では、前記ＦＦ段数解析処理で
決定した演算順位と、組合せ段数解析ステップで決定し
た補助演算順位とを組み合わせ、順位の低いものからシ
ミュレーション時のコンポーネントの演算順序を決定
し、決定された演算順序に従い、各コンポーネントの論理を
表現し、関数とそれらを順次処理する関数をコード化
し、これを論理シミュレーションも出るとし、モデル作成時に、演算順序を決定することで、イベント
伝播方式によるシミュレーションで見られる冗長な演算
を消去することを可能とした、ことを特徴とする、論理
シミュレーション用モデルの作成方法。
【請求項３】前記組み合わせ段数解析処理において、レ
ベライズドコンパイルドコード方式を用いたことを特徴
とする請求項２記載の論理シミュレーション用モデルの
作成方法。
【請求項４】前記論理回路から遅延情報を作成する遅延
情報作成手段を備え、前記遅延情報作成手段で得られた
遅延値を遅延データベースに格納しておき、前記論理シミュレーションモデルに、遅延データベース
を検索して、外部端子間の遅延値を求める機能を付加す
る、ようにして論理機能、遅延機能を合わせ持ったシミ
ュレーションモデルを作成する、ようにしたことを特徴
とする、請求項２記載の論理シミュレーション用モデル
の作成方法。
【請求項５】検査済みの論理回路情報に基づいて論理ブ
ロックを抽出し、前記論理ブロックが表現する論理を論
理合成手段を用いて最適化して前記論理回路に等価な論
理表現にすることにより作成される前記論理回路をレベ
ルソート法を用いてシミュレーションを行う論理シミュ
レーション用モデル作成のための手段として、モデル内の構成要素の外部端子から部分回路までの段数
に基づき、前記構成要素の演算順序を静的に決定するた
めに、１段階目は組み合わせ部分回路を無視してフリッ
プフロップ、外部端子の演算順位を決定する手段、帰還閉路を検出してこれを切断する手段、及び、前記演算順位を決定する手段に続く２段階目は各組み合
わせ部分回路のみに注目し組合せ論理表現における組み
合わせ段数により演算順位を決定する手段、の上記各手
段をコンピュータで機能させるためのプログラムを記録
した記録媒体。