JP2609799B2 - 順序回路の再設計方法 - Google Patents
順序回路の再設計方法Info
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- sequential circuit
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特にコンピュータ支援による半導体集積回路の設計
に関するものである。
し、特にコンピュータ支援による半導体集積回路の設計
に関するものである。
【０００２】
【従来の技術】集積回路が複雑化し、特定用途にカスタ
マイズされた集積回路の必要性が増大するにつれて、コ
ンピュータ支援設計（ＣＡＤ）は重要な技術になってき
た。さらに、設計過程でのターンアラウンドタイムを速
くするために、ＣＡＤの主要な技術は、集積回路を設計
するような論理合成であった。この技術において、特定
の応用を実行するディジタル回路は、まずＡＮＤゲート
およびＯＲゲートのような機能素子、およびレジスタの
ような記憶素子を組み合わせることによって、ブロック
図の形で合成される。種々のコンピュータ・プログラム
はこの過程で用いられる。
マイズされた集積回路の必要性が増大するにつれて、コ
ンピュータ支援設計（ＣＡＤ）は重要な技術になってき
た。さらに、設計過程でのターンアラウンドタイムを速
くするために、ＣＡＤの主要な技術は、集積回路を設計
するような論理合成であった。この技術において、特定
の応用を実行するディジタル回路は、まずＡＮＤゲート
およびＯＲゲートのような機能素子、およびレジスタの
ような記憶素子を組み合わせることによって、ブロック
図の形で合成される。種々のコンピュータ・プログラム
はこの過程で用いられる。
【０００３】この手法は、速いターンアラウンドタイ
ム、および表面領域を有効に利用できかつテストが容易
な回路をもたらすけれども、回路の性能が特に向上しな
いことがしばしばあった。典型的には、このような回路
は通常その内部に不必要に長い経路を有し、この長い経
路が回路の速度を遅くするからである。回路の速度が遅
くなればなるほど、回路に欠かせないクロック周期も長
くなり、かつ回路の処理速度が遅くなる。一般に、この
ように合成された集積回路の性能を改善する技術は、設
計完了後に、特に長い遅延をもたらす経路を短縮するよ
うに回路を変更することである。
ム、および表面領域を有効に利用できかつテストが容易
な回路をもたらすけれども、回路の性能が特に向上しな
いことがしばしばあった。典型的には、このような回路
は通常その内部に不必要に長い経路を有し、この長い経
路が回路の速度を遅くするからである。回路の速度が遅
くなればなるほど、回路に欠かせないクロック周期も長
くなり、かつ回路の処理速度が遅くなる。一般に、この
ように合成された集積回路の性能を改善する技術は、設
計完了後に、特に長い遅延をもたらす経路を短縮するよ
うに回路を変更することである。
【０００４】
【発明が解決しようとする課題】ディジタル回路の高性
能化の領域で行われる作業の大部分は、回路をその以前
の履歴に依存させるレジスタのような記憶素子のない回
路である組み合わせ論理回路に集中している。このよう
な記憶素子を有する回路は、一般的に順序回路と称され
る。これらの従来の技術が、より高速な組み合わせ論理
回路を設計する問題に対する、それらの手法によってか
なり変化するという事実を認めるが、本願発明者等は、
組み合わせ高速化技術または組み合わせ再合成技術であ
るとして従来の技術を総合的に分類し、従来の技術が組
み合わせ論理回路に集中するという事実を認識してい
る。組み合わせ高速化技術は、記憶素子間の組み合わせ
部分を考慮することによって、順序論理回路に直接適用
されてきた。すなわち、組み合わせ部分の高速化は直接
クロック周期の減少につながる。しかしながら、この手
法は、回路の順序動作から引き出される情報をまったく
活用していない。これに代わる手法として、Ｔｈｉｒｄ
Ｃａｌｔｅｃｈ Ｃｏｎｆｅｒｅｎｃｅの会報である
Ａｄｖａｎｃｅｄ Ｒｅｓｅａｒｃｈ ｉｎ ＶＬＳＩ
の論文“Ｏｐｔｉｍｉｚｉｎｇ Ｓｙｎｃｈｒｏｎｏｕ
ｓ ｃｉｒｃｕｉｔｒｙ ｂｙ Ｒｅｔｉｍｉｎｇ”
（Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ Ｐｒｅｓｓ，２
３〜３６ページ，１９８３）の中に“再タイミング（ｒ
ｅｔｉｍｉｎｇ）”が記載されている。この手法は、他
方で回路の順序動作を認識し、記憶素子を再配置するこ
とによって回路のクロック周期を減少しようとしてい
る。組み合わせ高速化と再タイミングは、別の２つの領
域と考えられる。すなわち、組み合わせ高速化は、組み
合わせ論理回路のみに働いて記憶素子を無視する。ま
た、再タイミングは、記憶素子のみに集中し組み合わせ
論理回路の特性を無視している。このことは、別の２つ
の領域を結合させようとする企みにつながるのは当然で
ある。再タイミングおよび再合成の手法は、論文“Ｒｅ
ｔｉｍｉｎｇ ａｎｄ Ｒｅｓｙｎｔｈｅｓｉｓ：Ｏｐ
ｔｉｍｉｚｉｎｇ Ｓｅｑｕｅｎｃｉａｌ Ｎｅｔｗｏ
ｒｋｓ ＷｉｔｈＣｏｍｂｉｎａｔｉｏｎａｌ Ｔｅｃ
ｈｎｉｑｕｅｓ”（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ
ｓ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇ
ｎ，Ｖｏｌ ＣＡＤ−１０ Ｎｏ．１，７４〜８４ペー
ジ，１９９１年１月）に記載されている。この記事は、
限られた種類の順序回路において、再タイミングと再合
成を如何に結合するかを示している。また、論文“Ｐｅ
ｒｆｏｒｍａｎｃｅ Ｏｐｔｉｍｉｚａｔｉｏｎ ｏｆ
Ｐｉｐｅｌｉｎｅｄ Ｃｉｒｃｕｉｔｓ”（Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃ
ｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎの会報，１
９９０年１１月，４１０〜４１３ページ）の中で、再タ
イミングおよび再合成を如何に最適に結合してパイプラ
イン回路を高性能化するかが説明されている。この手法
の最も大きな制約は、適用できる回路の種類が限定され
ることである。
能化の領域で行われる作業の大部分は、回路をその以前
の履歴に依存させるレジスタのような記憶素子のない回
路である組み合わせ論理回路に集中している。このよう
な記憶素子を有する回路は、一般的に順序回路と称され
る。これらの従来の技術が、より高速な組み合わせ論理
回路を設計する問題に対する、それらの手法によってか
なり変化するという事実を認めるが、本願発明者等は、
組み合わせ高速化技術または組み合わせ再合成技術であ
るとして従来の技術を総合的に分類し、従来の技術が組
み合わせ論理回路に集中するという事実を認識してい
る。組み合わせ高速化技術は、記憶素子間の組み合わせ
部分を考慮することによって、順序論理回路に直接適用
されてきた。すなわち、組み合わせ部分の高速化は直接
クロック周期の減少につながる。しかしながら、この手
法は、回路の順序動作から引き出される情報をまったく
活用していない。これに代わる手法として、Ｔｈｉｒｄ
Ｃａｌｔｅｃｈ Ｃｏｎｆｅｒｅｎｃｅの会報である
Ａｄｖａｎｃｅｄ Ｒｅｓｅａｒｃｈ ｉｎ ＶＬＳＩ
の論文“Ｏｐｔｉｍｉｚｉｎｇ Ｓｙｎｃｈｒｏｎｏｕ
ｓ ｃｉｒｃｕｉｔｒｙ ｂｙ Ｒｅｔｉｍｉｎｇ”
（Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ Ｐｒｅｓｓ，２
３〜３６ページ，１９８３）の中に“再タイミング（ｒ
ｅｔｉｍｉｎｇ）”が記載されている。この手法は、他
方で回路の順序動作を認識し、記憶素子を再配置するこ
とによって回路のクロック周期を減少しようとしてい
る。組み合わせ高速化と再タイミングは、別の２つの領
域と考えられる。すなわち、組み合わせ高速化は、組み
合わせ論理回路のみに働いて記憶素子を無視する。ま
た、再タイミングは、記憶素子のみに集中し組み合わせ
論理回路の特性を無視している。このことは、別の２つ
の領域を結合させようとする企みにつながるのは当然で
ある。再タイミングおよび再合成の手法は、論文“Ｒｅ
ｔｉｍｉｎｇ ａｎｄ Ｒｅｓｙｎｔｈｅｓｉｓ：Ｏｐ
ｔｉｍｉｚｉｎｇ Ｓｅｑｕｅｎｃｉａｌ Ｎｅｔｗｏ
ｒｋｓ ＷｉｔｈＣｏｍｂｉｎａｔｉｏｎａｌ Ｔｅｃ
ｈｎｉｑｕｅｓ”（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ
ｓ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇ
ｎ，Ｖｏｌ ＣＡＤ−１０ Ｎｏ．１，７４〜８４ペー
ジ，１９９１年１月）に記載されている。この記事は、
限られた種類の順序回路において、再タイミングと再合
成を如何に結合するかを示している。また、論文“Ｐｅ
ｒｆｏｒｍａｎｃｅ Ｏｐｔｉｍｉｚａｔｉｏｎ ｏｆ
Ｐｉｐｅｌｉｎｅｄ Ｃｉｒｃｕｉｔｓ”（Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃ
ｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎの会報，１
９９０年１１月，４１０〜４１３ページ）の中で、再タ
イミングおよび再合成を如何に最適に結合してパイプラ
イン回路を高性能化するかが説明されている。この手法
の最も大きな制約は、適用できる回路の種類が限定され
ることである。
【０００５】本発明の目的は、順序回路により一般的に
応用できる設計手法を提供し、機能を変更することなく
順序回路の速度を改善することにある。
応用できる設計手法を提供し、機能を変更することなく
順序回路の速度を改善することにある。
【０００６】
【課題を解決するための手段】基本的に、本発明の方法
は以下のステップを含んでいる。速度を改善すべき回路
に対して、まず、Ｎ時間フレーム（Ｎが少なくとも２で
ある）にわたり原回路のＮ個のコピーを縦続接続して形
成された仮想回路を解析する。仮想回路では、記憶素子
は除去される。次に、仮想回路をタイミング解析（偽経
路を考慮して）し、最長の真経路の長さＬを識別する。
次に、長さＬよりも長い経路を原回路から除去し、Ｎ時
間フレームにわたって長い経路に沿った全ファンアウト
を考慮して、ファンアウトのない変更された回路を得
る。これは、ファンアウト内に含まれるゲートの多数の
コピーを、以下のように作成することを、一般に含んで
いる。すなわち、保持される偽でない経路に一方のコピ
ーが存在し、除去される偽経路に他方のコピーが存在す
る。次に、通常の技術を用いることによって、どのよう
な組み合わせ冗長または順序冗長をも、変更回路から除
去する。最後に、結果として得られた冗長のない回路
を、普通に再タイミングして遅延を減少し、所望の高速
な回路を得る。
は以下のステップを含んでいる。速度を改善すべき回路
に対して、まず、Ｎ時間フレーム（Ｎが少なくとも２で
ある）にわたり原回路のＮ個のコピーを縦続接続して形
成された仮想回路を解析する。仮想回路では、記憶素子
は除去される。次に、仮想回路をタイミング解析（偽経
路を考慮して）し、最長の真経路の長さＬを識別する。
次に、長さＬよりも長い経路を原回路から除去し、Ｎ時
間フレームにわたって長い経路に沿った全ファンアウト
を考慮して、ファンアウトのない変更された回路を得
る。これは、ファンアウト内に含まれるゲートの多数の
コピーを、以下のように作成することを、一般に含んで
いる。すなわち、保持される偽でない経路に一方のコピ
ーが存在し、除去される偽経路に他方のコピーが存在す
る。次に、通常の技術を用いることによって、どのよう
な組み合わせ冗長または順序冗長をも、変更回路から除
去する。最後に、結果として得られた冗長のない回路
を、普通に再タイミングして遅延を減少し、所望の高速
な回路を得る。
【０００７】この新しい方法の重要な要素は、Ｎコピー
（Ｎ＞１）の原回路を縦続接続し、この縦続接続回路を
用いて原回路のタイミング特性を解析することである。
この要素は、順序回路を含む他の方法にも応用できる。
通常、縦続接続回路では記憶素子を除去することが望ま
しいが、これは必ずしも必要でない。記憶素子を除去し
ない場合には、タイミング解析ツールを適切に変更する
必要がある。
（Ｎ＞１）の原回路を縦続接続し、この縦続接続回路を
用いて原回路のタイミング特性を解析することである。
この要素は、順序回路を含む他の方法にも応用できる。
通常、縦続接続回路では記憶素子を除去することが望ま
しいが、これは必ずしも必要でない。記憶素子を除去し
ない場合には、タイミング解析ツールを適切に変更する
必要がある。
【０００８】
【実施例】まず、本発明の原理を理解するためには、偽
経路の説明から始めるのがよいであろう。組み合わせ論
理回路の偽経路は広範に研究されており、完全な説明
は、Ｓ．Ｄｅｖａｄａｓ，Ｋ．Ｋｅｕｔｚｅｒおよび
Ｓ．Ｍａｌｉｋ等著の“Ｄｅｌａｙ Ｃｏｍｐｕｔａｔ
ｉｏｎ ｉｎ Ｃｏｍｂｉｎａｔｉｏｎａｌ Ｃｉｒｃ
ｕｉｔ：Ｔｈｅｏｒｙ ａｎｄ Ａｌｇｏｒｉｔｈｍ
ｓ”（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎ
ｃｅ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉ
ｇｎの会報，１９９１年１１月）に記載されている。
経路の説明から始めるのがよいであろう。組み合わせ論
理回路の偽経路は広範に研究されており、完全な説明
は、Ｓ．Ｄｅｖａｄａｓ，Ｋ．Ｋｅｕｔｚｅｒおよび
Ｓ．Ｍａｌｉｋ等著の“Ｄｅｌａｙ Ｃｏｍｐｕｔａｔ
ｉｏｎ ｉｎ Ｃｏｍｂｉｎａｔｉｏｎａｌ Ｃｉｒｃ
ｕｉｔ：Ｔｈｅｏｒｙ ａｎｄ Ａｌｇｏｒｉｔｈｍ
ｓ”（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎ
ｃｅ ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉ
ｇｎの会報，１９９１年１１月）に記載されている。
【０００９】図１において、回路１０は、組み合わせ回
路における偽経路の概念、および偽経路の除去を説明す
るのに役立つ。この回路１０は一連のゲートを有し、こ
れらのゲートはバッファ１１および１２、ＡＮＤゲート
１３およびＯＲゲート１４である。この回路１０のゲー
ト内の数字はゲートの仮定した遅延を表している。今、
回路１０のフローティング・モード動作を考える。この
モードにおいて、回路１０の状態は、所定の入力ベクト
ルが入力されたとき、未知であると見なされる。これ
は、最悪の場合の仮定であって、最長の真経路の長さを
過小評価していない。さらに、単純な高速化を許容して
いる。すなわち回路１０の１つ以上のゲートを高速化
し、ゲートをその固有の遅延値よりも速くスイッチする
ときでさえ、解析は有効である。このように、１次入力
ベクトルｖの各可能な値に対して、以下の２つのことが
発生したときに経路は偽である。
路における偽経路の概念、および偽経路の除去を説明す
るのに役立つ。この回路１０は一連のゲートを有し、こ
れらのゲートはバッファ１１および１２、ＡＮＤゲート
１３およびＯＲゲート１４である。この回路１０のゲー
ト内の数字はゲートの仮定した遅延を表している。今、
回路１０のフローティング・モード動作を考える。この
モードにおいて、回路１０の状態は、所定の入力ベクト
ルが入力されたとき、未知であると見なされる。これ
は、最悪の場合の仮定であって、最長の真経路の長さを
過小評価していない。さらに、単純な高速化を許容して
いる。すなわち回路１０の１つ以上のゲートを高速化
し、ゲートをその固有の遅延値よりも速くスイッチする
ときでさえ、解析は有効である。このように、１次入力
ベクトルｖの各可能な値に対して、以下の２つのことが
発生したときに経路は偽である。
【００１０】１．問題の経路に沿った或るゲートへの入
力において、経路上の信号値は非制御値を与えるが、経
路外信号（サイド入力とも呼ばれる）は制御値を与え
る。ゲートの制御値は、ゲートへの他の入力とは無関係
にゲートの出力値を決定する値であり、たとえばＡＮＤ
ゲートの０値である。非制御値は、それ自身によって出
力値を決定できない値であり、ＡＮＤゲートの１値であ
る。したがって、経路外信号は出力を制御する。
力において、経路上の信号値は非制御値を与えるが、経
路外信号（サイド入力とも呼ばれる）は制御値を与え
る。ゲートの制御値は、ゲートへの他の入力とは無関係
にゲートの出力値を決定する値であり、たとえばＡＮＤ
ゲートの０値である。非制御値は、それ自身によって出
力値を決定できない値であり、ＡＮＤゲートの１値であ
る。したがって、経路外信号は出力を制御する。
【００１１】２．経路上の信号および経路外の信号の両
方は制御値を与えるようにみえるが、経路外信号は最初
に制御値（これを初期入力とも呼ぶ）を与え、この値に
よってゲートの出力を決定する。
方は制御値を与えるようにみえるが、経路外信号は最初
に制御値（これを初期入力とも呼ぶ）を与え、この値に
よってゲートの出力を決定する。
【００１２】図１にこれらの両方の状態を示す。ここ
で、ゲート１１，１３および１４を経ることによって、
バッファ１１の入力である端子１５からＯＲゲート１４
の出力である端子１７への長さ４の経路について考え
る。また、端子１５および１６の２つの入力であるａお
よびｂのすべての可能な割り当てについて考える。 ａ＝０，ｂ＝０：前述した第２状態がＡＮＤゲート１３
に生ずる。 ａ＝０，ｂ＝１：前述した第１状態がＯＲゲート１４に
生ずる。 ａ＝１，ｂ＝０：前述した第１状態がＡＮＤゲート１３
に生ずる。 ａ＝１，ｂ＝１：前述した第２状態がＯＲゲート１４に
生ずる。
で、ゲート１１，１３および１４を経ることによって、
バッファ１１の入力である端子１５からＯＲゲート１４
の出力である端子１７への長さ４の経路について考え
る。また、端子１５および１６の２つの入力であるａお
よびｂのすべての可能な割り当てについて考える。 ａ＝０，ｂ＝０：前述した第２状態がＡＮＤゲート１３
に生ずる。 ａ＝０，ｂ＝１：前述した第１状態がＯＲゲート１４に
生ずる。 ａ＝１，ｂ＝０：前述した第１状態がＡＮＤゲート１３
に生ずる。 ａ＝１，ｂ＝１：前述した第２状態がＯＲゲート１４に
生ずる。
【００１３】したがって、この経路は偽である。
【００１４】回路において、長さが少なくともδである
すべての経路が偽であれば、論理機能を維持し、かつ真
の遅延が増大しないようにすることを保証しながら、こ
れら偽経路を回路から除去することができることは周知
である。これはまず、これらの経路ファンアウトをなく
すことによって達成する。すなわち、経路に沿った各ゲ
ートが１つの出力接続を正確に有するならば、経路には
ファンアウトがないと言える。この過程は、回路に幾つ
かのゲートの複製ゲートを含むことができる。図２はこ
の例を示しており、ゲート１１および１３の複製ゲート
として、それぞれバッファ１１ＡおよびＡＮＤゲート１
３Ａを追加している。次に、これらの各経路に沿った第
１接続を一定値０または１のいずれかに設定する。各経
路の第１接続を除去することによって、その機能を変更
することなく、回路からこれらの経路を効果的に除去す
る。端子１５から端子１７への経路上のＡＮＤゲート１
３への“ａ”入力を０に設定すると、第１接続１５およ
びＡＮＤゲート１３を除去できる。その結果、得られた
回路は図３にようになる。回路内で長さが少なくともδ
の経路（そのすべてが偽である）を除去することによっ
て、回路内の最長の経路は長さδよりも短い経路になる
ことに留意すべきである。
すべての経路が偽であれば、論理機能を維持し、かつ真
の遅延が増大しないようにすることを保証しながら、こ
れら偽経路を回路から除去することができることは周知
である。これはまず、これらの経路ファンアウトをなく
すことによって達成する。すなわち、経路に沿った各ゲ
ートが１つの出力接続を正確に有するならば、経路には
ファンアウトがないと言える。この過程は、回路に幾つ
かのゲートの複製ゲートを含むことができる。図２はこ
の例を示しており、ゲート１１および１３の複製ゲート
として、それぞれバッファ１１ＡおよびＡＮＤゲート１
３Ａを追加している。次に、これらの各経路に沿った第
１接続を一定値０または１のいずれかに設定する。各経
路の第１接続を除去することによって、その機能を変更
することなく、回路からこれらの経路を効果的に除去す
る。端子１５から端子１７への経路上のＡＮＤゲート１
３への“ａ”入力を０に設定すると、第１接続１５およ
びＡＮＤゲート１３を除去できる。その結果、得られた
回路は図３にようになる。回路内で長さが少なくともδ
の経路（そのすべてが偽である）を除去することによっ
て、回路内の最長の経路は長さδよりも短い経路になる
ことに留意すべきである。
【００１５】次に、本発明の原理を、より詳細には、順
序回路の高速化の課題に対する適用性について説明す
る。図４は、その機能を変更することなく、より高速動
作をするように再構成された順序回路２０の例である。
回路２０は、一方の入力が入力端子ｉ３に接続され、他
方の入力がレジスタｒ３に接続されたＡＮＤゲートｇ５
を有する。ＡＮＤゲートｇ５の出力はＮＡＮＤゲートｇ
４の一方の入力に接続され、ＮＡＮＤゲートｇ４の他方
の入力はレジスタｒ２に接続されている。ＮＡＮＤゲー
トｇ４の出力はＯＲゲートｇ１の一方の入力に接続さ
れ、ＯＲゲートｇ１の他方の入力は入力端子ｉ２に接続
されている。ＮＡＮＤゲートｇ４の出力は出力端子ｏ４
にも接続されている。ＯＲゲートｇ１の出力はレジスタ
ｒ１の入力に接続され、レジスタｒ１の出力はＡＮＤゲ
ートｇ７の一方の入力およびＯＲゲートｇ３の一方の入
力に接続されている。ＡＮＤゲートｇ７の出力はレジス
タｒ３の入力および出力端子ｏ１に接続されている。出
力端子ｏ３はＯＲゲートｇ２の一方の入力およびＯＲゲ
ートｇ３の他方の入力にも接続されている。ＯＲゲート
ｇ２の出力はレジスタｒ２の入力に接続され、レジスタ
ｒ２の出力はＯＲゲートｇ３の他方の入力に接続されて
いる。ＯＲゲートｇ３の出力はＡＮＤゲートｇ６の一方
の入力に接続され、ＡＮＤゲートｇ６の他方の入力は入
力端子ｉ５に接続されている。ＡＮＤゲートｇ６の出力
は出力端子ｏ２に接続されている。
序回路の高速化の課題に対する適用性について説明す
る。図４は、その機能を変更することなく、より高速動
作をするように再構成された順序回路２０の例である。
回路２０は、一方の入力が入力端子ｉ３に接続され、他
方の入力がレジスタｒ３に接続されたＡＮＤゲートｇ５
を有する。ＡＮＤゲートｇ５の出力はＮＡＮＤゲートｇ
４の一方の入力に接続され、ＮＡＮＤゲートｇ４の他方
の入力はレジスタｒ２に接続されている。ＮＡＮＤゲー
トｇ４の出力はＯＲゲートｇ１の一方の入力に接続さ
れ、ＯＲゲートｇ１の他方の入力は入力端子ｉ２に接続
されている。ＮＡＮＤゲートｇ４の出力は出力端子ｏ４
にも接続されている。ＯＲゲートｇ１の出力はレジスタ
ｒ１の入力に接続され、レジスタｒ１の出力はＡＮＤゲ
ートｇ７の一方の入力およびＯＲゲートｇ３の一方の入
力に接続されている。ＡＮＤゲートｇ７の出力はレジス
タｒ３の入力および出力端子ｏ１に接続されている。出
力端子ｏ３はＯＲゲートｇ２の一方の入力およびＯＲゲ
ートｇ３の他方の入力にも接続されている。ＯＲゲート
ｇ２の出力はレジスタｒ２の入力に接続され、レジスタ
ｒ２の出力はＯＲゲートｇ３の他方の入力に接続されて
いる。ＯＲゲートｇ３の出力はＡＮＤゲートｇ６の一方
の入力に接続され、ＡＮＤゲートｇ６の他方の入力は入
力端子ｉ５に接続されている。ＡＮＤゲートｇ６の出力
は出力端子ｏ２に接続されている。
【００１６】回路２０の初期（始動）状態は、＜ｒ１＝
０，ｒ２＝０，ｒ３＝０＞である。簡単にするために、
各ゲートの遅延を１の時間単位とし、経路に沿った伝搬
遅延を経路に沿って発生したゲート遅延の総和とする。
すべてのゲートが２入力ゲートなので、この回路は理想
的な遅延モデルである（ゲート遅延の負荷への依存性
は、処理可能であり、オーソゴナル（ｏｒｔｈｏｇｏｎ
ａｌ）な問題である）。すべての１次入力はクロック・
エッジで得られ、すべての１次出力はクロック・エッジ
でのみ必要であるとする。したがって、回路２０の可能
な最小クロック周期は３であり、ゲートｇ５，ｇ４，ｇ
１を経た遅延が許容される。回路２０は、以下の特性を
有する。
０，ｒ２＝０，ｒ３＝０＞である。簡単にするために、
各ゲートの遅延を１の時間単位とし、経路に沿った伝搬
遅延を経路に沿って発生したゲート遅延の総和とする。
すべてのゲートが２入力ゲートなので、この回路は理想
的な遅延モデルである（ゲート遅延の負荷への依存性
は、処理可能であり、オーソゴナル（ｏｒｔｈｏｇｏｎ
ａｌ）な問題である）。すべての１次入力はクロック・
エッジで得られ、すべての１次出力はクロック・エッジ
でのみ必要であるとする。したがって、回路２０の可能
な最小クロック周期は３であり、ゲートｇ５，ｇ４，ｇ
１を経た遅延が許容される。回路２０は、以下の特性を
有する。
【００１７】・順序冗長を有しない。したがって、機能
を変更することなく、接続／ゲートを除去できない。
を変更することなく、接続／ゲートを除去できない。
【００１８】・再タイミングはクロック周期を３以下に
減少させることはできない。
減少させることはできない。
【００１９】・回路２０の組み合わせ部分には偽経路が
ない。これは、回路２０に起こり得ない状態（ｕｎｒｅ
ａｃｈａｂｌｅ ｓｔａｔｅ）も考慮している。状態＜
ｒ１＝０，ｒ２＝０，ｒ３＝１＞は起こり得ない。すな
わち、マシンをこの状態にドライブできる入力列が存在
しないのである。回路の所定経路を真にするために、マ
シンを起こり得ない状態にするのはありうることであ
る。しかしながら、このような状態は決してあり得ない
ので、この経路は真になることはない。したがって、経
路の真偽を決定する一方で、起こり得ない状態を考慮し
なければならない。この例において、経路を真にするた
めに、起こり得ない状態を必要とする経路は存在しな
い。このように、回路の各経路に対して、初期状態から
始まって、経路を真にする幾つかの入力ベクトル列が存
在する。
ない。これは、回路２０に起こり得ない状態（ｕｎｒｅ
ａｃｈａｂｌｅ ｓｔａｔｅ）も考慮している。状態＜
ｒ１＝０，ｒ２＝０，ｒ３＝１＞は起こり得ない。すな
わち、マシンをこの状態にドライブできる入力列が存在
しないのである。回路の所定経路を真にするために、マ
シンを起こり得ない状態にするのはありうることであ
る。しかしながら、このような状態は決してあり得ない
ので、この経路は真になることはない。したがって、経
路の真偽を決定する一方で、起こり得ない状態を考慮し
なければならない。この例において、経路を真にするた
めに、起こり得ない状態を必要とする経路は存在しな
い。このように、回路の各経路に対して、初期状態から
始まって、経路を真にする幾つかの入力ベクトル列が存
在する。
【００２０】この例での最終目的は、この回路に必要な
クロック周期を２に減少させることである。
クロック周期を２に減少させることである。
【００２１】今、２クロック周期（またはサイクル）に
わたる回路の動作を考える。概念的には、図５に示すよ
うに、レジスタを除去した縦続接続回路の２つのコピー
の組み合わせ部分を考察することによって、回路動作を
視覚化することができる。この回路において、縦続接続
された２つの回路の対応するゲートには同一の参照記号
が用いられており、再タイミングおよび再合成について
の論文で示されたように、これらのゲートの新しい端子
にはプラスまたはマイナス記号のいずれかを付与する。
これは、順序論理回路のテスト・ベクトル生成において
多数の時間フレームを考察する考えに似ている。
わたる回路の動作を考える。概念的には、図５に示すよ
うに、レジスタを除去した縦続接続回路の２つのコピー
の組み合わせ部分を考察することによって、回路動作を
視覚化することができる。この回路において、縦続接続
された２つの回路の対応するゲートには同一の参照記号
が用いられており、再タイミングおよび再合成について
の論文で示されたように、これらのゲートの新しい端子
にはプラスまたはマイナス記号のいずれかを付与する。
これは、順序論理回路のテスト・ベクトル生成において
多数の時間フレームを考察する考えに似ている。
【００２２】回路の左側コピーのＡＮＤゲートｇ５の２
つの入力で始まり、ＮＡＮＤゲートｇ４，ＯＲゲートｇ
１，回路の右側コピーのＯＲゲートｇ３，ＡＮＤゲート
ｇ６を経て出力ｏ２+ に至る２つの破線経路を考える。
つの入力で始まり、ＮＡＮＤゲートｇ４，ＯＲゲートｇ
１，回路の右側コピーのＯＲゲートｇ３，ＡＮＤゲート
ｇ６を経て出力ｏ２+ に至る２つの破線経路を考える。
【００２３】これらの経路は、２サイクル経路であり、
すなわち、回路の動作が２サイクルにわたっている。ま
た、１ゲートあたり１単位の遅延を前回と同様に仮定す
ると、経路長が５の２サイクル経路のみが存在する。こ
れらの経路が、偽経路であるのは興味深いことである。
なぜそうなのかを検証するために、この経路のどれもが
真であるためには、入力ｏ３は初期サイド入力なので、
入力ｏ３は経路に沿ったＮＡＮＤゲートｇ４の入力に１
を与えなければならないことを観察する。しかしなが
ら、もしこれが起これば、ＯＲゲートｇ２の出力も１で
あり、この出力は第２時間フレームにおいてＯＲゲート
ｇ３に与えられる。これらの経路のどれもが真であるた
めには、第２時間フレームにおけるＯＲゲートｇ２から
ｇ３への接続は、初期サイド入力なので０を与えなけれ
ばならない。したがって、問題の両方の経路は偽であ
る。これらの両経路の１サイクル部分は真であることに
留意すべきである。３つの１サイクル経路、すなわち
（１）レジスタｒの出力からＯＲゲートｇ１の出力ｘま
での経路、（２）入力ｉ３からＯＲゲートｇ１の出力ｘ
までの経路、（３）ＯＲゲートｇ１の出力ｘから端子ｏ
２+ までの経路は、各々真である。
すなわち、回路の動作が２サイクルにわたっている。ま
た、１ゲートあたり１単位の遅延を前回と同様に仮定す
ると、経路長が５の２サイクル経路のみが存在する。こ
れらの経路が、偽経路であるのは興味深いことである。
なぜそうなのかを検証するために、この経路のどれもが
真であるためには、入力ｏ３は初期サイド入力なので、
入力ｏ３は経路に沿ったＮＡＮＤゲートｇ４の入力に１
を与えなければならないことを観察する。しかしなが
ら、もしこれが起これば、ＯＲゲートｇ２の出力も１で
あり、この出力は第２時間フレームにおいてＯＲゲート
ｇ３に与えられる。これらの経路のどれもが真であるた
めには、第２時間フレームにおけるＯＲゲートｇ２から
ｇ３への接続は、初期サイド入力なので０を与えなけれ
ばならない。したがって、問題の両方の経路は偽であ
る。これらの両経路の１サイクル部分は真であることに
留意すべきである。３つの１サイクル経路、すなわち
（１）レジスタｒの出力からＯＲゲートｇ１の出力ｘま
での経路、（２）入力ｉ３からＯＲゲートｇ１の出力ｘ
までの経路、（３）ＯＲゲートｇ１の出力ｘから端子ｏ
２+ までの経路は、各々真である。
【００２４】両経路は偽なので、２サイクルにわたって
見られるような回路の機能動作を変更することなく除去
できる。しかしながら、これらの経路を除去する前に、
これら経路はファンアウトなしにされなければならな
い。
見られるような回路の機能動作を変更することなく除去
できる。しかしながら、これらの経路を除去する前に、
これら経路はファンアウトなしにされなければならな
い。
【００２５】実際に、この手続きの主要ステップ、すな
わち２サイクルの偽経路の識別と除去、およびこれに続
く再タイミングは、原回路上で直接行われる。２サイク
ル期間の動作は、この回路で何が起こっているのかを概
念的に理解するためにのみ必要である。この技術は、ど
のようなサイクル（または時間フレーム）数にも拡張で
きる。
わち２サイクルの偽経路の識別と除去、およびこれに続
く再タイミングは、原回路上で直接行われる。２サイク
ル期間の動作は、この回路で何が起こっているのかを概
念的に理解するためにのみ必要である。この技術は、ど
のようなサイクル（または時間フレーム）数にも拡張で
きる。
【００２６】前述の説明から明らかなように、図４の回
路における以下の２つの最長の２サイクル経路（経路長
５）は偽である。これら２つの２サイクル経路は、ｒ
３，ｇ５，ｇ４，ｇ１，ｒ１，ｇ３，ｇ６，ｏ２の経
路、およびｉ３，ｇ５，ｇ４，ｇ１，ｒ１，ｇ３，ｇ
６，ｏ２の経路である。前述したように、これらの経路
を活性化するために、第１クロック周期ではレジスタｒ
２の出力には１が、および第２クロック周期では０が必
要なので、これら２つの経路は偽である。これは、ＯＲ
ゲートｇ２が存在するので起こり得ない。
路における以下の２つの最長の２サイクル経路（経路長
５）は偽である。これら２つの２サイクル経路は、ｒ
３，ｇ５，ｇ４，ｇ１，ｒ１，ｇ３，ｇ６，ｏ２の経
路、およびｉ３，ｇ５，ｇ４，ｇ１，ｒ１，ｇ３，ｇ
６，ｏ２の経路である。前述したように、これらの経路
を活性化するために、第１クロック周期ではレジスタｒ
２の出力には１が、および第２クロック周期では０が必
要なので、これら２つの経路は偽である。これは、ＯＲ
ゲートｇ２が存在するので起こり得ない。
【００２７】経路長５のすべての２サイクル経路が偽で
あることを前提に、図７に示すようなファンアウトのな
い長さが５である２つの２サイクル経路を有する回路が
得られた。この回路は、図４に示す原回路から以下のよ
うにして得られた。まず、最長経路の最終端子ｏ２から
始めて、最長経路に沿って回路入力まで遡った。ファン
アウトが問題になる第１地点は、レジスタｒ１の出力で
ある。ＯＲゲートｇ３に対するレジスタｒ１のファンア
ウトは、経路長５の２サイクル経路上に存在し、ＡＮＤ
ゲートｇ７に対するレジスタｒ１のファンアウトは存在
しない。最終目的はファンアウトのない長さが５の２サ
イクル経路を得ることなので、レジスタｒ１を複製して
レジスタｒ１とレジスタｒ１′を得た。レジスタｒ１′
の初期状態は、レジスタｒ１の初期状態と同じすなわち
０である。ここで、ＯＲゲートｇ１はレジスタｒ１とレ
ジスタｒ１′へファンアウトする。同じステップをゲー
トｇ１，ｇ４，ｇ５に順を追って繰り返し、最終的に図
６の回路を得た。
あることを前提に、図７に示すようなファンアウトのな
い長さが５である２つの２サイクル経路を有する回路が
得られた。この回路は、図４に示す原回路から以下のよ
うにして得られた。まず、最長経路の最終端子ｏ２から
始めて、最長経路に沿って回路入力まで遡った。ファン
アウトが問題になる第１地点は、レジスタｒ１の出力で
ある。ＯＲゲートｇ３に対するレジスタｒ１のファンア
ウトは、経路長５の２サイクル経路上に存在し、ＡＮＤ
ゲートｇ７に対するレジスタｒ１のファンアウトは存在
しない。最終目的はファンアウトのない長さが５の２サ
イクル経路を得ることなので、レジスタｒ１を複製して
レジスタｒ１とレジスタｒ１′を得た。レジスタｒ１′
の初期状態は、レジスタｒ１の初期状態と同じすなわち
０である。ここで、ＯＲゲートｇ１はレジスタｒ１とレ
ジスタｒ１′へファンアウトする。同じステップをゲー
トｇ１，ｇ４，ｇ５に順を追って繰り返し、最終的に図
６の回路を得た。
【００２８】図６の回路において、長さが５の２サイク
ル経路、すなわちｒ３，ｇ５′，ｇ４′，ｇ１′，ｒ
１′，ｇ３，ｇ６，ｏ２の経路、およびｉ３，ｇ５′，
ｇ４′，ｇ１′，ｒ１′，ｇ３，ｇ６，ｏ２の経路は、
偽であるばかりでなくファンアウトのない経路でもあ
る。その結果、ＡＮＤゲートｇ５′に対するレジスタｒ
３のファンアウト上の０縮退故障および１縮退故障の両
方は、順序的に冗長である。なぜならば、これらによる
影響は２時間フレームにわたって伝搬されないためであ
る。同様に、ＡＮＤゲートｇ５′に対する端子ｉ３のフ
ァンアウト上の縮退故障も順序的に冗長である（ＡＮＤ
ゲートｇ５′に対するレジスタｒ３のファンアウト上の
故障とは無関係である）。したがって、２つの各接続線
は、一定値に置き換え可能である。ここでは、両方の接
続線を定数１に置き換えることにする。図７に一定値が
伝搬する回路を示す。これは、従来技術の論文に掲載さ
れた考察のより一般的な形態である。この論文には、フ
ァンアウトのない組み合わせ偽経路の第１リンクでの縮
退故障が、組み合わせ的に冗長であることを説明してい
る。
ル経路、すなわちｒ３，ｇ５′，ｇ４′，ｇ１′，ｒ
１′，ｇ３，ｇ６，ｏ２の経路、およびｉ３，ｇ５′，
ｇ４′，ｇ１′，ｒ１′，ｇ３，ｇ６，ｏ２の経路は、
偽であるばかりでなくファンアウトのない経路でもあ
る。その結果、ＡＮＤゲートｇ５′に対するレジスタｒ
３のファンアウト上の０縮退故障および１縮退故障の両
方は、順序的に冗長である。なぜならば、これらによる
影響は２時間フレームにわたって伝搬されないためであ
る。同様に、ＡＮＤゲートｇ５′に対する端子ｉ３のフ
ァンアウト上の縮退故障も順序的に冗長である（ＡＮＤ
ゲートｇ５′に対するレジスタｒ３のファンアウト上の
故障とは無関係である）。したがって、２つの各接続線
は、一定値に置き換え可能である。ここでは、両方の接
続線を定数１に置き換えることにする。図７に一定値が
伝搬する回路を示す。これは、従来技術の論文に掲載さ
れた考察のより一般的な形態である。この論文には、フ
ァンアウトのない組み合わせ偽経路の第１リンクでの縮
退故障が、組み合わせ的に冗長であることを説明してい
る。
【００２９】特に、図６の回路において、端子ｉ３およ
びレジスタｒ３から与えられる入力が１に固定されてい
れば、ＡＮＤゲートｇ５′の出力は１であると確定され
る。これは、ＮＡＮＤゲートｇ４′の出力がレジスタｒ
２からの入力にのみ依存させる。結果として、図７に示
すように、ＡＮＤゲートｇ５′およびｇ４′が除去さ
れ、インバータ・ゲートｇ１０が追加されることにな
る。インバータ・ゲートｇ１０の入力および出力は、レ
ジスタｒ２の出力およびＯＲゲートｇ１′の入力にそれ
ぞれ接続されている。
びレジスタｒ３から与えられる入力が１に固定されてい
れば、ＡＮＤゲートｇ５′の出力は１であると確定され
る。これは、ＮＡＮＤゲートｇ４′の出力がレジスタｒ
２からの入力にのみ依存させる。結果として、図７に示
すように、ＡＮＤゲートｇ５′およびｇ４′が除去さ
れ、インバータ・ゲートｇ１０が追加されることにな
る。インバータ・ゲートｇ１０の入力および出力は、レ
ジスタｒ２の出力およびＯＲゲートｇ１′の入力にそれ
ぞれ接続されている。
【００３０】この回路の最長の２サイクル経路は、長さ
が４であり真である。この回路のクロック周期は依然と
して３であるが、図８に示すように、再タイミングによ
って２に減少される。再タイミングは、Ｔｈｉｒｄ Ｃ
ａｌｔｅｃｈ Ｃｏｎｆｅｒｅｎｃｅの会報の“Ａｄｖ
ａｎｃｅｄ Ｒｅｓｅａｒｃｈ ｉｎ ＶＬＳＩ”（Ｃ
ｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ Ｐｒｅｓｓ，２３〜
３６ページ，１９８３年）の前述の論文に説明されたよ
うに行われる。図８に示すように、再タイミングされた
回路においては、レジスタｒ１はＯＲゲートｇ１の出力
経路で置き換えられ、レジスタｒ１″′がＯＲゲートｇ
１の一方の入力に追加され、レジスタｒ１″がＯＲゲー
トｇ１の他方の入力に新しく追加される。
が４であり真である。この回路のクロック周期は依然と
して３であるが、図８に示すように、再タイミングによ
って２に減少される。再タイミングは、Ｔｈｉｒｄ Ｃ
ａｌｔｅｃｈ Ｃｏｎｆｅｒｅｎｃｅの会報の“Ａｄｖ
ａｎｃｅｄ Ｒｅｓｅａｒｃｈ ｉｎ ＶＬＳＩ”（Ｃ
ｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ Ｐｒｅｓｓ，２３〜
３６ページ，１９８３年）の前述の論文に説明されたよ
うに行われる。図８に示すように、再タイミングされた
回路においては、レジスタｒ１はＯＲゲートｇ１の出力
経路で置き換えられ、レジスタｒ１″′がＯＲゲートｇ
１の一方の入力に追加され、レジスタｒ１″がＯＲゲー
トｇ１の他方の入力に新しく追加される。
【００３１】再タイミングされた回路の初期状態は、＜
ｒ３＝０，ｒ２＝０，ｒ１′＝０，ｒ１″＝０，ｒ
１″′＝０＞である。以下の２つの事に留意されたい。
・図４〜図８のすべての回路は、機能的に同じである。
・図８の回路は９つのゲートと５つのレジスタを有する
が、原回路（図４）は７つのゲートと３つのレジスタを
有する。
ｒ３＝０，ｒ２＝０，ｒ１′＝０，ｒ１″＝０，ｒ
１″′＝０＞である。以下の２つの事に留意されたい。
・図４〜図８のすべての回路は、機能的に同じである。
・図８の回路は９つのゲートと５つのレジスタを有する
が、原回路（図４）は７つのゲートと３つのレジスタを
有する。
【００３２】前述したように、この技術は、必要であれ
ばどのようなサイクル数にわたる偽経路にも拡張できる
ことに留意されたい。
ばどのようなサイクル数にわたる偽経路にも拡張できる
ことに留意されたい。
【００３３】１コピーの回路上で動作する多サイクルの
偽経路利用アルゴリズムの詳細を以下に示す。
偽経路利用アルゴリズムの詳細を以下に示す。
【００３４】遅延最適化アルゴリズムは、１コピーの回
路上で動作する。このアルゴリズムは、クロック周期を
減少させるために、任意の数の時間フレームにわたって
偽経路を利用できるという意味で一般的である。全体的
なアルゴリズムの基本概要は、以下に示すように、論理
合成において設計者に馴染み深いＣ言語に似た構文であ
る。
路上で動作する。このアルゴリズムは、クロック周期を
減少させるために、任意の数の時間フレームにわたって
偽経路を利用できるという意味で一般的である。全体的
なアルゴリズムの基本概要は、以下に示すように、論理
合成において設計者に馴染み深いＣ言語に似た構文であ
る。
【００３５】 reduce-clock-period(ckt,num_tf) ｛ /* ckt satisfies the property that it has no faise paths over num_tf-1 time frames */ casc_ckt = make-cascade(ckt,num_tf); δ = timing-analysis(casc_ckt); ckt = remove-multi-cycle-false-paths(ckt,num_tf,δ); ckt = remove-combinational-redunduncies(ckt); ckt = remove-sequential-redunduncies(ckt); ckt = retime-for-delay(ckt); return(ckt); ｝ 図９にこの構文に対応する上位概念のフロー図を示す。
【００３６】ブロック９０で示すようにまず順序回路Ｃ
を準備する。用いるクロック周期の長さの制限要因とな
る不必要な最長経路を除去することによって、この順序
回路の遅延を減少する。これは上述の例では図４に相当
する。
を準備する。用いるクロック周期の長さの制限要因とな
る不必要な最長経路を除去することによって、この順序
回路の遅延を減少する。これは上述の例では図４に相当
する。
【００３７】次に、ブロック９１に示すように、組み合
わせ形式の回路Ｃを、少なくとも２サイクルにわたって
縦続接続し、その結果得られる回路Ｃ′をタイミング解
析して、前述したような既知の方法で最長の真経路の長
さＬを識別する。次に、図６に示すように、回路Ｃを再
構成し、長さＬよりも長いどのような偽経路にも必要な
ファンアウトを与える。次に、再構成した回路からこの
ような偽経路を除去し、ブロック９３に示すような回路
Ｃ″を得る。次に、ブロック９４に示すように、組み合
わせ冗長および順序冗長を除去し（この例ではこのよう
な冗長は存在しなかった）、最後にブロック９５に示す
ように、従来の方法によって回路を再タイミングし、最
終的に図８に示す回路を得る。
わせ形式の回路Ｃを、少なくとも２サイクルにわたって
縦続接続し、その結果得られる回路Ｃ′をタイミング解
析して、前述したような既知の方法で最長の真経路の長
さＬを識別する。次に、図６に示すように、回路Ｃを再
構成し、長さＬよりも長いどのような偽経路にも必要な
ファンアウトを与える。次に、再構成した回路からこの
ような偽経路を除去し、ブロック９３に示すような回路
Ｃ″を得る。次に、ブロック９４に示すように、組み合
わせ冗長および順序冗長を除去し（この例ではこのよう
な冗長は存在しなかった）、最後にブロック９５に示す
ように、従来の方法によって回路を再タイミングし、最
終的に図８に示す回路を得る。
【００３８】実際、再タイミングのステップ、および組
み合わせ冗長と順序冗長を除去するステップの相対順序
は重要ではなく、いずれを最初に実行してもよい。
み合わせ冗長と順序冗長を除去するステップの相対順序
は重要ではなく、いずれを最初に実行してもよい。
【００３９】アルゴリズムのより技術的な内容は以下の
通りである。アルゴリズムへの入力は、遅延に対し最適
化される順序回路（ｃｋｔ）、および多サイクル偽経路
を識別し除去する時間フレームの数（ｎｕｍ＿ｔｆ）で
ある。第１ステップにおいて、ｃｋｔをｎｕｍ＿ｔｆ倍
に広げることによって組み合わせ回路（ｃａｓｃ＿ｃｋ
ｔ）を構成する。連続する時間フレームを接続する接続
線上にはレジスタは存在しない。この組み合わせ回路に
おいて、どのような１対の１次入力での、値の間に論理
的相関はなく、すべての１次出力は互いに区別される。
最長の真経路の長さδを決定するタイミング解析アルゴ
リズムは、この回路上で動作する。タイミング解析アル
ゴリズムは、δの値が正しいかどうか繰り返し検証する
ことにより長さδを決定する。図５に変換された回路を
示す。タイミング解析アルゴリズムを用いるために、１
次入力への到着時間を以下のように固定する。１次入力
ｉでの到着時間をａi 、ｎ番目の時間フレームにおける
１次入力ｉをｉn 、正確さを検証される最長経路の値を
δとして、ｉn ，ａinにおける到着時間を、（ａi1＋δ
×（ｎ−１）／ｎｕｍ＿ｔｆ）に設定する。ｃａｓｃ＿
ｃｋｔはタイミング解析のためのみに生成されることに
留意が必要である。アルゴリズムの第２ステップにおい
て、ｃａｓｃ＿ｃｋｔ上でタイミング解析を行い、ｃａ
ｓｃ＿ｃｋｔの最長真経路の長さδを求める。いったん
タイミング解析を実行すると、ｃａｓｃ＿ｃｋｔは不要
となる。
通りである。アルゴリズムへの入力は、遅延に対し最適
化される順序回路（ｃｋｔ）、および多サイクル偽経路
を識別し除去する時間フレームの数（ｎｕｍ＿ｔｆ）で
ある。第１ステップにおいて、ｃｋｔをｎｕｍ＿ｔｆ倍
に広げることによって組み合わせ回路（ｃａｓｃ＿ｃｋ
ｔ）を構成する。連続する時間フレームを接続する接続
線上にはレジスタは存在しない。この組み合わせ回路に
おいて、どのような１対の１次入力での、値の間に論理
的相関はなく、すべての１次出力は互いに区別される。
最長の真経路の長さδを決定するタイミング解析アルゴ
リズムは、この回路上で動作する。タイミング解析アル
ゴリズムは、δの値が正しいかどうか繰り返し検証する
ことにより長さδを決定する。図５に変換された回路を
示す。タイミング解析アルゴリズムを用いるために、１
次入力への到着時間を以下のように固定する。１次入力
ｉでの到着時間をａi 、ｎ番目の時間フレームにおける
１次入力ｉをｉn 、正確さを検証される最長経路の値を
δとして、ｉn ，ａinにおける到着時間を、（ａi1＋δ
×（ｎ−１）／ｎｕｍ＿ｔｆ）に設定する。ｃａｓｃ＿
ｃｋｔはタイミング解析のためのみに生成されることに
留意が必要である。アルゴリズムの第２ステップにおい
て、ｃａｓｃ＿ｃｋｔ上でタイミング解析を行い、ｃａ
ｓｃ＿ｃｋｔの最長真経路の長さδを求める。いったん
タイミング解析を実行すると、ｃａｓｃ＿ｃｋｔは不要
となる。
【００４０】次のステップにおいて、多サイクル偽経路
除去アルゴリズムを呼び出す。このアルゴリズムは、１
コピーの回路上で動作し、長い多サイクル偽経路からフ
ァンアウトをなくすのに必要な順序回路の部分を複製す
るのみであるという点で新規である。いったん長い偽経
路にファンアウトをなくすと、ファンアウトのない長い
偽経路の各々の第１接続を定数（０または１のいずれ
か）に設定し、この定数を可能な限り遠くへ伝搬させ
る。このアルゴリズムは、“Ｃｉｒｃｕｉｔ ｓｔｒｕ
ｃｔｕｒｅ ｒｅｌａｔｉｏｎｓ ｔｏ ｒｅｄｕｎｄ
ａｎｃｙ ａｎｄｄｅｌａｙ：Ｔｈｅ ＫＭＳ Ａｌｇ
ｏｒｉｔｈｍ Ｒｅｖｉｓｉｔｅｄ”（ｔｈｅ ＡＣＭ
／ＳＩＧＭＡ Ｗｏｒｋｓｈｏｐ ｏｎ Ｔｉｍｉｎｇ
Ｉｓｓｕｅｓ ｉｎ ｔｈｅ Ｓｐｅｃｉｆｉｃａｔ
ｉｏｎ ａｎｄ Ｓｙｎｔｈｅｓｉｓｏｆ Ｄｉｇｉｔ
ａｌ Ｓｙｓｔｅｍｓの論文，１９９２年３月）に記述
されている組み合わせ回路における、偽経路を除去する
ためのアルゴリズムに基づいている。ｒｅｍｏｖｅ−ｍ
ｕｌｔｉ−ｃｙｃｌｙ−ｐａｔｈｓ（）の概要を、以下
に疑似コードで示す。
除去アルゴリズムを呼び出す。このアルゴリズムは、１
コピーの回路上で動作し、長い多サイクル偽経路からフ
ァンアウトをなくすのに必要な順序回路の部分を複製す
るのみであるという点で新規である。いったん長い偽経
路にファンアウトをなくすと、ファンアウトのない長い
偽経路の各々の第１接続を定数（０または１のいずれ
か）に設定し、この定数を可能な限り遠くへ伝搬させ
る。このアルゴリズムは、“Ｃｉｒｃｕｉｔ ｓｔｒｕ
ｃｔｕｒｅ ｒｅｌａｔｉｏｎｓ ｔｏ ｒｅｄｕｎｄ
ａｎｃｙ ａｎｄｄｅｌａｙ：Ｔｈｅ ＫＭＳ Ａｌｇ
ｏｒｉｔｈｍ Ｒｅｖｉｓｉｔｅｄ”（ｔｈｅ ＡＣＭ
／ＳＩＧＭＡ Ｗｏｒｋｓｈｏｐ ｏｎ Ｔｉｍｉｎｇ
Ｉｓｓｕｅｓ ｉｎ ｔｈｅ Ｓｐｅｃｉｆｉｃａｔ
ｉｏｎ ａｎｄ Ｓｙｎｔｈｅｓｉｓｏｆ Ｄｉｇｉｔ
ａｌ Ｓｙｓｔｅｍｓの論文，１９９２年３月）に記述
されている組み合わせ回路における、偽経路を除去する
ためのアルゴリズムに基づいている。ｒｅｍｏｖｅ−ｍ
ｕｌｔｉ−ｃｙｃｌｙ−ｐａｔｈｓ（）の概要を、以下
に疑似コードで示す。
【００４１】
【外１】
【００４２】
【外２】
【００４３】
【外３】
【００４４】
【外４】
【００４５】いったん長い多サイクル偽経路が除去され
れば、組み合わせ冗長および順序冗長は除去され、その
領域を回復する。次に、回路を再タイミングしてクロッ
ク周期を減少させる。
れば、組み合わせ冗長および順序冗長は除去され、その
領域を回復する。次に、回路を再タイミングしてクロッ
ク周期を減少させる。
【００４６】ここで説明した処理は、回路の機能を変更
しないように示されている。
しないように示されている。
【００４７】ここに示した特定の例は、本発明の一般原
理を単に示しており、典型的には、必要な回路構成は、
ここに示した回路よりもさらに複雑であることを理解で
きよう。
理を単に示しており、典型的には、必要な回路構成は、
ここに示した回路よりもさらに複雑であることを理解で
きよう。
【図１】偽経路およびその除去を説明するための回路を
示す図である。
示す図である。
【図２】偽経路およびその除去を説明するための回路を
示す図である。
示す図である。
【図３】偽経路およびその除去を説明するための回路を
示す図である。
示す図である。
【図４】遅延を減少させ、速度を向上させるように変更
される回路の例を示す図である。
される回路の例を示す図である。
【図５】２サイクル動作のために、縦続接続された図４
の回路の組み合わせ部分を示す図である。
の回路の組み合わせ部分を示す図である。
【図６】図５の回路において、２サイクルの偽経路を除
去し、除去された２サイクルの偽経路に対してファンア
ウトを補償した後の回路を示す図である。
去し、除去された２サイクルの偽経路に対してファンア
ウトを補償した後の回路を示す図である。
【図７】図６の回路において、除去された偽経路の第１
段の接続を一定値に設定した後を示す図である。
段の接続を一定値に設定した後を示す図である。
【図８】図７の回路において、遅延を減少させるために
最終的な再タイミングを行った後の回路を示す図であ
る。
最終的な再タイミングを行った後の回路を示す図であ
る。
【図９】本発明の基本的な処理のフロー図である。
１０ 組み合わせ回路 １１，１１Ａ，１２ バッファ １３，１３Ａ ＡＮＤゲート １４ ＯＲゲート １５，１５Ａ，１６ 入力端子 １７，１８ 出力端子 ２０ 順序回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スージット デイ アメリカ合衆国 08536 ニュージャー シー州 プ レインスボロ ハンプシャ ー ドライブ 69 (72)発明者 シャラッド マリック アメリカ合衆国 08540 ニュージャー シー州 プ リンストン ウエスターン ウエイ 58
Claims (6)
- 【請求項１】動作機能に影響を及ぼすことなく遅延を減
少させるように順序回路を再設計する方法において、 複数の時間フレームにわたって前記順序回路を縦続接続
し、前記順序回路の縦続接続回路を設計変更するために
記憶素子を除去するような設計を順序回路設計から準備
する準備ステップと、 前記設計変更における最長の組み合わせ経路を通る信号
が出力に影響を与えない（偽）かどうかを識別する識別
ステップと、を含むことを特徴とする順序回路の再設計
方法。 - 【請求項２】前記設計変更から前記記憶素子を除去しな
い場合には、記憶素子による遅延を無視するように変更
されたタイミング解析ツールを用いて前記設計変更にお
ける最長の組み合わせ経路を通る信号が出力に影響を与
えない（偽）かどうかを識別することを特徴とする請求
項１記載の順序回路の再設計方法。 - 【請求項３】動作機能に影響を及ぼすことなく遅延を減
少させるように順序回路を再設計する方法において、 複数の時間フレームにわたって前記順序回路を縦続接続
して記憶素子のない縦続接続回路設計を与えるような設
計を、順序回路設計から準備する準備ステップと、 前記縦続接続回路の最長の真経路の時間長Ｌを識別し、
その結果から前記時間長Ｌよりも長い偽経路（当該経路
を通る信号が出力に影響を与えない経路）を識別するた
めに、前記縦続接続回路設計のタイミング解析を行うタ
イミング解析ステップと、 前記縦続接続回路の機能に影響を及ぼすことなく、複数
の時間フレームにわたって前記時間長Ｌよりも長い前記
偽経路を除去するように初期順序回路設計を再構成する
再構成ステップと、 再構成された順序回路設計の冗長組み合わせ回路もしく
は冗長順序回路部分を除去する除去ステップと、得られた回路設計から不要な遅延を減少するために再タ
イミングし、その結果遅延を減少した所望の回路を与え
る再タイミング・ステップと、 を含むことを特徴とする順序回路の再設計方法。 - 【請求項４】動作機能に影響を及ぼすことなく遅延を減
少させるように順序回路を再設計する方法において、 複数の時間フレームにわたって前記順序回路を縦続接続
して記憶素子のない縦続接続回路設計を与えるような設
計を、順序回路設計から準備する準備ステップと、 前記縦続接続回路の最長の真経路の時間長Ｌを識別し、
その結果から前記時間長Ｌよりも長い偽経路（当該経路
を通る信号が出力に影響を与えない経路）を識別するた
めに、前記縦続接続回路設計のタイミング解析を行うタ
イミング解析ステップと、 前記縦続接続回路の機能に影響を及ぼすことなく、複数
の時間フレームにわたって前記時間長Ｌよりも長い前記
偽経路を除去するように初期順序回路設計を再構成する
再構成ステップと、得られた回路設計から不要な遅延を減少するために再タ
イミングし、その結果遅延を減少した所望の回路を与え
る再タイミング・ステップと、 再構成された順序回路設計の冗長組み合わせ回路もしく
は冗長順序回路部分を除去する除去ステップと、 を含むことを特徴とする順序回路の再設計方法。 - 【請求項５】前記初期順序回路を再構成する前記再構成
ステップは、回路の機能を維持するために、ファンアウ
トを有し、長さＬよりも長い前記偽経路に含まれるゲー
トに対して、偽経路とは無関係な代替経路を付与する、
ことを特徴とする請求項３記載の順序回路の再設計方
法。 - 【請求項６】前記初期順序回路を再構成する前記再構成
ステップは、回路の機能を維持するために、ファンアウ
トを有し、長さＬよりも長い前記偽経路に含まれるゲー
トに対して、偽経路とは無関係な代替経路を付与する、
ことを特徴とする請求項４記載の順序回路の再設計方
法。
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| US07/941,658 US5448497A (en) | 1992-09-08 | 1992-09-08 | Exploiting multi-cycle false paths in the performance optimization of sequential circuits |
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| JP2601168B2 (ja) * | 1993-03-30 | 1997-04-16 | 日本電気株式会社 | 順次回路をリタイミングする方法および再設計する方法 |
| JP3153403B2 (ja) * | 1993-12-28 | 2001-04-09 | 富士通株式会社 | 半導体集積回路の遅延時間計算装置 |
| DE69533567T2 (de) * | 1994-08-09 | 2005-11-24 | Sun Microsystems, Inc., Mountain View | Vorrichtung und Verfahren zum Auffinden von False-Timing-Paths in digitalen Schaltkreisen |
| JP2765506B2 (ja) * | 1995-01-30 | 1998-06-18 | 日本電気株式会社 | 論理回路遅延情報保持方式 |
| US5638290A (en) * | 1995-04-06 | 1997-06-10 | Vlsi Technology, Inc. | Method for eliminating a false critical path in a logic circuit |
| US5657240A (en) * | 1995-05-01 | 1997-08-12 | Nec Usa, Inc. | Testing and removal of redundancies in VLSI circuits with non-boolean primitives |
| US5822217A (en) * | 1995-12-13 | 1998-10-13 | Synopsys, Inc. | Method and apparatus for improving circuit retiming |
| US5910898A (en) * | 1995-12-14 | 1999-06-08 | Viewlogic Systems, Inc. | Circuit design methods and tools |
| US5819072A (en) * | 1996-06-27 | 1998-10-06 | Unisys Corporation | Method of using a four-state simulator for testing integrated circuit designs having variable timing constraints |
| US5956256A (en) * | 1996-11-19 | 1999-09-21 | Unisys Corporation | Method and apparatus for optimizing a circuit design having multi-paths therein |
| US5980092A (en) * | 1996-11-19 | 1999-11-09 | Unisys Corporation | Method and apparatus for optimizing a gated clock structure using a standard optimization tool |
| US6292924B1 (en) * | 1997-11-05 | 2001-09-18 | Lsi Logic Corporation | Modifying timing graph to avoid given set of paths |
| US6360352B2 (en) * | 1998-07-17 | 2002-03-19 | David E. Wallace | Digital circuit layout techniques |
| US6473885B1 (en) * | 1998-07-17 | 2002-10-29 | Mentor Graphics Corporation | Digital circuit layout techniques using circuit decomposition and pin swapping |
| US6336205B1 (en) * | 1998-11-12 | 2002-01-01 | Matsushita Electric Industrial Co., Ltd. | Method for designing semiconductor integrated circuit |
| US6247134B1 (en) * | 1999-03-31 | 2001-06-12 | Synopsys, Inc. | Method and system for pipe stage gating within an operating pipelined circuit for power savings |
| US6516453B1 (en) * | 1999-05-26 | 2003-02-04 | Get2Chip | Method for timing analysis during automatic scheduling of operations in the high-level synthesis of digital systems |
| US6874135B2 (en) * | 1999-09-24 | 2005-03-29 | Nec Corporation | Method for design validation using retiming |
| US20050149301A1 (en) * | 1999-09-24 | 2005-07-07 | Nec Corporation | Method for design validation using retiming |
| US6714902B1 (en) * | 2000-03-02 | 2004-03-30 | Cadence Design Systems, Inc. | Method and apparatus for critical and false path verification |
| US6684375B2 (en) * | 2000-11-22 | 2004-01-27 | Matsushita Electric Industrial Co., Ltd. | Delay distribution calculation method, circuit evaluation method and false path extraction method |
| JP3853604B2 (ja) * | 2001-04-04 | 2006-12-06 | 松下電器産業株式会社 | 周波数変換回路 |
| US6871310B2 (en) * | 2002-06-03 | 2005-03-22 | Fujitsu Limited | Binary time-frame expansion of sequential systems |
| JP4128131B2 (ja) * | 2003-11-19 | 2008-07-30 | 富士通株式会社 | フォールスパス検出プログラム |
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| US9710591B1 (en) * | 2015-02-20 | 2017-07-18 | Altera Corporation | Method and apparatus for performing register retiming in the presence of timing analysis exceptions |
| US9971858B1 (en) | 2015-02-20 | 2018-05-15 | Altera Corporation | Method and apparatus for performing register retiming in the presence of false path timing analysis exceptions |
| US9552456B2 (en) * | 2015-05-29 | 2017-01-24 | Altera Corporation | Methods and apparatus for probing signals from a circuit after register retiming |
| US11176293B1 (en) | 2018-03-07 | 2021-11-16 | Synopsys, Inc. | Method and system for emulation clock tree reduction |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4263651A (en) * | 1979-05-21 | 1981-04-21 | International Business Machines Corporation | Method for determining the characteristics of a logic block graph diagram to provide an indication of path delays between the blocks |
| US4970664A (en) * | 1988-06-10 | 1990-11-13 | Kaiser Richard R | Critical path analyzer with path context window |
| US5278769A (en) * | 1991-04-12 | 1994-01-11 | Lsi Logic Corporation | Automatic logic model generation from schematic data base |
| US5191541A (en) * | 1990-05-14 | 1993-03-02 | Sun Microsystems, Inc. | Method and apparatus to improve static path analysis of digital circuits |
| US5365528A (en) * | 1992-04-03 | 1994-11-15 | At&T Bell Laboratories | Method for testing delay faults in non-scan sequential circuits |
-
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- 1992-09-08 US US07/941,658 patent/US5448497A/en not_active Expired - Lifetime
-
1993
- 1993-09-02 JP JP5218895A patent/JP2609799B2/ja not_active Expired - Lifetime
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