JP2601168B2 - 順次回路をリタイミングする方法および再設計する方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は集積回路の計算機援用
設計（ＣＡＤ）に関し、特に、回路が動作されるクロッ
ク期間を減少させる順次集積回路の再設計に関する。

【０００２】

【従来の技術】コンピュータを使用した論理合成法は、
ラッチとしても知られているクロックの駆動フリップフ
ロップおよびレジスタのような記憶つまりメモリ素子に
よって分離された組合せ副論理回路を含む回路である大
規模順次集積回路の設計に対する標準技術となってきて
いる。

【０００３】ＣＡＤツールにより初めに合成されるよう
な順次回路が、再設計により、通常では望ましい因子で
ある短いクロック期間で動作される組合せ副論理回路を
含む場合もしばしばある。これらが駆動されるクロック
期間を減少させる順次集積回路の再設計に対する技術開
発はなおも行われており、リタイミングつまり再調時作
業はこうした技術のうちの重要なものである。一般に、
リタイミングには、より短い組合せ副論理回路の長さを
犠牲にして、最も長い組合せ副論理回路の長さを減少さ
せるためにその回路におけるフリップフロップの再位置
決めが含まれる。場合によっては、組合せ副論理回路の
再合成により、速い集積回路が得られる。リタイミング
と合成との組合せは、そうした技術の１つのみを使用し
ては不可能な短いクロック期間を達成できる。

【０００４】

【課題を解決するための手段】１つの局面において、本
発明はリタイミングおよび再合成の組合せを使用して高
性能の集積回路を合成する基本的問題に対する特定の解
決策を表している。

【０００５】別な局面において、本発明は、特定の解決
策においてのみならずまた、一般的な集積回路をリタイ
ミングするためにも使用できるリタイミングに対する新
規な技術に関する。

【０００６】本発明は、遅延制約条件（ｄｅｌａｙ ｃ
ｏｎｓｔｒａｉｎｔｓ）の最適なセットの計算機処理導
出と、そしてその関数犠牲に影響することなく順次回路
を再合成するためのかかるセットの使用とを含んでい
る。その最適なセットを引き出すために、順次回路は、
前以って指定された遅延を有する経路セグメントの相互
接続として処理され、その経路セグメントはフリップフ
ロップ、１次入力または１次出力により境界づけられる
セグメントを示している。特に、その経路セグメントは
まず、回路の経路グラフを形成し、その後、もしもその
重みが所望の減少されたクロック期間を超えているなら
ば長いとして、もしもその重みが所望のクロックの期間
よりも小さいかまたはそれに等しいならば短いとして、
そのグラフの各弧を分類するために使用される。そこで
は短いおよび長い弧に対する不等式のセットが形式化さ
れ、１つの不等式は各短い弧に対応し、３つの不等式は
各長い弧に対応している。そこでは、すべての経路セグ
メントに関し、特に長い経路セグメントに向かってバイ
アスされる許容可能な遅延を増大させる目的関数が構成
される。既知の最小コスト・フローアルゴリズムは、遅
延制約条件の最適なセットを引き出すために、その関数
に関して使用される。その後、その回路は、上述した遅
延制約条件の最適なセットを満たすために、既知の組合
せ再合成技術を使用して再合成される。この再合成され
た回路は所望の減少されたクロック期間を達成するため
にリタイムつまり再調時される。好都合なことに、好ま
しい実施例において、本発明は、その主な特徴である新
規なリタイミング技術を採用している。

【０００７】

【実施例】ここでは、まず、本発明の実施の過程で成さ
れる予定のいくつかの仮定について論議する。もしも所
望のクロック期間φ−ε（φは現行のクロック期間、ε
は求められる低減の量）がリタイミングにより達成され
ないとすると、組合せ遅延最適化器が順次回路の組合せ
ロジックを再合成するために使用される。

【０００８】順次回路Ｓについて検討する。Ｌ＝｛ｌ₁
・・・ｌ_k ｝をフリップフロップ、Ｓの１次入力および
１次出力のセットとする。Ｓの１次入力つまりラッチ出
力はその組合せロジックの１次入力である。また、Ｓの
１次出力つまりラッチ入力はその組合せロジックの１次
出力である。以下の説明では、組合せロジックの１次入
力および１次出力を簡単に入力および出力としてそれぞ
れ取り扱う。組合せ遅延最適化器は組合せロジックを再
合成するのに使用できる。遅延最適化器は組合せロジッ
クの入力と出力との間における前以って指定された最大
許容経路遅延を満たすように作用する。組合せロジック
の所定の入力と出力との間における最大の許容可能な経
路遅延を遅延制約条件として扱う。異なる入力および出
力対は異なる遅延制約条件を持つことができる。こうし
た遅延制約条件は通常、組合せロジックの１次入力およ
び１次出力それぞれの到着必要時間として指定される。
組合せロジックの入力および出力それぞれの到着および
必要時間を表すのに以下の表示法を使用する。ｌ_i をラ
ッチとすると、その出力は組合せロジックに対する入力
である。ラッチ出力の到着時間をｘ_i ⁿ として表す。同
様に、ラッチｌ_i への入力は組合せロジックの出力であ
って、ラッチ入力信号の必要時間はｘ_i ^r として表す。
もしもｌ_i がＳの１次入力であるとすると、それは組合
せロジックの入力でもある。この入力の到着時間はｘ_i
ⁿ によって表される。この場合、ｘ_i ^r は規定されない
ことに注意されたい。同様にして、もしもｌ_i がＳの１
次出力であるとすると、それはまた、組合せロジックの
出力である。また、この出力の必要時間はｘ_i ^r によっ
て表される。この場合、ｘ_i ⁿ は規定されないことに注
意されたい。外部のインタフェース制約条件のない場
合、すべての１次入力に対する到着時間は０、そしてす
べての１次出力に対する必要時間は所望のクロック期間
であると仮定している。もしも外部タイミング制約条件
が指定されるならば、それらは我々の遅延計算体系に容
易に組み入れることができる。

【０００９】遅延制約条件の簡単で自然な仕様は、０の
到着時間をその組合せロジックのすべての入力に割当
て、そしてφ−εの必要時間をそのすべての出力に割当
てることである。もしも遅延最適化器が遅延制約条件の
このセットを満たすためにそのロジックを再合成できる
とすると、合成されたロジックはφ−εのクロック期間
で動作できる。しかしながら、多くの場合において、こ
の遅延制約条件に合うようにその回路を再合成すること
は不可能に近い。

【００１０】順次回路の性能最適化に対する最近の提案
では、遅延制約条件の簡単なセットを得るのにラッチの
入力スラック（ｓｌａｃｋ）を利用している。この提案
は、１９９２年１１月５日付けで出願され、本願と同じ
譲受け人に譲渡されている同時係属の米国特許出願第０
７／９７２，１４９号明細書に記述されている。この提
案では、もしもラッチｌ_i が入力スラックｓ_i を持って
いるならば、そのラッチ出力信号にｘ_i ⁿ ＝−ｓ_i の到
着時間を割当てている。このことは、ラッチがｌ_i で終
端するいずれかの経路を重大にすることなくｓ_i だけ前
方に移されるので、可能である。しかしながら、ラッチ
をｓ_i だけ前方に動かすことは、ラッチ入力信号が組合
せロジックのすべての出力に対するデフォルト必要時間
よりもｓ_i の単位時間だけ早く到着しなければならない
ことを意味する。従って、ラッチ入力信号に対する新し
い必要時間は、ｘ_i ^r ＝φ−ε−ｓ_i である。遅延最適
化器はこうした遅延制約条件の下で組合せロジックを再
合成する。しかしながら、そこには、その遅延最適化器
がその遅延仕様を満たせない場合もある。再度指摘する
に、そこでの遅延要件を満たす組合せロジックの処理は
存在しない。

【００１１】例えば、図１の回路を検討する。図から見
られるように、この回路１０は入力端子ａおよびｂをそ
れぞれ持つ１対のインバータ１１および１２を含み、そ
れらインバータはラッチｌ₁ およびｌ₂ を介して、ＯＲ
ゲート１３に別々な入力を供給する。ＯＲゲート１３の
出力はＡＮＤゲート１４の一方の入力となり、ＡＮＤゲ
ート１４の他方の入力には１次入力ｃが供給されてい
る。ＡＮＤゲート１４の出力はラッチｌ₃ を介してＡＮ
Ｄゲート１５の一方の入力となり、ＡＮＤゲート１５の
他方の入力には１次入力端子ｄが接続されている。ＡＮ
Ｄゲート１５の出力はＯＲゲート１６の一方の入力とな
り、ＯＲゲート１６の他方の入力には入力端子ｅが接続
されている。ＯＲゲート１６の出力はＡＮＤゲート１７
の一方の入力となり、ＡＮＤゲート１７の他方の入力に
はラッチｌ₂ の出力が供給されている。ＡＮＤゲート１
７の出力は出力端子ｆに通じている。もしも各ゲートが
単位遅延を与えるものと仮定すると、その回路にとって
必要とされるクロック期間はφ＝３であり、これはリタ
イミングによってもそれ以上減らせない。これは、１次
入力ｄと３の遅延を持つ１次出力端子ｆとの間に組合せ
経路があるためである。また、組合せ遅延最適化はその
回路の遅延をそれ以上減少させることができない。もし
も所望のクロック期間が２であるとすると、ラッチｌ₁
およびｌ₂ は１の入力スラックを持っている。しかしな
がら、ラッチｌ₃ は入力スラックを持っていない。それ
故、ｘ₁ ⁿ ＝ｘ₂ ⁿ ＝−１そしてｘ₃ ⁿ ＝０。すべての
１次入力の到着時間は０であり、そして１次入力ｆの必
要時間は２である。ｌ₁ ，ｌ₂ およびｌ₃ のラッチ入力
信号の必要時間は、ｘ₁ ^r ＝ｘ₂ ^r ＝１，ｘ₃ ^r ＝２。
遅延制約条件に一致するｆに対しては処理が存在しない
ので、上述した遅延制約条件に合う組合せロジックを再
合成することは不可能である。しかしながら、本発明
は、遅延最適化器により満たされる一層容易なセットで
の遅延制約条件を計算するのを可能にする。２のクロッ
ク期間は、以下の記述から明らかになるように、組合せ
再合成および引き続くリタイミングにより達成される。

【００１２】上述した例はラッチの入力スラックに似た
局部的情報に基づいた遅延制約条件を計算することにつ
いての制限を表している。また、遅延最適化器は他のも
のよりももっと容易に或る遅延制約条件を満たすことが
でき、そして遅延最適化器に対する困難の大きさを規定
することは重要である。我々は遅延最適化器に対する困
難の大きさを提案し、それから、遅延最適化器に対する
最適遅延制約条件のセットを計算する。我々の対策は遅
延最適化器により満たされる予定の明白な経路遅延に基
づいている。更に、我々の対策は有り得る遅延制約条件
のセットに関して半順序を誘導する。遅延制約条件のセ
ットは、それが遅延最適化器に対して指定される最も容
易な制約条件であるという点で最適である。

【００１３】最適遅延制約条件のセットは、図１に示さ
れている順次回路を前以って指定された遅延を持つ経路
セグメントの相互接続として見ることによって計算され
る。経路セグメントはフリップフロップ、１次入力また
は１次出力により境界づけされるセグメントである。我
々はすべての経路セグメントに関する遅延を考えると同
時に、遅延制約条件計算問題を最小コスト回路網フロー
問題として形式化する。フロー問題に対する最適解は最
適遅延制約条件のセットに対応している。もしも遅延最
適化器がこの遅延制約条件のセットを満たすとすると、
再合成された回路は所望のクロック期間を超えた幾つか
の経路を持つことになる。しかしながら、再合成された
回路は所望のクロック期間を達成するために再調時され
る。

【００１４】もしも遅延最適化器が前述の同時係属出願
で提案されている遅延制約条件を満たすのに組合せロジ
ックを再合成できるとすると、その遅延最適化器は我々
の最適遅延制約条件のセットを満たすことができる。し
かしながら、後でも示すように、逆は成り立たない。遅
延最適化器は最適の遅延制約条件のセットを満たすため
にロジックを再合成できるが、前述の同時係属出願で指
定されている遅延制約条件を満たすことは不可能であ
る。

【００１５】組合せ遅延最適化器は他のものよりも容易
に或る遅延制約条件を満たすことができる。例えば、す
べての経路にφ−εよりも小さい遅延を要求する遅延制
約条件のセットは、大半の経路にφ−εより小さいかま
たはそれに等しい遅延を要求し、幾つかにφ−εよりも
大きい遅延を許容する遅延制約条件のセットよりも一層
厳格である。これは、その遅延最適化器が後者の制約条
件セットを満たすためにそのロジックを合成できるけれ
ども、前者の制約条件セットについては満たせないため
である。また、もしもその遅延最適化器が前者の制約条
件セットを満たすならば、それは後者の制約条件セット
を自動的に満たすことになる。

【００１６】本発明の実現のために、我々は組合せの遅
延最適化に対する困難さについて次の対策を提案する。
回路についての構造上の描写が与えられると、我々は困
難さの大きさを得るのに組合せロジックでの経路長を利
用する。もしもその回路つまりその内部信号についての
機能情報が利用できるとすると、この情報を我々の対策
に組み入れることが可能である。Ｄ₁ およびＤ₂ を組合
せロジックでの経路上における２つの遅延制約条件セッ
トとし、ｐを組合せロジックにおけるいずれかの経路と
する。もしも制約条件セットＤ₁ でのいずれかの経路ｐ
上における最大の許容可能な経路遅延が常にセットＤ₂
でのｐ上における対応する許容可能な経路遅延よりも大
きいかまたはそれに等しいならば、Ｄ₁ ≦Ｄ₂ と規定す
る。我々の定義では、組合せロジックでの経路上におけ
る遅延制約条件に関して半順序を誘導する。遅延最適化
器により制約条件Ｄ₁ は満たされるが、Ｄ₂ は満たされ
ないので、Ｄ₁ はＤ₂ よりも厳格でない。また、Ｄ
₁ は、Ｄ₂ が満たされるときにはいつでも、自動的に満
たされる。

【００１７】Ｄ₂ を組合せロジックのいずれかの入力お
よび出力対間における実際の最大経路のセットとする。
もしも組合せロジックがｍ個の入力とｎ個の出力を持つ
とすると、Ｄ₂ は多くてｍ×ｎ個のエレメントを持つこ
とができる。Ｓのクロック期間は所望のクロックの期間
φ−εよりも大きいので、組合せロジックでの或る経路
上における遅延はφ−εを超える。所望のクロック期間
を超える遅延を持つ経路は長い経路と呼ばれ、所望のク
ロック期間よりも小さいかまたはそれに等しい遅延を持
つ経路は短い経路と呼ばれる。

【００１８】我々は、次に示す２つの条件を満たす遅延
制約条件Ｄ₁ を得るために、すべての経路セグメント上
での遅延を同時に考える。つまり； １．Ｄ₁ ≦Ｄ₂ ２．Ｄ₁ はＤ₂ に対する最も大きな下側限界である。そ
れ故、遅延制約条件Ｄ₃ はないので、Ｄ₃ ≦Ｄ₂ ≦Ｄ₂ 或る意味において、制約条件Ｄ₁ は遅延最適化器に対し
て指定される最も容易な制約条件である。もしも再合成
されたロジックが遅延制約条件Ｄ₁ を満たすならば、そ
こには所望のクロック期間を超えた遅延を持つ経路セグ
メントがある。しかしながら、後でも示すように、所望
のクロック期間φ−εを達成するために、この方法で再
合成された回路を再調時することは常に可能である。

【００１９】組合せロジックの入力および出力それぞれ
の到着および要求時間は順次回路のすべての経路セグメ
ントを同時に考慮することにより計算される。組合せロ
ジックのすべての入力のデフォルト到着時間を０とし、
φ−εを組合せロジックのすべての出力のデフォルト必
要時間とする。順次回路Ｓの１次入力および出力はセッ
トでのいずれかの最適遅延制約条件でのデフォルト値を
取る。我々は、組合せロジックのすべての入力の到着時
間をＳの１次入力に関して指定する。同様にして、我々
は、組合せロジックのすべての出力の必要時間をＳの１
次出力の必要時間に関して指定する。ラッチの出力信号
の到着時間およびラッチ入力信号の必要時間は以下のよ
うに関連している。ラッチｌ_i について考える。もしも
ラッチ出力信号の到着時間がｘ_i ⁿ だけ進められるとす
ると（すなわち、この信号はｘ_i ⁿ の単位時間、Ｓの１
次入力にも先立って到着する）、ラッチ入力信号の必要
時間も同量だけ進められる。従って、ラッチの入力信号
は、ｘ_i ⁿ の単位時間、Ｓの１次出力に先立って準備さ
れることが必要である。ｘ_i を、Ｓの１次入力に比較し
てラッチｌ_i の出力信号が進められる時間単位の数とす
る。もしもｘ_i が負であるとすると、ラッチｌ_i の出力
信号は時間単位−ｘだけＳの１次入力に遅れて到着す
る。また、ｘ₀ はＳの１次入力および１次出力の到着お
よび必要時間での変化を表すものとする。

【００２０】我々はＳの短いおよび長い経路セグメント
を別々に考えることにより最適化問題を形式化する。

【００２１】短い経路について：ｐをラッチｌ_i からｌ
_j までの最大遅延とする。ここでは、短い経路セグメン
トを考慮しているので、ｐ≦φ−ε。ここで、ラッチｌ
_i の出力信号がＳの１次入力と同じ時間に到着すると仮
定すると、ラッチｌ_i の入力信号が、φ−εのデフォル
ト必要時間前に用意される。ラッチｌ_i の入力信号は、
ｘ_j の単位時間だけ、そのデフォルト必要時間に先立っ
て到着する。これは、ラッチｌ_i の出力信号がｘ_j の単
位時間、Ｓの１次入力に先立って準備されることを意味
する。それ故、ラッチｌ_j から生ずるすべての経路セグ
メントに関しては、ｘ_j の単位時間の付加的遅延が許さ
れる。遅延最適化器はラッチｌ_j から生ずる経路セグメ
ントを再合成できるので、それらの遅延はφ−εのデフ
ォルト値ではなくて、φ−ε＋ｘ_j を超えないことにな
る。遅延最適化器がφ−ε＋ｘ_j の遅延制約条件に合う
ようにそうした経路セグメントを再合成できると仮定す
ると、再合成された経路セグメントの或るものはφ−ε
の所望のクロック期間を超える遅延をもつことができ
る。しかしながら、これらの再合成された経路セグメン
ト上での遅延は、リタイミング相中、多くてｘ_j の単位
時間だけラッチｌ_i を前方に移すことにより減少され
る。

【００２２】同様な配列はラッチｌ_i で終端する経路セ
グメントにも適用する。ラッチｌ_jの入力信号がＳの１
次出力と同じ時間に到着すると仮定すると、ラッチｌ_i
の出力信号は、１次入力信号が到着した後に到着でき
る。これは、ｌ_i とｌ_j との間での経路セグメントが短
いためである。ｊｘ_i を、Ｓの１次入力信号が到着した
後にラッチｌ_i の出力信号が到着できる時間ユニットの
数とする。これは、ラッチｌ_i の入力信号がｘ_i の単位
時間だけＳの１次出力に遅れて準備されることを意味す
る。それ故、ラッチｌ_i で終端するすべての経路セグメ
ントに関しては、ｘ_i の単位時間の付加的遅延が許され
る。ここでの遅延最適化器はラッチｌ_i で終端する経路
セグメントを再合成できるので、それらの遅延がφ−ε
のデフォルト値でなくて、φ−ε＋ｘ_i を超えることは
ない。再度指摘するに、遅延最適化器がφ−ε＋ｘ_j の
遅延制約条件に合うようにそうした経路セグメントを再
合成できると仮定すると、再合成された経路セグメント
の或るものはφ−εの所望のクロック期間を超える遅延
を持つことができる。しかしながら、これらの再合成さ
れた経路セグメント上での遅延は、リタイミング相中、
多くてｘ_i の単位時間だけラッチｌ_i を後方に移すこと
により減少される。

【００２３】ここでは、再ラッチの出力信号の到着時間
が前進される一層一般的な場合を解析する。ｘ_i および
ｘ_j を、ラッチｌ_i およびｌ_j をそれぞれの出力信号が
前進される量とする。もしもラッチ出力信号にそれらの
デフォルト到着時間が割当てられるとすると、遅延最適
化器は、その遅延がφ−εを超えないように、ｌ_i とｌ
_j との間での経路セグメントを再合成しなければならな
い。もしもラッチｌ_iの出力信号のみを進めるならば、
ラッチｌ_i とｌ_j との間にφ−ε＋ｘ_i の遅延が許され
る。しかしながら、もしもラッチｌ_j の出力信号のみを
進めるならば、φ−ε−ｘ_j だけの遅延が２つのラッチ
間に許される。もしも、φ−ε−ｘ_j ≧ｐであるなら
ば、その遅延制約条件はすでに現行の処理によって満た
されているので、遅延最適化器がラッチ間での経路セグ
メントを再合成する必要はない。もしも両ラッチの出力
信号が進められるとすると、遅延最適化器は、その遅延
がφ−ε−Δｐを超えないように、２つのラッチ間での
経路セグメントを再合成しなければならない。ここで、
Δｐ＝ｘ_j −ｘ_i は、φ−εのデフォルト許容可能な遅
延に比較して、２つのラッチ間での許容可能な遅延にお
ける正味の減少である。もしもφ−ε−Δｐがｐの元の
遅延以下になるならば、この遅延境界を達成するために
そのロジックを再合成することは不可能に近い。それ
故、我々は、φ−ε−Δｐ≧ｐであることを要求する。

【００２４】長い経路について：ｐをｌ_i からｌ_j まで
の最大遅延とすると、必然的に、ｐ＞φ−εとなる。も
しも２つのラッチの出力信号にそれらのデフォルト到着
時間が割当てられるとすると、遅延最適化器はεの遅延
をｐからφ−εへ減少させるために、ｌ_i とｌ_jとの間
での経路セグメントを再合成しなければならない。もし
もラッチｌ_i の出力信号のみを進めるとすると、ラッチ
ｌ_i とｌ_j との間にはφ−ε＋ｘ_i の遅延が許され、そ
してこの経路セグメントの遅延をｐから、φ−εではな
く、φ−ε＋ｘ_i へ減少させるのに、遅延最適化器が使
用される。遅延最適化器がφ−ε＋ｘ_i の遅延制約条件
に合うようにそうした経路セグメントを再合成できると
仮定すると、再合成された経路セグメントの或るもの
は、φ−εの所望のクロックの期間を超える遅延を持つ
ことができる。しかしながら、それらの再合成された経
路セグメントでの遅延は、リタイミング相中、多くてｘ
_i の単位時間だけラッチｌ_i を前方に移すことにより減
少される。

【００２５】もしもラッチｌ_j の出力信号のみを進める
とすると、２つのラッチ間には、φ−ε−ｘ_j の遅延の
みが許される。遅延最適化器は、この経路セグメントの
遅延をｐから、φ−εの元の目標よりも達成するのが一
層困難なφ−ε−ｘ_j へ減少させなければならない。も
しも両ラッチの出力信号が進められるとすると、遅延最
適化器は、その遅延をｐからφ−ε−Δｐへ減少させる
ために、２つのラッチ間での経路セグメントを再合成し
なければならず、ここでは、Δｐ＝０という条件が必要
である。さもない場合、遅延最適化器はその遅延をｐか
ら、φ−εよりも小さい量へ減少させなければならず、
これを達成するのは不可能に近い。

【００２６】Δｐの値が小さければ小さいほど、遅延最
適化器に対する遅延制約条件は厳格でなくなる。しかし
ながら、Δｐがφ−ε−ｐを超えて小さくなる必要はな
い。これは、Δｐのこの値において、経路セグメント上
での許容可能な遅延がｐに等しく、そしてこの遅延制約
条件がすでに現行の処理により満たされているためであ
る。従って、遅延最適化器は経路セグメントを再合成す
る必要がない。Δｐがφ−ε−ｐを超えて減少すること
を必要としないという事実は下記のような最適化体系に
おいて示される。つまり： 最小化 ε_ij Δｐ−ε_ij≦φ−ε−ｐ ε_ij≧０ ここで、ε_ijは、遅延最適化器が経路上での経路遅延を
ｊからｊへ減少させなければならない量である。これを
減少因子として記述するのが好都合である。

【００２７】我々は長い経路セグメントに関する許容可
能な遅延を増大させる方向に重厚にバイアスされる目的
関数を構成し、そこでの許容可能な遅延は現行の処理で
の遅延に等しい。これはすべての長い経路セグメントに
対するΣε_ijを最小化することになる。２次的目標はす
べての経路セグメントに関する許容可能な遅延を増大さ
せることである。

【００２８】Ｐをすべての経路セグメントのセットとす
る。また、Ｐ₁ およびＰ₂ を短いおよび長い経路セグメ
ントのセットとする。我々は、ｌ_i からｌ_j までの経路
セグメントをｌ_i →ｌ_j として表す。ｄ_ijをこのセグメ
ントの遅延とする。最適の遅延制約条件を得る最適化問
題は以下のように示される。つまり：

【００２９】

【数１】

【００３０】ここで、αは本質的にβよりも大きく、ま
た、αおよびβは相対的重要さのパラメータであり、そ
の最適化は以下の制約条件の下で行われる。つまり：短
い経路セグメントに関する許容可能な遅延は多くてそれ
らが所望のクロック期間に満たない量だけ減少される。

【００３１】長い経路に関する許容可能な遅延は所望の
クロック期間よりも大きいかまたはそれに等しい。

【００３２】最適化問題の解はｘ₀ ≧０を持つことにな
る。それ故、ラッチｌ_i の出力信号に対する到着時間は
ｘ_i −ｘ₀ によって与えられる。

【００３３】上述した最適化問題は最小コスト・フロー
問題の双対である。我々は上述した最適化問題を双対問
題とし、そして最小フローコスト問題を主問題として取
扱う。フロー問題に対する回路網は双対における各変数
ｘ_i に対する頂点から成っている。もしも双対が制約条
件ｘ_j −ｘ_i ≦ｃを持つとすると、回路網はｊからｉま
での弧を持っている。更に、この弧にわたる単位フロー
のコストはｃに等しく、そしてこの弧は任意に大量の非
ネガティブ・フローを運ぶことができる。もしも双対が
制約条件ｘ_j −ｘ_i −ε_ij＜ｅとすると、その回路網は
ｊからｉまでの弧を持っている。この弧にわたる単位フ
ローのコストはｃに等しく、この弧上でのフローはαを
超えることができない。双対目的関数におけるｘ_i の係
数はフロー回路網における頂点ｉの正味のフローアウト
である。もしも正味のフローが正（負）であるとする
と、頂点ｉはソース（シンク）である。もしも正味のフ
ローが０であるとすると、頂点ｉは回路網の中継ノード
であり、そして全フローは保存される。

【００３４】上述した問題の有用な変更は次の通りであ
る。長い経路中には、或る長い経路を他のものよりも一
層減少させたいものがある。我々の好みは長い経路につ
いて利用可能な機能的情報により示される。これは次の
ように目的関数へと容易に組み入れられる。もしもｌ_i
とｌ_j との間の最大経路遅延がｐ（ｐ≧φ−ε）である
とすると、目的関数には頂ｐ×（−Δｐ）が含まれる。
別な変更はいずれかのラッチ出力（入力）信号の到着時
間（必要時間）が１次入力（出力）に先行していること
を必要とすることである。すべてのこうした変更は基本
的最適化体系に対して容易に加えられる付加的な制約条
件へと移行する。上述の最適化体系を利用することで、
多くの他の変更も可能である。

【００３５】遅延制約条件の最適なセットを得る体系的
手続は以下の通りである。

【００３６】１．回路Ｓに対する経路グラフを構成す
る。経路グラフＰは各ラッチｌ_i に対し頂点ｌ_i を持っ
ている。回路Ｓの１次入力および１次出力は単一の頂点
ｌ₀ により表される。もし回路Ｓにラッチｌ_i からｌ_j
への或る経路があると、グラフＰは頂点ｌ_i から頂点ｌ
_j への弧を持ち、そこでの重みはラッチｌ_i からラッチ
ｌ_j 迄の最大経路遅延に等しい。もしもｌ_i が１次入力
であるならば、ｌ₀ からｌ_j への弧がある。同様にし
て、もしもｌ_j が１次出力ならば、ｌ_i からｌ₀ への弧
がある。こうした経路上における遅延は組合せ再合成に
よってのみ減少されるので、１次入力と１次出力との間
での組合せ経路はその経路グラフに含まれない。

【００３７】２．弧を短い弧と長い弧に分類する。その
重みが所望のクロック期間を超える（より小さい）とき
での弧は長い（短い）。

【００３８】３．短いおよび長い弧に対する不等式を形
式化する。各短い弧に対しては１つの不等式があり、そ
して各長い弧に対しては３つの不等式がある。

【００３９】４．目的関数を構成する。

【００４０】５．最小コスト・フローアルゴリズムを使
用して最適化問題を解く。

【００４１】適当なアルゴリズムは、Ｐｒｅｎｔｉｃｅ
Ｈａｌｌ Ｉｎｃ．，Ｅｎｇｌｅｗｏｏｄ Ｃｌｉｆ
ｆｓ，Ｎ．Ｊ．，Ｃ．ＨパパデミトリオおよびＫ．ステ
イグリツによる“組合せ最適化：アルゴリズムおよび計
算量”という名称の本において見られる。ｘ_i ，０≦ｉ
＜≦ｋをラッチｌ_i の出力信号の最適到着時間とする。
もしもｘ₀ が零でないとすると、ラッチ出力信号に対す
る到着時間はｘ_i −ｘ₀ により与えられるように調整す
る。この変更は、１次入力の到着時間に変化がないの
で、成される。結局、我々は、この調整（必要ならば）
が行われ、そしてｘ_i がラッチ出力信号に対する調整さ
れた到着時間を示すものと仮定する。

【００４２】組合せ遅延最適化器に対する最適の到着お
よび必要時間は以下のように得られる。つまり： １．１次入力には０の到着時間が割当てられる。また、
ラッチｌ₂ の出力には−ｘ_i の到着時間が割当てられ
る。

【００４３】２．１次出力には所望のクロック期間φ−
εに等しい必要時間が割当てられる。全ての他のラッチ
入力にはφ−ε−ｘ_i の必要時間が割当てられる。

【００４４】我々は遅延制約条件セットの計算を例を通
して示す。前に述べた図１に示されている回路を考え
る。前にも述べたように、回路のクロック期間はφ＝２
であり、そしてこれは、リタイミングによってもそれ以
上減少させることができない。これは、１次入力ｄと、
３の遅延を持つ１次出力ｆとの間に組合せ経路があるた
めである。また、組合せ遅延最適化は回路の遅延をそれ
以上減らせない。これは、１次出力関数ｆが２のクロッ
ク期間を達成するのに再合成されないためである。我々
は、セットでの最適遅延制約条件を使用した組合せ再合
成がクロック期間を２に減らせることを示す。それ故、
クロック期間における減少はε＝１である。

【００４５】図１での回路に対する経路グラフは図２に
示されている。それは回路における３つのラッチに対応
する３つの頂点ｌ₁ ，ｌ₂ およびｌ₃ を持っている。頂
点ｌ₀ は、前に概説した手続のステップ１で論議したよ
うに、その回路の１次入力および１次出力に対応してお
り、そこには１次入力から１の最大遅延を持つラッチｌ
₁ への経路があるので、我々はその経路グラフに１の重
みを持つ弧ｌ₀ →ｌ₁を含んでいる。同様にして、ラッ
チｌ₃ から１次出力への経路は弧ｌ₃ →ｌ₀ によって表
される。ｌ₃ から１次出力へのいずれかの経路上での最
大遅延は３であるので、上述した弧の重みは３である。
経路グラフにおける他の弧は同様にして構成できる。

【００４６】弧ｌ₀ →ｌ₃ は短い弧であり、対応する不
等式はｘ₃ −ｘ₀ ≦１である。同様な不等式は経路グラ
フにおける残る５つの短い弧に対しても構成される。経
路グラフは唯一の長い弧ｌ₃ →ｌ₀ を持っている。この
弧は、次の３つの不等式に関係している。

【００４７】ｌ₀ −ｌ₃ ≦０， ｌ₀ −ｌ₃ −ε₀₃≦−１ ε₀₃≧０ 最適化問題は経路グラフからじかに形式化できる。つま
り 最大化 −αε₃₀＋β（ｘ₀ ＋ｘ₂ −２ｘ
₃ ） ｘ₁ −ｘ₀ ≦１ ｘ₂ −ｘ₀ ≦１ ｘ₃ −ｘ₀ ≦１ ｘ₃ −ｘ₁ ≦０ ｘ₃ −ｘ₂ ≦０ ｘ₀ −ｘ₂ ≦１ ｘ₀ −ｘ₃ ≦０ ｘ₀ −ｘ₃ −ε₃₀≦−１ ε₃₀
≧０ 初めの６つの不等式は短い弧に対応している。最後の３
つの不等式は長い弧ｌ₃ →ｌ₀ に対応している。我々
は、従来の最小コスト・フローアルゴリズムを用いて最
適化問題を解き、解つまり：ｘ＝０，ｘ₁ ＝１，ｘ₂ ＝
１およびｘ₃ ＝１を得る。我々は、α＝１０およびβ＝
１を仮定する。すべての１次入力に対する到着時間は０
である。ラッチｌ₁ ，ｌ₂ およびｌ₃ の出力に対する到
着時間はそれぞれ、−１，−１および−１である。すべ
ての１次出力に対する必要時間は所望のクロック期間２
である。ラッチｌ₁ ，ｌ₂ およびｌ₃ の入力に対する必
要時間はそれぞれ、１，１および１である。我々はこう
した遅延制約条件の下で組合せロジックを再合成する。

【００４８】図３には、再合成された回路が示されてい
る。図から見られるように、再合成された回路２０は、
入力端子ａおよびｂにそれぞれ接続されたインバータ２
１および２２を含んでいる。

【００４９】インバータの２つの出力はラッチｌ₁ およ
びｌ₂ への入力を形成し、それらラッチの出力はＯＲゲ
ート２３への入力を形成している。ＯＲゲート２３の出
力はＡＮＤゲート２４への一方の入力を形成し、他方の
入力は端子ｃに通じている。ＡＮＤゲート２４の出力は
ラッチｌ₃ への入力となり、ラッチｌ₃ の出力はＡＮＤ
ゲート２５への一方の入力を形成し、他方の入力はラッ
チｌ₂ の出力に通じている。また、ラッチｌ₂ の出力は
ＡＮＤゲート２６の一方の入力ともなっており、他方の
入力は入力端子ｅに通じている。ＡＮＤゲート２５の出
力はＡＮＤゲート２７への一方の入力となり、他方の入
力は端子ｄに通じている。ＡＮＤゲート２７およびＡＮ
Ｄゲート２６の出力はＯＲゲート２８への２つの入力を
形成し、ＯＲゲート２８の出力は出力端子ｆにおいて利
用できる。遅延最適化器はすべての指定された遅延制約
条件を満たした。しかしながら、再合成された組合せロ
ジックは２の所望のクロック期間を超える経路を持って
いることに注意されたい。しかしながら、所望のクロッ
ク期間はこの回路を再調時することで達成される。

【００５０】これは次のように示される。Ｓ′を、最適
の遅延制約条件を使用して回路Ｓを再合成することによ
り得られる回路とする。回路Ｓ′は常に、φ−εのクロ
ック機関を達成するのに再調時可能である。ここでは、
再合成された回路Ｓ′が以下で成されるように臨界経路
つまりサイクルを持たないことを示すだけで十分であ
る。これは、臨界経路つまり長さがリタイミングを防止
するのに必要な条件であることを確立したためである。
臨界経路つまりサイクルの存在がリタイミングを防止す
るのに十分な条件であることは既に知られている。

【００５１】我々はここで、臨界経路つまりサイクルが
リタイミングを防止するのに必要な条件であることを示
す。我々はディジタル回路を有向グラフＧ（Ｖ，Ｅ）と
してモデル化し、ここで、ＶおよびＥは頂点および弧セ
ットをそれぞれ示す。グラフＧは各１次入力、１次出力
または組合せ論理ゲートに対する頂点を持っている。も
しもゲートｕがゲートｃへの入力であるとすると、そこ
には、頂点ｕから頂点ｖへの弧ｅ（ｕ→^e ｖとして表さ
れる）がある。更に、我々は遅延ｄ_v ≧０を頂点ｖに関
連づけると共に、重みｗε≧０を各弧εに関連づける。
ここで、ｄ_v はゲートｖの伝搬遅延であり、そしてｗε
は弧ε上におけるラッチの数である。

【００５２】拡張グラフＨは、グラフＧにおける１次入
力および１次出力頂点を単一のホスト・ノードで置き換
えることにより、グラフＧから得られる。それ故、グラ
フＨは、Ｇの１次入力および１次出力頂点を除いて、グ
ラフＧと同じセットの頂点を持っている。また、Ｈは付
加的なホスト頂点を持っている。グラフＨは、１次入力
頂点の流出弧および１次出力頂点の流入弧を除いて、グ
ラフＧと同じ弧セットを持っている。ここで、グラフＧ
での１次入力頂点からのすべての流出弧は拡張グラフＨ
でのホストから生ずる。同様にして、Ｇでの１次出力頂
点へのすべての流入弧はホストに入る。また、Ｇおよび
Ｈにおける頂点の遅延は、ホスト頂点に零の遅延が割当
てられることを除いて、同じである。Ｈにおける弧の重
みはＧにおける弧の重みと同じである。もしも、グラフ
Ｇに、１次入力から１次出力ｖ_iへの零遅延経路がある
とすると、Ｈには、零重みサイクルがある。しかしなが
ら、我々は、ホストのすべての流入弧上における重みを
１だけインクリメントし、かかる弧をラッチ弧として取
扱う。ラッチ上における重みをインクリメントすること
は、グラフＧにおける１次出力ｖ_i と、この１次出力を
駆動するノードとの間に余分なラッチを加えることに等
価である。Ｈには、Ｇにある１次出力の数に同程度のラ
ッチ弧がある。

【００５３】１９９１年、アルゴリズミカ（Ａｌｇｏｒ
ｉｔｈｍｉｃａ），Ｖｏｌ．６，ｐｐ．５〜３５で公表
された“Ｒｅｔｉｍｉｎｇ Ｓｙｎｃｈｒｏｎｏｕｓ
Ｃｉｒｃｕｉｔｒｙ”という名称の文献において、レイ
ザーソンおよびサクセは、拡張グラフにおけるすべての
頂点が単位遅延を持つと仮定したときに、いずれかの拡
張グラフが再調時可能である必要且つ十分な条件を解明
した。我々の場合、Ｈにおけるホスト・ノードは零伝搬
遅延を持ち、後でも示すように、それらを完全に証明す
るには、僅かな技術的問題がある。更に、我々は、Ｈ^R
が各ラッチ弧に関して少なくとも１つのラッチを持つ特
定のリタイミングについて関心がある。レイザーソンお
よびサクセにより提案されたリタイミングはこれを保証
しない。各ラッチ弧が少なくとも１つのラッチを持って
いるＨについての特定のリタイミングを得ることは、そ
れらの結果の僅かな修正を使用することにより可能であ
る。

【００５４】Ｇを単位遅延周期回路Ｓの回路グラフと
し、そしてＨをＧから得られる拡張グラフとする。もし
も、各ラッチ弧がＨ^R に１の重みを持つように、拡張グ
ラフＨが再調時されるとすると、Ｇも再調時可能であ
る。Ｈのリタイミングが与えられると、我々はＧ^R を次
のように得る。我々はホスト・ノードを削除して、各流
入弧からのラッチをＨ^R でのホスト・ノードへと移す。

【００５５】同じ頂点セットおよび弧セットをＨとして
持つ新しいグラフＨ′を導入することは好都合である。
Ｈ′での頂点はＨでの対応する頂点と同じ遅延を持って
いる。しかしながら、Ｈ′におけるいずれかの弧ｅの弧
重みｗ′_e は、ホストの流出弧を除いて、

【００５６】

【数２】

【００５７】である。もしもｅがホストからの流出弧で
あるとすると、ｗ′_e はｗ_e に等しい。我々は、グラフ
Ｈ′を使用してＨのリタイミングを得る。同様な技術は
レイザーソンおよびサクセによっても使用されている。
しかしながら、そこには２つの微妙な差異がある。レイ
ザーソンおよびサクセの技術は各頂点が単位遅延を持っ
ているグラフに対して適用可能である。我々は零伝搬遅
延を持つ頂点を認めるので、それらの結果はじかに適用
できない。更に、零伝搬遅延頂点を考慮するために、我
々はグラフＨ′を僅かばかり異なる仕方において構成す
る。ＨおよびＨ′におけるホストの流出弧は同一の重み
を持っている。レイザーソンおよびサクセの構成におい
て、ホストの流出弧の重みは

【００５８】

【数３】

【００５９】だけ減少される。このグラフをＬ′とす
る。もしもＧが１次入力から遅延φ−ｅを持つ１次出力
への経路を持つとすると、Ｌ′における対応するサイク
ルは、

【００６０】

【数４】

【００６１】の負の重みを持つことになり、そしてＧは
再調時できないものと我々は過って結論する。

【００６２】補題１：もしもＨ′が負の重みサイクルを
持たないとすると、グラフＨは正の重みを持つＨ^R にお
ける各ラッチ弧について再調時可能である。

【００６３】証明：Ｈ′は負の重みサイクルを持たない
ものと仮定する。我々は、クロックの期間がφ−εより
小さいかまたはそれに等しいように、Ｈのリタイミング
Ｒを作り出すことになる。ｇ（ｖ）をｖからＨ′におけ
るホスト頂点であるｖ_h への最も短い経路の重みとす
る。我々はリタイミング関数ｒを次のように規定する。
つまり、

【００６４】

【数５】

【００６５】我々はこれをＨの正当なリタイミングと認
める。更に、我々は、各ラッチ弧が正の重みを持ってい
ることを示す。

【００６６】非否定性制約条件：我々は、再調時したグ
ラフでの各弧が負でないエッジ重みを持っていることを
示す。ｕからｖ_h への最短の経路は少なくとも、経路ｕ
→^e ｖ→^p ｖ_h と同程度に短い。ここで、ｐはｖからｖ
_h への最短経路である。もしもｕがホストであるとする
と、ｇ（ｕ）≦ｇ（ｖ）＋ｗ（ｅ）。従って、

【００６７】

【数６】

【００６８】両辺での上限を取ると、

【００６９】

【数７】

【００７０】これは、ｒ（ｕ）≦ｒ（ｖ）＋ｗ（ｅ）を
生じさせる。同様にして、もしもｕがホスト以外のいず
れかの頂点であるとすると、

【００７１】

【数８】

【００７２】それ故、提案したリタイミングは非否定性
制約条件を満足する。

【００７３】タイミング制約条件：我々は、φ−εより
も大きい遅延を持ついずれかの経路上に少なくとも１つ
のラッチがあることを示す。ここでは２つのケースを検
討する。まず、ホスト頂点を含む経路ｕ→^p ｖについて
考える。それはφ−ε＋１またはそれ以上の弧を持って
いる。従って、この経路の遅延は少なくとも、φ−ε＋
１である。Ｈ′におけるこの経路上の重みは、

【００７４】

【数９】

【００７５】の重みを持つ少なくともｅ個のエッジがあ
るので、せいぜいｗ（ｐ）−１にある。最短の経路拡張
を用いると、ｇ（ｕ）≦ｇ（ｖ）＋ｗ（ｐ）−１とな
る。両辺に

【００７６】

【数１０】

【００７７】を加えて、両辺の上限を取ることにより、
ｒ（ｕ）≦ｒ（ｖ）＋ｗ（ε）−１を得る。同様にし
て、ホストを含まない経路ｐを考える。それはφ−εま
たはそれ以上の弧を持っている。再度指摘するに、Ｈ′
におけるこの経路上での重みはせいぜい、ｗ（ｐ）−１
およびｇ（ｕ）≦ｇ（ｖ）＋ｗ（ｐ）−１である。ま
た、両辺に

【００７８】

【数１１】

【００７９】を加え、両辺の上限を取ることにより、ｒ
（ｕ）≦ｒ（ｖ）＋ｗ（ｅ）−１を得る。従って、提案
したリタイミングはタイミング制約条件を満足する。

【００８０】正の重みを持つラッチ弧：ｕ→^e ｖ_h のラ
ッチ弧について検討する。負サイクルの不在により、ｇ
（ｖ_h）＝０なので、

【００８１】

【数１２】

【００８２】また、Ｈには負サイクルがなく、ｕがホス
ト頂点への経路のみを持っているので、

【００８３】

【数１３】

【００８４】従って、ｒ（ｕ）＝ｗ（ｅ）−１そして、
ｒ（ｖ_h ）−ｒ（ｕ）＋ｗ（ｅ）＝１。また、Ｈ^H での
ラッチ弧上にはラッチがない。

【００８５】もしもＨ′が負の重みサイクルを含むとす
ると、Ｈのリタイミングは不可能である。ホストを含み
そしてｎ弧を持つＨ′でのサイクルｐについて検討す
る。従って、このサイクルの遅延はｎ−１である。サイ
クルは負の重みを持っているので、

【００８６】

【数１４】

【００８７】ここで、ｗ（ｐ）はＨにおける対応するサ
イクルの重みである。ラッチの数は

【００８８】

【数１５】

【００８９】よりも小さいので、これは臨界サイクルで
ある。同様にして、ホストを含まずそしてｎ弧を持つサ
イクルｐを考える。このサイクルの遅延はｎである。従
って、

【００９０】

【数１６】

【００９１】そしてサイクルは臨界である。ここから、
もしもＨ′が負のサイクルを持つとすると、そこでのリ
タイミングは不可能である。

【００９２】我々はここで主要結果を述べる。

【００９３】定理１：Ｓをクロック期間φを持つ単位遅
延同期回路とする。もしもＳがｎの臨界経路つまり臨界
サイクルを持つならば、回路Ｓは、クロック期間φ−ε
（ε＞０）を達成するために再調時される。

【００９４】説明：もしもＳが臨界経路つまりサイクル
を持つとすると、Ｓは再調時できない。もしもＳが再調
時できないならば、Ｓは臨界経路つまりサイクルを持た
なければならないことを示す必要がある。

【００９５】Ｈを回路Ｓに対応した拡張グラフとする。
補題から、もしもＨ′が負の重みサイクルを持つなら
ば、Ｈは再調時できない。更に、Ｈ′における負の重み
サイクルはＨにおける臨界サイクルに対応している。ホ
ストを含んでいるＨでの臨界サイクルはＳでの臨界経路
に対応している。同様にして、ホストを含まないＨでの
臨界サイクルはＳでの臨界サイクルに対応している。

【００９６】補題から、そこにはＨのリタイミングが存
在するので、各ラッチ弧は少なくとも１の重みを持って
いる。従って、回路Ｓ^R は前にも述べたようにＨ^R によ
り得られる。

【００９７】リタイミングを防止するために臨界経路つ
まりサイクルが必要であることを確立してから、我々
は、最適遅延制約条件を使用した合成回路が臨界経路つ
まりサイクルを持たないことを示す。

【００９８】定理２：Ｓ′を、最適遅延制約条件を用い
て回路Ｓを再合成することにより得られた回路とする。
回路Ｓ′は常に、φ−εのクロック期間を達成するのに
再調時可能である。

【００９９】証明：前にも説明したように、ここでは、
再合成された回路Ｓが臨界経路つまりサイクルを持たな
いことを示すだけで十分である。

【０１００】臨界経路の不在：１次入力ｌ₀ と、ｌ₂ ・
・・ｌ_n-1 と指定されたｎ個のラッチからなる１次出力
ｌ_n+1 とを持つ経路について検討する。我々は、この経
路の遅延が（ｎ＋１）×（φ−ε）よりも小さいかまた
はそれに等しいことを示す。ｐ_ijとｌ_i とｌ_jとの間で
の遅延とする。従って、この経路の遅延は、

【０１０１】

【数１７】

【０１０２】により境界づけられる。Ｓの再合成は、ｐ
_i,i+1 ≦（φ−ε）−（ｘ_i+1 −ｘ_i）およびｘ₀ ＝ｘ
_n-1 ＝０であることを保証するので、合計は（ｎ＋１）
×（φ−ε）によって境界づけられる。

【０１０３】臨界サイクルの不在：ラッチｌ_i ・・・ｌ
_n を持つＳ′でのサイクルを考える。我々は、このサイ
クルの遅延がｎ×（φ−ε）よりも小さいかまたはそれ
に等しいことを示す。再度、ｐ_ijをｌ_i とｌ_j との間の
遅延とする。従って、この経路の遅延は、

【０１０４】

【数１８】

【０１０５】により境界づけられる。ここで、ｐ_n,n+1
はラッチｌ_n とｌ_l との間の遅延である。ｐ_i,i+1 ≦
（φ−ε）−（ｘ_i+1 −ｘ_i ）を使用すると、その合計
はｎ×（φ−ε）によって境界づけられる。

【０１０６】再合成回路のリタイミング：再合成した回
路は現存する種々な方法を使用して再調時できる。しか
しながら、回路をリタイミングするための新規で簡単な
方法はこの発明の別な特徴である。更に、この新しい手
法はいずれかの単位遅延の順次回路を再調時するのに使
用できる。再合成した回路は臨界経路つまりサイクルを
持っていない。故に、Ｓ^Rの１次入力と１次出力との間
でのすべての組合せ経路上での遅延は、φ−εの所望の
クロック期間よりも小さい。

【０１０７】リタイミングはラッチを動かす。回路を再
調時するのに必要なラッチ運動を計算することは、その
回路を経路セグメントの相互接続として再び見て、ラッ
チ出力信号の到着時間を計算することにより可能であ
る。我々は前に記述した短いおよび長い経路セグメント
制約条件を使用するが、異なる目的関数を構成する。こ
こで、我々の目標は長い経路セグメント上における許容
可能な遅延を大きくして、その許容可能な遅延をその再
合成処理での遅延に等しくすることである。この最適化
問題は以下のように述べることができる。つまり：

【０１０８】

【数１９】

【０１０９】回路は臨界経路つまりリサイクルを持たな
いので、目的関数の最適値は０である。最小コスト回路
網フロー・アルゴリズムは最適到着時間を計算するのに
使用できる。もしも、Ｘ_i ０≦ｉ＜ｋがラッチｌ_i の出
力信号の最適到着時間であるとすると、そのラッチは前
向きのｘ_i 単位時間である。もしもｘ_i が負であるなら
ば、ラッチはｘ_i の単位時間だけ後方に移される。

【０１１０】回路を再調時する体系的手続は以下の通り
である。すなわち： １．再合成回路に対する経路グラフを構成する。

【０１１１】２．所望のクロック期間としてのφ−εを
持つ短いおよび長い弧へと弧を分類する。

【０１１２】３．短いおよび長い弧に対する不等式を形
式化する。各々の短い弧に対しては１つの不等式があ
り、各長い弧に対しては３つの不等式がある。

【０１１３】４．目的関数を構成する。これは、経路グ
ラフでの長い経路ｌ_i →ｌ_j に対するすべてのε_ij'sの
合計である。

【０１１４】５．前に述べたように既知の最小コスト・
フローアルゴリズムを使用して最適化問題を解く。解は
Ｘ₀ ，Ｘ₁ ，・・・，Ｘ_k とする。

【０１１５】６．もしも、Ｘ_i ，０≦ｉ≦ｋがラッチｌ
₂ の出力信号の最適到着時間とすると、ラッチはＸ_i 単
位時間、前方に移される。もしもＸ_i が負であるとする
と、ラッチはＸ_i 単位時間、後方に移される。

【０１１６】一例として、図３に示されている前述の再
合成した回路について検討する。その経路グラフは図４
に示されている。経路グラフは２つの長い経路セグメン
トを持っている。そこにはｌ₃ からｌ₀ への長い経路が
あり、他の長い経路はｌ₂ とｌ₀ との間である。我々は
次の最適化問題を形式化する。すなわち： 最大化 −ε₃₀−ε₂₀ ｘ₁ −ｘ₀ ≦１ ｘ₂ −ｘ₀ ≦１ ｘ₃ −ｘ₀ ≦１ ｘ₃ −ｘ₁ ≦０ ｘ₃ −ｘ₂ ≦０ ｘ₀ −ｘ₂ ≦１ ｘ₀ −ｘ₃ ≦０ ｘ₀ −ｘ₃ −ε₃₀≦−１ ε₃₀
≧０ ｘ₀ −ｘ₂ ≦０ ｘ₀ −ｘ₂ −ε₂₀≦−１ ε₂₀
≧０ 最適解は、ｘ₀ ＝０，ｘ₁ ＝ｘ₂ ＝ｘ₃ ＝１。ラッチｌ
₁ ，ｌ₂ およびｌ₃ は、図５に示されている再調時され
た回路３０を得るために、１単位時間だけ前方に移され
る。

【０１１７】図３の回路２０と図５の回路３０との比較
から見られるように、対応するゲートは回路３０で１０
だけ異なり、ラッチｌ₁ はＯＲ回路３３の出力とＡＮＤ
回路３４の入力との間に導かれ、ラッチｌ₂ はＡＮＤ回
路３５の出力とＡＮＤ回路３７の入力との間に再配置さ
れ、そしてラッチｌ₃ はインバータ３２の出力とＡＮＤ
ゲート３６の入力との間に再配置されている。

【０１１８】図６には、今まで記述してきた再設計プロ
セスの基本的ステップのフローチャート６０が示されて
いる。

【０１１９】フローは、望ましくなく長い遅延の原因と
なる経路である回路の長い組合せセグメントの遅延を減
少させる標準の技術を行うことでスタートし、この種の
重要な技術はリタイミングとして、ブロック６１により
示されている。

【０１２０】かかるリタイミング作業後、ブロック６２
により示されているように、そのときに利用できる回路
に対して必要なクロック期間を計算し、次いで、ブロッ
ク６３において、単位遅延のような或る遅延を初めに求
められるべき減少として選び出す。

【０１２１】その後、図２で示されている種類の経路セ
グメントグラフがブロック６４において構成され、そし
てもしもその長さが求められつつある減少された遅延よ
りも大きかったならば長いとして、またもしもそれらの
長さが求められるつつある減少された遅延よりも大きく
なかったならば短いとして、そのグラフの各種弧が分類
される。弧がしかるべく分類された後、各長い弧に対し
ては３つ、各短い弧に対しては１つの経路不等式がブロ
ック６５において形式化される。

【０１２２】こうしたセットでの経路不等式から、目的
関数がブロック６６において構成され、そして標準の最
小コスト・フローアルゴリズムにより、ブロック６８に
おいて、満たされることを必要とするセットでの最適遅
延制約条件が計算される。

【０１２３】その後、ブロック６８によって表されてい
るように、組合せロジック・セグメントが図３に示され
ているセットでの最適遅延制約条件を満たす新しい回路
が合成される。

【０１２４】その後、ブロック７０によって表されてい
るように、その回路が減少されたクロック期間で動作で
きる図５に示されている回路を与えるために再調時され
る。

【０１２５】クロック期間をなお一層減少させる場合に
は、ステップ６３に戻って、一層の減少を選ぶ必要があ
る。

【図面の簡単な説明】

【図１】本発明に従って、そのクロック期間を２つの遅
延ユニットに減少させるために再設計される予定の順次
回路の概略ブロック図である。

【図２】図１の回路の経路セグメントグラフである。

【図３】本発明に従って見出されるセットでの最適遅延
制約条件に合うように合成された後の図１の回路の概略
ブロック図である。

【図４】図３の再合成された回路の経路セグメント・グ
ラフである。

【図５】２つの遅延ユニットのクロック期間で動作する
ように図３の再合成された回路をリタイミングすること
により得られる回路のブロック図である。

【図６】本発明の再設計プロセスの基本的ステップの流
れ図である。

【符号の説明】

１１，１２，２１，２２，３１，３３ インバータ １３，１６，２３，２８，３３，３８ ＯＲゲート １４，１５，１７，２４，２５，２６，２７，３４，３
５，３６，３７ ＡＮＤゲート ｌ₁ ，ｌ₂ ，ｌ₃ ラッチ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】順次回路のクロック期間を減少させるため
   に、回路の最適遅延制約条件に基づいて再調時可能とな
   るように当該回路を再合成するステップと、 前記再合成された回路を前記最適遅延制約条件を満たす
   ように再調時するステップとを含む順次回路を再設計す
   る方法において、 前記最適遅延条件を求めるために、 前記回路の経路セグメントグラフを形成するステップ
   と、 経路セグメントグラフの弧およびクロック期間での所望
   の減少に適切な経路不等式のセットを形成するステップ
   と、 前記不等式から目的関数を形成するステップと、 前記目的関数を満足する最適遅延制約条件を引き出すス
   テップと、 とを含むことを特徴とする順次回路を再設計する方法。
2. 【請求項２】順次回路のクロック期間を減少させるため
   に、回路の最適遅延制約条件に基づいて再調時可能とな
   るように当該回路を再合成するステップと、 前記再合成された回路を前記最適遅延制約条件を満たす
   ように再調時するステップとを含む順次回路をリタイミ
   ングする方法において、 前記最適遅延条件を求めるために、 弧およびノードを含む、順次回路の経路セグメントグラ
   フを構成するステップと、 回路における組合せ経路セグメントを表している弧につ
   いて、前記遅延が減少されるべきものを長い弧として、
   前記遅延が減少されるべきものでないものを短い弧とし
   て分類するステップと、 前記長いおよび短い弧に適切な経路不等式のセットを形
   成し、当該経路不等式のセットから目的関数を形成する
   ステップと、 前記目的関数から最適遅延制約条件を引き出すステップ
   と、 を含むことを特徴とするに順次回路をリタイミングする
   方法。
3. 【請求項３】前記最適遅延制約条件を引き出すステップ
   において、最小コストフロー解析を含んでいることを特
   徴とする請求項１に記載の順次回路を再設計する方法。
4. 【請求項４】前記最適遅延制約条件を引き出すステップ
   において、最小コストフロー解析を含んでいることを特
   徴とする請求項２に記載の順次回路をリタイミングする
   方法。