JP2002073712A - 回路生成装置、回路生成方法及びｃａｄ設計装置 - Google Patents
回路生成装置、回路生成方法及びｃａｄ設計装置Info
- Publication number
- JP2002073712A JP2002073712A JP2000257587A JP2000257587A JP2002073712A JP 2002073712 A JP2002073712 A JP 2002073712A JP 2000257587 A JP2000257587 A JP 2000257587A JP 2000257587 A JP2000257587 A JP 2000257587A JP 2002073712 A JP2002073712 A JP 2002073712A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- shared
- element set
- information
- description information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 回路要素数を削減して、ＬＳＩ回路面積の削
減に寄与するとともに、ＬＳＩ設計期間の短縮に寄与す
る回路生成装置、回路生成方法及び回路生成のためのＣ
ＡＤ設計装置を提供する。 【解決手段】 回路生成装置は入力ファイル１０１、共
有可能な回路要素集合の検出手段１０２、共有化する回
路要素集合の選択手段１０３、共有化する回路要素集合
を共有回路に変換する変換手段１０４、共有化した回路
記述情報の記録ファイル１０５、論理合成手段１０６、
出力ファイル１０７を備え、回路要素を組み込む回路の
動作速度に対して動作速度の速い回路要素について、同
じ仕様の回路要素を複数個使用している場合、回路設計
情報を設計者が再設計することなく、複数の回路要素の
処理を共有回路に置き換え、その共有回路を時分割で共
有することができる。
減に寄与するとともに、ＬＳＩ設計期間の短縮に寄与す
る回路生成装置、回路生成方法及び回路生成のためのＣ
ＡＤ設計装置を提供する。 【解決手段】 回路生成装置は入力ファイル１０１、共
有可能な回路要素集合の検出手段１０２、共有化する回
路要素集合の選択手段１０３、共有化する回路要素集合
を共有回路に変換する変換手段１０４、共有化した回路
記述情報の記録ファイル１０５、論理合成手段１０６、
出力ファイル１０７を備え、回路要素を組み込む回路の
動作速度に対して動作速度の速い回路要素について、同
じ仕様の回路要素を複数個使用している場合、回路設計
情報を設計者が再設計することなく、複数の回路要素の
処理を共有回路に置き換え、その共有回路を時分割で共
有することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩ設計の技
術分野で利用可能な回路生成装置、回路生成方法及び回
路生成のためのＣＡＤ設計装置に関する。
術分野で利用可能な回路生成装置、回路生成方法及び回
路生成のためのＣＡＤ設計装置に関する。
【０００２】
【従来の技術】ＡＳＩＣ（特定用途向け集積回路）、シ
ステムＬＳＩ等の集積回路は、年々級数的に大規模にな
ってきているため、集積される回路に含まれている全て
の回路要素を新規に設計することが困難になっている。
現在では、過去に蓄積された設計資産を再利用すること
により、新規設計部分の割合を削減して、こうした困難
を回避可能とする設計手法が開発されている。
ステムＬＳＩ等の集積回路は、年々級数的に大規模にな
ってきているため、集積される回路に含まれている全て
の回路要素を新規に設計することが困難になっている。
現在では、過去に蓄積された設計資産を再利用すること
により、新規設計部分の割合を削減して、こうした困難
を回避可能とする設計手法が開発されている。
【０００３】また、現在のＬＳＩの設計に用いられるＣ
ＡＤ（コンピュータ支援設計）システムでは、回路記述
や回路を表す記号による図面等のデータを作成し、論理
合成ツール等の合成ツールにデータを入力することで、
論理回路に変換する手法が主流となっている。さらに、
このような設計手法の下では、論理回路は回路の動作速
度を規定するクロックに同期して動作するものが大半を
占めている。
ＡＤ（コンピュータ支援設計）システムでは、回路記述
や回路を表す記号による図面等のデータを作成し、論理
合成ツール等の合成ツールにデータを入力することで、
論理回路に変換する手法が主流となっている。さらに、
このような設計手法の下では、論理回路は回路の動作速
度を規定するクロックに同期して動作するものが大半を
占めている。
【０００４】以下、従来の回路生成装置について、図２
を参照しながら説明する。なお、従来例の各構成要素は
主にソフトウェアによって実現されているものである
が、以下では機能ブロックに置き換えて説明する。
を参照しながら説明する。なお、従来例の各構成要素は
主にソフトウェアによって実現されているものである
が、以下では機能ブロックに置き換えて説明する。
【０００５】図２は、従来の回路生成装置の構成を示す
ブロック図である。この回路生成装置は、入力ファイル
１０１、論理合成手段１０６、出力ファイル１０７によ
って構成されている。
ブロック図である。この回路生成装置は、入力ファイル
１０１、論理合成手段１０６、出力ファイル１０７によ
って構成されている。
【０００６】以下、図２の各部の動作について説明す
る。図２において、入力ファイル１０１は、所望の回路
を表すハードウェア記述言語（ＨＤＬ）による回路記述
や、回路を表す記号による図面等を記した回路記述情報
を有する。ここでハードウェア記述言語による回路記述
とは、例えばＶｅｒｉｌｏｇ−ＨＤＬ、ＶＨＤＬ等のＨ
ＤＬによるＲＴＬ記述である。回路を表す記号による図
面とは、例えば回路を表す記号に対応する論理ゲート、
論理回路等の回路要素間の接続情報である。
る。図２において、入力ファイル１０１は、所望の回路
を表すハードウェア記述言語（ＨＤＬ）による回路記述
や、回路を表す記号による図面等を記した回路記述情報
を有する。ここでハードウェア記述言語による回路記述
とは、例えばＶｅｒｉｌｏｇ−ＨＤＬ、ＶＨＤＬ等のＨ
ＤＬによるＲＴＬ記述である。回路を表す記号による図
面とは、例えば回路を表す記号に対応する論理ゲート、
論理回路等の回路要素間の接続情報である。
【０００７】回路記述情報は、論理合成手段１０６に供
給され、処理は、論理合成手段１０６に渡される。論理
合成手段１０６は、入力ファイル１０１より供給される
回路記述情報を論理合成し、論理回路記述情報を生成す
る。ここで論理合成とは、例えばＲＴＬＨＤＬ記述され
た内容から、ＬＳＩを構成する論理ゲート等に変換する
情報処理をいう。したがって論理回路記述情報とは、例
えばＬＳＩを構成する論理ゲートの接続情報である。
給され、処理は、論理合成手段１０６に渡される。論理
合成手段１０６は、入力ファイル１０１より供給される
回路記述情報を論理合成し、論理回路記述情報を生成す
る。ここで論理合成とは、例えばＲＴＬＨＤＬ記述され
た内容から、ＬＳＩを構成する論理ゲート等に変換する
情報処理をいう。したがって論理回路記述情報とは、例
えばＬＳＩを構成する論理ゲートの接続情報である。
【０００８】論理合成には、市販の論理合成ツールが用
いられ、論理合成手段１０６で生成された論理回路記述
情報は、出力ファイル１０７に供給される。処理は、出
力ファイル１０７に渡される。出力ファイル１０７は、
論理合成手段１０６から供給された論理回路記述情報を
ファイル等に出力する。
いられ、論理合成手段１０６で生成された論理回路記述
情報は、出力ファイル１０７に供給される。処理は、出
力ファイル１０７に渡される。出力ファイル１０７は、
論理合成手段１０６から供給された論理回路記述情報を
ファイル等に出力する。
【０００９】
【発明が解決しようとする課題】ところで、上述した従
来の回路生成装置では、回路記述データ等で表される過
去の設計資産を使用する場合に、なるべく設計資産を改
変しないで使用することが重要である。この立場からす
ると、組み込まれる過去の設計資産の動作速度が、この
設計資産を組み込む回路の動作速度より高速な場合であ
っても、組み込まれる設計資産はその動作速度を組み込
む回路の動作速度まで低下させなければならない。
来の回路生成装置では、回路記述データ等で表される過
去の設計資産を使用する場合に、なるべく設計資産を改
変しないで使用することが重要である。この立場からす
ると、組み込まれる過去の設計資産の動作速度が、この
設計資産を組み込む回路の動作速度より高速な場合であ
っても、組み込まれる設計資産はその動作速度を組み込
む回路の動作速度まで低下させなければならない。
【００１０】すなわち、過去の設計資産使用にあたっ
て、高速に動作する回路を低速で動作させるため、設計
資産が本来有している処理能力を低下させるという問題
があった。
て、高速に動作する回路を低速で動作させるため、設計
資産が本来有している処理能力を低下させるという問題
があった。
【００１１】また一般に、ＬＳＩの設計では、設計者が
設定した性能を満たすように集積回路を構成する必要が
あるため、本来必要な回路数以上の、複数の回路を用い
たりするために、必要以上に回路規模が大きくなってし
まうという問題もあった。
設定した性能を満たすように集積回路を構成する必要が
あるため、本来必要な回路数以上の、複数の回路を用い
たりするために、必要以上に回路規模が大きくなってし
まうという問題もあった。
【００１２】この発明の目的は、このような問題点を解
決するためになされたもので、回路要素数を削減して、
ＬＳＩ回路面積の削減に寄与するとともに、ＬＳＩ設計
期間の短縮に寄与する回路生成装置、回路生成方法及び
回路生成のためのＣＡＤ設計装置を提供することにあ
る。
決するためになされたもので、回路要素数を削減して、
ＬＳＩ回路面積の削減に寄与するとともに、ＬＳＩ設計
期間の短縮に寄与する回路生成装置、回路生成方法及び
回路生成のためのＣＡＤ設計装置を提供することにあ
る。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、所望の回路を表すハードウェア記述言語による回路
記述や回路を表す記号による図面等を記した回路記述情
報から共有化した回路記述情報を生成する回路生成装置
が提供される。この回路生成装置は、前記回路記述情報
を入力するための情報入力手段と、前記回路記述情報よ
り共有可能な回路要素集合を検出する検出手段と、前記
回路記述情報および前記検出手段により検出された共有
可能な回路要素集合の情報から、共有可能な回路要素集
合を共有回路に変換するための回路記述情報を生成する
変換手段と、前記変換手段により生成された回路記述情
報を出力する出力手段と、から構成される。
に、所望の回路を表すハードウェア記述言語による回路
記述や回路を表す記号による図面等を記した回路記述情
報から共有化した回路記述情報を生成する回路生成装置
が提供される。この回路生成装置は、前記回路記述情報
を入力するための情報入力手段と、前記回路記述情報よ
り共有可能な回路要素集合を検出する検出手段と、前記
回路記述情報および前記検出手段により検出された共有
可能な回路要素集合の情報から、共有可能な回路要素集
合を共有回路に変換するための回路記述情報を生成する
変換手段と、前記変換手段により生成された回路記述情
報を出力する出力手段と、から構成される。
【００１４】上記構成の回路生成装置を用いることで、
回路要素を組み込む回路の動作速度に対して動作速度の
速い回路要素について、同じ仕様の回路要素を複数個使
用している場合、回路設計情報を設計者が再設計するこ
となく、複数の回路要素の処理を共有回路に置き換え、
その共有回路を時分割で共有することが可能になり、Ｌ
ＳＩ回路面積の削減、及びＬＳＩ設計期間の短縮に寄与
する。
回路要素を組み込む回路の動作速度に対して動作速度の
速い回路要素について、同じ仕様の回路要素を複数個使
用している場合、回路設計情報を設計者が再設計するこ
となく、複数の回路要素の処理を共有回路に置き換え、
その共有回路を時分割で共有することが可能になり、Ｌ
ＳＩ回路面積の削減、及びＬＳＩ設計期間の短縮に寄与
する。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。図１は、実施の形態に
かかる回路生成装置の構成を示すブロック図である。こ
の回路生成装置は主にソフトウェアによって実現されて
いるものであるが、以下では機能ブロックに置き換えて
説明する。
いて、図面を参照して説明する。図１は、実施の形態に
かかる回路生成装置の構成を示すブロック図である。こ
の回路生成装置は主にソフトウェアによって実現されて
いるものであるが、以下では機能ブロックに置き換えて
説明する。
【００１６】図１において、１０１は入力ファイル、１
０２は共有可能な回路要素集合の検出手段、１０３は共
有化する回路要素集合の選択手段、１０４は共有化する
回路要素集合を共有回路に変換する変換手段、１０５は
共有化した回路記述情報の記録ファイル、１０６，１０
７はそれぞれ図２の従来装置と同じ論理合成手段、出力
ファイルである。
０２は共有可能な回路要素集合の検出手段、１０３は共
有化する回路要素集合の選択手段、１０４は共有化する
回路要素集合を共有回路に変換する変換手段、１０５は
共有化した回路記述情報の記録ファイル、１０６，１０
７はそれぞれ図２の従来装置と同じ論理合成手段、出力
ファイルである。
【００１７】入力ファイル１０１は、所望の回路を表す
ハードウェア記述言語による回路記述や、回路を表す記
号による図面等を記した回路記述情報である。回路記述
情報は、検出手段１０２、及び変換手段１０４に供給さ
れ、処理は、検出手段１０２に渡される。
ハードウェア記述言語による回路記述や、回路を表す記
号による図面等を記した回路記述情報である。回路記述
情報は、検出手段１０２、及び変換手段１０４に供給さ
れ、処理は、検出手段１０２に渡される。
【００１８】検出手段１０２は、入力ファイル１０１か
ら供給される回路記述情報が表す回路を基にして、共有
可能な回路要素集合を検出するものである。ここでは、
まず集積回路を構成する回路要素を組み込んだ上位の回
路内において、同じ仕様の回路要素を検出し、回路要素
集合とする。同じ仕様の回路要素を検出するためには、
例えばハードウェア記述言語による回路記述では同一名
称を有するモジュール名の検出手段が用いられ、回路を
表す記号による図面では同一記号の検出手段が用いられ
る。
ら供給される回路記述情報が表す回路を基にして、共有
可能な回路要素集合を検出するものである。ここでは、
まず集積回路を構成する回路要素を組み込んだ上位の回
路内において、同じ仕様の回路要素を検出し、回路要素
集合とする。同じ仕様の回路要素を検出するためには、
例えばハードウェア記述言語による回路記述では同一名
称を有するモジュール名の検出手段が用いられ、回路を
表す記号による図面では同一記号の検出手段が用いられ
る。
【００１９】検出手段１０２では、続いて、回路要素の
特性を検査し、共有回路に変換できる種類の回路要素集
合のみを選択する。ここで、変換できる回路要素の種類
とは、例えば組み合わせ論理回路、或いは組み合わせ論
理回路をパイプライン化した回路等である。こうした回
路要素の特性を検査するためには、例えば市販の論理合
成ツール、或いは市販のハードウェア記述構文解析ツー
ル等を用いることができる。
特性を検査し、共有回路に変換できる種類の回路要素集
合のみを選択する。ここで、変換できる回路要素の種類
とは、例えば組み合わせ論理回路、或いは組み合わせ論
理回路をパイプライン化した回路等である。こうした回
路要素の特性を検査するためには、例えば市販の論理合
成ツール、或いは市販のハードウェア記述構文解析ツー
ル等を用いることができる。
【００２０】さらに検出手段１０２では、選択した各回
路要素集合に対して、回路要素集合を構成する回路要素
数、及び回路要素を組み込んだ回路の動作速度に対する
各回路要素の最大動作速度の比数を検査する。そして、
この回路要素数が各回路要素の最大動作速度の比数以下
になるよう、回路要素集合を分割する。
路要素集合に対して、回路要素集合を構成する回路要素
数、及び回路要素を組み込んだ回路の動作速度に対する
各回路要素の最大動作速度の比数を検査する。そして、
この回路要素数が各回路要素の最大動作速度の比数以下
になるよう、回路要素集合を分割する。
【００２１】以上の処理を経た回路要素集合は、共有回
路を用いることで共有可能になる。共有可能な回路要素
集合の情報とは、例えば回路要素集合を構成する回路要
素の名前、回路要素の位置、回路要素の数、及び回路要
素を組み込んだ回路の動作速度に対する各回路要素の最
大動作速度の比数等である。検出された共有可能な回路
要素集合の情報は、選択手段１０３へ供給される。処理
は、選択手段１０３に渡される。
路を用いることで共有可能になる。共有可能な回路要素
集合の情報とは、例えば回路要素集合を構成する回路要
素の名前、回路要素の位置、回路要素の数、及び回路要
素を組み込んだ回路の動作速度に対する各回路要素の最
大動作速度の比数等である。検出された共有可能な回路
要素集合の情報は、選択手段１０３へ供給される。処理
は、選択手段１０３に渡される。
【００２２】選択手段１０３は、検出手段１０２から供
給された共有可能な回路要素集合の情報により、回路要
素集合を評価して、共有化する回路要素集合を選択する
ものである。ここでは、共有可能な回路要素集合おのお
のについて、「共有化する」或いは「共有化しない」のい
ずれかに評価することによって、共有化する回路要素集
合が選択される。こうした評価のための情報としては、
例えば共有可能な回路要素集合の情報の他に、市販の論
理合成ツール等を用いて得られる回路要素の回路特性等
がある。
給された共有可能な回路要素集合の情報により、回路要
素集合を評価して、共有化する回路要素集合を選択する
ものである。ここでは、共有可能な回路要素集合おのお
のについて、「共有化する」或いは「共有化しない」のい
ずれかに評価することによって、共有化する回路要素集
合が選択される。こうした評価のための情報としては、
例えば共有可能な回路要素集合の情報の他に、市販の論
理合成ツール等を用いて得られる回路要素の回路特性等
がある。
【００２３】選択手段１０３では、複数の条件、例えば
共有化することで回路規模を削減できるか否か、一定の
回路規模以上に削減が可能か否か、共有回路で用いる高
速な制御信号を生成することができるか否か等の条件毎
に評価を行って、自動的に、或いは設計者の指示に従っ
て共有化する回路要素集合が選択される。全ての共有可
能な回路要素集合を、共有化する回路要素集合として選
択することも可能である。
共有化することで回路規模を削減できるか否か、一定の
回路規模以上に削減が可能か否か、共有回路で用いる高
速な制御信号を生成することができるか否か等の条件毎
に評価を行って、自動的に、或いは設計者の指示に従っ
て共有化する回路要素集合が選択される。全ての共有可
能な回路要素集合を、共有化する回路要素集合として選
択することも可能である。
【００２４】以上の処理によって選択された回路要素集
合は、例えば回路要素集合の名前、回路要素集合の位置
等で特定される。これらの共有化する回路要素集合の情
報は、変換手段１０４へ供給される。処理は、この変換
手段１０４に渡される。
合は、例えば回路要素集合の名前、回路要素集合の位置
等で特定される。これらの共有化する回路要素集合の情
報は、変換手段１０４へ供給される。処理は、この変換
手段１０４に渡される。
【００２５】変換手段１０４は、入力ファイル１０１よ
り供給される回路記述情報、及び選択手段１０３より供
給される共有化する回路要素集合の情報から、共有化す
る回路要素集合を共有回路に変換し、新たに共有化した
回路記述情報を生成するものである。次に説明する図
３、図４、及び図５は、共有回路への変換例である。
り供給される回路記述情報、及び選択手段１０３より供
給される共有化する回路要素集合の情報から、共有化す
る回路要素集合を共有回路に変換し、新たに共有化した
回路記述情報を生成するものである。次に説明する図
３、図４、及び図５は、共有回路への変換例である。
【００２６】図３は、共有化する回路要素集合の一例を
示す回路ブロック図である。この図において、網点領域
２０１，２０２，２０３はそれぞれ一つの回路要素を示
している。共有化する回路要素集合は、同じ仕様の回路
要素２０１，２０２，２０３で構成されている。
示す回路ブロック図である。この図において、網点領域
２０１，２０２，２０３はそれぞれ一つの回路要素を示
している。共有化する回路要素集合は、同じ仕様の回路
要素２０１，２０２，２０３で構成されている。
【００２７】最初に、回路要素２０１について説明す
る。回路要素２０１を構成する回路部品及び信号要素
は、クロック信号ＣＬＫ１０１、入力信号ＩＮ１０１、
入力信号記憶装置ＩＦＦ１０１、組み合わせ論理回路
（或いは組み合わせ論理回路をパイプライン化したも
の）Ｃ１０１、付加回路Ｅ１０１、出力信号記憶装置Ｏ
ＦＦ１０１、出力信号ＯＵＴ１０１である。
る。回路要素２０１を構成する回路部品及び信号要素
は、クロック信号ＣＬＫ１０１、入力信号ＩＮ１０１、
入力信号記憶装置ＩＦＦ１０１、組み合わせ論理回路
（或いは組み合わせ論理回路をパイプライン化したも
の）Ｃ１０１、付加回路Ｅ１０１、出力信号記憶装置Ｏ
ＦＦ１０１、出力信号ＯＵＴ１０１である。
【００２８】クロック信号ＣＬＫ１０１は、回路要素２
０１が組み込まれた上位の回路から供給されるクロック
信号（ＳＹＳＣＬＫ）から生成され、それぞれ入力信号
記憶装置ＩＦＦ１０１、組み合わせ論理回路Ｃ１０１、
出力信号記憶装置ＯＦＦ１０１に供給されている。
０１が組み込まれた上位の回路から供給されるクロック
信号（ＳＹＳＣＬＫ）から生成され、それぞれ入力信号
記憶装置ＩＦＦ１０１、組み合わせ論理回路Ｃ１０１、
出力信号記憶装置ＯＦＦ１０１に供給されている。
【００２９】入力信号ＩＮ１０１は、回路要素２０１が
組み込まれた上位の回路から入力信号ＩＮ（１）として
供給されるもので、入力信号記憶装置ＩＦＦ１０１に供
給されている。入力信号ＩＮ（１）の信号線数は単数で
あっても、複数であってもよい。
組み込まれた上位の回路から入力信号ＩＮ（１）として
供給されるもので、入力信号記憶装置ＩＦＦ１０１に供
給されている。入力信号ＩＮ（１）の信号線数は単数で
あっても、複数であってもよい。
【００３０】入力信号記憶装置ＩＦＦ１０１は、入力信
号ＩＮ１０１として供給された入力信号ＩＮ（１）をク
ロック信号ＣＬＫ１０１に同期して記憶する。記憶した
信号は、組み合わせ論理回路Ｃ１０１に供給される。
号ＩＮ１０１として供給された入力信号ＩＮ（１）をク
ロック信号ＣＬＫ１０１に同期して記憶する。記憶した
信号は、組み合わせ論理回路Ｃ１０１に供給される。
【００３１】組み合わせ論理回路Ｃ１０１は、入力信号
記憶装置ＩＦＦ１０１から供給された信号を論理演算す
る。演算結果は付加回路Ｅ１０１に供給される。組み合
わせ論理回路Ｃ１０１はパイプライン化した回路の場
合、その動作速度はクロック信号ＣＬＫ１０１の周波数
により決定される。
記憶装置ＩＦＦ１０１から供給された信号を論理演算す
る。演算結果は付加回路Ｅ１０１に供給される。組み合
わせ論理回路Ｃ１０１はパイプライン化した回路の場
合、その動作速度はクロック信号ＣＬＫ１０１の周波数
により決定される。
【００３２】付加回路Ｅ１０１は、組み合わせ論理回路
Ｃ１０１から供給された信号を更に論理演算する。演算
結果は出力信号記憶装置ＯＦＦ１０１に供給される。付
加回路Ｅ１０１の最大動作速度は、組み合わせ論理回路
Ｃ１０１の最大動作速度と比較して十分に大きいものと
する。付加回路Ｅ１０１の論理演算内容は空であっても
よい。すなわち組み合わせ論理回路Ｃ１０１から供給さ
れた信号をそのまま出力信号記憶装置ＯＦＦ１０１に供
給してもよい。
Ｃ１０１から供給された信号を更に論理演算する。演算
結果は出力信号記憶装置ＯＦＦ１０１に供給される。付
加回路Ｅ１０１の最大動作速度は、組み合わせ論理回路
Ｃ１０１の最大動作速度と比較して十分に大きいものと
する。付加回路Ｅ１０１の論理演算内容は空であっても
よい。すなわち組み合わせ論理回路Ｃ１０１から供給さ
れた信号をそのまま出力信号記憶装置ＯＦＦ１０１に供
給してもよい。
【００３３】出力信号記憶装置ＯＦＦ１０１は、付加回
路Ｅ１０１から供給された信号をクロック信号ＣＬＫ１
０１に同期して記憶する。記憶された信号は、出力信号
ＯＵＴ１０１として出力される。この出力信号ＯＵＴ１
０１の信号線数は単数であっても、複数であってもよ
い。
路Ｅ１０１から供給された信号をクロック信号ＣＬＫ１
０１に同期して記憶する。記憶された信号は、出力信号
ＯＵＴ１０１として出力される。この出力信号ＯＵＴ１
０１の信号線数は単数であっても、複数であってもよ
い。
【００３４】出力信号ＯＵＴ１０１は、出力信号ＯＵＴ
（１）として回路要素２０１が組み込まれた上位の回路
に供給される。図３の回路要素集合の例は、同じ仕様の
Ｎ個の回路要素により構成されており、各回路要素を構
成する回路部品及び信号要素を区別するために、番号ｉ
（１〜Ｎ）が付加されている。ｉ番目の回路要素２０２
を構成する回路部品及び信号要素は、クロック信号ＣＬ
Ｋ１０１、入力信号ＩＮ１０２、入力信号記憶装置ＩＦ
Ｆ１０２、組み合わせ論理回路Ｃ１０２、付加回路Ｅ１
０２、出力信号記憶装置ＯＦＦ１０２、出力信号ＯＵＴ
１０２である。したがって、同様にＮ番目の回路要素２
０３を構成する回路部品及び信号要素は、クロック信号
ＣＬＫ１０１、入力信号ＩＮ１０３、入力信号記憶装置
ＩＦＦ１０３、組み合わせ論理回路Ｃ１０３、付加回路
Ｅ１０３、出力信号記憶装置ＯＦＦ１０３、出力信号Ｏ
ＵＴ１０３である。但し、各回路要素２０１、２０２，
２０３は付加回路Ｅ１０１，Ｅ１０２，Ｅ１０３が異な
る構成であっても、同じ仕様の回路要素であるものとす
る。
（１）として回路要素２０１が組み込まれた上位の回路
に供給される。図３の回路要素集合の例は、同じ仕様の
Ｎ個の回路要素により構成されており、各回路要素を構
成する回路部品及び信号要素を区別するために、番号ｉ
（１〜Ｎ）が付加されている。ｉ番目の回路要素２０２
を構成する回路部品及び信号要素は、クロック信号ＣＬ
Ｋ１０１、入力信号ＩＮ１０２、入力信号記憶装置ＩＦ
Ｆ１０２、組み合わせ論理回路Ｃ１０２、付加回路Ｅ１
０２、出力信号記憶装置ＯＦＦ１０２、出力信号ＯＵＴ
１０２である。したがって、同様にＮ番目の回路要素２
０３を構成する回路部品及び信号要素は、クロック信号
ＣＬＫ１０１、入力信号ＩＮ１０３、入力信号記憶装置
ＩＦＦ１０３、組み合わせ論理回路Ｃ１０３、付加回路
Ｅ１０３、出力信号記憶装置ＯＦＦ１０３、出力信号Ｏ
ＵＴ１０３である。但し、各回路要素２０１、２０２，
２０３は付加回路Ｅ１０１，Ｅ１０２，Ｅ１０３が異な
る構成であっても、同じ仕様の回路要素であるものとす
る。
【００３５】つぎに、図3に示す共有化する回路要素集
合を変換した共有回路の一例について説明する。図４
は、共有化する回路要素集合を変換した共有回路の一例
を示す回路ブロック図である。この図において、図３と
同一回路部品及び信号要素には、同一の符号を付けてい
る。
合を変換した共有回路の一例について説明する。図４
は、共有化する回路要素集合を変換した共有回路の一例
を示す回路ブロック図である。この図において、図３と
同一回路部品及び信号要素には、同一の符号を付けてい
る。
【００３６】図４の共有回路は、図３のものと比較した
場合、組み合わせ論理回路Ｃ１０２、Ｃ１０３が削除さ
れており、新たにクロック信号ＣＬＫ１０２、信号選択
装置ＳＥＬ１０１、信号遅延装置Ｄ１０１，Ｄ１０２、
Ｄ１０３を付加した構成となっている。この共有回路で
は、回路要素３０１の組み合わせ論理回路Ｃ１０１にお
いて、他の回路要素３０２，３０３の組み合わせ論理回
路Ｃ１０２、Ｃ１０３での処理を時分割で実行するよう
にしているからである。このように組み合わせ論理回路
Ｃ１０２，Ｃ１０３が削除されることで、集積回路の面
積が削減できる。
場合、組み合わせ論理回路Ｃ１０２、Ｃ１０３が削除さ
れており、新たにクロック信号ＣＬＫ１０２、信号選択
装置ＳＥＬ１０１、信号遅延装置Ｄ１０１，Ｄ１０２、
Ｄ１０３を付加した構成となっている。この共有回路で
は、回路要素３０１の組み合わせ論理回路Ｃ１０１にお
いて、他の回路要素３０２，３０３の組み合わせ論理回
路Ｃ１０２、Ｃ１０３での処理を時分割で実行するよう
にしているからである。このように組み合わせ論理回路
Ｃ１０２，Ｃ１０３が削除されることで、集積回路の面
積が削減できる。
【００３７】図４において、新たに追加された回路部品
及び信号要素について説明する。クロック信号ＣＬＫ１
０２は、共有回路を高速に動作させるためのものであっ
て、上位の回路から供給されるクロック信号（ＳＹＳＣ
ＬＫ）から、周波数がクロック信号ＣＬＫ１０１のＬ倍
となるように生成されている。このクロック信号ＣＬＫ
１０２の値Ｌは、回路要素集合を構成する回路要素数を
Ｎ、回路要素を組み込んだ回路の動作速度に対する回路
要素の最大動作速度の比数（但し、非自然数の場合、数
より小さい自然数とする。）をＬＭＡＸとするとき、Ｎ
〜ＬＭＡＸの範囲の値とする。このクロック信号ＣＬＫ
１０２は、それぞれ信号選択装置ＳＥＬ１０１、組み合
わせ論理回路Ｃ１０１、及び信号遅延装置Ｄ１０１，Ｄ
１０２，Ｄ１０３に供給している。
及び信号要素について説明する。クロック信号ＣＬＫ１
０２は、共有回路を高速に動作させるためのものであっ
て、上位の回路から供給されるクロック信号（ＳＹＳＣ
ＬＫ）から、周波数がクロック信号ＣＬＫ１０１のＬ倍
となるように生成されている。このクロック信号ＣＬＫ
１０２の値Ｌは、回路要素集合を構成する回路要素数を
Ｎ、回路要素を組み込んだ回路の動作速度に対する回路
要素の最大動作速度の比数（但し、非自然数の場合、数
より小さい自然数とする。）をＬＭＡＸとするとき、Ｎ
〜ＬＭＡＸの範囲の値とする。このクロック信号ＣＬＫ
１０２は、それぞれ信号選択装置ＳＥＬ１０１、組み合
わせ論理回路Ｃ１０１、及び信号遅延装置Ｄ１０１，Ｄ
１０２，Ｄ１０３に供給している。
【００３８】信号選択装置ＳＥＬ１０１は、入力信号記
憶装置ＩＦＦ１０１、ＩＦＦ１０２，ＩＦＦ１０３から
供給された信号を順次選択することで、組み合わせ論理
回路Ｃ１０１に時分割で出力するものである。この実施
の形態では、信号選択装置ＳＥＬ１０１での信号選択動
作は、クロック信号ＣＬＫ１０２に同期しており、例え
ば各回路要素３０１，３０２，３０３に付加された番号
通り、即ち１番目の回路要素、２番目の回路要素、…ｉ
番目の回路要素、…Ｎ番目の回路要素に対する入力信号
を選択して供給するものとしている。
憶装置ＩＦＦ１０１、ＩＦＦ１０２，ＩＦＦ１０３から
供給された信号を順次選択することで、組み合わせ論理
回路Ｃ１０１に時分割で出力するものである。この実施
の形態では、信号選択装置ＳＥＬ１０１での信号選択動
作は、クロック信号ＣＬＫ１０２に同期しており、例え
ば各回路要素３０１，３０２，３０３に付加された番号
通り、即ち１番目の回路要素、２番目の回路要素、…ｉ
番目の回路要素、…Ｎ番目の回路要素に対する入力信号
を選択して供給するものとしている。
【００３９】信号遅延装置Ｄ１０１，Ｄ１０２，Ｄ１０
３は、組み合わせ論理回路Ｃ１０１から供給された信号
を、それぞれ設定した期間Ｔ１、Ｔ２、Ｔ３だけ記憶す
るものである。これらの期間Ｔ１、Ｔ２、Ｔ３は、組み
合わせ論理回路Ｃ１０１から時分割で共有された信号
を、同時に付加回路Ｅ１０１，Ｅ１０２，Ｅ１０３に出
力するためには、それぞれ異なる信号記憶期間として設
定される。
３は、組み合わせ論理回路Ｃ１０１から供給された信号
を、それぞれ設定した期間Ｔ１、Ｔ２、Ｔ３だけ記憶す
るものである。これらの期間Ｔ１、Ｔ２、Ｔ３は、組み
合わせ論理回路Ｃ１０１から時分割で共有された信号
を、同時に付加回路Ｅ１０１，Ｅ１０２，Ｅ１０３に出
力するためには、それぞれ異なる信号記憶期間として設
定される。
【００４０】図５は、各信号遅延装置における信号記憶
期間を示す図である。組み合わせ論理回路、或いはパイ
プライン化した組み合わせ論理回路Ｃ１０１のパイプラ
イン段数をＭとし、以下では、これらを単にパイプライ
ン回路という。但し、Ｃ１０１が組み合わせ回路の場合
には、Ｍを０とする。
期間を示す図である。組み合わせ論理回路、或いはパイ
プライン化した組み合わせ論理回路Ｃ１０１のパイプラ
イン段数をＭとし、以下では、これらを単にパイプライ
ン回路という。但し、Ｃ１０１が組み合わせ回路の場合
には、Ｍを０とする。
【００４１】１番目の回路要素３０１に属する信号遅延
装置Ｄ１０１では、クロック信号ＣＬＫ１０２の（１＋
Ｍ）番目のタイミングでパイプライン回路から供給され
た信号を記憶し、少なくともクロック信号ＣＬＫ１０２
の（１＋Ｍ）Ｌ番目のタイミングまで、その記憶内容を
保持し、その直後に、この記憶された信号は付加回路Ｅ
１０１に供給される。
装置Ｄ１０１では、クロック信号ＣＬＫ１０２の（１＋
Ｍ）番目のタイミングでパイプライン回路から供給され
た信号を記憶し、少なくともクロック信号ＣＬＫ１０２
の（１＋Ｍ）Ｌ番目のタイミングまで、その記憶内容を
保持し、その直後に、この記憶された信号は付加回路Ｅ
１０１に供給される。
【００４２】同様に、ｉ番目の回路要素３０２に属する
信号遅延装置Ｄ１０２では、クロック信号ＣＬＫ１０２
の（ｉ＋Ｍ）番目のタイミングでパイプライン回路から
供給された信号を記憶し、少なくともクロック信号ＣＬ
Ｋ１０２の（１＋Ｍ）Ｌ番目のタイミングまで、その記
憶内容を保持し、その直後に、この記憶された信号は付
加回路Ｅ１０２に供給される。
信号遅延装置Ｄ１０２では、クロック信号ＣＬＫ１０２
の（ｉ＋Ｍ）番目のタイミングでパイプライン回路から
供給された信号を記憶し、少なくともクロック信号ＣＬ
Ｋ１０２の（１＋Ｍ）Ｌ番目のタイミングまで、その記
憶内容を保持し、その直後に、この記憶された信号は付
加回路Ｅ１０２に供給される。
【００４３】同様に、Ｎ番目の回路要素３０３に属する
信号遅延装置Ｄ１０３では、クロック信号ＣＬＫ１０２
の（Ｎ＋Ｍ）番目のタイミングでパイプライン回路から
供給された信号を記憶し、少なくともクロック信号ＣＬ
Ｋ１０２の（１＋Ｍ）Ｌ番目のタイミングまで、その記
憶内容を保持し、その直後に、この記憶された信号は付
加回路Ｅ１０３に供給される。
信号遅延装置Ｄ１０３では、クロック信号ＣＬＫ１０２
の（Ｎ＋Ｍ）番目のタイミングでパイプライン回路から
供給された信号を記憶し、少なくともクロック信号ＣＬ
Ｋ１０２の（１＋Ｍ）Ｌ番目のタイミングまで、その記
憶内容を保持し、その直後に、この記憶された信号は付
加回路Ｅ１０３に供給される。
【００４４】なお、パイプライン段数Ｍが０であって、
しかもクロック信号ＣＬＫ１０２の値Ｌが回路要素の数
Ｎに等しい場合には、Ｎ番目の回路要素３０３に属する
信号遅延装置Ｄ１０３は記憶保持期間が０となるので不
要となる。その場合に、パイプライン回路から付加回路
Ｅ１０３には信号が直接供給される。
しかもクロック信号ＣＬＫ１０２の値Ｌが回路要素の数
Ｎに等しい場合には、Ｎ番目の回路要素３０３に属する
信号遅延装置Ｄ１０３は記憶保持期間が０となるので不
要となる。その場合に、パイプライン回路から付加回路
Ｅ１０３には信号が直接供給される。
【００４５】以上、図３、図４、及び図５によって説明
した変換処理を実行することにより、共有化する回路要
素集合を機能的に等しい共有回路へと変換できる。ここ
で、再び図１に示す回路生成装置に戻って、変換手段１
０４では入力ファイル１０１からの回路記述情報と、選
択手段１０３からの共有化する回路要素集合の情報が供
給され、共有化する回路要素集合を共有回路に変換した
回路記述情報（共有化した回路記述情報）が生成され
る。
した変換処理を実行することにより、共有化する回路要
素集合を機能的に等しい共有回路へと変換できる。ここ
で、再び図１に示す回路生成装置に戻って、変換手段１
０４では入力ファイル１０１からの回路記述情報と、選
択手段１０３からの共有化する回路要素集合の情報が供
給され、共有化する回路要素集合を共有回路に変換した
回路記述情報（共有化した回路記述情報）が生成され
る。
【００４６】このように生成された共有回路の回路記述
情報は、共有化した回路記述情報の記録ファイル１０５
に格納され、処理は、記録ファイル１０５に渡される。
記録ファイル１０５には、変換された回路記述情報が格
納され、この共有化した回路記述情報は論理合成手段１
０６に供給される。処理は、論理合成手段１０６に渡さ
れる。
情報は、共有化した回路記述情報の記録ファイル１０５
に格納され、処理は、記録ファイル１０５に渡される。
記録ファイル１０５には、変換された回路記述情報が格
納され、この共有化した回路記述情報は論理合成手段１
０６に供給される。処理は、論理合成手段１０６に渡さ
れる。
【００４７】論理合成手段１０６は、記録ファイル１０
５から供給された共有化した回路記述情報を論理合成
し、論理回路記述情報を生成する。この論理合成は、例
えばＲＴＬ ＨＤＬ記述された内容から、ＬＳＩを構成
する論理ゲート等に変換する情報処理である。生成され
る論理回路記述情報は、例えばＬＳＩを構成する論理ゲ
ートの接続情報である。論理合成には、市販の論理合成
ツールが用いられ、論理合成手段１０６で生成された論
理回路記述情報は、出力ファイル１０７に供給される。
処理は、出力ファイル１０７に渡される。
５から供給された共有化した回路記述情報を論理合成
し、論理回路記述情報を生成する。この論理合成は、例
えばＲＴＬ ＨＤＬ記述された内容から、ＬＳＩを構成
する論理ゲート等に変換する情報処理である。生成され
る論理回路記述情報は、例えばＬＳＩを構成する論理ゲ
ートの接続情報である。論理合成には、市販の論理合成
ツールが用いられ、論理合成手段１０６で生成された論
理回路記述情報は、出力ファイル１０７に供給される。
処理は、出力ファイル１０７に渡される。
【００４８】出力ファイル１０７は、論理合成手段１０
６から供給された論理回路記述情報をファイル等に出力
する。つぎに、実施の形態にかかる回路生成装置で実行
される実際の回路記述情報の流れを説明する。
６から供給された論理回路記述情報をファイル等に出力
する。つぎに、実施の形態にかかる回路生成装置で実行
される実際の回路記述情報の流れを説明する。
【００４９】図６は、集積回路を表す回路記述情報の具
体例を示す図である。図１の入力ファイル１０１には、
この図６のように、回路要素ＡＤＤ，ＳＵＢ，ＭＵＬ，
ＤＩＶを表す記号によって記載された集積回路ＬＳＩ１
の回路記述情報が入力される。
体例を示す図である。図１の入力ファイル１０１には、
この図６のように、回路要素ＡＤＤ，ＳＵＢ，ＭＵＬ，
ＤＩＶを表す記号によって記載された集積回路ＬＳＩ１
の回路記述情報が入力される。
【００５０】すなわち、集積回路ＬＳＩ１は、３つの加
算器ＡＤＤ１，ＡＤＤ２，ＡＤＤ３、２つの減算器ＳＵ
Ｂ１，ＳＵＢ２、乗算器ＭＵＬ１、及び除算器ＤＩＶ１
という回路要素を備えている。こうした回路記述情報
は、共有可能な回路要素集合の検出手段１０２、及び変
換手段１０４に供給される。処理は、検出手段１０２に
渡される。
算器ＡＤＤ１，ＡＤＤ２，ＡＤＤ３、２つの減算器ＳＵ
Ｂ１，ＳＵＢ２、乗算器ＭＵＬ１、及び除算器ＤＩＶ１
という回路要素を備えている。こうした回路記述情報
は、共有可能な回路要素集合の検出手段１０２、及び変
換手段１０４に供給される。処理は、検出手段１０２に
渡される。
【００５１】検出手段１０２は、入力ファイル１０１か
ら供給される回路記述情報が表す回路を基にして、共有
可能な回路要素集合を検出する。図６に示す集積回路Ｌ
ＳＩ１の場合には、３つの加算器ＡＤＤ１，ＡＤＤ２，
ＡＤＤ３及び２つの減算器ＳＵＢ１，ＳＵＢ２が同じ仕
様の回路要素として検出でき、これらを回路要素集合と
する。
ら供給される回路記述情報が表す回路を基にして、共有
可能な回路要素集合を検出する。図６に示す集積回路Ｌ
ＳＩ１の場合には、３つの加算器ＡＤＤ１，ＡＤＤ２，
ＡＤＤ３及び２つの減算器ＳＵＢ１，ＳＵＢ２が同じ仕
様の回路要素として検出でき、これらを回路要素集合と
する。
【００５２】ここで、加算器、減算器はともに組み合わ
せ回路であるものとすると、回路要素を検出した結果
は、共有回路に変換できる種類の回路要素集合となる。
また、加算器、減算器はともに回路要素数（Ｎ）が３以
下であり、回路要素を組み込んだ回路の動作速度に対す
る回路要素の最大動作速度の比数（ＬＭＡＸ）が３であ
るものとすれば、加算器、減算器は、回路要素を組み込
んだ回路の動作速度の３倍までの動作速度で動作可能で
ある。
せ回路であるものとすると、回路要素を検出した結果
は、共有回路に変換できる種類の回路要素集合となる。
また、加算器、減算器はともに回路要素数（Ｎ）が３以
下であり、回路要素を組み込んだ回路の動作速度に対す
る回路要素の最大動作速度の比数（ＬＭＡＸ）が３であ
るものとすれば、加算器、減算器は、回路要素を組み込
んだ回路の動作速度の３倍までの動作速度で動作可能で
ある。
【００５３】また、集積回路ＬＳＩ１では、回路要素集
合を構成する回路要素数は、加算器では３、減算器では
２であって、いずれもＬＭＡＸ（＝３）以下であるた
め、それぞれの回路要素は分割済みとなる。次の表１
は、共有可能な回路要素集合の情報を示している。
合を構成する回路要素数は、加算器では３、減算器では
２であって、いずれもＬＭＡＸ（＝３）以下であるた
め、それぞれの回路要素は分割済みとなる。次の表１
は、共有可能な回路要素集合の情報を示している。
【００５４】
【表１】
【００５５】検出された共有可能な回路要素集合の情報
は、選択手段１０３へ供給される。処理は、選択手段１
０３に渡される。選択手段１０３では、検出手段１０２
から供給された共有可能な回路要素集合の情報により、
回路要素集合を評価して、共有化する回路要素集合を選
択する。例えば「減算器で構成される共有可能な回路要
素集合を構成する回路要素数は２である」、及び「回路
要素の回路規模が小さい」という２つの情報が選択手段
１０３に与えられたとする。すると、減算器で構成され
る共有可能な回路要素集合を共有回路に置き換えても、
回路面積の削減効果が小さいと判断され、減算器で構成
される共有可能な回路要素集合は、共有化する回路要素
集合としては選択されない。しかし、加算器で構成され
る共有可能な回路要素集合は、共有化する回路要素集合
として選択される。ここでは、例えば加算器、減算器と
もに、共有化する回路要素集合として選択することも可
能である。
は、選択手段１０３へ供給される。処理は、選択手段１
０３に渡される。選択手段１０３では、検出手段１０２
から供給された共有可能な回路要素集合の情報により、
回路要素集合を評価して、共有化する回路要素集合を選
択する。例えば「減算器で構成される共有可能な回路要
素集合を構成する回路要素数は２である」、及び「回路
要素の回路規模が小さい」という２つの情報が選択手段
１０３に与えられたとする。すると、減算器で構成され
る共有可能な回路要素集合を共有回路に置き換えても、
回路面積の削減効果が小さいと判断され、減算器で構成
される共有可能な回路要素集合は、共有化する回路要素
集合としては選択されない。しかし、加算器で構成され
る共有可能な回路要素集合は、共有化する回路要素集合
として選択される。ここでは、例えば加算器、減算器と
もに、共有化する回路要素集合として選択することも可
能である。
【００５６】以上の処理によって選択された回路要素集
合の情報は、例えば「共有化する回路要素集合は加算器
ＡＤＤ１，ＡＤＤ２，ＡＤＤ３で構成される回路要素集
合」となる。次の表２は、共有化する回路要素集合の情
報を示している。
合の情報は、例えば「共有化する回路要素集合は加算器
ＡＤＤ１，ＡＤＤ２，ＡＤＤ３で構成される回路要素集
合」となる。次の表２は、共有化する回路要素集合の情
報を示している。
【００５７】
【表２】
【００５８】この共有化する回路要素集合の情報は、変
換手段１０４へ供給される。処理は、この変換手段１０
４に渡される。変換手段１０４では、入力ファイル１０
１より供給される回路記述情報、及び選択手段１０３よ
り供給される共有化する回路要素集合の情報から、共有
化する回路要素集合を共有回路に変換し、新たに共有化
した回路記述情報を生成する。ここでは、次に説明する
図７、図８に示すように、加算器ＡＤＤ１，ＡＤＤ２，
ＡＤＤ３で構成される回路要素集合が共有回路に変換さ
れる。
換手段１０４へ供給される。処理は、この変換手段１０
４に渡される。変換手段１０４では、入力ファイル１０
１より供給される回路記述情報、及び選択手段１０３よ
り供給される共有化する回路要素集合の情報から、共有
化する回路要素集合を共有回路に変換し、新たに共有化
した回路記述情報を生成する。ここでは、次に説明する
図７、図８に示すように、加算器ＡＤＤ１，ＡＤＤ２，
ＡＤＤ３で構成される回路要素集合が共有回路に変換さ
れる。
【００５９】図７は、共有化する回路要素集合を示すブ
ロック図である。図８は、図７の共有化する回路要素集
合を変換した共有回路を示すブロック図である。図７に
おいて、加算器ＡＤＤ１は入力信号記憶装置ＩＦＦ１、
加算回路Ｃ１、出力信号記憶装置ＯＦＦ１で構成されて
いる。加算器ＡＤＤ２は入力信号記憶装置ＩＦＦ２、加
算回路Ｃ２、出力信号記憶装置ＯＦＦ２で構成されてい
る。加算器ＡＤＤ３は入力信号記憶装置ＩＦＦ３、加算
回路Ｃ３、出力信号記憶装置ＯＦＦ３で構成されてい
る。入力信号記憶装置ＩＦＦ１，ＩＦＦ２，ＩＦＦ３及
び出力信号記憶装置ＯＦＦ１，ＯＦＦ２，ＯＦＦ３には
クロック信号ＳＹＳＣＬＫ１が供給されている。
ロック図である。図８は、図７の共有化する回路要素集
合を変換した共有回路を示すブロック図である。図７に
おいて、加算器ＡＤＤ１は入力信号記憶装置ＩＦＦ１、
加算回路Ｃ１、出力信号記憶装置ＯＦＦ１で構成されて
いる。加算器ＡＤＤ２は入力信号記憶装置ＩＦＦ２、加
算回路Ｃ２、出力信号記憶装置ＯＦＦ２で構成されてい
る。加算器ＡＤＤ３は入力信号記憶装置ＩＦＦ３、加算
回路Ｃ３、出力信号記憶装置ＯＦＦ３で構成されてい
る。入力信号記憶装置ＩＦＦ１，ＩＦＦ２，ＩＦＦ３及
び出力信号記憶装置ＯＦＦ１，ＯＦＦ２，ＯＦＦ３には
クロック信号ＳＹＳＣＬＫ１が供給されている。
【００６０】図８に示す共有回路は、図７の回路要素集
合と比較した場合、２つの加算回路Ｃ２，Ｃ３が削除さ
れ、新たにクロック信号ＳＹＳＣＬＫ２、信号選択装置
ＳＥＬ、信号遅延装置Ｄ１，Ｄ２，Ｄ３を付加した構成
となっている。このように加算回路Ｃ２，Ｃ３が削除さ
れることで、集積回路の面積が削減できる。
合と比較した場合、２つの加算回路Ｃ２，Ｃ３が削除さ
れ、新たにクロック信号ＳＹＳＣＬＫ２、信号選択装置
ＳＥＬ、信号遅延装置Ｄ１，Ｄ２，Ｄ３を付加した構成
となっている。このように加算回路Ｃ２，Ｃ３が削除さ
れることで、集積回路の面積が削減できる。
【００６１】図９は、各信号遅延装置Ｄ１，Ｄ２，Ｄ３
における信号記憶期間を示す図である。（Ａ）はクロッ
ク信号ＳＹＳＣＬＫ１、（Ｂ）はクロック信号ＳＹＳＣ
ＬＫ２である。クロック信号ＳＹＳＣＬＫ２は、上位回
路から供給されるクロック信号ＳＹＳＣＬＫ１の３倍の
動作速度を有するものとする。
における信号記憶期間を示す図である。（Ａ）はクロッ
ク信号ＳＹＳＣＬＫ１、（Ｂ）はクロック信号ＳＹＳＣ
ＬＫ２である。クロック信号ＳＹＳＣＬＫ２は、上位回
路から供給されるクロック信号ＳＹＳＣＬＫ１の３倍の
動作速度を有するものとする。
【００６２】図８において、入力信号記憶装置ＩＦＦ
１，ＩＦＦ２，ＩＦＦ３はそれぞれ加算器ＡＤＤ１，Ａ
ＤＤ２，ＡＤＤ３に入力された信号を記憶する。信号選
択装置ＳＥＬは、選択回路ＳＥＬ０とカウンタ回路ＣＴ
Ｒとを備えている。カウンタ回路ＣＴＲは、クロック信
号ＳＹＳＣＬＫ２の動作により出力信号値を変化させ、
選択回路ＳＥＬ０はカウンタ回路ＣＴＲの出力値によっ
て、入力信号記憶装置ＩＦＦ１，ＩＦＦ２，ＩＦＦ３の
値を選択して加算回路Ｃ１に出力する。カウンタ回路Ｃ
ＴＲは、クロック信号ＳＹＳＣＬＫ２の動作により、出
力値を１，２，３，１，２，３，…と変化させながら加
算回路Ｃ１への出力値を切り換えると共に、次に説明す
る信号遅延装置Ｄ１，Ｄ２，Ｄ３にも供給している。
１，ＩＦＦ２，ＩＦＦ３はそれぞれ加算器ＡＤＤ１，Ａ
ＤＤ２，ＡＤＤ３に入力された信号を記憶する。信号選
択装置ＳＥＬは、選択回路ＳＥＬ０とカウンタ回路ＣＴ
Ｒとを備えている。カウンタ回路ＣＴＲは、クロック信
号ＳＹＳＣＬＫ２の動作により出力信号値を変化させ、
選択回路ＳＥＬ０はカウンタ回路ＣＴＲの出力値によっ
て、入力信号記憶装置ＩＦＦ１，ＩＦＦ２，ＩＦＦ３の
値を選択して加算回路Ｃ１に出力する。カウンタ回路Ｃ
ＴＲは、クロック信号ＳＹＳＣＬＫ２の動作により、出
力値を１，２，３，１，２，３，…と変化させながら加
算回路Ｃ１への出力値を切り換えると共に、次に説明す
る信号遅延装置Ｄ１，Ｄ２，Ｄ３にも供給している。
【００６３】信号遅延装置Ｄ１，Ｄ２は、選択回路Ｓ
１，Ｓ２及び遅延回路ＤＦＦ１，ＤＦＦ２を備え、信号
遅延装置Ｄ３は、選択回路Ｓ３を備えている。選択回路
Ｓ１，Ｓ２，Ｓ３に、信号選択装置ＳＥＬ内のカウンタ
回路ＣＴＲの出力値を供給することで、加算器ＡＤＤ１
の加算回路Ｃ１より出力される信号値を設定した期間だ
け記憶した後、対応する出力信号記憶装置ＯＦＦ１，Ｏ
ＦＦ２，ＯＦＦ３に加算結果を出力できる。
１，Ｓ２及び遅延回路ＤＦＦ１，ＤＦＦ２を備え、信号
遅延装置Ｄ３は、選択回路Ｓ３を備えている。選択回路
Ｓ１，Ｓ２，Ｓ３に、信号選択装置ＳＥＬ内のカウンタ
回路ＣＴＲの出力値を供給することで、加算器ＡＤＤ１
の加算回路Ｃ１より出力される信号値を設定した期間だ
け記憶した後、対応する出力信号記憶装置ＯＦＦ１，Ｏ
ＦＦ２，ＯＦＦ３に加算結果を出力できる。
【００６４】すなわち、信号遅延装置Ｄ１では、カウン
タ回路ＣＴＲの出力値が１の場合に記憶内容を加算回路
Ｃ１から供給される信号値に更新することで、クロック
信号ＳＹＳＣＬＫ２の１番目の動作時に加算回路Ｃ１か
ら供給される信号値を選択し、少なくともクロック信号
ＳＹＳＣＬＫ２の３番目の動作まで記憶内容を保持す
る。この記憶内容は、その後に出力信号記憶装置ＯＦＦ
１に出力される。同様に、信号遅延装置Ｄ２では、カウ
ンタ回路ＣＴＲの出力値が２の場合に記憶内容を加算回
路Ｃ１から供給される信号値に更新することで、クロッ
ク信号ＳＹＳＣＬＫ２の２番目の動作時に加算回路Ｃ１
から供給される信号値を選択し、少なくともクロック信
号ＳＹＳＣＬＫ２の４番目の動作まで記憶内容を保持す
る。この記憶内容は、その後に出力信号記憶装置ＯＦＦ
２に出力される。信号遅延装置Ｄ３では、クロック信号
ＳＹＳＣＬＫ２の３番目の動作時に加算回路Ｃ１から供
給される信号値を選択し、記憶保持期間を０としている
ので、そのまま出力信号記憶装置ＯＦＦ３に出力され
る。
タ回路ＣＴＲの出力値が１の場合に記憶内容を加算回路
Ｃ１から供給される信号値に更新することで、クロック
信号ＳＹＳＣＬＫ２の１番目の動作時に加算回路Ｃ１か
ら供給される信号値を選択し、少なくともクロック信号
ＳＹＳＣＬＫ２の３番目の動作まで記憶内容を保持す
る。この記憶内容は、その後に出力信号記憶装置ＯＦＦ
１に出力される。同様に、信号遅延装置Ｄ２では、カウ
ンタ回路ＣＴＲの出力値が２の場合に記憶内容を加算回
路Ｃ１から供給される信号値に更新することで、クロッ
ク信号ＳＹＳＣＬＫ２の２番目の動作時に加算回路Ｃ１
から供給される信号値を選択し、少なくともクロック信
号ＳＹＳＣＬＫ２の４番目の動作まで記憶内容を保持す
る。この記憶内容は、その後に出力信号記憶装置ＯＦＦ
２に出力される。信号遅延装置Ｄ３では、クロック信号
ＳＹＳＣＬＫ２の３番目の動作時に加算回路Ｃ１から供
給される信号値を選択し、記憶保持期間を０としている
ので、そのまま出力信号記憶装置ＯＦＦ３に出力され
る。
【００６５】図１０は、共有回路に変換した回路記述情
報の具体例を示す図である。この集積回路ＬＳＩ１で
は、図６に示す構成の集積回路ＬＳＩ１に、上述した変
換処理を実行することにより、共有化する回路要素集合
を機能的に等しい共有回路に変換している。このように
生成された共有回路の回路記述情報は、図１に示す変換
手段１０４から記録ファイル１０５に格納される。処理
は、記録ファイル１０５に渡される。
報の具体例を示す図である。この集積回路ＬＳＩ１で
は、図６に示す構成の集積回路ＬＳＩ１に、上述した変
換処理を実行することにより、共有化する回路要素集合
を機能的に等しい共有回路に変換している。このように
生成された共有回路の回路記述情報は、図１に示す変換
手段１０４から記録ファイル１０５に格納される。処理
は、記録ファイル１０５に渡される。
【００６６】記録ファイル１０５には、変換された回路
記述情報が格納され、この共有化した回路記述情報は論
理合成手段１０６に供給される。処理は、論理合成手段
１０６に渡される。
記述情報が格納され、この共有化した回路記述情報は論
理合成手段１０６に供給される。処理は、論理合成手段
１０６に渡される。
【００６７】論理合成手段１０６は、記録ファイル１０
５から供給された共有化した回路記述情報を論理合成
し、論理回路記述情報を生成する。既に述べたように、
この論理合成方法として、例えば市販の論理合成ツール
等を用いることによって、ＬＳＩを構成する論理ゲート
等の接続情報を生成できる。論理合成手段１０６で生成
された論理回路記述情報は、出力ファイル１０７に供給
される。処理は、出力ファイル１０７に渡される。
５から供給された共有化した回路記述情報を論理合成
し、論理回路記述情報を生成する。既に述べたように、
この論理合成方法として、例えば市販の論理合成ツール
等を用いることによって、ＬＳＩを構成する論理ゲート
等の接続情報を生成できる。論理合成手段１０６で生成
された論理回路記述情報は、出力ファイル１０７に供給
される。処理は、出力ファイル１０７に渡される。
【００６８】出力ファイル１０７は、論理合成手段１０
６から供給された論理回路記述情報をファイル等に出力
する。共有化した論理回路記述情報である論理ゲート等
の接続情報は、ＬＳＩの設計データとして活用される。
６から供給された論理回路記述情報をファイル等に出力
する。共有化した論理回路記述情報である論理ゲート等
の接続情報は、ＬＳＩの設計データとして活用される。
【００６９】
【発明の効果】以上に説明したように、この発明の回路
生成装置によれば、回路要素を組み込む回路の動作速度
に対して動作速度が速い回路要素について、同じ仕様の
回路要素を複数個使用している場合に、回路設計情報を
設計者が再設計することなく、複数の回路要素の処理
を、共有回路を使用して時分割で共有することが可能に
なる。したがって、以下の効果を得ることができる。
生成装置によれば、回路要素を組み込む回路の動作速度
に対して動作速度が速い回路要素について、同じ仕様の
回路要素を複数個使用している場合に、回路設計情報を
設計者が再設計することなく、複数の回路要素の処理
を、共有回路を使用して時分割で共有することが可能に
なる。したがって、以下の効果を得ることができる。
【００７０】第１に、従来と比較して、回路要素を組み
込む回路の動作速度に対して動作速度が速い回路要素に
ついて、同じ仕様の回路要素を複数個使用している場合
に、複数の回路要素を時分割で共有することで、回路要
素数を削減でき、ＬＳＩの回路面積の削減に寄与する。
込む回路の動作速度に対して動作速度が速い回路要素に
ついて、同じ仕様の回路要素を複数個使用している場合
に、複数の回路要素を時分割で共有することで、回路要
素数を削減でき、ＬＳＩの回路面積の削減に寄与する。
【００７１】第２に、従来と比較して、回路要素の動作
速度とその回路要素が組み込まれる回路の動作速度とに
差がある場合でも、回路要素を有効に使用するための設
計者による再設計を削減でき、ＬＳＩ設計期間の短縮に
寄与する。
速度とその回路要素が組み込まれる回路の動作速度とに
差がある場合でも、回路要素を有効に使用するための設
計者による再設計を削減でき、ＬＳＩ設計期間の短縮に
寄与する。
【図１】実施の形態にかかる回路生成装置の構成を示す
ブロック図である。
ブロック図である。
【図２】従来の回路生成装置の構成を示すブロック図で
ある。
ある。
【図３】共有化する回路要素集合の一例を示す回路ブロ
ック図である。
ック図である。
【図４】共有化する回路要素集合を変換した共有回路の
一例を示す回路ブロック図である。
一例を示す回路ブロック図である。
【図５】各信号遅延装置における信号記憶期間を示す図
である。
である。
【図６】集積回路を表す回路記述情報の具体例を示す図
である。
である。
【図７】図６の集積回路において共有化する回路要素集
合を示すブロック図である。
合を示すブロック図である。
【図８】図６の集積回路において共有化する回路要素集
合を変換した共有回路を示すブロック図である。
合を変換した共有回路を示すブロック図である。
【図９】図８の共有回路の各信号遅延装置における信号
記憶期間を示す図である。
記憶期間を示す図である。
【図１０】共有回路に変換した回路記述情報の具体例を
示す図である。
示す図である。
１０１…入力ファイル、１０２…検出手段、１０３…選
択手段、１０４…変換手段、１０５…記録ファイル、１
０６…論理合成手段、１０７…出力ファイル、２０１，
２０２，２０３…回路要素
択手段、１０４…変換手段、１０５…記録ファイル、１
０６…論理合成手段、１０７…出力ファイル、２０１，
２０２，２０３…回路要素
Claims (12)
- 【請求項１】 所望の回路を表すハードウェア記述言語
による回路記述や回路を表す記号による図面等を記した
回路記述情報から共有化した回路記述情報を生成する回
路生成装置において、 前記回路記述情報を入力するための情報入力手段と、 前記回路記述情報より共有可能な回路要素集合を検出す
る検出手段と、 前記回路記述情報および前記検出手段により検出された
共有可能な回路要素集合の情報から、共有可能な回路要
素集合を共有回路に変換するための回路記述情報を生成
する変換手段と、 前記変換手段により生成された回路記述情報を出力する
出力手段と、 を有することを特徴とする回路生成装置。 - 【請求項２】 前記変換手段では、前記検出手段により
検出された共有可能な回路要素集合の情報から、共有可
能な回路要素集合を評価し、共有化する回路要素集合を
選択し、選択された共有化する回路要素集合の情報か
ら、共有化する回路要素集合を共有回路に変換するため
の回路記述情報を生成することを特徴とする請求項１に
記載の回路生成装置。 - 【請求項３】 前記変換手段の後段に、共有化した回路
記述情報を論理合成する論理合成手段を有することを特
徴とする請求項１に記載の回路生成装置。 - 【請求項４】 前記変換手段は、前記検出手段により検
出された共有可能な回路要素集合の情報から、共有可能
な回路要素集合を評価し、共有化する回路要素集合を選
択し、選択された共有化する回路要素集合の情報から、
共有化する回路要素集合を共有回路に変換するための回
路記述情報を生成するとともに、前記変換手段の後段
に、共有化した回路記述情報を論理合成する論理合成手
段を有することを特徴とする請求項１に記載の回路生成
装置。 - 【請求項５】 前記請求項１に記載の回路生成装置を備
えたことを特徴とするＣＡＤ設計装置。 - 【請求項６】 前記請求項２に記載の回路生成装置を備
えたことを特徴とするＣＡＤ設計装置。 - 【請求項７】 前記請求項３に記載の回路生成装置を備
えたことを特徴とするＣＡＤ設計装置。 - 【請求項８】 前記請求項４に記載の回路生成装置を備
えたことを特徴とするＣＡＤ設計装置。 - 【請求項９】 所望の回路を表すハードウェア記述言語
による回路記述や回路を表す記号による図面等を記した
回路記述情報を入力するための情報入力ステップと、 前記回路記述情報より共有可能な回路要素集合を検出す
る検出ステップと、 前記回路記述情報および前記検出ステップにより検出さ
れた共有可能な回路要素集合の情報から、共有可能な回
路要素集合を共有回路に変換して、共有化された回路記
述情報を生成する変換ステップと、 前記変換ステップにより生成された共有化した回路記述
情報を出力するための出力ステップと、 を有することを特徴とする回路生成方法。 - 【請求項１０】 所望の回路を表すハードウェア記述言
語による回路記述や回路を表す記号による図面等を記し
た回路情報を入力するための情報入力ステップと、 前記回路記述情報より共有可能な回路要素集合を検出す
る検出ステップと、 前記検出ステップにより検出された共有可能な回路要素
集合の情報から、共有可能な回路要素集合を評価し、共
有化する回路要素集合を選択する選択ステップと、 前記回路記述情報および前記選択ステップにより選択さ
れた共有化する回路要素集合の情報から、共有化する回
路要素集合を共有回路に変換して共有化された回路記述
情報を生成する変換ステップと、 前記共有回路の変換ステップにより生成された共有化し
た回路記述情報を出力するための出力ステップと、 を有することを特徴とする回路生成方法。 - 【請求項１１】 所望の回路を表すハードウェア記述言
語による回路記述や回路を表す記号による図面等を記し
た回路記述情報を入力するための情報入力ステップと、 前記回路記述情報より共有可能な回路要素集合を検出す
る検出ステップと、 前記回路記述情報および前記検出ステップにより検出さ
れた共有可能な回路要素集合の情報から、共有可能な回
路要素集合を共有回路に変換して共有化された回路記述
情報を生成する変換ステップと、 前記変換ステップにより生成された共有化した回路記述
情報を論理合成する論理合成ステップと、 前記論理合成ステップでの論理合成結果を出力するため
の出力ステップと、を有することを特徴とする回路生成
方法。 - 【請求項１２】 回路生成方法において、 所望の回路を表すハードウェア記述言語による回路記述
や回路を表す記号による図面等を記した回路記述情報を
入力するための情報入力ステップと、 前記回路記述情報より共有可能な回路要素集合を検出す
る検出ステップと、 前記検出ステップにより検出された共有可能な回路要素
集合の情報から、共有可能な回路要素集合を評価し、共
有化する回路要素集合を選択する選択ステップと、 前記回路記述情報および前記検出ステップにより検出さ
れた共有可能な回路要素集合の情報から、共有可能な回
路要素集合を共有回路に変換して共有化された回路記述
情報を生成する変換ステップと、 前記変換ステップにより生成された共有化した回路記述
情報を論理合成する論理合成ステップと、 前記論理合成ステップでの論理合成結果を出力するため
の出力ステップと、を有することを特徴とする回路生成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000257587A JP2002073712A (ja) | 2000-08-28 | 2000-08-28 | 回路生成装置、回路生成方法及びｃａｄ設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000257587A JP2002073712A (ja) | 2000-08-28 | 2000-08-28 | 回路生成装置、回路生成方法及びｃａｄ設計装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002073712A true JP2002073712A (ja) | 2002-03-12 |
Family
ID=18746021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000257587A Pending JP2002073712A (ja) | 2000-08-28 | 2000-08-28 | 回路生成装置、回路生成方法及びｃａｄ設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002073712A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524899A (ja) * | 2003-04-04 | 2007-08-30 | シンプリシティ・インコーポレーテッド | マルチチャネル回路の自動合成の方法および装置 |
| JP2010531000A (ja) * | 2007-05-09 | 2010-09-16 | シノプシス インコーポレイテッド | 回路エミュレーションの入力及び遅延入力のマルチプレクシング |
| US8418104B2 (en) | 2003-04-04 | 2013-04-09 | Synopsys, Inc. | Automated synthesis of multi-channel circuits |
| JP2013127751A (ja) * | 2011-12-19 | 2013-06-27 | Fujitsu Semiconductor Ltd | 集積回路最適化プログラム及び集積回路最適化装置 |
-
2000
- 2000-08-28 JP JP2000257587A patent/JP2002073712A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524899A (ja) * | 2003-04-04 | 2007-08-30 | シンプリシティ・インコーポレーテッド | マルチチャネル回路の自動合成の方法および装置 |
| US8161437B2 (en) | 2003-04-04 | 2012-04-17 | Synopsys, Inc. | Method and apparatus for automated synthesis of multi-channel circuits |
| US8418104B2 (en) | 2003-04-04 | 2013-04-09 | Synopsys, Inc. | Automated synthesis of multi-channel circuits |
| JP2010531000A (ja) * | 2007-05-09 | 2010-09-16 | シノプシス インコーポレイテッド | 回路エミュレーションの入力及び遅延入力のマルチプレクシング |
| JP2013127751A (ja) * | 2011-12-19 | 2013-06-27 | Fujitsu Semiconductor Ltd | 集積回路最適化プログラム及び集積回路最適化装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5930148A (en) | Method and system for verifying a digital circuit design including dynamic circuit cells that utilize diverse circuit techniques | |
| US6367060B1 (en) | Method and apparatus for clock tree solution synthesis based on design constraints | |
| US8196076B2 (en) | Optimal flow in designing a circuit operable in multiple timing modes | |
| US7500205B2 (en) | Skew reduction for generated clocks | |
| JPH1173302A (ja) | グリッチ分析と低減に重点をおいたレジスタトランスファレベルの電力消費最適化回路、方法、及び記録媒体 | |
| US6078202A (en) | Semiconductor device having portions that operate at different frequencies, and method of designing the device | |
| US6826731B2 (en) | Method of designing semiconductor integrated circuit device | |
| US20020157065A1 (en) | Clock synchronizing circuit and method of designing the same | |
| US20100253409A1 (en) | Clock generation system and clock dividing module | |
| JP2008065382A (ja) | Ｌｓｉの消費電力算出方法及びその算出プログラム | |
| JP2002073712A (ja) | 回路生成装置、回路生成方法及びｃａｄ設計装置 | |
| US20040216066A1 (en) | Dynamically reconfiguring clock domains on a chip | |
| JP3698657B2 (ja) | ゲーティッドクロック生成回路及び回路修正方法 | |
| Nookala et al. | A method for correcting the functionality of a wire-pipelined circuit | |
| US6412099B1 (en) | Apparatus and method for converting logical connection information of circuit | |
| JP2011164740A (ja) | 回路設計装置及び回路設計方法 | |
| JP2002222228A (ja) | 高位合成システム及び高位合成方法 | |
| JP2003216271A (ja) | 半導体集積回路 | |
| JP4307169B2 (ja) | 遅延検証装置 | |
| JP2576355B2 (ja) | 遅延最適化方法 | |
| US7363609B2 (en) | Method of logic circuit synthesis and design using a dynamic circuit library | |
| JP2001339377A (ja) | 位相調整回路および位相調整方法 | |
| JP2002073713A (ja) | 回路生成装置、回路生成方法及びｃａｄ設計装置 | |
| JP2000100957A (ja) | タイミング調整方法 | |
| JPH08106476A (ja) | 論理回路自動合成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061205 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090217 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090415 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090519 |