JP2003216271A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2003216271A JP2003216271A JP2002017400A JP2002017400A JP2003216271A JP 2003216271 A JP2003216271 A JP 2003216271A JP 2002017400 A JP2002017400 A JP 2002017400A JP 2002017400 A JP2002017400 A JP 2002017400A JP 2003216271 A JP2003216271 A JP 2003216271A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- flip
- input
- group
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】複数のＬＳＩ間におけるデータ転送時のタイミ
ングエラーの発生を防ぐための入出力信号のタイミング
設計をより少ない制約下で容易に行うことができるよう
にする。 【解決手段】半導体集積回路１０に、前段のＬＳＩから
の入力クロックＥＸＰ−ＣＬＫと基準クロックＣＬＫと
の位相差によって最適な遅延情報を出力するクロック遅
延情報検出回路６、クロック遅延情報検出回路６から出
力された遅延情報に基づいて選択されたクロックをＦ／
Ｆ群１に供給するクロック選択回路５、Ｆ／Ｆ群２に基
準クロックＣＬＫを供給するクロック分配回路７を設け
た。前段のＬＳＩから入力されたクロックＥＸＰ−ＣＬ
Ｋの基準クロックＣＬＫに対する遅延量に応じて、基準
クロックＣＬＫを互いに異なる遅延量で遅延させた複数
のクロックのうち最適なクロックが入力ピン直後のＦ／
Ｆ群１に供給される。
ングエラーの発生を防ぐための入出力信号のタイミング
設計をより少ない制約下で容易に行うことができるよう
にする。 【解決手段】半導体集積回路１０に、前段のＬＳＩから
の入力クロックＥＸＰ−ＣＬＫと基準クロックＣＬＫと
の位相差によって最適な遅延情報を出力するクロック遅
延情報検出回路６、クロック遅延情報検出回路６から出
力された遅延情報に基づいて選択されたクロックをＦ／
Ｆ群１に供給するクロック選択回路５、Ｆ／Ｆ群２に基
準クロックＣＬＫを供給するクロック分配回路７を設け
た。前段のＬＳＩから入力されたクロックＥＸＰ−ＣＬ
Ｋの基準クロックＣＬＫに対する遅延量に応じて、基準
クロックＣＬＫを互いに異なる遅延量で遅延させた複数
のクロックのうち最適なクロックが入力ピン直後のＦ／
Ｆ群１に供給される。
Description
【０００１】
【発明の属する技術分野】この発明は、内部クロックを
ツリー状に分配して入出力信号のタイミングを調整する
クロックツリーシンセシス（以下、ＣＴＳという。）を
用いて設計される半導体集積回路に関する。
ツリー状に分配して入出力信号のタイミングを調整する
クロックツリーシンセシス（以下、ＣＴＳという。）を
用いて設計される半導体集積回路に関する。
【０００２】
【従来の技術】従来より、高速データ転送を行う半導体
集積回路であるディジタルＬＳＩでは、入出力信号のタ
イミング設計を容易にするため、内部クロックをツリー
状に分配して遅延量を一定化したクロックを全てのフリ
ップフロップ（以下、Ｆ／Ｆともいう。）に供給するＣ
ＴＳを用いて設計されている。
集積回路であるディジタルＬＳＩでは、入出力信号のタ
イミング設計を容易にするため、内部クロックをツリー
状に分配して遅延量を一定化したクロックを全てのフリ
ップフロップ（以下、Ｆ／Ｆともいう。）に供給するＣ
ＴＳを用いて設計されている。
【０００３】ところが、ＬＳＩ単体ではクロックの遅延
量が略一定化しているためにＣＴＳによって比較的容易
に入出力信号のタイミングを考慮した設計が可能である
が、複数のＬＳＩ間では両者のクロックの遅延量の差異
が問題となるために入出力信号のタイミング設計が困難
になり、特に、１００ＭＨｚ以上の高速のデータ転送を
行う場合にはタイミング設計が極めて困難になる。
量が略一定化しているためにＣＴＳによって比較的容易
に入出力信号のタイミングを考慮した設計が可能である
が、複数のＬＳＩ間では両者のクロックの遅延量の差異
が問題となるために入出力信号のタイミング設計が困難
になり、特に、１００ＭＨｚ以上の高速のデータ転送を
行う場合にはタイミング設計が極めて困難になる。
【０００４】即ち、ＣＴＳによって、ＬＳＩに入力され
たクロックを要求されるファンアウトを確保しながら、
全てのＦ／Ｆに対して略一定の遅延量で供給することが
できる。しかし、ＬＳＩの大規模化によって搭載される
Ｆ／Ｆが増加すると、十分なファンアウトを確保しつつ
全てのＦ／Ｆに対して一定の遅延量でクロックを供給す
るためには、大量の遅延素子がクロックライン上に付加
されることになる。このため、ＬＳＩとＬＳＩとの間で
のデータ転送時には、各ＬＳＩのクロック遅延量のばら
つきにより、容易にタイミングマージンを確保すること
が困難になる。
たクロックを要求されるファンアウトを確保しながら、
全てのＦ／Ｆに対して略一定の遅延量で供給することが
できる。しかし、ＬＳＩの大規模化によって搭載される
Ｆ／Ｆが増加すると、十分なファンアウトを確保しつつ
全てのＦ／Ｆに対して一定の遅延量でクロックを供給す
るためには、大量の遅延素子がクロックライン上に付加
されることになる。このため、ＬＳＩとＬＳＩとの間で
のデータ転送時には、各ＬＳＩのクロック遅延量のばら
つきにより、容易にタイミングマージンを確保すること
が困難になる。
【０００５】そこで、特開平１１−２８９３２２号公報
には、ＬＳＩ間の接続状態をテストするためのバウンダ
リスキャン回路を用いてクロックの位相を調整するよう
にした構成が開示されている。この構成により、セット
アップ／ホールド特性やクロックアクセス等のＡＣ特性
を任意に変更することができ、信号のタイミング調整を
フレキシブルに行うことができるとされている。
には、ＬＳＩ間の接続状態をテストするためのバウンダ
リスキャン回路を用いてクロックの位相を調整するよう
にした構成が開示されている。この構成により、セット
アップ／ホールド特性やクロックアクセス等のＡＣ特性
を任意に変更することができ、信号のタイミング調整を
フレキシブルに行うことができるとされている。
【０００６】
【発明が解決しようとする課題】しかしながら、特開平
１１−２８９３２２号公報に開示されている構成におい
て使用されるバウンダリスキャン回路には、最低でも４
本の専用の入出力ピンを確保する必要があり、ＬＳＩに
おける入出力信号のタイミング設計時の制約が増え、自
由な設計が困難になる問題がある。
１１−２８９３２２号公報に開示されている構成におい
て使用されるバウンダリスキャン回路には、最低でも４
本の専用の入出力ピンを確保する必要があり、ＬＳＩに
おける入出力信号のタイミング設計時の制約が増え、自
由な設計が困難になる問題がある。
【０００７】この発明の目的は、１本の専用ピンのみを
用いてＬＳＩのＡＣ特性を自動的に変更できるように
し、単体のＬＳＩ内部のみならず、複数のＬＳＩ間にお
けるデータ転送時のタイミングエラーの発生を防ぐため
の入出力信号のタイミング設計をより少ない制約下で容
易に行うことができる半導体集積回路を提供することに
ある。
用いてＬＳＩのＡＣ特性を自動的に変更できるように
し、単体のＬＳＩ内部のみならず、複数のＬＳＩ間にお
けるデータ転送時のタイミングエラーの発生を防ぐため
の入出力信号のタイミング設計をより少ない制約下で容
易に行うことができる半導体集積回路を提供することに
ある。
【０００８】
【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えてい
る。
を解決するための手段として、以下の構成を備えてい
る。
【０００９】（１）入力ピン直後のデータ送受信を行う
第１フリップフロップ群と、それ以外の回路内の第２フ
リップフロップ群と、前段のＬＳＩから入力されたクロ
ックと基準クロックとの遅延量を検出して最適な遅延情
報を出力するクロック遅延情報検出回路と、基準クロッ
クを互いに異なる遅延量で遅延させた複数のクロックを
生成するとともにクロック遅延情報検出回路の結果に基
づいて最適なクロックを選択して第１フリップフロップ
群に供給するクロック選択手段と、を設けたことを特徴
とする。
第１フリップフロップ群と、それ以外の回路内の第２フ
リップフロップ群と、前段のＬＳＩから入力されたクロ
ックと基準クロックとの遅延量を検出して最適な遅延情
報を出力するクロック遅延情報検出回路と、基準クロッ
クを互いに異なる遅延量で遅延させた複数のクロックを
生成するとともにクロック遅延情報検出回路の結果に基
づいて最適なクロックを選択して第１フリップフロップ
群に供給するクロック選択手段と、を設けたことを特徴
とする。
【００１０】この構成においては、前段のＬＳＩから入
力されたクロックと基準クロックとの遅延量に応じて、
基準クロックを互いに異なる遅延量で遅延させた複数の
クロックのうちで最適なクロックが入力ピン直後のデー
タ送受信を行うフリップフロップ群に供給される。した
がって、入力ピン直後のフリップフロップに入力される
クロックの位相が前段のＬＳＩのクロックの基準クロッ
クに対する遅延量に応じて自動的に変更され、基準クロ
ックに対するＬＳＩ入力データのタイミングマージンが
十分に確保される。
力されたクロックと基準クロックとの遅延量に応じて、
基準クロックを互いに異なる遅延量で遅延させた複数の
クロックのうちで最適なクロックが入力ピン直後のデー
タ送受信を行うフリップフロップ群に供給される。した
がって、入力ピン直後のフリップフロップに入力される
クロックの位相が前段のＬＳＩのクロックの基準クロッ
クに対する遅延量に応じて自動的に変更され、基準クロ
ックに対するＬＳＩ入力データのタイミングマージンが
十分に確保される。
【００１１】（２）出力ピン直前のデータ送受信を行う
第３フリップフロップ群と、それ以外の回路内の第４フ
リップフロップ群と、第４フリップフロップ群の最終段
のフリップフロップに入力されたクロックと基準クロッ
クとの遅延量を検出して最適な遅延情報を出力するクロ
ック遅延情報検出回路と、基準クロックを互いに異なる
遅延量で遅延させた複数のクロックを生成するとともに
クロック遅延情報検出回路の検出結果に基づいて最適な
クロックを選択して第３フリップフロップ群に供給する
クロック選択装置と、を設けたことを特徴とする。
第３フリップフロップ群と、それ以外の回路内の第４フ
リップフロップ群と、第４フリップフロップ群の最終段
のフリップフロップに入力されたクロックと基準クロッ
クとの遅延量を検出して最適な遅延情報を出力するクロ
ック遅延情報検出回路と、基準クロックを互いに異なる
遅延量で遅延させた複数のクロックを生成するとともに
クロック遅延情報検出回路の検出結果に基づいて最適な
クロックを選択して第３フリップフロップ群に供給する
クロック選択装置と、を設けたことを特徴とする。
【００１２】この構成においては、出力ピン直前のフリ
ップフロップの前段のフリップフロップに入力されたク
ロックと基準クロックとの遅延量に応じて、基準クロッ
クを互いに異なる遅延量で遅延させた複数のクロックの
うちで最適なクロックが出力ピン直前のデータ送受信を
行うフリップフロップ群に供給される。したがって、出
力ピン直前のフリップフロップに入力されるクロックの
位相がそのフリップフロップの前段のフリップフロップ
に入力されたクロックの基準クロックに対する遅延量に
応じて自動的に変更され、基準クロックに対するＬＳＩ
出力データのタイミングマージンが十分に確保される。
ップフロップの前段のフリップフロップに入力されたク
ロックと基準クロックとの遅延量に応じて、基準クロッ
クを互いに異なる遅延量で遅延させた複数のクロックの
うちで最適なクロックが出力ピン直前のデータ送受信を
行うフリップフロップ群に供給される。したがって、出
力ピン直前のフリップフロップに入力されるクロックの
位相がそのフリップフロップの前段のフリップフロップ
に入力されたクロックの基準クロックに対する遅延量に
応じて自動的に変更され、基準クロックに対するＬＳＩ
出力データのタイミングマージンが十分に確保される。
【００１３】（３）入力ピン直後のデータ受信を行う第
５フリップフロップ群と、出力ピン直前のデータ送受信
を行う第６フリップフロップ群と、それ以外の回路内の
第７フリップフロップ群と、前段のＬＳＩから入力され
たクロック及び第７フリップフロップ群の最終段のフリ
ップフロップに入力されたクロックのそれぞれと基準ク
ロックとの遅延量を検出して最適な遅延情報を出力する
クロック遅延情報検出回路と、基準クロックを互いに異
なる遅延量で遅延させた複数のクロックを生成するとと
もにクロック遅延情報検出回路の結果に基づいて最適な
クロックを選択して第５フリップフロップ群及び第６フ
リップフロップ群に供給するクロック選択手段と、を設
けたことを特徴とする。
５フリップフロップ群と、出力ピン直前のデータ送受信
を行う第６フリップフロップ群と、それ以外の回路内の
第７フリップフロップ群と、前段のＬＳＩから入力され
たクロック及び第７フリップフロップ群の最終段のフリ
ップフロップに入力されたクロックのそれぞれと基準ク
ロックとの遅延量を検出して最適な遅延情報を出力する
クロック遅延情報検出回路と、基準クロックを互いに異
なる遅延量で遅延させた複数のクロックを生成するとと
もにクロック遅延情報検出回路の結果に基づいて最適な
クロックを選択して第５フリップフロップ群及び第６フ
リップフロップ群に供給するクロック選択手段と、を設
けたことを特徴とする。
【００１４】この構成においては、前段のＬＳＩから入
力されたクロックと基準クロックとの遅延量、及び、出
力ピン直前のフリップフロップの前段のフリップフロッ
プに入力されたクロックと基準クロックとの遅延量に応
じて、基準クロックを互いに異なる遅延量で遅延させた
複数のクロックのうちで最適なクロックが、入力ピン直
後のデータ送受信を行うフリップフロップ群、及び、出
力ピン直前のデータ送受信を行うフリップフロップ群に
供給される。したがって、入力ピン直後のフリップフロ
ップに入力されるクロックの位相が前段のＬＳＩのクロ
ックの基準クロックに対する遅延量に応じて自動的に変
更されるとともに、出力ピン直前のフリップフロップに
入力されるクロックの位相がそのフリップフロップの前
段のフリップフロップに入力されたクロックの基準クロ
ックに対する遅延量に応じて自動的に変更され、基準ク
ロックに対するＬＳＩ入出力データのタイミングマージ
ンが十分に確保される。
力されたクロックと基準クロックとの遅延量、及び、出
力ピン直前のフリップフロップの前段のフリップフロッ
プに入力されたクロックと基準クロックとの遅延量に応
じて、基準クロックを互いに異なる遅延量で遅延させた
複数のクロックのうちで最適なクロックが、入力ピン直
後のデータ送受信を行うフリップフロップ群、及び、出
力ピン直前のデータ送受信を行うフリップフロップ群に
供給される。したがって、入力ピン直後のフリップフロ
ップに入力されるクロックの位相が前段のＬＳＩのクロ
ックの基準クロックに対する遅延量に応じて自動的に変
更されるとともに、出力ピン直前のフリップフロップに
入力されるクロックの位相がそのフリップフロップの前
段のフリップフロップに入力されたクロックの基準クロ
ックに対する遅延量に応じて自動的に変更され、基準ク
ロックに対するＬＳＩ入出力データのタイミングマージ
ンが十分に確保される。
【００１５】（４）前記クロック遅延情報検出回路に代
えて、遅延情報として任意に設定された設定値をクロッ
ク選択回路に出力するレジスタ回路を設けたことを特徴
とする。
えて、遅延情報として任意に設定された設定値をクロッ
ク選択回路に出力するレジスタ回路を設けたことを特徴
とする。
【００１６】この構成においては、任意に設定された遅
延量に応じて、基準クロックを互いに異なる遅延量で遅
延させた複数のクロックのうちで最適なクロックが、入
力ピン直後のデータ送受信を行うフリップフロップ群、
又は、出力ピン直前のデータ送受信を行うフリップフロ
ップ群に供給される。したがって、入力ピン直後のフリ
ップフロップに入力されるクロックの位相、又は、出力
ピン直前のフリップフロップに入力されるクロックの位
相が、任意に設定された遅延量に応じて変更され、基準
クロックに対するＬＳＩ入出力データのタイミングマー
ジンを十分に確保するためのタイミング設計が容易にな
る。
延量に応じて、基準クロックを互いに異なる遅延量で遅
延させた複数のクロックのうちで最適なクロックが、入
力ピン直後のデータ送受信を行うフリップフロップ群、
又は、出力ピン直前のデータ送受信を行うフリップフロ
ップ群に供給される。したがって、入力ピン直後のフリ
ップフロップに入力されるクロックの位相、又は、出力
ピン直前のフリップフロップに入力されるクロックの位
相が、任意に設定された遅延量に応じて変更され、基準
クロックに対するＬＳＩ入出力データのタイミングマー
ジンを十分に確保するためのタイミング設計が容易にな
る。
【００１７】
【発明の実施の形態】図１は、この発明の第１の実施形
態に係る半導体集積回路として、入力ピン直後のＦ／Ｆ
に遅延時間を変化させて基準クロックを入力する場合の
回路構成を示す図である。半導体集積回路１０は、入力
ピンの直後においてデータを送受信するＦ／Ｆ群（この
発明の第１Ｆ／Ｆ群）１、Ｆ／Ｆ群１以外のＦ／Ｆ群
（この発明の第２Ｆ／Ｆ群）２、半導体集積回路１０の
前段に配置された図示しないＬＳＩからの入力クロック
ＥＸＰ−ＣＬＫと基準クロックＣＬＫとの位相差によっ
て最適な遅延情報を出力するクロック遅延情報検出回路
６、クロック遅延情報検出回路６から出力された遅延情
報に基づいて選択されたクロックをＦ／Ｆ群１に供給す
るクロック選択回路５、及び、Ｆ／Ｆ群２に基準クロッ
クＣＬＫを供給するクロック分配回路７を備えている。
態に係る半導体集積回路として、入力ピン直後のＦ／Ｆ
に遅延時間を変化させて基準クロックを入力する場合の
回路構成を示す図である。半導体集積回路１０は、入力
ピンの直後においてデータを送受信するＦ／Ｆ群（この
発明の第１Ｆ／Ｆ群）１、Ｆ／Ｆ群１以外のＦ／Ｆ群
（この発明の第２Ｆ／Ｆ群）２、半導体集積回路１０の
前段に配置された図示しないＬＳＩからの入力クロック
ＥＸＰ−ＣＬＫと基準クロックＣＬＫとの位相差によっ
て最適な遅延情報を出力するクロック遅延情報検出回路
６、クロック遅延情報検出回路６から出力された遅延情
報に基づいて選択されたクロックをＦ／Ｆ群１に供給す
るクロック選択回路５、及び、Ｆ／Ｆ群２に基準クロッ
クＣＬＫを供給するクロック分配回路７を備えている。
【００１８】クロック選択回路５及びクロック分配回路
７は、それぞれに接続されている全てのＦ／Ｆに対し
て、入力された基準クロックＣＬＫのファンアウトを確
保しつつ、クロックＣＬＫ−Ａ及びＣＬＫ−Ｂを供給す
る。
７は、それぞれに接続されている全てのＦ／Ｆに対し
て、入力された基準クロックＣＬＫのファンアウトを確
保しつつ、クロックＣＬＫ−Ａ及びＣＬＫ−Ｂを供給す
る。
【００１９】このため、先ず、入力データＡ〜Ｃのそれ
ぞれをクロックＣＬＫ−Ａの立ち上がりエッジタイミン
グでＦ／Ｆ群１に含まれるＦ／Ｆ−Ａ，Ｆ／Ｆ−Ｂ，Ｆ
／Ｆ−Ｃのそれぞれに格納する。次に、Ｆ／Ｆ−Ａ及び
Ｆ／Ｆ−Ｃの出力Ａ′及びＣ′を処理Ａ部で処理すると
ともに、同様にＦ／Ｆ−Ｂ及びＦ／Ｆ−Ｃの出力Ｂ′及
びＣ′を処理Ｂ部で処理し、それぞれの処理結果をクロ
ックＣＬＫ−Ｂの立ち上がりエッジタイミングでＦ／Ｆ
群２に含まれるＦ／Ｆ−Ｄ及びＦ／Ｆ−Ｅに格納する。
さらに、Ｆ／Ｆ−Ｄの出力ＡＣ′及びＦ／Ｆ−Ｅの出力
ＢＣ′を処理Ｃ部で処理し、この処理結果ＡＢＣ′をク
ロックＣＬＫ−Ｂの立ち上がりエッジタイミングでＦ／
Ｆ群２に含まれるＦ／Ｆ−Ｆに格納した後、出力データ
ＯＵＴとして出力する。
ぞれをクロックＣＬＫ−Ａの立ち上がりエッジタイミン
グでＦ／Ｆ群１に含まれるＦ／Ｆ−Ａ，Ｆ／Ｆ−Ｂ，Ｆ
／Ｆ−Ｃのそれぞれに格納する。次に、Ｆ／Ｆ−Ａ及び
Ｆ／Ｆ−Ｃの出力Ａ′及びＣ′を処理Ａ部で処理すると
ともに、同様にＦ／Ｆ−Ｂ及びＦ／Ｆ−Ｃの出力Ｂ′及
びＣ′を処理Ｂ部で処理し、それぞれの処理結果をクロ
ックＣＬＫ−Ｂの立ち上がりエッジタイミングでＦ／Ｆ
群２に含まれるＦ／Ｆ−Ｄ及びＦ／Ｆ−Ｅに格納する。
さらに、Ｆ／Ｆ−Ｄの出力ＡＣ′及びＦ／Ｆ−Ｅの出力
ＢＣ′を処理Ｃ部で処理し、この処理結果ＡＢＣ′をク
ロックＣＬＫ−Ｂの立ち上がりエッジタイミングでＦ／
Ｆ群２に含まれるＦ／Ｆ−Ｆに格納した後、出力データ
ＯＵＴとして出力する。
【００２０】図２は、図１に示す回路における各部の信
号波形を示すタイミングチャートである。基準クロック
ＣＬＫに対するクロック分配回路７の出力ＣＬＫ−Ｂの
遅延時間Ｔ１は、基準クロックＣＬＫに対するクロック
選択回路５の出力クロックＣＬＫ−Ａの遅延時間Ｔ２に
比較して十分に短い。したがって、後段のＬＳＩに出力
する出力データＯＵＴについて、入力データＡ〜Ｃに対
する十分なタイミングマージンを確保することができ
る。
号波形を示すタイミングチャートである。基準クロック
ＣＬＫに対するクロック分配回路７の出力ＣＬＫ−Ｂの
遅延時間Ｔ１は、基準クロックＣＬＫに対するクロック
選択回路５の出力クロックＣＬＫ−Ａの遅延時間Ｔ２に
比較して十分に短い。したがって、後段のＬＳＩに出力
する出力データＯＵＴについて、入力データＡ〜Ｃに対
する十分なタイミングマージンを確保することができ
る。
【００２１】図３は、上記半導体集積回路におけるクロ
ック遅延情報検出回路の構成を示すブロック図である。
この発明の半導体集積回路１において、クロック遅延情
報検出回路６は、基準クロックＣＬＫを互いに異なる複
数の遅延量で遅延させる遅延素子６ａ、カスケード接続
された複数のＦ／Ｆ６ｂ〜６ｅ、及び、Ｆ／Ｆ６ｂ〜６
ｅのそれぞれの出力を比較する制御部６ｆを備えてい
る。制御部６ｆは、最適な遅延情報を選択して出力す
る。
ック遅延情報検出回路の構成を示すブロック図である。
この発明の半導体集積回路１において、クロック遅延情
報検出回路６は、基準クロックＣＬＫを互いに異なる複
数の遅延量で遅延させる遅延素子６ａ、カスケード接続
された複数のＦ／Ｆ６ｂ〜６ｅ、及び、Ｆ／Ｆ６ｂ〜６
ｅのそれぞれの出力を比較する制御部６ｆを備えてい
る。制御部６ｆは、最適な遅延情報を選択して出力す
る。
【００２２】図４は、従来の半導体集積回路の構成を示
す図である。また、図５は、従来の半導体集積回路にお
ける各部の信号波形を示すタイミングチャートである。
従来の半導体集積回路１００では、全てのＦ／Ｆ−Ａ〜
Ｆ／Ｆ−Ｆに対して、クロック分配回路１０９を介して
同一のクロックＣＬＫ−Ｃが供給されていた。このた
め、基準クロックＣＬＫに対する出力データＯＵＴの遅
延時間Ｔ３が、図２に示した遅延時間Ｔ１よりも長くな
り、入力データＡ〜Ｃに対する出力データＯＵＴのタイ
ミングマージンが不十分になる。
す図である。また、図５は、従来の半導体集積回路にお
ける各部の信号波形を示すタイミングチャートである。
従来の半導体集積回路１００では、全てのＦ／Ｆ−Ａ〜
Ｆ／Ｆ−Ｆに対して、クロック分配回路１０９を介して
同一のクロックＣＬＫ−Ｃが供給されていた。このた
め、基準クロックＣＬＫに対する出力データＯＵＴの遅
延時間Ｔ３が、図２に示した遅延時間Ｔ１よりも長くな
り、入力データＡ〜Ｃに対する出力データＯＵＴのタイ
ミングマージンが不十分になる。
【００２３】図６は、この発明の第２の実施形態に係る
半導体集積回路として、出力ポート直前のＦ／Ｆに遅延
時間を変化させて基準クロックを入力する場合の回路構
成を示す図である。この実施形態に係る半導体集積回路
２０は、出力ピンの直前のデータを送受信するＦ／Ｆ群
（この発明の第３Ｆ／Ｆ群）２１、それ以外のＦ／Ｆ群
（この発明の第４Ｆ／Ｆ群）２２、Ｆ／Ｆ群２２にクロ
ックＣＬＫ−Ｄを供給するクロック分配回路２５、クロ
ックＣＬＫ−Ｄと基準クロックＣＬＫとの位相差から最
適な遅延情報を出力するクロック遅延情報検出回路２
３、及び、クロック遅延情報検出回路２３からの遅延情
報に基づいて選択したクロックＣＬＫ−ＥをＦ／Ｆ群２
１に供給するクロック選択回路２４を備えている。
半導体集積回路として、出力ポート直前のＦ／Ｆに遅延
時間を変化させて基準クロックを入力する場合の回路構
成を示す図である。この実施形態に係る半導体集積回路
２０は、出力ピンの直前のデータを送受信するＦ／Ｆ群
（この発明の第３Ｆ／Ｆ群）２１、それ以外のＦ／Ｆ群
（この発明の第４Ｆ／Ｆ群）２２、Ｆ／Ｆ群２２にクロ
ックＣＬＫ−Ｄを供給するクロック分配回路２５、クロ
ックＣＬＫ−Ｄと基準クロックＣＬＫとの位相差から最
適な遅延情報を出力するクロック遅延情報検出回路２
３、及び、クロック遅延情報検出回路２３からの遅延情
報に基づいて選択したクロックＣＬＫ−ＥをＦ／Ｆ群２
１に供給するクロック選択回路２４を備えている。
【００２４】クロック選択回路２４及びクロック分配回
路２５は、それぞれに接続されている全てのＦ／Ｆに対
して、基準クロックＣＬＫのファンアウトを確保しつ
つ、クロックＣＬＫ−Ｅ及びクロックＣＬＫ−Ｄを供給
する。
路２５は、それぞれに接続されている全てのＦ／Ｆに対
して、基準クロックＣＬＫのファンアウトを確保しつ
つ、クロックＣＬＫ−Ｅ及びクロックＣＬＫ−Ｄを供給
する。
【００２５】このため、先ず、入力データＡ〜Ｃのそれ
ぞれをクロックＣＬＫ−Ｄの立ち上がりエッジタイミン
グでＦ／Ｆ群２２に含まれるＦ／Ｆ−Ａ，Ｆ／Ｆ−Ｂ，
Ｆ／Ｆ−Ｃのそれぞれに格納する。次に、Ｆ／Ｆ−Ａ及
びＦ／Ｆ−Ｃの出力Ａ′及びＣ′を処理Ａ部で処理する
とともに、同様にＦ／Ｆ−Ｂ及びＦ／Ｆ−Ｃの出力Ｂ′
及びＣ′を処理Ｂ部で処理し、それぞれの処理結果をク
ロックＣＬＫ−Ｄの立ち上がりエッジタイミングでＦ／
Ｆ群２２に含まれるＦ／Ｆ−Ｄ及びＦ／Ｆ−Ｅに格納す
る。さらに、Ｆ／Ｆ−Ｄの出力ＡＣ′及びＦ／Ｆ−Ｅの
出力ＢＣ′を処理Ｃ部で処理し、この処理結果ＡＢＣ′
をクロックＣＬＫ−Ｅの立ち上がりエッジタイミングで
Ｆ／Ｆ群２１に含まれるＦ／Ｆ−Ｆに格納した後、出力
データＯＵＴとして出力する。
ぞれをクロックＣＬＫ−Ｄの立ち上がりエッジタイミン
グでＦ／Ｆ群２２に含まれるＦ／Ｆ−Ａ，Ｆ／Ｆ−Ｂ，
Ｆ／Ｆ−Ｃのそれぞれに格納する。次に、Ｆ／Ｆ−Ａ及
びＦ／Ｆ−Ｃの出力Ａ′及びＣ′を処理Ａ部で処理する
とともに、同様にＦ／Ｆ−Ｂ及びＦ／Ｆ−Ｃの出力Ｂ′
及びＣ′を処理Ｂ部で処理し、それぞれの処理結果をク
ロックＣＬＫ−Ｄの立ち上がりエッジタイミングでＦ／
Ｆ群２２に含まれるＦ／Ｆ−Ｄ及びＦ／Ｆ−Ｅに格納す
る。さらに、Ｆ／Ｆ−Ｄの出力ＡＣ′及びＦ／Ｆ−Ｅの
出力ＢＣ′を処理Ｃ部で処理し、この処理結果ＡＢＣ′
をクロックＣＬＫ−Ｅの立ち上がりエッジタイミングで
Ｆ／Ｆ群２１に含まれるＦ／Ｆ−Ｆに格納した後、出力
データＯＵＴとして出力する。
【００２６】図７は、図６に示す回路における各部の信
号波形を示すタイミングチャートである。基準クロック
ＣＬＫに対するクロック分配回路２５の出力ＣＬＫ−Ｄ
の遅延時間Ｔ４は、基準クロックＣＬＫに対するクロッ
ク選択回路２４の出力クロックＣＬＫ−Ｅの遅延時間Ｔ
５に比較して十分に長い。これによって、前段のＬＳＩ
からの入力に対して予め十分なセットアップ時間を確保
することができる。
号波形を示すタイミングチャートである。基準クロック
ＣＬＫに対するクロック分配回路２５の出力ＣＬＫ−Ｄ
の遅延時間Ｔ４は、基準クロックＣＬＫに対するクロッ
ク選択回路２４の出力クロックＣＬＫ−Ｅの遅延時間Ｔ
５に比較して十分に長い。これによって、前段のＬＳＩ
からの入力に対して予め十分なセットアップ時間を確保
することができる。
【００２７】図８は、この発明の第３の実施形態に係る
半導体集積回路として、入力ポート直後のＦ／Ｆ、及
び、出力ポート直前のＦ／Ｆに対して、遅延時間を変化
させて基準クロックを入力する場合の回路構成を示す図
である。この実施形態に係る半導体集積回路３０は、入
力ピンの直後のデータを送受信するＦ／Ｆ群（この発明
の第５Ｆ／Ｆ群）３１、出力ピンの直前のデータを送受
信するＦ／Ｆ群３２（この発明の第６Ｆ／Ｆ群）、それ
以外のＦ／Ｆ群３３（この発明の第７Ｆ／Ｆ群）、半導
体集積回路３０の前段に配置された図示しないＬＳＩか
らの入力クロックＥＸＰ−ＣＬＫと基準クロックＣＬＫ
との位相差によって最適な遅延情報を出力するクロック
遅延情報検出回路３４、クロック遅延情報検出回路３４
から出力された遅延情報に基づいて選択されたクロック
ＣＬＫ−ＦをＦ／Ｆ群３１に供給するクロック選択回路
３５、Ｆ／Ｆ群３３にクロックＣＬＫ−Ｈを供給するク
ロック分配回路３６、クロックＣＬＫ−Ｈと基準クロッ
クＣＬＫとの位相差から最適な遅延情報を出力するクロ
ック遅延情報検出回路３７、及び、クロック遅延情報検
出回路３７からの遅延情報に基づいて選択したクロック
ＣＬＫ−ＧをＦ／Ｆ群３２に供給するクロック選択回路
３８を備えている。
半導体集積回路として、入力ポート直後のＦ／Ｆ、及
び、出力ポート直前のＦ／Ｆに対して、遅延時間を変化
させて基準クロックを入力する場合の回路構成を示す図
である。この実施形態に係る半導体集積回路３０は、入
力ピンの直後のデータを送受信するＦ／Ｆ群（この発明
の第５Ｆ／Ｆ群）３１、出力ピンの直前のデータを送受
信するＦ／Ｆ群３２（この発明の第６Ｆ／Ｆ群）、それ
以外のＦ／Ｆ群３３（この発明の第７Ｆ／Ｆ群）、半導
体集積回路３０の前段に配置された図示しないＬＳＩか
らの入力クロックＥＸＰ−ＣＬＫと基準クロックＣＬＫ
との位相差によって最適な遅延情報を出力するクロック
遅延情報検出回路３４、クロック遅延情報検出回路３４
から出力された遅延情報に基づいて選択されたクロック
ＣＬＫ−ＦをＦ／Ｆ群３１に供給するクロック選択回路
３５、Ｆ／Ｆ群３３にクロックＣＬＫ−Ｈを供給するク
ロック分配回路３６、クロックＣＬＫ−Ｈと基準クロッ
クＣＬＫとの位相差から最適な遅延情報を出力するクロ
ック遅延情報検出回路３７、及び、クロック遅延情報検
出回路３７からの遅延情報に基づいて選択したクロック
ＣＬＫ−ＧをＦ／Ｆ群３２に供給するクロック選択回路
３８を備えている。
【００２８】クロック選択回路３５、クロック選択回路
３８及びクロック分配回路３６は、それぞれに接続され
ている全てのＦ／Ｆに対して、基準クロックＣＬＫのフ
ァンアウトを確保しつつ、遅延時間を略一致させたクロ
ックＣＬＫ−Ｆ、クロックＣＬＫ−Ｇ及びクロックＣＬ
Ｋ−Ｈを供給する。
３８及びクロック分配回路３６は、それぞれに接続され
ている全てのＦ／Ｆに対して、基準クロックＣＬＫのフ
ァンアウトを確保しつつ、遅延時間を略一致させたクロ
ックＣＬＫ−Ｆ、クロックＣＬＫ−Ｇ及びクロックＣＬ
Ｋ−Ｈを供給する。
【００２９】このため、先ず、入力データＡ〜Ｃのそれ
ぞれをクロックＣＬＫ−Ｆの立ち上がりエッジタイミン
グでＦ／Ｆ群３１に含まれるＦ／Ｆ−Ａ，Ｆ／Ｆ−Ｂ，
Ｆ／Ｆ−Ｃのそれぞれに格納する。次に、Ｆ／Ｆ−Ａ及
びＦ／Ｆ−Ｃの出力Ａ′及びＣ′を処理Ａ部で処理する
とともに、同様にＦ／Ｆ−Ｂ及びＦ／Ｆ−Ｃの出力Ｂ′
及びＣ′を処理Ｂ部で処理し、それぞれの処理結果をク
ロックＣＬＫ−Ｈの立ち上がりエッジタイミングでＦ／
Ｆ群３３に含まれるＦ／Ｆ−Ｄ及びＦ／Ｆ−Ｅに格納す
る。さらに、Ｆ／Ｆ−Ｄの出力ＡＣ′及びＦ／Ｆ−Ｅの
出力ＢＣ′を処理Ｃ部で処理し、この処理結果ＡＢＣ′
をクロックＣＬＫ−Ｇの立ち上がりエッジタイミングで
Ｆ／Ｆ群３２に含まれるＦ／Ｆ−Ｆに格納した後、出力
データＯＵＴとして出力する。
ぞれをクロックＣＬＫ−Ｆの立ち上がりエッジタイミン
グでＦ／Ｆ群３１に含まれるＦ／Ｆ−Ａ，Ｆ／Ｆ−Ｂ，
Ｆ／Ｆ−Ｃのそれぞれに格納する。次に、Ｆ／Ｆ−Ａ及
びＦ／Ｆ−Ｃの出力Ａ′及びＣ′を処理Ａ部で処理する
とともに、同様にＦ／Ｆ−Ｂ及びＦ／Ｆ−Ｃの出力Ｂ′
及びＣ′を処理Ｂ部で処理し、それぞれの処理結果をク
ロックＣＬＫ−Ｈの立ち上がりエッジタイミングでＦ／
Ｆ群３３に含まれるＦ／Ｆ−Ｄ及びＦ／Ｆ−Ｅに格納す
る。さらに、Ｆ／Ｆ−Ｄの出力ＡＣ′及びＦ／Ｆ−Ｅの
出力ＢＣ′を処理Ｃ部で処理し、この処理結果ＡＢＣ′
をクロックＣＬＫ−Ｇの立ち上がりエッジタイミングで
Ｆ／Ｆ群３２に含まれるＦ／Ｆ−Ｆに格納した後、出力
データＯＵＴとして出力する。
【００３０】図９は、図８に示す回路における各部の信
号波形を示すタイミングチャートである。基準クロック
ＣＬＫに対するクロック分配回路３６の出力ＣＬＫ−Ｈ
の遅延時間Ｔ７、基準クロックＣＬＫに対するクロック
選択回路３５の出力ＣＬＫ−Ｆの遅延時間Ｔ６、及び、
基準クロックＣＬＫに対するクロック選択回路３８の出
力クロックＣＬＫ−Ｇの遅延時間Ｔ８の関係は、Ｔ６＞
Ｔ７＞Ｔ８となっている。
号波形を示すタイミングチャートである。基準クロック
ＣＬＫに対するクロック分配回路３６の出力ＣＬＫ−Ｈ
の遅延時間Ｔ７、基準クロックＣＬＫに対するクロック
選択回路３５の出力ＣＬＫ−Ｆの遅延時間Ｔ６、及び、
基準クロックＣＬＫに対するクロック選択回路３８の出
力クロックＣＬＫ−Ｇの遅延時間Ｔ８の関係は、Ｔ６＞
Ｔ７＞Ｔ８となっている。
【００３１】これによって、前段のＬＳＩからの入力に
対して予め十分なセットアップ時間を確保することがで
きるとともに、後段のＬＳＩに対して十分なタイミング
マージンを確保することができる。
対して予め十分なセットアップ時間を確保することがで
きるとともに、後段のＬＳＩに対して十分なタイミング
マージンを確保することができる。
【００３２】また、図５に示した従来の半導体集積回路
のタイミングチャートにおいて、Ｆ／Ｆ−Ａ〜Ｆ／Ｆ−
Ｃに入力されるクロックＣＬＫ−Ｃと入力データＡ〜Ｃ
とのタイミング、及び、Ｆ／Ｆ−Ｆに入力されるクロッ
クＣＬＫ−Ｃと出力データＯＵＴとのタイミングを比較
すれば明らかなように、遅延時間Ｔ３は図９に示す遅延
時間Ｔ６よりも短いため、従来の半導体集積回路では入
力データＡ〜Ｃの基準クロックＣＬＫに対するセットア
ップ時間が上記第３の実施形態に係る半導体集積回路３
０に比較して短かくなる。また、遅延時間Ｔ３が図９に
示す遅延時間Ｔ８よりも長いため、従来の半導体集積回
路では出力データＯＵＴの基準クロックに対する遅延時
間が上記第３の実施形態に係る半導体集積回路３０に比
較して長くなる。
のタイミングチャートにおいて、Ｆ／Ｆ−Ａ〜Ｆ／Ｆ−
Ｃに入力されるクロックＣＬＫ−Ｃと入力データＡ〜Ｃ
とのタイミング、及び、Ｆ／Ｆ−Ｆに入力されるクロッ
クＣＬＫ−Ｃと出力データＯＵＴとのタイミングを比較
すれば明らかなように、遅延時間Ｔ３は図９に示す遅延
時間Ｔ６よりも短いため、従来の半導体集積回路では入
力データＡ〜Ｃの基準クロックＣＬＫに対するセットア
ップ時間が上記第３の実施形態に係る半導体集積回路３
０に比較して短かくなる。また、遅延時間Ｔ３が図９に
示す遅延時間Ｔ８よりも長いため、従来の半導体集積回
路では出力データＯＵＴの基準クロックに対する遅延時
間が上記第３の実施形態に係る半導体集積回路３０に比
較して長くなる。
【００３３】図１０は、この発明の第４の実施形態に係
る半導体集積回路として、入力ポート直後のＦ／Ｆ、及
び、出力ポート直前のＦ／Ｆに供給するクロックを選択
する手段としてレジスタを用いた場合の回路構成を示す
図である。この実施形態に係る半導体集積回路４０は、
入力ピンの直後のデータを送受信するＦ／Ｆ群４１、出
力ピンの直前のデータを送受信するＦ／Ｆ群４２、それ
以外のＦ／Ｆ群４３、図示しないＣＰＵから設定された
設定値を出力するクロック遅延設定用レジスタ４４、ク
ロック遅延設定用レジスタ４４から出力された設定値に
よって選択されたクロックＣＬＫ−ＩをＦ／Ｆ群４１に
供給するクロック選択回路４５、同じくＣＰＵから設定
された設定値を出力するクロック遅延設定用レジスタ４
７、クロック遅延設定用レジスタ４７から出力された設
定値によって選択されたクロックＣＬＫ−ＪをＦ／Ｆ群
４２に供給するクロック選択回路４８、及び、Ｆ／Ｆ群
４３にクロックＣＬＫ−Ｋを供給するクロック分配回路
４６を備えている。
る半導体集積回路として、入力ポート直後のＦ／Ｆ、及
び、出力ポート直前のＦ／Ｆに供給するクロックを選択
する手段としてレジスタを用いた場合の回路構成を示す
図である。この実施形態に係る半導体集積回路４０は、
入力ピンの直後のデータを送受信するＦ／Ｆ群４１、出
力ピンの直前のデータを送受信するＦ／Ｆ群４２、それ
以外のＦ／Ｆ群４３、図示しないＣＰＵから設定された
設定値を出力するクロック遅延設定用レジスタ４４、ク
ロック遅延設定用レジスタ４４から出力された設定値に
よって選択されたクロックＣＬＫ−ＩをＦ／Ｆ群４１に
供給するクロック選択回路４５、同じくＣＰＵから設定
された設定値を出力するクロック遅延設定用レジスタ４
７、クロック遅延設定用レジスタ４７から出力された設
定値によって選択されたクロックＣＬＫ−ＪをＦ／Ｆ群
４２に供給するクロック選択回路４８、及び、Ｆ／Ｆ群
４３にクロックＣＬＫ−Ｋを供給するクロック分配回路
４６を備えている。
【００３４】クロック選択回路４５、クロック選択回路
４８及びクロック分配回路４６は、それぞれに接続され
ている全てのＦ／Ｆに対して、基準クロックＣＬＫのフ
ァンアウトを確保しつつ、遅延時間を略一致させたクロ
ックＣＬＫ−Ｉ、クロックＣＬＫ−Ｊ及びクロックＣＬ
Ｋ−Ｋを供給する。
４８及びクロック分配回路４６は、それぞれに接続され
ている全てのＦ／Ｆに対して、基準クロックＣＬＫのフ
ァンアウトを確保しつつ、遅延時間を略一致させたクロ
ックＣＬＫ−Ｉ、クロックＣＬＫ−Ｊ及びクロックＣＬ
Ｋ−Ｋを供給する。
【００３５】このため、先ず、入力データＡ〜Ｃのそれ
ぞれをクロックＣＬＫ−Ｉの立ち上がりエッジタイミン
グでＦ／Ｆ群４１に含まれるＦ／Ｆ−Ａ，Ｆ／Ｆ−Ｂ，
Ｆ／Ｆ−Ｃのそれぞれに格納する。次に、Ｆ／Ｆ−Ａ及
びＦ／Ｆ−Ｃの出力Ａ′及びＣ′を処理Ａ部で処理する
とともに、同様にＦ／Ｆ−Ｂ及びＦ／Ｆ−Ｃの出力Ｂ′
及びＣ′を処理Ｂ部で処理し、それぞれの処理結果をク
ロックＣＬＫ−Ｋの立ち上がりエッジタイミングでＦ／
Ｆ群４３に含まれるＦ／Ｆ−Ｄ及びＦ／Ｆ−Ｅに格納す
る。さらに、Ｆ／Ｆ−Ｄの出力ＡＣ′及びＦ／Ｆ−Ｅの
出力ＢＣ′を処理Ｃ部で処理し、この処理結果ＡＢＣ′
をクロックＣＬＫ−Ｊの立ち上がりエッジタイミングで
Ｆ／Ｆ群４２に含まれるＦ／Ｆ−Ｆに格納した後、出力
データＯＵＴとして出力する。
ぞれをクロックＣＬＫ−Ｉの立ち上がりエッジタイミン
グでＦ／Ｆ群４１に含まれるＦ／Ｆ−Ａ，Ｆ／Ｆ−Ｂ，
Ｆ／Ｆ−Ｃのそれぞれに格納する。次に、Ｆ／Ｆ−Ａ及
びＦ／Ｆ−Ｃの出力Ａ′及びＣ′を処理Ａ部で処理する
とともに、同様にＦ／Ｆ−Ｂ及びＦ／Ｆ−Ｃの出力Ｂ′
及びＣ′を処理Ｂ部で処理し、それぞれの処理結果をク
ロックＣＬＫ−Ｋの立ち上がりエッジタイミングでＦ／
Ｆ群４３に含まれるＦ／Ｆ−Ｄ及びＦ／Ｆ−Ｅに格納す
る。さらに、Ｆ／Ｆ−Ｄの出力ＡＣ′及びＦ／Ｆ−Ｅの
出力ＢＣ′を処理Ｃ部で処理し、この処理結果ＡＢＣ′
をクロックＣＬＫ−Ｊの立ち上がりエッジタイミングで
Ｆ／Ｆ群４２に含まれるＦ／Ｆ−Ｆに格納した後、出力
データＯＵＴとして出力する。
【００３６】図１１は、上記半導体集積回路に備えられ
るクロック選択回路の構成を示す回路図である。また、
図１２は、上記クロック選択回路における信号波形のタ
イミングチャートである。クロック選択回路４５は、６
段の遅延素子４５ａ〜４５ｆ及びセレクタ回路４５ｇに
よって構成されている。基準クロックＣＬＫは、遅延素
子４５ａ〜４５ｆのそれぞれによってクロックＣＬＫ−
０〜ＣＬＫ−５に遅延されてセレクタ回路４５ｇに入力
される。セレクタ回路４５ｇには、クロック遅延設定用
レジスタ４４から設定値ＣＬＫ−ＳＥＬが入力される。
この設定値ＣＬＫ−ＳＥＬは、上述のように、図示しな
いＣＰＵから予め設定された値である。セレクタ回路４
５ｇは、入力された設定値ＣＬＫ−ＳＥＬの内容に応じ
てクロックＣＬＫ−０〜ＣＬＫ−５の何れかを選択して
Ｆ／Ｆ群４１に供給する。例えば、設定値ＣＬＫ−ＳＥ
Ｌの内容が“０”である場合には最も遅延量の少ないク
ロックＣＬＫ−０をＦ／Ｆ群４１に供給し、設定値ＣＬ
Ｋ−ＳＥＬの内容が“２”である場合にはクロックＣＬ
Ｋ−２をＦ／Ｆ群４１に供給し、設定値ＣＬＫ−ＳＥＬ
の内容が“５”である場合には最も遅延量の多いクロッ
クＣＬＫ−５をＦ／Ｆ群４１に供給する。
るクロック選択回路の構成を示す回路図である。また、
図１２は、上記クロック選択回路における信号波形のタ
イミングチャートである。クロック選択回路４５は、６
段の遅延素子４５ａ〜４５ｆ及びセレクタ回路４５ｇに
よって構成されている。基準クロックＣＬＫは、遅延素
子４５ａ〜４５ｆのそれぞれによってクロックＣＬＫ−
０〜ＣＬＫ−５に遅延されてセレクタ回路４５ｇに入力
される。セレクタ回路４５ｇには、クロック遅延設定用
レジスタ４４から設定値ＣＬＫ−ＳＥＬが入力される。
この設定値ＣＬＫ−ＳＥＬは、上述のように、図示しな
いＣＰＵから予め設定された値である。セレクタ回路４
５ｇは、入力された設定値ＣＬＫ−ＳＥＬの内容に応じ
てクロックＣＬＫ−０〜ＣＬＫ−５の何れかを選択して
Ｆ／Ｆ群４１に供給する。例えば、設定値ＣＬＫ−ＳＥ
Ｌの内容が“０”である場合には最も遅延量の少ないク
ロックＣＬＫ−０をＦ／Ｆ群４１に供給し、設定値ＣＬ
Ｋ−ＳＥＬの内容が“２”である場合にはクロックＣＬ
Ｋ−２をＦ／Ｆ群４１に供給し、設定値ＣＬＫ−ＳＥＬ
の内容が“５”である場合には最も遅延量の多いクロッ
クＣＬＫ−５をＦ／Ｆ群４１に供給する。
【００３７】この構成により、ＣＰＵから設定された設
定値によってクロック位相を任意に変更することがで
き、入力データ及び出力データに十分なタイミングマー
ジンを確保することができるとともに、タイミング設計
をより容易にすることができる。
定値によってクロック位相を任意に変更することがで
き、入力データ及び出力データに十分なタイミングマー
ジンを確保することができるとともに、タイミング設計
をより容易にすることができる。
【００３８】なお、上記の第４の実施形態に係る半導体
集積回路４０は、第３の実施形態に係る半導体集積回路
３０におけるクロック遅延情報検出回路３４，３７に代
えてクロック遅延設定用レジスタ４４，４７を用いたも
のであるが、第１の実施形態に係る半導体集積回路１０
におけるクロック遅延情報検出回路６又は第２の実施形
態に係る半導体集積回路２０におけるクロック遅延情報
検出回路２３に代えてクロック遅延設定用レジスタを用
いた場合にも、入力データ又は出力データに十分なタイ
ミングマージンを確保することができる。
集積回路４０は、第３の実施形態に係る半導体集積回路
３０におけるクロック遅延情報検出回路３４，３７に代
えてクロック遅延設定用レジスタ４４，４７を用いたも
のであるが、第１の実施形態に係る半導体集積回路１０
におけるクロック遅延情報検出回路６又は第２の実施形
態に係る半導体集積回路２０におけるクロック遅延情報
検出回路２３に代えてクロック遅延設定用レジスタを用
いた場合にも、入力データ又は出力データに十分なタイ
ミングマージンを確保することができる。
【００３９】
【発明の効果】この発明によれば、以下の効果を奏する
ことができる。
ことができる。
【００４０】（１）前段のＬＳＩから入力されたクロッ
クと基準クロックとの遅延量に応じて、基準クロックを
互いに異なる遅延量で遅延させた複数のクロックのうち
で最適なクロックを入力ピン直後のデータ送受信を行う
フリップフロップ群に供給することにより、入力ピン直
後のフリップフロップに入力されるクロックの位相を前
段のＬＳＩのクロックの基準クロックに対する遅延量に
応じて自動的に変更することができ、基準クロックに対
するＬＳＩ入力データのタイミングマージンを十分に確
保できる。これによって、１本の専用ピンのみを用いて
ＬＳＩのＡＣ特性を自動的に変更できるようにし、単体
のＬＳＩ内部のみならず、複数のＬＳＩ間におけるデー
タ転送時のタイミングエラーの発生を防ぐための入出力
信号のタイミング設計をより少ない制約下で容易に行う
ことができる。
クと基準クロックとの遅延量に応じて、基準クロックを
互いに異なる遅延量で遅延させた複数のクロックのうち
で最適なクロックを入力ピン直後のデータ送受信を行う
フリップフロップ群に供給することにより、入力ピン直
後のフリップフロップに入力されるクロックの位相を前
段のＬＳＩのクロックの基準クロックに対する遅延量に
応じて自動的に変更することができ、基準クロックに対
するＬＳＩ入力データのタイミングマージンを十分に確
保できる。これによって、１本の専用ピンのみを用いて
ＬＳＩのＡＣ特性を自動的に変更できるようにし、単体
のＬＳＩ内部のみならず、複数のＬＳＩ間におけるデー
タ転送時のタイミングエラーの発生を防ぐための入出力
信号のタイミング設計をより少ない制約下で容易に行う
ことができる。
【００４１】（２）出力ピン直前のフリップフロップの
前段のフリップフロップに入力されたクロックと基準ク
ロックとの遅延量に応じて、基準クロックを互いに異な
る遅延量で遅延させた複数のクロックのうちで最適なク
ロックを出力ピン直前のデータ送受信を行うフリップフ
ロップ群に供給することにより、出力ピン直前のフリッ
プフロップに入力されるクロックの位相をそのフリップ
フロップの前段のフリップフロップに入力されたクロッ
クの基準クロックに対する遅延量に応じて自動的に変更
することができ、基準クロックに対するＬＳＩ出力デー
タのタイミングマージンを十分に確保できる。これによ
って、１本の専用ピンのみを用いてＬＳＩのＡＣ特性を
自動的に変更できるようにし、単体のＬＳＩ内部のみな
らず、複数のＬＳＩ間におけるデータ転送時のタイミン
グエラーの発生を防ぐための入出力信号のタイミング設
計をより少ない制約下で容易に行うことができる。
前段のフリップフロップに入力されたクロックと基準ク
ロックとの遅延量に応じて、基準クロックを互いに異な
る遅延量で遅延させた複数のクロックのうちで最適なク
ロックを出力ピン直前のデータ送受信を行うフリップフ
ロップ群に供給することにより、出力ピン直前のフリッ
プフロップに入力されるクロックの位相をそのフリップ
フロップの前段のフリップフロップに入力されたクロッ
クの基準クロックに対する遅延量に応じて自動的に変更
することができ、基準クロックに対するＬＳＩ出力デー
タのタイミングマージンを十分に確保できる。これによ
って、１本の専用ピンのみを用いてＬＳＩのＡＣ特性を
自動的に変更できるようにし、単体のＬＳＩ内部のみな
らず、複数のＬＳＩ間におけるデータ転送時のタイミン
グエラーの発生を防ぐための入出力信号のタイミング設
計をより少ない制約下で容易に行うことができる。
【００４２】（３）前段のＬＳＩから入力されたクロッ
クと基準クロックとの遅延量、及び、出力ピン直前のフ
リップフロップの前段のフリップフロップに入力された
クロックと基準クロックとの遅延量に応じて、基準クロ
ックを互いに異なる遅延量で遅延させた複数のクロック
のうちで最適なクロックを、入力ピン直後のデータ送受
信を行うフリップフロップ群、及び、出力ピン直前のデ
ータ送受信を行うフリップフロップ群に供給することに
より、入力ピン直後のフリップフロップに入力されるク
ロックの位相を前段のＬＳＩのクロックの基準クロック
に対する遅延量に応じて自動的に変更することができる
とともに、出力ピン直前のフリップフロップに入力され
るクロックの位相をそのフリップフロップの前段のフリ
ップフロップに入力されたクロックの基準クロックに対
する遅延量に応じて自動的に変更することができ、基準
クロックに対するＬＳＩ入出力データのタイミングマー
ジンを十分に確保できる。これによって、１本の専用ピ
ンのみを用いてＬＳＩのＡＣ特性を自動的に変更できる
ようにし、単体のＬＳＩ内部のみならず、複数のＬＳＩ
間におけるデータ転送時のタイミングエラーの発生を防
ぐための入出力信号のタイミング設計をより少ない制約
下で容易に行うことができる。
クと基準クロックとの遅延量、及び、出力ピン直前のフ
リップフロップの前段のフリップフロップに入力された
クロックと基準クロックとの遅延量に応じて、基準クロ
ックを互いに異なる遅延量で遅延させた複数のクロック
のうちで最適なクロックを、入力ピン直後のデータ送受
信を行うフリップフロップ群、及び、出力ピン直前のデ
ータ送受信を行うフリップフロップ群に供給することに
より、入力ピン直後のフリップフロップに入力されるク
ロックの位相を前段のＬＳＩのクロックの基準クロック
に対する遅延量に応じて自動的に変更することができる
とともに、出力ピン直前のフリップフロップに入力され
るクロックの位相をそのフリップフロップの前段のフリ
ップフロップに入力されたクロックの基準クロックに対
する遅延量に応じて自動的に変更することができ、基準
クロックに対するＬＳＩ入出力データのタイミングマー
ジンを十分に確保できる。これによって、１本の専用ピ
ンのみを用いてＬＳＩのＡＣ特性を自動的に変更できる
ようにし、単体のＬＳＩ内部のみならず、複数のＬＳＩ
間におけるデータ転送時のタイミングエラーの発生を防
ぐための入出力信号のタイミング設計をより少ない制約
下で容易に行うことができる。
【００４３】（４）任意に設定された遅延量に応じて、
基準クロックを互いに異なる遅延量で遅延させた複数の
クロックのうちで最適なクロックを、入力ピン直後のデ
ータ送受信を行うフリップフロップ群、又は、出力ピン
直前のデータ送受信を行うフリップフロップ群に供給す
ることにより、入力ピン直後のフリップフロップに入力
されるクロックの位相、又は、出力ピン直前のフリップ
フロップに入力されるクロックの位相を、任意に設定さ
れた遅延量に応じて変更することができ、基準クロック
に対するＬＳＩ入出力データのタイミングマージンを十
分に確保するためのタイミング設計を容易にできる。
基準クロックを互いに異なる遅延量で遅延させた複数の
クロックのうちで最適なクロックを、入力ピン直後のデ
ータ送受信を行うフリップフロップ群、又は、出力ピン
直前のデータ送受信を行うフリップフロップ群に供給す
ることにより、入力ピン直後のフリップフロップに入力
されるクロックの位相、又は、出力ピン直前のフリップ
フロップに入力されるクロックの位相を、任意に設定さ
れた遅延量に応じて変更することができ、基準クロック
に対するＬＳＩ入出力データのタイミングマージンを十
分に確保するためのタイミング設計を容易にできる。
【図１】この発明の第１の実施形態に係る半導体集積回
路として、入力ピン直後のＦ／Ｆに遅延時間を変化させ
て基準クロックを入力する場合の回路構成を示す図であ
る。
路として、入力ピン直後のＦ／Ｆに遅延時間を変化させ
て基準クロックを入力する場合の回路構成を示す図であ
る。
【図２】上記半導体集積回路における各部の信号波形を
示すタイミングチャートである。
示すタイミングチャートである。
【図３】上記半導体集積回路におけるクロック遅延情報
検出回路の構成を示すブロック図である。
検出回路の構成を示すブロック図である。
【図４】従来の半導体集積回路の構成を示す図である。
【図５】従来の半導体集積回路における各部の信号波形
を示すタイミングチャートである。
を示すタイミングチャートである。
【図６】この発明の第２の実施形態に係る半導体集積回
路として、出力ポート直前のＦ／Ｆに遅延時間を変化さ
せて基準クロックを入力する場合の回路構成を示す図で
ある。
路として、出力ポート直前のＦ／Ｆに遅延時間を変化さ
せて基準クロックを入力する場合の回路構成を示す図で
ある。
【図７】上記半導体集積回路における各部の信号波形を
示すタイミングチャートである。
示すタイミングチャートである。
【図８】この発明の第３の実施形態に係る半導体集積回
路として、入力ポート直後のＦ／Ｆ、及び、出力ポート
直前のＦ／Ｆに対して、遅延時間を変化させて基準クロ
ックを入力する場合の回路構成を示す図である。
路として、入力ポート直後のＦ／Ｆ、及び、出力ポート
直前のＦ／Ｆに対して、遅延時間を変化させて基準クロ
ックを入力する場合の回路構成を示す図である。
【図９】上記半導体集積回路における各部の信号波形を
示すタイミングチャートである。
示すタイミングチャートである。
【図１０】この発明の第４の実施形態に係る半導体集積
回路として、入力ポート直後のＦ／Ｆ、及び、出力ポー
ト直前のＦ／Ｆに供給するクロックを選択する手段とし
てレジスタを用いた場合の回路構成を示す図である。
回路として、入力ポート直後のＦ／Ｆ、及び、出力ポー
ト直前のＦ／Ｆに供給するクロックを選択する手段とし
てレジスタを用いた場合の回路構成を示す図である。
【図１１】上記半導体集積回路に備えられるクロック選
択回路の構成を示す回路図である。
択回路の構成を示す回路図である。
【図１２】上記クロック選択回路における信号波形のタ
イミングチャートである。
イミングチャートである。
１０，２０，３０，４０−半導体集積回路
１−Ｆ／Ｆ群（第１Ｆ／Ｆ群）
２−Ｆ／Ｆ群（第２Ｆ／Ｆ群）
２１−Ｆ／Ｆ群（第３Ｆ／Ｆ群）
２２−Ｆ／Ｆ群（第４Ｆ／Ｆ群）
３１，４１−Ｆ／Ｆ群（第５Ｆ／Ｆ群）
３２，４２−Ｆ／Ｆ群（第６Ｆ／Ｆ群）
３３，４３−Ｆ／Ｆ群（第７Ｆ／Ｆ群）
５，２４，３５，３８，４５，４８−クロック選択回路
６，２３，３４，３７，４４，４７−クロック遅延情報
検出回路
検出回路
Claims (4)
- 【請求項１】入力ピン直後のデータ送受信を行う第１フ
リップフロップ群と、それ以外の回路内の第２フリップ
フロップ群と、前段のＬＳＩから入力されたクロックと
基準クロックとの遅延量を検出して最適な遅延情報を出
力するクロック遅延情報検出回路と、基準クロックを互
いに異なる遅延量で遅延させた複数のクロックを生成す
るとともにクロック遅延情報検出回路の結果に基づいて
最適なクロックを選択して第１フリップフロップ群に供
給するクロック選択手段と、を設けたことを特徴とする
半導体集積回路。 - 【請求項２】出力ピン直前のデータ送受信を行う第３フ
リップフロップ群と、それ以外の回路内の第４フリップ
フロップ群と、第４フリップフロップ群の最終段のフリ
ップフロップに入力されたクロックと基準クロックとの
遅延量を検出して最適な遅延情報を出力するクロック遅
延情報検出回路と、基準クロックを互いに異なる遅延量
で遅延させた複数のクロックを生成するとともにクロッ
ク遅延情報検出回路の検出結果に基づいて最適なクロッ
クを選択して第３フリップフロップ群に供給するクロッ
ク選択装置と、を設けたことを特徴とする半導体集積回
路。 - 【請求項３】入力ピン直後のデータ受信を行う第５フリ
ップフロップ群と、出力ピン直前のデータ送受信を行う
第６フリップフロップ群と、それ以外の回路内の第７フ
リップフロップ群と、前段のＬＳＩから入力されたクロ
ック及び第７フリップフロップ群の最終段のフリップフ
ロップに入力されたクロックのそれぞれと基準クロック
との遅延量を検出して最適な遅延情報を出力するクロッ
ク遅延情報検出回路と、基準クロックを互いに異なる遅
延量で遅延させた複数のクロックを生成するとともにク
ロック遅延情報検出回路の結果に基づいて最適なクロッ
クを選択して第５フリップフロップ群及び第６フリップ
フロップ群に供給するクロック選択手段と、を設けたこ
とを特徴とする半導体集積回路。 - 【請求項４】前記クロック遅延情報検出回路に代えて、
遅延情報として任意に設定された設定値をクロック選択
回路に出力するレジスタ回路を設けたことを特徴とする
請求項１乃至３のいずれかに記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002017400A JP2003216271A (ja) | 2002-01-25 | 2002-01-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002017400A JP2003216271A (ja) | 2002-01-25 | 2002-01-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003216271A true JP2003216271A (ja) | 2003-07-31 |
Family
ID=27653107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002017400A Pending JP2003216271A (ja) | 2002-01-25 | 2002-01-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003216271A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005013107A1 (ja) * | 2003-07-31 | 2005-02-10 | Semiconductor Energy Laboratory Co., Ltd. | 半導体装置及び半導体装置の駆動方法 |
| US7098696B2 (en) | 2003-07-31 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor integrated circuit |
| JP2011034470A (ja) * | 2009-08-05 | 2011-02-17 | Renesas Electronics Corp | 半導体集積回路及びそのクロック制御方法 |
| US8887110B1 (en) * | 2007-08-22 | 2014-11-11 | Cadence Design Systems, Inc. | Methods for designing intergrated circuits with automatically synthesized clock distribution networks |
| KR20200098635A (ko) * | 2017-12-18 | 2020-08-20 | 자일링크스 인코포레이티드 | 프로그래밍가능 제어 회로를 사용한 클록 신호들의 선택적 제공 |
-
2002
- 2002-01-25 JP JP2002017400A patent/JP2003216271A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005013107A1 (ja) * | 2003-07-31 | 2005-02-10 | Semiconductor Energy Laboratory Co., Ltd. | 半導体装置及び半導体装置の駆動方法 |
| US7098696B2 (en) | 2003-07-31 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor integrated circuit |
| US7446587B2 (en) | 2003-07-31 | 2008-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US7627773B2 (en) | 2003-07-31 | 2009-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and semiconductor integrated circuit |
| US8887110B1 (en) * | 2007-08-22 | 2014-11-11 | Cadence Design Systems, Inc. | Methods for designing intergrated circuits with automatically synthesized clock distribution networks |
| JP2011034470A (ja) * | 2009-08-05 | 2011-02-17 | Renesas Electronics Corp | 半導体集積回路及びそのクロック制御方法 |
| KR20200098635A (ko) * | 2017-12-18 | 2020-08-20 | 자일링크스 인코포레이티드 | 프로그래밍가능 제어 회로를 사용한 클록 신호들의 선택적 제공 |
| JP2021508131A (ja) * | 2017-12-18 | 2021-02-25 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | プログラマブル制御回路を用いた選択的なクロック信号の提供 |
| JP7297784B2 (ja) | 2017-12-18 | 2023-06-26 | ザイリンクス インコーポレイテッド | プログラマブル制御回路を用いた選択的なクロック信号の提供 |
| KR102571068B1 (ko) * | 2017-12-18 | 2023-08-24 | 자일링크스 인코포레이티드 | 프로그래밍가능 제어 회로를 사용한 클록 신호들의 선택적 제공 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101089153B1 (ko) | 상이한 클록 도메인 간에서의 데이터 신호 전송 방법 및 집적 회로 | |
| US7496779B2 (en) | Dynamically synchronizing a processor clock with the leading edge of a bus clock | |
| JP2005513626A (ja) | 混在する領域クロック用のクロックツリーシンセシス | |
| US20050144497A1 (en) | System and method for reducing clock skew | |
| US20200177170A1 (en) | Clock pulse generator | |
| US7275171B2 (en) | Method and apparatus for programmable sampling clock edge selection | |
| US8536918B2 (en) | Flip-flop circuit, scan test circuit, and method of controlling scan test circuit | |
| US20090271747A1 (en) | Logic circuit designing device, logic circuit designing method and logic circuit designing program for asynchronous logic circuit | |
| JP2003216271A (ja) | 半導体集積回路 | |
| US6640277B1 (en) | Input staging logic for latching source synchronous data | |
| US7882385B2 (en) | Reducing inefficiencies of multi-clock-domain interfaces using a modified latch bank | |
| US6810486B2 (en) | Method and apparatus for de-skewing a clock using a first and second phase locked loop and a clock tree | |
| US7231620B2 (en) | Apparatus, generator, and method for clock tree synthesis | |
| JPH10133768A (ja) | クロックシステム、半導体装置、半導体装置のテスト方法、及びｃａｄ装置 | |
| JP3869406B2 (ja) | クロック位相差検出回路、クロック分配回路、及び大規模集積回路 | |
| Sawyer | Source-synchronous serialization and deserialization (up to 1050 Mb/s) | |
| CN114519318B (zh) | Noc设计方法、装置、相关器件和设备 | |
| JP3866562B2 (ja) | 半導体集積回路の設計方法 | |
| JPH113135A (ja) | クロック遅延量制御方法 | |
| KR101006843B1 (ko) | 출력신호를 안정적으로 생성하는 동기화 회로 | |
| JP2004094776A (ja) | 半導体集積回路 | |
| JPH11125660A (ja) | 半導体試験装置用タイミング発生器 | |
| JP2000353939A (ja) | クロック信号同期式フリップフロップ回路 | |
| JP2001228213A (ja) | 半導体集積回路装置及びクロックスキューの検証方法 | |
| JP2004037264A (ja) | スキャン機能付きフリップフロップ回路およびスキャンテスト回路 |