JP2576355B2 - 遅延最適化方法 - Google Patents
遅延最適化方法Info
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- JP2576355B2 JP2576355B2 JP5101634A JP10163493A JP2576355B2 JP 2576355 B2 JP2576355 B2 JP 2576355B2 JP 5101634 A JP5101634 A JP 5101634A JP 10163493 A JP10163493 A JP 10163493A JP 2576355 B2 JP2576355 B2 JP 2576355B2
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Description
【０００１】
【産業上の利用分野】本発明は遅延最適化方法に関し、
特にＣＡＤによるディジタル論理回路の設計における論
理合成システムに用いられる遅延最適化方法に関する。
特にＣＡＤによるディジタル論理回路の設計における論
理合成システムに用いられる遅延最適化方法に関する。
【０００２】
【従来の技術】ＣＡＤによるディジタル論理回路の設計
における論理合成を行なう場合、与えられた論理機能を
実現するために、その論理回路における信号の伝播遅延
時間を最小化するよう遅延最適化が重要である。
における論理合成を行なう場合、与えられた論理機能を
実現するために、その論理回路における信号の伝播遅延
時間を最小化するよう遅延最適化が重要である。
【０００３】従来、この遅延最適化を行なうための手法
あるいはルールである遅延最適化方法は、例えば特開平
２−４１５７２号公報に記載されているように、適用対
象の回路全体に対して一括して複数の遅延最適化手法を
順次適用するか、または上記手法とは無関係に適用対象
の部分回路あるいはブロックを選択し最大遅延を最小と
するように最適化する遅延最適化手法を用いていた。
あるいはルールである遅延最適化方法は、例えば特開平
２−４１５７２号公報に記載されているように、適用対
象の回路全体に対して一括して複数の遅延最適化手法を
順次適用するか、または上記手法とは無関係に適用対象
の部分回路あるいはブロックを選択し最大遅延を最小と
するように最適化する遅延最適化手法を用いていた。
【０００４】従来のこの種の遅延最適化方法の一例を示
す図３を参照すると、この遅延最適化方法は、ハードウ
ェア記述言語あるいは機能ブロック図で記述した同期式
論理回路の回路仕様の入力である回路仕様２１と、各種
機能ブロックの回路構成のための論理合成ルールを格納
した合成ルールベース２２と、回路仕様２１を入力とし
て合成ルールベース２２からの上記論理合成ルールにし
たがい論理回路を合成する論理回路合成部２３と、論理
回路合成出力対象のネットリスト２４と、適用した合成
ルールのリストおよび適用対象ブロックの切口情報から
成る合成ルールリスト２５と、ネットリスト２４の遅延
解析を行なう遅延解析部２６と、最大遅延エラーがある
場合に出力されるエラーパスリスト２７と、合成ルール
リスト２５とエラーパスリスト２７とからクリチカルブ
ロック２９を抽出するクリティカルブロック抽出部２８
と、クリティカルブロック２９とを備える。
す図３を参照すると、この遅延最適化方法は、ハードウ
ェア記述言語あるいは機能ブロック図で記述した同期式
論理回路の回路仕様の入力である回路仕様２１と、各種
機能ブロックの回路構成のための論理合成ルールを格納
した合成ルールベース２２と、回路仕様２１を入力とし
て合成ルールベース２２からの上記論理合成ルールにし
たがい論理回路を合成する論理回路合成部２３と、論理
回路合成出力対象のネットリスト２４と、適用した合成
ルールのリストおよび適用対象ブロックの切口情報から
成る合成ルールリスト２５と、ネットリスト２４の遅延
解析を行なう遅延解析部２６と、最大遅延エラーがある
場合に出力されるエラーパスリスト２７と、合成ルール
リスト２５とエラーパスリスト２７とからクリチカルブ
ロック２９を抽出するクリティカルブロック抽出部２８
と、クリティカルブロック２９とを備える。
【０００５】クリティカルブロック抽出部２８の細部を
示す図４を参照すると、このクリチカルブロック抽出部
２８は、合成ルールリスト２５とエラーパスリスト２７
とからエラーパスに対応する機能ブロックのパスを求め
るブロックパス抽出部３１と、機能ブロックのうちの最
も多くの段数をもつ機能ブロックを探索する最大段数ブ
ロックサーチ部３２とを備える。
示す図４を参照すると、このクリチカルブロック抽出部
２８は、合成ルールリスト２５とエラーパスリスト２７
とからエラーパスに対応する機能ブロックのパスを求め
るブロックパス抽出部３１と、機能ブロックのうちの最
も多くの段数をもつ機能ブロックを探索する最大段数ブ
ロックサーチ部３２とを備える。
【０００６】動作について説明すると、論理回路合成部
２３は回路仕様２１を入力として合成ルールベース２２
からの論理合成ルールにしたがいネットリスト２４を生
成する。同時に、このネットリスト生成時の合成ルール
リスト２５を出力する。遅延解析部２６はネットリスト
２４を解析し、制約条件違反となる最大遅延エラーがあ
る場合にエラーパスリスト２７を生成する。このエラー
パスリスト２７が生成された場合、クリティカルブロッ
ク抽出部２８は、合成ルールリスト２５を用いてエラー
パス上のクリチカルな機能ブロック２９を抽出する。す
なわち、ブロックパス抽出部３１は、合成ルールリスト
２５とエラーパスリスト２７とからエラーパスに対応す
る機能ブロックのパスを求め、それらの機能ブロックの
うちの最も多くの段数をもつ機能ブロックを最適化対象
のクリチカルブロック２９と決定する。論理回路合成部
２３はこのクリチカルブロック２９に対し異なるルール
を適用してその機能ブロックを再度合成する。これらの
処理を反復することにより遅延を最適化する。
２３は回路仕様２１を入力として合成ルールベース２２
からの論理合成ルールにしたがいネットリスト２４を生
成する。同時に、このネットリスト生成時の合成ルール
リスト２５を出力する。遅延解析部２６はネットリスト
２４を解析し、制約条件違反となる最大遅延エラーがあ
る場合にエラーパスリスト２７を生成する。このエラー
パスリスト２７が生成された場合、クリティカルブロッ
ク抽出部２８は、合成ルールリスト２５を用いてエラー
パス上のクリチカルな機能ブロック２９を抽出する。す
なわち、ブロックパス抽出部３１は、合成ルールリスト
２５とエラーパスリスト２７とからエラーパスに対応す
る機能ブロックのパスを求め、それらの機能ブロックの
うちの最も多くの段数をもつ機能ブロックを最適化対象
のクリチカルブロック２９と決定する。論理回路合成部
２３はこのクリチカルブロック２９に対し異なるルール
を適用してその機能ブロックを再度合成する。これらの
処理を反復することにより遅延を最適化する。
【０００７】回路全体を一括して最適化するルールの一
例として遅延優先マッピングとバッファリングとの２つ
を適用する最適化対象の回路の一例を示す図５および図
６を参照すると、この最適化対象回路は、複数の縦続接
続されたブロックａ〜ｄおよびブロックｂの複数のファ
ンアウト対象となるブロックｃの並列回路ｃ１，ｃ２お
よびブロックｃの複数のファンアウト対象となるブロッ
クｄの並列回路ｄ１，ｄ２を含む。ここで、ブロックａ
からブロックｄへのパスがエラーパスであると仮定す
る。このエラーパスの遅延は各々のブロックａ〜ｄの固
有遅延の和とブロックａｂ間，ｂｃ間，ｃｄ間の各々の
配線の遅延の和とから成る。
例として遅延優先マッピングとバッファリングとの２つ
を適用する最適化対象の回路の一例を示す図５および図
６を参照すると、この最適化対象回路は、複数の縦続接
続されたブロックａ〜ｄおよびブロックｂの複数のファ
ンアウト対象となるブロックｃの並列回路ｃ１，ｃ２お
よびブロックｃの複数のファンアウト対象となるブロッ
クｄの並列回路ｄ１，ｄ２を含む。ここで、ブロックａ
からブロックｄへのパスがエラーパスであると仮定す
る。このエラーパスの遅延は各々のブロックａ〜ｄの固
有遅延の和とブロックａｂ間，ｂｃ間，ｃｄ間の各々の
配線の遅延の和とから成る。
【０００８】ここで、遅延優先マッピングとは、テクノ
ロジライブラリ中のより高速な回路素子を用いてブロッ
クを再構成することにより、クリティカルブロックの固
有遅延を改善する手法である。図６を参照すると、図３
におけるクリティカルブロック抽出部２８により最多段
数のブロックとして抽出されたクリティカルブロック２
９であるブロックａをより高速な回路素子を用いたブロ
ックａＨに再構成する。
ロジライブラリ中のより高速な回路素子を用いてブロッ
クを再構成することにより、クリティカルブロックの固
有遅延を改善する手法である。図６を参照すると、図３
におけるクリティカルブロック抽出部２８により最多段
数のブロックとして抽出されたクリティカルブロック２
９であるブロックａをより高速な回路素子を用いたブロ
ックａＨに再構成する。
【０００９】また、バッファリングとはファンアウトを
複数持つブロックの出力部にバッファ回路を挿入しエラ
ーパス上の配線遅延を低減することにより遅延を改善す
る手法である。図６を参照すると、ブロックｂの出力部
のエラーパスとなるブロックｂｃ間の配線以外のファン
アウト部にバッファ回路Ｂ１を挿入することにより、こ
のブロックｂｃ間の配線容量を低減しこれによる遅延を
改善する。
複数持つブロックの出力部にバッファ回路を挿入しエラ
ーパス上の配線遅延を低減することにより遅延を改善す
る手法である。図６を参照すると、ブロックｂの出力部
のエラーパスとなるブロックｂｃ間の配線以外のファン
アウト部にバッファ回路Ｂ１を挿入することにより、こ
のブロックｂｃ間の配線容量を低減しこれによる遅延を
改善する。
【００１０】今、ブロックａ〜ｄ間のエラーパスが遅延
の改善対象である場合には、遅延優先マッピングはブロ
ックａ〜ｄの各々に、また、バッフアリングはブロック
ｂ，ｃの各々にそれぞれ適用可能である。しかし、それ
ぞれの遅延改善度とそのために必要とする面積増大等の
コスト増加要因の大きさは各々異なる。
の改善対象である場合には、遅延優先マッピングはブロ
ックａ〜ｄの各々に、また、バッフアリングはブロック
ｂ，ｃの各々にそれぞれ適用可能である。しかし、それ
ぞれの遅延改善度とそのために必要とする面積増大等の
コスト増加要因の大きさは各々異なる。
【００１１】
【発明が解決しようとする課題】上述した従来の遅延最
適化方法は、遅延改善度に対する面積増大等のコスト増
加要因の大きさとは無関係に、回路全体に対して一括し
て複数の最適化手法を順次適用するか、あるいは上記手
法と無関係に最大段数等により遅延の最適化適用対象回
路を選択していたので、上記コスト増加要因を考慮する
と必ずしも最適化設計されたとはいえずコストを不必要
に増大させるという欠点があった。
適化方法は、遅延改善度に対する面積増大等のコスト増
加要因の大きさとは無関係に、回路全体に対して一括し
て複数の最適化手法を順次適用するか、あるいは上記手
法と無関係に最大段数等により遅延の最適化適用対象回
路を選択していたので、上記コスト増加要因を考慮する
と必ずしも最適化設計されたとはいえずコストを不必要
に増大させるという欠点があった。
【００１２】本発明の遅延最適化方法は、ハードウェア
記述書または機能ブロック図で与えられたディジタル論
理回路の論理機能仕様を入力とし合成ルールにしたがっ
てこの論理回路を合成する論理合成システムの一機能で
あり前記論理機能仕様の実現のために前記論理回路の伝
播遅延時間を最小化するとともにコスト増加要因を含む
予め定めた複数の評価項目から算出される評価値を最大
とするよう遅延最適化処理を行う遅延最適化方法におい
て、前記遅延最適化処理の単位回路であるブロック毎に
入力信号の到着時刻と出力信号の要求出力時刻とタイミ
ング動作制御用のクロック波形とに基ずく遅延時間の制
約条件を設定する制約条件設定ステップと、前記遅延最
適化処理対象の前記論理回路を複数の前記ブロックに分
割する回路分割ステップと、前記ブロック毎に遅延解析
を実行する遅延解析ステップと、前記遅延解析の結果が
前記制約条件を満足したか否かを判定する終了条件判定
ステップと、前記制約条件が未達成でありかつ遅延改善
の可能性がある場合に遅延改善度および前記評価値を最
大とするよう複数の最適化ルールの中から各々の前記ブ
ロックにそれぞれ適用する適用ルールを選択する適用ル
ール選択ステップと、予め定めた前記各適用ルールにし
たがった最適化処理をそれぞれ実行する複数のルール実
行ステップとを含むことを特徴とするものである。
記述書または機能ブロック図で与えられたディジタル論
理回路の論理機能仕様を入力とし合成ルールにしたがっ
てこの論理回路を合成する論理合成システムの一機能で
あり前記論理機能仕様の実現のために前記論理回路の伝
播遅延時間を最小化するとともにコスト増加要因を含む
予め定めた複数の評価項目から算出される評価値を最大
とするよう遅延最適化処理を行う遅延最適化方法におい
て、前記遅延最適化処理の単位回路であるブロック毎に
入力信号の到着時刻と出力信号の要求出力時刻とタイミ
ング動作制御用のクロック波形とに基ずく遅延時間の制
約条件を設定する制約条件設定ステップと、前記遅延最
適化処理対象の前記論理回路を複数の前記ブロックに分
割する回路分割ステップと、前記ブロック毎に遅延解析
を実行する遅延解析ステップと、前記遅延解析の結果が
前記制約条件を満足したか否かを判定する終了条件判定
ステップと、前記制約条件が未達成でありかつ遅延改善
の可能性がある場合に遅延改善度および前記評価値を最
大とするよう複数の最適化ルールの中から各々の前記ブ
ロックにそれぞれ適用する適用ルールを選択する適用ル
ール選択ステップと、予め定めた前記各適用ルールにし
たがった最適化処理をそれぞれ実行する複数のルール実
行ステップとを含むことを特徴とするものである。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】本発明の遅延最適化方法の一実施例をフロ
ーチャートで示す図１を参照すると、この実施例の遅延
最適化方法は、入力信号到着時刻と出力信号要求時刻と
クロック波形による遅延時間の制約条件を設定する制約
条件設定ステップ（以下部と呼ぶ）１と、対象回路を最
適化処理単位のブロックに分割する回路分割部２と、上
記制約条件で上記ブロックの遅延解析を行う遅延解析部
３と、上記遅延解析結果に基ずき処理を終了するか否か
を判定する終了条件判定部４と、対象ブロックに対して
複数の適用候補のルールのうちのいずれを適用するかの
選択をする適用ルール選択部５と、各々複数の適用ルー
ルＡ〜Ｎに対応してそれぞれ実行する複数のルール実行
部６Ａ〜６Ｎとを含む。
ーチャートで示す図１を参照すると、この実施例の遅延
最適化方法は、入力信号到着時刻と出力信号要求時刻と
クロック波形による遅延時間の制約条件を設定する制約
条件設定ステップ（以下部と呼ぶ）１と、対象回路を最
適化処理単位のブロックに分割する回路分割部２と、上
記制約条件で上記ブロックの遅延解析を行う遅延解析部
３と、上記遅延解析結果に基ずき処理を終了するか否か
を判定する終了条件判定部４と、対象ブロックに対して
複数の適用候補のルールのうちのいずれを適用するかの
選択をする適用ルール選択部５と、各々複数の適用ルー
ルＡ〜Ｎに対応してそれぞれ実行する複数のルール実行
部６Ａ〜６Ｎとを含む。
【００１５】適用ルール選択部５の内容をフローチャー
トで示す図２を参照すると、この適用ルール選択部５は
適用ルールＡ〜Ｎに対応して各々を適用した場合の遅延
改善度とコスト要因をそれぞれ評価するルール評価部５
１Ａ〜５１Ｎと、ルール評価部５１Ａ〜５１Ｎの評価結
果に基ずき適用ルールを選択する選択部５２とを含む。
トで示す図２を参照すると、この適用ルール選択部５は
適用ルールＡ〜Ｎに対応して各々を適用した場合の遅延
改善度とコスト要因をそれぞれ評価するルール評価部５
１Ａ〜５１Ｎと、ルール評価部５１Ａ〜５１Ｎの評価結
果に基ずき適用ルールを選択する選択部５２とを含む。
【００１６】次に、本実施例の動作について説明する。
ここで、ルールＡを上述の遅延優先マッピングとし、ル
ールＮをバッファリングとする。
ここで、ルールＡを上述の遅延優先マッピングとし、ル
ールＮをバッファリングとする。
【００１７】まず、制約条件設定部１は入力端子に供給
される入力信号の到着時刻と、出力端子に供給する出力
信号の要求時刻と、クロック波形とに基ずき遅延時間に
対する制約条件を設定し、この制約条件を内部データ構
造に変換して格納する。次に、回路分割部２は対象回路
を最適化処理の実行のための単位回路に分割する。この
分割法の一例としては、複数のファンアウトを持つ素子
を根とする木の単位に分割する手法（ルール）が挙げら
る。次に、遅延解析部３は上記制約条件のもとに遅延解
析を実行する。終了判定部４は上記遅延解析の結果をも
とに、最適化処理を終了するかどうかを判定する。すな
わち、上記制約条件を満足しておれば上記最適化処理を
終了する。
される入力信号の到着時刻と、出力端子に供給する出力
信号の要求時刻と、クロック波形とに基ずき遅延時間に
対する制約条件を設定し、この制約条件を内部データ構
造に変換して格納する。次に、回路分割部２は対象回路
を最適化処理の実行のための単位回路に分割する。この
分割法の一例としては、複数のファンアウトを持つ素子
を根とする木の単位に分割する手法（ルール）が挙げら
る。次に、遅延解析部３は上記制約条件のもとに遅延解
析を実行する。終了判定部４は上記遅延解析の結果をも
とに、最適化処理を終了するかどうかを判定する。すな
わち、上記制約条件を満足しておれば上記最適化処理を
終了する。
【００１８】上記制約条件が未達成であり、かつ遅延改
善の可能性がある場合には、次の適用ルール選択部５の
実行に移行する。適用ルール選択部５は、対象ブロック
に対して複数の適用候補のルールＡ〜Ｎのうちのいずれ
を適用するかの選択をする。まず、ルール評価部５１Ａ
〜５１Ｎの各々は適用ルールＡ〜Ｎに対応しそれぞれ適
用した場合の遅延改善度とチップ占有面積等のコスト要
因をそれぞれ評価する。
善の可能性がある場合には、次の適用ルール選択部５の
実行に移行する。適用ルール選択部５は、対象ブロック
に対して複数の適用候補のルールＡ〜Ｎのうちのいずれ
を適用するかの選択をする。まず、ルール評価部５１Ａ
〜５１Ｎの各々は適用ルールＡ〜Ｎに対応しそれぞれ適
用した場合の遅延改善度とチップ占有面積等のコスト要
因をそれぞれ評価する。
【００１９】ルールＡの遅延優先マッピングの場合、上
記評価においては対象ブロック内の素子数ｘ，最大段数
ｙ等が評価パラメータとなる。ルール評価部５１Ａに
は、上記評価パラメータである素子数ｘ，最大段数ｙを
もとに予め定めた以下の評価式（１），（２）で、遅延
改善度Ｇとコスト要因Ｃを計算する。
記評価においては対象ブロック内の素子数ｘ，最大段数
ｙ等が評価パラメータとなる。ルール評価部５１Ａに
は、上記評価パラメータである素子数ｘ，最大段数ｙを
もとに予め定めた以下の評価式（１），（２）で、遅延
改善度Ｇとコスト要因Ｃを計算する。
【００２０】
【００２１】ここで、ｋ1 ，ｋ2 ，ｋ3 ，ｋ4 はテクノ
ロジライブラリに依存する係数であり、ｉはｉ番目のブ
ロックを示す添字である。
ロジライブラリに依存する係数であり、ｉはｉ番目のブ
ロックを示す添字である。
【００２２】ルールＮのバッファリングの場合、上記評
価においては対象ブロック出力部のファンアウト数ｚ等
が評価パラメータとなる。ルール評価部５１Ｎには、上
記評価パラメータであるファンアウト数ｚをもとに予め
定めた以下の評価式（３），（４）で、遅延改善度Ｇと
コスト要因Ｃを計算する。
価においては対象ブロック出力部のファンアウト数ｚ等
が評価パラメータとなる。ルール評価部５１Ｎには、上
記評価パラメータであるファンアウト数ｚをもとに予め
定めた以下の評価式（３），（４）で、遅延改善度Ｇと
コスト要因Ｃを計算する。
【００２３】
【００２４】ここで、ｋ5 ，ｋ6 はテクノロジライブラ
リに依存する係数である。
リに依存する係数である。
【００２５】選択部５２は各々ルール評価部５１Ａ，５
１Ｎで算出したそれぞれの遅延改善度Ｇとコスト要因Ｃ
に対して以下の評価式（５）における評価値Ｅが最大と
なる対象ブロックおよびこのブロックに適用する適用ル
ールを選択する。
１Ｎで算出したそれぞれの遅延改善度Ｇとコスト要因Ｃ
に対して以下の評価式（５）における評価値Ｅが最大と
なる対象ブロックおよびこのブロックに適用する適用ル
ールを選択する。
【００２６】
【００２７】ここで、ｋ7 ，ｋ8 は合成戦略により決ま
る係数であり、例えばコストを重視する場合にはｋ8 の
値を大きく設定する。このようにして、例えば、上述の
従来例で用いた図５，図６において、ルールＡに対して
ブロックａを、ルールＮに対してブロックｃをそれぞれ
選択する。次に、選択された各々のブロックａ，ｃはそ
れぞれ対応するルール実行部６Ａ，６Ｎでそれぞれの最
適化ルールＡ，Ｎにより処理される。最適化処理された
ブロックａ，ｃは、再度遅延解析処理部３に供給され以
降の処理を反復する。
る係数であり、例えばコストを重視する場合にはｋ8 の
値を大きく設定する。このようにして、例えば、上述の
従来例で用いた図５，図６において、ルールＡに対して
ブロックａを、ルールＮに対してブロックｃをそれぞれ
選択する。次に、選択された各々のブロックａ，ｃはそ
れぞれ対応するルール実行部６Ａ，６Ｎでそれぞれの最
適化ルールＡ，Ｎにより処理される。最適化処理された
ブロックａ，ｃは、再度遅延解析処理部３に供給され以
降の処理を反復する。
【００２８】また、遅延最適化ルールは回路分割法と依
存関係があるので、選択部で選択されたブロックを遅延
解析処理部に供給する代りに回路分割部に供給して以降
の処理を反復することも本発明の主旨を逸脱しない限り
適用できることは勿論である。
存関係があるので、選択部で選択されたブロックを遅延
解析処理部に供給する代りに回路分割部に供給して以降
の処理を反復することも本発明の主旨を逸脱しない限り
適用できることは勿論である。
【００２９】
【発明の効果】以上説明したように、本発明の遅延最適
化方法は、遅延改善度およびコスト要因を含む複数の評
価項目から算出される評価値を最大とするよう適用対象
ブロックと適用ルールを選択する適用ルール選択ステッ
プを含むことにより、チップ面積増加等のコスト要因を
不必要に増大することなく遅延最適化を実行できるとい
う効果がある。
化方法は、遅延改善度およびコスト要因を含む複数の評
価項目から算出される評価値を最大とするよう適用対象
ブロックと適用ルールを選択する適用ルール選択ステッ
プを含むことにより、チップ面積増加等のコスト要因を
不必要に増大することなく遅延最適化を実行できるとい
う効果がある。
【図１】本発明の遅延最適化方法の一実施例を示すフロ
ーチャートである。
ーチャートである。
【図２】図１の適用ルール選択部の構成を示すフローチ
ャートである。
ャートである。
【図３】従来の遅延最適化方法の一例を示すブロック図
である。
である。
【図４】図３のクリティカルブロック抽出部の構成を示
すブロック図である。
すブロック図である。
【図５】最適化対象回路のエラーパスの一例を示す図で
ある。
ある。
【図６】図５の最適化対象ブロックに対する遅延最適化
の一例を示す図である。
の一例を示す図である。
Claims (2)
- 【請求項１】 ハードウェア記述書または機能ブロック
図で与えられたディジタル論理回路の論理機能仕様を入
力とし合成ルールにしたがってこの論理回路を合成する
論理合成システムの一機能であり前記論理機能仕様の実
現のために前記論理回路の伝播遅延時間を最小化すると
ともにコスト増加要因を含む予め定めた複数の評価項目
から算出される評価値を最大とするよう遅延最適化処理
を行う遅延最適化方法において、前記遅延最適化処理の単位回路であるブロック毎に 入力
信号の到着時刻と出力信号の要求出力時刻とタイミング
動作制御用のクロック波形とに基ずく遅延時間の制約条
件を設定する制約条件設定ステップと、前記遅延 最適化処理対象の前記論理回路を複数の前記ブ
ロックに分割する回路分割ステップと、 前記ブロック毎に遅延解析を実行する遅延解析ステップ
と、 前記遅延解析の結果が前記制約条件を満足したか否かを
判定する終了条件判定ステップと、前記制約条件が未達成でありかつ遅延改善の可能性があ
る場合に 遅延改善度および前記評価値を最大とするよう
複数の最適化ルールの中から各々の前記ブロックにそれ
ぞれ適用する適用ルールを選択する適用ルール選択ステ
ップと、前記各 適用ルールにしたがった最適化処理をそれぞれ実
行する複数のルール実行ステップとを含むことを特徴と
する遅延最適化方法。 - 【請求項２】 前記適用ルール選択ステップが、前記複
数の適用ルールの各々に対応してそれぞれを適用した場
合の前記遅延改善度および前記コスト要因をそれぞれ評
価する前記複数と同一数のルール評価ステップと、 前記同一数のルール評価部の評価結果に基づき前記適用
ルールを選択する選択ステップとを含むことを特徴とす
る請求項１記載の遅延最適化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5101634A JP2576355B2 (ja) | 1993-04-28 | 1993-04-28 | 遅延最適化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5101634A JP2576355B2 (ja) | 1993-04-28 | 1993-04-28 | 遅延最適化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314313A JPH06314313A (ja) | 1994-11-08 |
| JP2576355B2 true JP2576355B2 (ja) | 1997-01-29 |
Family
ID=14305837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5101634A Expired - Lifetime JP2576355B2 (ja) | 1993-04-28 | 1993-04-28 | 遅延最適化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576355B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4909060B2 (ja) * | 2006-12-28 | 2012-04-04 | 日本電信電話株式会社 | Ａｈｐを用いた網トポロジ設計方法および設計システム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02287880A (ja) * | 1989-04-28 | 1990-11-27 | Nec Corp | 論理回路の適性セル選択装置 |
| JPH02311959A (ja) * | 1989-05-26 | 1990-12-27 | Nec Corp | 論理回路の自動合成装置 |
| JPH03242765A (ja) * | 1990-02-21 | 1991-10-29 | Hitachi Ltd | 論理設計方法及びその装置 |
| JPH04153780A (ja) * | 1990-10-17 | 1992-05-27 | Sharp Corp | 論理回路の合成方法 |
-
1993
- 1993-04-28 JP JP5101634A patent/JP2576355B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06314313A (ja) | 1994-11-08 |
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