JPH04153780A - 論理回路の合成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路の自動合成に係り、特に回路規模の
増大を最小限に抑えるとともに、最大遅延が制約時間を
満たす高速な論理回路を自動生成する方法に関する。

〔従来の技術〕

実用的な論理合成システムにおける回路合成手法は論理
式の簡単化の後、ライブラリ七ルへのマッピングによる
局所的最適化を行うものが多い。

これらの論理合成システムでの時間最適化として、［多
段論理回路合成および最適化に関するアルゴリズム（Ａ
ｌｇｏｒｉｔｈｍｓ　　ｆｏｒ　　ｍｕｌｔｉ−１ｅｖ
ｅｌｌｏｇｉｃ　　５ｙｎｔｈｅｓｉｓ　　ａｎｄ　　
ｏｐｔｉｍｉｚａｔｉｏｎ）Ｊ（ＶＬＳＩ回路に対する
デザインシステム（ＤｅｓｉｇｎＳｙｓｔｅｍｓ　ｆｏ
ｒ　ＶＬＳＩ　　Ｃ１ｒｃｕｉｔ）、ジ−６デイー・ミ
ッチェリ（Ｇ、　Ｄｅ　Ｍｉｃｈｅｌｉ　）ｌｆｓ版、
ｐｐ。

１９７−２４７．１９８７）に発表された、論理式の簡
単化において論理段数を制限する手法がある。この手法
は、論理回路が論理式レベルで表現されている段階で論
理回路の冗長部分を削除し、回路規模を削減する際に、
論理ゲートの段数を制限することで最大遅延が制約時間
以内で実現できることを目指している。

また、局所的最適化処理において、遅延時間を削減スる
ルールを導入したルールベースシステムを用いる手法が
、「論理合成エキスパートシステムＥＸＬＯＧにおける
タイミング最適化」（電子情報通信学会技術報告、ＶＬ
Ｄ８９−１２２゜１９９０）に報告されている。これは
、簡単化された論理回路を実現する回路に変換する段階
で、様々な回路パターンでの遅延時間の削減ルールを用
意し、ルールに適合する回路変換全実行する方法である
。

［発明が解決しようとする課題］ 上述した前者の時間最適化手法は、回路テクノロジーに
依存シない方法であるが、実現するセルの情報がないた
め正確な遅延時間の１出ができない。特に複合ゲートに
よる遅延時間の見積りが困難であフ、ＡＮＤ１０Ｒ／Ｎ
ＯＴゲートによる予測の域を越えない。したがって、実
現する回路セルへのマツピング後に制約時間を越える場
合がある。

後者の時間最適化手法は、実現する回路テクノロジー毎
に多数のルールが必要であシ、さらに処理に多大な時間
を要するため現実的ではない。

本発明の目的は、回路テクノロジーに依存しない方法で
あるが、正確な遅延時間を用いて遅延時間の削減を図る
ことで、高速な論理回路を現実的な処理時間で自動生成
する手法を提供することにある。

［課題を解決するための手段〕 上述の目的を達成するために本発明は、多段論理式から
ネットリストを生成する論理回路の合成方法において、
多段論理式を基本セルに置き換えて初期回路割り付けを
行って初期回路を生成し、該初期回路に対してルー〜に
基づいた回路変換を行って面積の最適化を行って面積最
適化回路を生成し、該面積最適化回路の外部入力端子か
ら外部出力端子へ至るパスの内、最大信号伝播時間を有
するクリティカルパスを求め、前記最大信号伝播時間が
制約時間よりも小さい場合にはネットリストを生放し、
前記最大信号伝播時間が制約時間以上の場合には、前記
クリティカルパスに対して〜−〜に基づいた時間最適化
を行って時間通化回路を生成し、該時間最適化回路から
部分回路を選択し、該選択された部分回路中の各ゲート
ヲ基本ゲートに分解し、分解された部分回路を多段論理
式に変換し、前記クリティカルパス上の信号に相当する
前記多段論理式中の中間変数を展開した後、前記多段論
理式に基本ゲートヲ割り付けて部分初期回路を生成し、
該部分初期回路に対して上記面積の最適化以降の手順を
繰り返し実行することを特徴とする論理回路の合成方法
である。

［作用〕 本発明の論理回路の合成方法はルールによる複合ゲート
割ｖ付は後の回路における最大遅延径路（クリティルパ
ス）上に存在する部分回路を論理式として選択する。そ
の後、選択された部分回路を２段論理表現に展開し論理
段数を削減する。

さらに展開後の部分回路全ゲート割り付けする。

これらの処理において、部分回路の選択時点では複合ゲ
ート割り付は後であるため、正確な遅延時間の評価が可
能である。また、論理段数削減処理はアルゴリズムベー
スであるため、ルールベースより高速、低記憶容量で実
行できると同時に、テクノロジーに依存しない処理とな
っておフ、実現する回路テクノロジーが変更されてもプ
ログラムを修正する必要がない。

［実施例〕 本発明の一実施例について図面を用いて詳述する。

第２図は論理合成シヌテムの構成図である。論理合成シ
ステムは論理式あるいは真理値表形式の入力データを、
論理式の２段化手段１で２段論理式に変換し、２段論理
簡単化手段２で論理の冗長部分を削除して、論理式の多
段化手段３で多段論理式に変換後、局所最適化処理を実
行しネットリストを出力する。

第１図は局所最適化手段４において実行される本発明に
係る局所最適化処理を示すフローチャートである。以下
、ステップＳ１からステップＳ８までの各ステップの概
略を順次説明し、その後に本発明の主要なステップであ
るステップＳ６およびステップＳ７について詳しく述べ
る。

ステップＳ１： 多段化された論理回路はＡＮＤ１０Ｒ／ＮＯＴの論理ゲ
ートによる表現であるので、これらを目的の回路テクノ
ロジーで実現するためにセルライブラリに登録されてい
るＡＮＤ１０Ｒ／’ＮＯＴの基本セルに置き換える。こ
のとき、論理ゲートらの入力数がセルライブラリに登録
されて込る同一演算機能の七〜の入力数を越える場合に
は、第３図に示すように論理ゲートヲ分割して複数のラ
イブラリ七ルに割シ付けるっ ステップＳ２： 多段化された論理回路はゲート数が多く、回路規模も大
きくなる。そこで以下のルールによる回路変換を行い面
積の最適化を図る。

（１）複合ゲート割り付は 一般に複数の基本ゲートを用いて論理回路を実現するよ
り、同一の演算を実現できる複合ゲートを使用する方が
、面積を縮小するとともに遅延時間も短縮できるため、
第４図の例に示すようにＡ　Ｎ　Ｄｌｏ　Ｒ等の五本ゲ
ートを複合ゲートにＳ】あるいは小規模な複合ゲートを
大規模な複合ゲートに変換する。

（２）ＮＡＮＤ／ＮＯＲゲート変換 ＮＡＮＤ／ＮＯＲゲートはＡ　Ｎ　Ｄｌｏ　Ｒゲートの
６割程度の大きさで実現できるため面積の削減に効果が
あるので、第５図の例に示すようにＡ　Ｎ　Ｄｌｏ　Ｒ
ゲートをＮＡＮＤ／ＮＯＲゲート回路に変換する。

（３）双対ゲート変換 ２段論理簡単化後、多段化を行った回路では外部入力端
子にインバータが接続する場合が多いという特徴がある
。このインバータを削除するためＫａｌｓ力側にインバ
ータが接続している各ゲートに対し、インバータを入力
側へ移動させる処理を施す。これにより、ルール（４）
が適用される可能性が増すので、ゲートの出力側にイン
バータが接続している場合、第６図の例に示すように演
算機能を変えないよう入力側へインバータの接続を変更
する。

（４）冗長インバータ削除 第７図の例に示すように直列接続しているインバータの
削除や並列接続しているインバータのマージを行う。

（１）〜（３）は順に適用されるように制御しており、
（４）は条件が満たされる場合には（１）〜（３）とは
無関係に即座に実行される。

ステップＳ８： 外部入力端子から外部出力端子までの最大信号伝播時間
を算出する。

ステップＳ４： 最大信号伝播時間が制約時間を越えていなければステッ
プＳ８へ移る。

ステップＳ５： ルールによる時間最適化を実行し、冗長な部分の削除を
行う。適用するルーｌｖを以下に示す。

（１）ファンアウト削減 第８図の例に示すようにファンアウト数の大きなゲート
を同一演算機能の複数のゲートに置き換え、ファンアウ
ト数を削減することで負荷を削減し、遅延時間を減少さ
せる。

（２）双対ゲート変換 ステップＳ２において適用したルール（３）を適用し、
出力側のインバータを入力側へ移動させる。これにより
、ルー／Ｌ／（３）の適用の可能性が増那する。

（３）冗長インバータ削除 上記の双対ゲート変換ルールにより生じた冗長インバー
タを削除し、ゲートの段数全削減することで遅延時間を
減少させる。

ステップＳ６： ルールによる時間最適化だけでは最大遅延を制約時間以
内で実現できないことが多い。したがって、さらに遅延
時間を圧縮するために論理式展開処理を実行するため、
論理回路から展開対象となるクリティカルパス上のゲー
トを部分回路として選択する。

ステップＳ７： 選択された部分回路中の各ゲートヲ基本ゲートに分解し
、分解された部分回路を多段論理式に変換した後、クリ
ティカルパス上の信号に相当する多段論理式中の中間変
数を展開する。さらに展開された論理式に基本ゲートヲ
割フ付け、部分回路を再構成し、ステップＳ２へ戻る。

ステップＳ８： データベースにネットリストを出力する。

以上、第１図のフローチャートで示されているステップ
Ｓ１からステップＳ８について概略を説明した。

次に、ステップＳ７について詳述する。

第９図（ａ）及び（ｂ）にステップＳ７の論理式展開処
理の例を示す。例に示すように論理式展開によフクリテ
ィカルパヌのゲート段数が減少する。

また、局所的最適化により生成される論理回路には多く
の複合ゲートが含まれる。したがって、論理式展開にお
いても複合ゲートヲ効果的に処理する必要がある。第１
０図（ａｌ）の例に示す部分回路中の複合ゲートを第１
０図（ａ２）のように直接展開した場合、クリティカル
パス上にないパヌも展開されるため展開後の回路規模が
著しく増大する。そこで、複合ゲートヲ基本ゲートに分
解した後、クリティカルパス上のゲートのみを展開する
ことで回路規模の増加を防いでいる。第１０図（ｂｌ　
）及び（ｂ２）に複合ゲートの展開処理例を示す。

次に、ステップＳ６について詳述する。

上述のように、論理式展開処理によりクリティカルパス
のゲート段数は減少するが、第９図、第１０図の例のい
ずれの場合にもクリティカルパス以外のパスのゲート段
数は増加する傾向にある。

このため、論理回路から展開対象となる部分回路の選択
方法が重要になる。すなわち、論理式展開後のクリティ
カルパス以外のパスのグー）段＆？抑え、論理式展開に
よるクリティカルパスの変更を防がなければならない。

以下く、部分回路の選彼方法について述べる。

論理式展開処理を実行するには展開対象となる部分回路
の選択方法が重要である。論理式展開により別のクリテ
ィカルパスが生成されないような部分回路を選択しなけ
ればならな贋。そこで、次の選択方法を設けた。

（１）第１１図（ａ）の例に示すようにファンアウトが
なく、論理段数が８段以上で、最も外部入力端子側にあ
るゲートの余裕度が基準値以下で、最も外部出力端子に
あるゲートの余裕度が基準値以上の部分回路 （２）第１１図（ｂ）の例に示すようにファンアウトが
なく、論理段数が３段以上で、最も外部出力端子側にあ
るゲートの入力数が基準値以下である部分回路 （３）第１１図（Ｃ）の例に示すようにファンアウトが
あり、論理段数が３段以上で、ファンアウトのあるゲー
ト入力数が基準値以下、余裕度が基準値以下で、最も外
部出力端子側にあるゲートの余裕度が基準値以上の部分
回路 （４）第１１図（ｄ）の例に示す：うにファンアウトが
あり、論理段数が３段以上で、ファンアウトのあるゲー
トおよび最も外部出力端子側にあるゲートの入力数が共
に基準値以下である部分回路 ここで余裕度とは、あるゲートの全入力信号の中でクリ
ティカルな信号の遅延時間からクリティカルでない信号
の遅延時間からクリティカルでない信号の中の最大遅延
時間を引いた差である。

論理式展開では、外部出力端子寄りのゲートが多段に展
開される傾向がある。したがって、ゲートの余裕度が小
さい場合には展開後にクリティカルパス以外のパスの段
数が増加して、そのパスが新たにクリティカルパスとな
る可能性が高い。そこで、余裕度が大きいゲートが外部
出力端子側のゲートとなるように部分回路を選択するこ
とにより、新たなりリティカ〜パスの生成を防ぐことが
可能である。

一方、外部入力端子寄りのゲートに対する入力信号パス
は、展開処理では段数が削減する傾向にある。したがっ
て、余裕度の小さいゲートが外部入力端子側のゲー・ト
となるように部分回路全選択すれば、クリティカルパス
以外の信号に対しても遅延時間の改善が可能である。

また、外部出力端子側のゲートの入力数が多い場合には
、クリティカルパス以外の、段数が増加するパス数が多
くなフ、新たなりリティカルパスが生成される可能性が
高くなる。したがって、外部出力端子側のゲートは入力
数の少ないゲートを選択すれば効果的である。

さらに、ファンアウトのあるゲートに対しては、同一機
能のゲートを付加することでファンアウトがない場合と
同様の処理を行っておジ、面積が増加することになる。

これを抑えるために、ファンアウトのあるゲートは、入
力数により選択されるゲート規模を制限している。

し発明の効果］ 本発明の時間最適化手法によれば、初めに、ル−〃によ
る複合ゲート割フ付は後の回路における最大遅延径路（
クリティカルパス）上に存在する部分回路を論理式とし
て選択し、選択された部分回路を２段論理表現に展開し
論理段数全削減した後、さらに展開後の部分回路全ゲー
ト割り付けする。これらの処理において、部分回路の選
択時点では複合ゲート割り付は後であるため、正確な遅
延時間の評価が可能である。また、論理段数削減処理は
アルゴリズムベースであるため、ルールベースより高速
、低記憶容量で実行できると同時に、テクノロジーに依
存しない処理となっており、実現する回路テクノロジー
が変更されてもプログラムを修正する必要がない。以上
のように、あらゆる種類の高品質な論理回路を高速に自
動合成することができる。

【図面の簡単な説明】

第１図は本発明を組込んだ局所最適化処理の流れを説明
する図、第２図は本発明に組込んだ局所最適化処理を部
分機能としてもつ論理合成システムのシステム構成図、
第３図は第１図のステップＳｌの実行例を示す図、第４
図は第１図のステップＳ２の（１）の実行例を示す図、
第５図は第１図のステップＳ２の（２）の実行例を示す
図、第６図は第１図のステップＳ２の（８）の実行例を
示す図、第７図は第１図のステップＳ２の（４）の実行
例を示す図、第８図は第１図のステップＳ５の（１）の
実行例を示す図、第９図は第１図のステップＳ７の実行
例を示す図、第１０図は第１図のステップＳ７における
複合ゲート処理の説明図、第１１図（ａ）は第１図のス
テップＳ６の（１）説明図、第１１図（ｂ）は第１図の
ステップＳ６の（２）説明図、第１１図（ｃ）は第１図
のステップＳ６の（８）説明図、第１１図（ｄ）は第１
図のステップＳ６の（４）説明図である。 ■・・論理式の２段化手段、　２・・２段論理簡単化手
段、　３・・・論理式の多段化手段、　４・・・局所最
適化手段、　５・・・ネットリスト出力手段。

Claims (1)

1. 【特許請求の範囲】 １、多段論理式からネットリストを生成する論理回路の
   合成方法において、 多段論理式を基本セルに置き換えて初期回路割り付けを
   行って初期回路を生成し、 該初期回路に対してルールに基づいた回路変換を行って
   面積の最適化を行って面積最適化回路を生成し、 該面積最適化回路の外部入力端子から外部出力端子へ至
   るパスの内、最大信号伝播時間を有するクリティカルパ
   スを求め、 前記最大信号伝播時間が制約時間よりも小さい場合には
   ネットリストを生成し、 前記最大信号伝播時間が制約時間以上の場合には、 前記クリティカルパスに対してルールに基づいた時間最
   適化を行って時間最適化回路を生成し、 該時間最適化回路から部分回路を選択し、 該選択された部分回路中の各ゲートを基本ゲートに分解
   し、分解された部分回路を多段論理式に変換し、前記ク
   リティカルパス上の信号に相当する前記多段論理式中の
   中間変数を展開した後、前記多段論理式に基本ゲートを
   割り付けて部分初期回路を生成し、 該部分初期回路に対して上記面積の最適化以降の手順を
   繰り返し実行する ことを特徴とする論理回路の合成方法。