JPH0430068B2 - - Google Patents
Info
- Publication number
- JPH0430068B2 JPH0430068B2 JP58042754A JP4275483A JPH0430068B2 JP H0430068 B2 JPH0430068 B2 JP H0430068B2 JP 58042754 A JP58042754 A JP 58042754A JP 4275483 A JP4275483 A JP 4275483A JP H0430068 B2 JPH0430068 B2 JP H0430068B2
- Authority
- JP
- Japan
- Prior art keywords
- task
- expansion
- conversion
- macro
- conversion control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 43
- 238000010586 diagram Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 22
- 238000013500 data storage Methods 0.000 claims description 12
- 238000001514 detection method Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 description 16
- 238000003786 synthesis reaction Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 5
- 230000003936 working memory Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000002194 synthesizing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、デジタルシステム用論理回路の変換
処理装置に関し、特に仮想論理素子で表わした機
能図から実論理素子を用いた論理回路図を最適変
換することにより自動作成手段をそなえた論理回
路変換処理装置に関する。
処理装置に関し、特に仮想論理素子で表わした機
能図から実論理素子を用いた論理回路図を最適変
換することにより自動作成手段をそなえた論理回
路変換処理装置に関する。
デイジタルシステムを設計する場合、実在する
使用可能な論理ゲート（例えば汎用のTTL
SSI／MSI等）の種類、規格を考慮しながら設計
を進め、論理回路図を作成する作業が行なわれ
る。
使用可能な論理ゲート（例えば汎用のTTL
SSI／MSI等）の種類、規格を考慮しながら設計
を進め、論理回路図を作成する作業が行なわれ
る。
たとえば、関数ｆ＝x1・x2｜x3・x4｜x5・x6・
x7・x8・x9の論理回路を設計する場合には、使用
できるゲートが２入力ANDゲート、３入力AND
ゲート、２入力NANDゲート、３入力NANDゲ
ートであり、ORゲートはNANDゲートでつくる
ことなどを考慮して、第１図に示すような論理回
路図を作成する（ICφφ，ICφ１，ICφ３はそれぞ
れ実在するゲート）。しかし、この作業は、煩雑
であり誤りも生じやすいので、これを解決するた
めに、実在する論理ゲートから離れて、その機能
だけ定義されたマクロと呼ばれる仮想的素子を用
いる設計方式が提案されている。この方式では、
まずマクロを用いて設計し、結果を機能図と呼ば
れる定められた形式の図で表わす。
x7・x8・x9の論理回路を設計する場合には、使用
できるゲートが２入力ANDゲート、３入力AND
ゲート、２入力NANDゲート、３入力NANDゲ
ートであり、ORゲートはNANDゲートでつくる
ことなどを考慮して、第１図に示すような論理回
路図を作成する（ICφφ，ICφ１，ICφ３はそれぞ
れ実在するゲート）。しかし、この作業は、煩雑
であり誤りも生じやすいので、これを解決するた
めに、実在する論理ゲートから離れて、その機能
だけ定義されたマクロと呼ばれる仮想的素子を用
いる設計方式が提案されている。この方式では、
まずマクロを用いて設計し、結果を機能図と呼ば
れる定められた形式の図で表わす。
第２図は、上記した関数ｆを表わす機能図であ
る。このような機能図を作成してから、次に、機
能図内の各マクロを実在するゲートに展開する変
換処理が自動的に行なわれる。
る。このような機能図を作成してから、次に、機
能図内の各マクロを実在するゲートに展開する変
換処理が自動的に行なわれる。
しかし、このマクロを、実在するゲートで合成
する従来の方法は、第３図に示すように、マクロ
の展開方法が各マクロに対して固定的であるた
め、熟練した設計者が行うような、マクロの前後
に接続されているマクロまたはゲートを考慮する
最適化手法を取り入れることができず、第４図に
示すような冗長な論理回路となり、冗長回路の除
去が困難であつた。
する従来の方法は、第３図に示すように、マクロ
の展開方法が各マクロに対して固定的であるた
め、熟練した設計者が行うような、マクロの前後
に接続されているマクロまたはゲートを考慮する
最適化手法を取り入れることができず、第４図に
示すような冗長な論理回路となり、冗長回路の除
去が困難であつた。
本発明の目的は、回路設計の専門家がもつ回路
合成知識を取り入れることが容易で、最適な回路
合成が行なえる論理回路変換処理装置を提供する
ことにあり、そのための本発明の構成は仮想的論
理素子を用いて表された機能図を、実在論理素子
を用いた論理回路図に変換するための論理回路変
換処理装置において、仮想的論理素子を実論素子
で展開する対象データを記憶する展開データ記憶
部と、該展開データ記憶部中の展開データ内の未
展開の仮想的論理素子を展開する処理をタスクと
して検出し、これに優先度を付して記憶するタス
ク記憶部と、タスク検出手続きとタスクの優先度
からなるタスク検出知識、仮想的論理素子を展開
する方法を規定する展開ルール等の変換制御情報
を記憶する変換制御情報記憶部と、処理を指示さ
れたタスクについて上記展開ルールを適用して展
開処理を実行する変換処理部と、上記変換制御情
報を用いて展開データからタスクを検出し、優先
度を付して上記タスク記憶部に登録し、かつ最も
優先順位の高いタスクを選択して関連する展開ル
ールとともに変換処理部に与え、展開処理を実行
させる変換制御部とを有することを特徴としてい
る。
合成知識を取り入れることが容易で、最適な回路
合成が行なえる論理回路変換処理装置を提供する
ことにあり、そのための本発明の構成は仮想的論
理素子を用いて表された機能図を、実在論理素子
を用いた論理回路図に変換するための論理回路変
換処理装置において、仮想的論理素子を実論素子
で展開する対象データを記憶する展開データ記憶
部と、該展開データ記憶部中の展開データ内の未
展開の仮想的論理素子を展開する処理をタスクと
して検出し、これに優先度を付して記憶するタス
ク記憶部と、タスク検出手続きとタスクの優先度
からなるタスク検出知識、仮想的論理素子を展開
する方法を規定する展開ルール等の変換制御情報
を記憶する変換制御情報記憶部と、処理を指示さ
れたタスクについて上記展開ルールを適用して展
開処理を実行する変換処理部と、上記変換制御情
報を用いて展開データからタスクを検出し、優先
度を付して上記タスク記憶部に登録し、かつ最も
優先順位の高いタスクを選択して関連する展開ル
ールとともに変換処理部に与え、展開処理を実行
させる変換制御部とを有することを特徴としてい
る。
以下に、本発明の詳細を実施例にしたがつて説
明する。
明する。
第５図は、本発明実施例装置の基本構成図であ
る。図中、１は変換制御部、２は変換制御情報記
憶部、３は入力部、４は展開データ記憶部、５は
タスク記憶部、６は変換処理部、７は作業記憶
部、８は出力部を示す。
る。図中、１は変換制御部、２は変換制御情報記
憶部、３は入力部、４は展開データ記憶部、５は
タスク記憶部、６は変換処理部、７は作業記憶
部、８は出力部を示す。
次に上記各部の動作機能を処理手順にしたがつ
て説明する。
て説明する。
初期状態では、変換制御情報記憶部２に、各
タスクに関する優先度情報と検出手続きからな
るタスク検出知識と展開ルールとが記憶されて
おり、また展開データ記憶部４には、入力部３
から、マクロを用いて記述された機能図データ
が入力されている。
タスクに関する優先度情報と検出手続きからな
るタスク検出知識と展開ルールとが記憶されて
おり、また展開データ記憶部４には、入力部３
から、マクロを用いて記述された機能図データ
が入力されている。
変換制御情報記憶部２のタスク検出知識を変
換制御部１にロードし、変換制御処理を開始す
る。
換制御部１にロードし、変換制御処理を開始す
る。
、 変換制御部１は、タスク検出知識を用い
て展開データ記憶部４内の展開データ（初期状
態では機能図）を検索し、展開すべきマクロを
検出して展開処理を行なうためのタスクを生成
し、優先度情報とともに、タスク記憶部５に登
録する。これは展開が必要なすべてのマクロに
ついて実行される。
て展開データ記憶部４内の展開データ（初期状
態では機能図）を検索し、展開すべきマクロを
検出して展開処理を行なうためのタスクを生成
し、優先度情報とともに、タスク記憶部５に登
録する。これは展開が必要なすべてのマクロに
ついて実行される。
、、 変換制御部１は、次にタスク記憶部
５に登録された展開タスク中の最も高い優先順
位のタスクを選択し、続いて変換制御情報記憶
部２から、そのタスクに関連する展開ルールを
抽出し、選択されたタスクとともに変換処理部
６に転送する。
５に登録された展開タスク中の最も高い優先順
位のタスクを選択し、続いて変換制御情報記憶
部２から、そのタスクに関連する展開ルールを
抽出し、選択されたタスクとともに変換処理部
６に転送する。
変換処理部６は、推論機構をそなえ、展開デ
ータ記憶部４内の展開データから、選択された
タスクに関連するマクロの前後に接続されてい
るマクロとゲートを調べ、展開ルールが適用可
能か否かを決定する。
ータ記憶部４内の展開データから、選択された
タスクに関連するマクロの前後に接続されてい
るマクロとゲートを調べ、展開ルールが適用可
能か否かを決定する。
変換処理部６は、続いて、適用可能な規則を
実行し、展開手順を決定する。このとき必要な
情報は、作業記憶部７に書き込まれる。
実行し、展開手順を決定する。このとき必要な
情報は、作業記憶部７に書き込まれる。
変換処理部６は、作業記憶部７内の展開手順
にしたがつて展開処理を実行し、実論理ゲート
を決定し、展開データ記憶部４の展開データを
更新する。
にしたがつて展開処理を実行し、実論理ゲート
を決定し、展開データ記憶部４の展開データを
更新する。
以上の変換処理が終了したらに戻り、処理
すべき未決定のタスクがなくなるまで、同様な
処理を繰り返す。全処理終了後、論理回路図を
出力部８から取り出す。
すべき未決定のタスクがなくなるまで、同様な
処理を繰り返す。全処理終了後、論理回路図を
出力部８から取り出す。
第６図ａ，ｂ，ｃは、展開ルールの例を示した
ものである。ルールはマクロごとにまとめられ、
ａはＲマクロ合成ルール、ｂはNANDマクロ
合成ルール、ｃはANDマクロ合成ルールである。
各ルールとも条件を表わすIF部と結論を表わす
THEN部とからなつている。
ものである。ルールはマクロごとにまとめられ、
ａはＲマクロ合成ルール、ｂはNANDマクロ
合成ルール、ｃはANDマクロ合成ルールである。
各ルールとも条件を表わすIF部と結論を表わす
THEN部とからなつている。
タスク記憶部５から取り出される各展開タスク
について、そのマクロがＲマクロであるか、
NANDマクロであるか、ANDマクロであるかに
したがつて、対応する合成ルールを選択し、かつ
合成ルール内のIF部の条件とのマツチングを調
べ、マツチングがとれた場合、そのTHEN部が
展開手順として決定される。
について、そのマクロがＲマクロであるか、
NANDマクロであるか、ANDマクロであるかに
したがつて、対応する合成ルールを選択し、かつ
合成ルール内のIF部の条件とのマツチングを調
べ、マツチングがとれた場合、そのTHEN部が
展開手順として決定される。
第７図乃至第１０図に、第５図に示した実施例
装置の動作例を示す。各図において、２０１乃至
２０８は変換制御情報記憶部２から取り出された
合成ルールを示し、４０１乃至４０５は展開デー
タ記憶部４内の展開中のデータを示す。また５０
１乃至５０４はタスク記憶部５に登録されたタス
クを示し、７０１乃至７１１は作業記憶部７内の
作業データを示す。
装置の動作例を示す。各図において、２０１乃至
２０８は変換制御情報記憶部２から取り出された
合成ルールを示し、４０１乃至４０５は展開デー
タ記憶部４内の展開中のデータを示す。また５０
１乃至５０４はタスク記憶部５に登録されたタス
クを示し、７０１乃至７１１は作業記憶部７内の
作業データを示す。
第７図において、最初に、展開データ記憶部４
には、入力部３から機能図４０１が入力される。
そしてこれにもとづいて、タスク記憶部５には、
４つのマクロに対応する４つのタスク５０１が登
録される。また同時に、タスク検出知識を用いて
優先度が付記される。ここで、変換制御部１は最
も優先順位が高いタスク１の３入力Ｒマクロを
選択して作業記憶部７に格納し７０１、さらに関
連するＲマクロ合成ルール２０１を適用し、変
換処理部６に処理を実行させる。この結果、作業
記憶７０１の内部は７０２に示す３個の
INVERTERを入力部にもつ３入力NANDゲー
トに変化する。次にNANDマクロ合成ルール２
０２を適用し、作業記憶７０２を７０３に変化さ
せ、３入力NANDゲートICφ１を決定する。さ
らに展開処理を行ない、展開データの機能図４０
１を更新することにより、第８図の展開データ４
０２が得られる。
には、入力部３から機能図４０１が入力される。
そしてこれにもとづいて、タスク記憶部５には、
４つのマクロに対応する４つのタスク５０１が登
録される。また同時に、タスク検出知識を用いて
優先度が付記される。ここで、変換制御部１は最
も優先順位が高いタスク１の３入力Ｒマクロを
選択して作業記憶部７に格納し７０１、さらに関
連するＲマクロ合成ルール２０１を適用し、変
換処理部６に処理を実行させる。この結果、作業
記憶７０１の内部は７０２に示す３個の
INVERTERを入力部にもつ３入力NANDゲー
トに変化する。次にNANDマクロ合成ルール２
０２を適用し、作業記憶７０２を７０３に変化さ
せ、３入力NANDゲートICφ１を決定する。さ
らに展開処理を行ない、展開データの機能図４０
１を更新することにより、第８図の展開データ４
０２が得られる。
再び展開データ４０２について、タスクの登録
が行なわれる。この場合は、すでに確定している
ICφ１を除く６個のマクロが５０２に示すように
登録される。ここで最も優先順位の高いタスク１
の２入力ANDマクロが選択され、AND合成ルー
ル２０３を適用する。この結果、ANDマクロと
それに続くINVERTERが合成され、７０５に示
す２入力NANDマクロが生成される。続いて
NAND合成ルールを適用することにより、７０
６に示すように２入力NANDゲートICφφが決定
される。これを用いて展開データ４０２を更新
し、第９図に示す展開データ４０３を得る。
が行なわれる。この場合は、すでに確定している
ICφ１を除く６個のマクロが５０２に示すように
登録される。ここで最も優先順位の高いタスク１
の２入力ANDマクロが選択され、AND合成ルー
ル２０３を適用する。この結果、ANDマクロと
それに続くINVERTERが合成され、７０５に示
す２入力NANDマクロが生成される。続いて
NAND合成ルールを適用することにより、７０
６に示すように２入力NANDゲートICφφが決定
される。これを用いて展開データ４０２を更新
し、第９図に示す展開データ４０３を得る。
再びタスク登録を行ない、残つた２入力AND
マクロを２入力NANDゲートICφφに変換し、展
開データ４０４を得る。
マクロを２入力NANDゲートICφφに変換し、展
開データ４０４を得る。
次に、最後に残された５入力NANDマクロ７
０７は、第９図から第１０図にかけて示すよう
に、AND合成ルール２０５を適用して、５入力
NANDマクロ７０８を合成し、続いてNAND合
成ルール２０６を適用して、３入力ANDマクロ
および３入力NANDマクロの組み合せ回路７０
９を合成し、さらにその３入力NANDマクロに
NAND合成ルール２０７を適用して、３入力
NANDゲートICφ１を決定し、また３入力AND
マクロにAND合成ルール２０８を適用して、３
入力ANDゲートICφ３を決定する７１１。
０７は、第９図から第１０図にかけて示すよう
に、AND合成ルール２０５を適用して、５入力
NANDマクロ７０８を合成し、続いてNAND合
成ルール２０６を適用して、３入力ANDマクロ
および３入力NANDマクロの組み合せ回路７０
９を合成し、さらにその３入力NANDマクロに
NAND合成ルール２０７を適用して、３入力
NANDゲートICφ１を決定し、また３入力AND
マクロにAND合成ルール２０８を適用して、３
入力ANDゲートICφ３を決定する７１１。
このようにして、全てのタスクを処理し、展開
データ４０５として示す最終的な論理回路図が展
開データ記憶部４に生成され、出力部８から取り
出される。
データ４０５として示す最終的な論理回路図が展
開データ記憶部４に生成され、出力部８から取り
出される。
以上述べたように、本発明によれば、各マクロ
を実論理ゲートに展開する合成ルールあるいは処
理優先度等の知識が、容易に組み込みあるいは変
更、削除することができ、高度の最適化処理を実
現することができる。
を実論理ゲートに展開する合成ルールあるいは処
理優先度等の知識が、容易に組み込みあるいは変
更、削除することができ、高度の最適化処理を実
現することができる。
第１図は実在論理ゲートを用いた論理回路図、
第２図は論理マクロを用いた機能図、第３図は従
来の論理マクロから実在論理ゲートへの変換例を
示す説明図、第４図は従来方式で変換処理された
論理回路図の例、第５図は本発明実施例の構成
図、第６図は展開ルールの説明図、第７図から第
１０図までは１動作例についての説明図である。 図中、１は変換制御部、２は変換制御情報記憶
部、３は入力部、４は展開データ記憶部、５はタ
スク記憶部、６は変換処理部、７は作業記憶部、
８は出力部を表わす。
第２図は論理マクロを用いた機能図、第３図は従
来の論理マクロから実在論理ゲートへの変換例を
示す説明図、第４図は従来方式で変換処理された
論理回路図の例、第５図は本発明実施例の構成
図、第６図は展開ルールの説明図、第７図から第
１０図までは１動作例についての説明図である。 図中、１は変換制御部、２は変換制御情報記憶
部、３は入力部、４は展開データ記憶部、５はタ
スク記憶部、６は変換処理部、７は作業記憶部、
８は出力部を表わす。
Claims (1)
- １ 仮想的論理素子を用いて表された機能図を、
実在論理素子を用いた論理回路図に変換するため
の論理回路変換処理装置において、仮想的論理素
子を実論理素子で展開する対象データを記憶する
展開データ記憶部と、該展開データ記憶部中の展
開データ内の未展開の仮想的論理素子を展開する
処理をタスクとして検出し、これに優先度を付し
て記憶するタスク記憶部と、タスク検出手続きと
タスクの優先度からなるタスク検出知識、仮想的
論理素子を展開する方法を規定する展開ルール等
の変換制御情報を記憶する変換制御情報記憶部
と、処理を指示されたタスクについて上記展開ル
ールを適用して展開処理を実行する変換処理部
と、上記変換制御情報を用いて展開データからタ
スクを検出し、優先度を付して上記タスク記憶部
に登録し、かつ最も優先順位の高いタスクを選択
して関連する展開ルールとともに変換処理部に与
え、展開処理を実行させる変換制御部とを有する
ことを特徴とする論理回路変換処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58042754A JPS59168545A (ja) | 1983-03-15 | 1983-03-15 | 論理回路変換処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58042754A JPS59168545A (ja) | 1983-03-15 | 1983-03-15 | 論理回路変換処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59168545A JPS59168545A (ja) | 1984-09-22 |
| JPH0430068B2 true JPH0430068B2 (ja) | 1992-05-20 |
Family
ID=12644784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58042754A Granted JPS59168545A (ja) | 1983-03-15 | 1983-03-15 | 論理回路変換処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168545A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0668756B2 (ja) * | 1985-04-19 | 1994-08-31 | 株式会社日立製作所 | 回路自動変換方法 |
| JPH083819B2 (ja) * | 1986-06-18 | 1996-01-17 | 株式会社日立製作所 | 論理回路の製造システム |
| JP2557853B2 (ja) * | 1986-09-26 | 1996-11-27 | 株式会社東芝 | 論理回路素子割り付け方法 |
| US4964056A (en) * | 1987-03-25 | 1990-10-16 | Hitachi, Ltd. | Automatic design system of logic circuit |
| JPH0652502B2 (ja) * | 1987-05-06 | 1994-07-06 | 株式会社日立製作所 | 推論方法 |
| JP2801931B2 (ja) * | 1989-09-07 | 1998-09-21 | 松下電器産業株式会社 | 論理設計処理装置および回路変換ルール翻訳装置ならびに回路変換ルール翻訳方法 |
| JPH0497491A (ja) * | 1990-08-16 | 1992-03-30 | Nec Corp | 回路図作成の設計支援システム |
| JP2563663B2 (ja) * | 1990-08-20 | 1996-12-11 | 松下電器産業株式会社 | 論理設計処理装置およびタイミング調整方法 |
-
1983
- 1983-03-15 JP JP58042754A patent/JPS59168545A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59168545A (ja) | 1984-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60142771A (ja) | 論理回路デ−タ作成方法 | |
| JPH0430068B2 (ja) | ||
| JP2776262B2 (ja) | 論理回路合成方法及び装置 | |
| JP2527722B2 (ja) | プログラマブルコントロ―ラのプログラム自動作成方法および装置 | |
| JP2776750B2 (ja) | Ｃａｄシステムの設計データ管理方式 | |
| JP2925160B2 (ja) | 論理合成方式 | |
| JP3105782B2 (ja) | 電子回路の論理生成方法 | |
| JPH027171A (ja) | 論理回路合成方式 | |
| JP2980761B2 (ja) | 論理回路最適化装置 | |
| JP2606659B2 (ja) | 論理回路階層展開装置および方法 | |
| JP2874031B2 (ja) | 組み合わせ回路の再設計方式 | |
| JP2835082B2 (ja) | 論理回路合成装置 | |
| JPH04153780A (ja) | 論理回路の合成方法 | |
| JPWO2003036523A1 (ja) | シミュレーション方法、シミュレーションプログラム及び表示処理方法 | |
| JP2923914B2 (ja) | 集積回路のｃａｄシステム | |
| JPH01266676A (ja) | 論理シミュレーション処理装置 | |
| JPH0830646A (ja) | 論理回路シミュレーションの並列処理方法 | |
| JPH04320575A (ja) | 論理合成方法およびその装置 | |
| JPH0421072A (ja) | 論理回路設計システム | |
| JPH06195413A (ja) | 論理回路の階層復元方式 | |
| JPS6091455A (ja) | 論理回路のシミユレ−シヨン方式 | |
| JPS62190562A (ja) | 論理回路復元方式 | |
| JPH1196197A (ja) | 論理合成方法 | |
| JP2005122636A (ja) | シミュレーションモデル生成装置および方法 | |
| JPH0591090A (ja) | ダブルバツフア構成におけるパリテイ演算回路 |