JPS59168545A - 論理回路変換処理装置 - Google Patents
論理回路変換処理装置Info
- Publication number
- JPS59168545A JPS59168545A JP58042754A JP4275483A JPS59168545A JP S59168545 A JPS59168545 A JP S59168545A JP 58042754 A JP58042754 A JP 58042754A JP 4275483 A JP4275483 A JP 4275483A JP S59168545 A JPS59168545 A JP S59168545A
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- Japan
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- task
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- processing
- conversion control
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、デジタルシステム用論理回路の変換処理装置
に関し２％に仮想論理素子で表わした機能図から実論理
素子を用いた論理回路図を最適変換することにより自動
作成手段をそなえた論理回路変換処理装置に関する。
に関し２％に仮想論理素子で表わした機能図から実論理
素子を用いた論理回路図を最適変換することにより自動
作成手段をそなえた論理回路変換処理装置に関する。
ディジタルシステムを設計する場合、実在する使用可能
な論理ゲート（例えば汎用のＴＴＬ ８ＳＩ／ＭＳＩ等
）の種類、規格を考慮しながら設計を進め。
な論理ゲート（例えば汎用のＴＴＬ ８ＳＩ／ＭＳＩ等
）の種類、規格を考慮しながら設計を進め。
論理回路図を作成する作業が行なわｉｚる。
たとえば、関ａ ｆ ＝ｘ、＊ ｘ、ｌ ｘ、・ｘ、Ｉ
ｘ、＠Ｘ６＃ Ｘ、＠ Ｘ、ＩＩ ｘ。
ｘ、＠Ｘ６＃ Ｘ、＠ Ｘ、ＩＩ ｘ。
の論理回路を設計する場合には、使用できるゲートが２
人力ＡＮＤゲート、３人力ＡＮＤゲート、２人力ＮＡＮ
Ｄゲート、３人力ＮＡＮＤゲートであり。
人力ＡＮＤゲート、３人力ＡＮＤゲート、２人力ＮＡＮ
Ｄゲート、３人力ＮＡＮＤゲートであり。
ＯＲゲートはＮＡＮＤゲートでつくることなどを考慮し
て、第１図に示すような論理回路図を作成する（ＩＣφ
φ、ＩＣφ１．ＩＣφ３ はそれぞれ実在するゲート）
。しかし、この作業は、煩雑であり誤りも生じやすいの
で、これを解決するために、実在する論理ゲートから離
れて、その機能だけ定義されたマクロと呼ばれる仮想的
素子を用いる設計方式が提案されている。この方式では
、まずマクロを用いて設計し、結果を機能図と呼ばれる
定められた形式の図で表わす。
て、第１図に示すような論理回路図を作成する（ＩＣφ
φ、ＩＣφ１．ＩＣφ３ はそれぞれ実在するゲート）
。しかし、この作業は、煩雑であり誤りも生じやすいの
で、これを解決するために、実在する論理ゲートから離
れて、その機能だけ定義されたマクロと呼ばれる仮想的
素子を用いる設計方式が提案されている。この方式では
、まずマクロを用いて設計し、結果を機能図と呼ばれる
定められた形式の図で表わす。
第２図は、上記した関数ｆを表わす機能図である。この
ような機能図を作成してから４次に１機能図内の各マク
ロを実在するゲートに展開する変換処理が自動的に行な
われる。
ような機能図を作成してから４次に１機能図内の各マク
ロを実在するゲートに展開する変換処理が自動的に行な
われる。
しかし、このマクロを、実−在するゲートで合成する従
グの方法は、第３図に示すように、マクロの展開方法が
固定的であるため、熟練した設計者が行なうような総合
観察にもとづく最適化手法を取り入れることができず、
第４図に示すような冗長な論理回路となり、冗長回路の
除去が困難であった。
グの方法は、第３図に示すように、マクロの展開方法が
固定的であるため、熟練した設計者が行なうような総合
観察にもとづく最適化手法を取り入れることができず、
第４図に示すような冗長な論理回路となり、冗長回路の
除去が困難であった。
本発明の目的は１回路設計の専門家がもつ回路合成知識
を取し入れることが容易で、最適な回路合成が行なえる
論理回路変換処理装置を提供すること１あり、そのだめ
の本発明の構成は仮想的論理素子を用いて表わされた機
能図を、実在論理素子を用いた論理回路図に変換するた
めの論理回路変換処理装置において、仮想的論理素子を
実論理素子で展開する対象データを記憶する展開データ
記憶部と、該展開データ記憶部中の展開データから検出
された展開処理タスクおよびその優先度を記憶するタス
ク記憶部と、上記タスク検出のための知識、タスクの優
先度、展開ルール等の変換制御情報を記憶する変換制御
情報記憶部と、処理を指示されたタスクについて上記展
開ルールを適用して展開処理を実行する変換処理部と、
上記変換制御情報を用いて展開データからタスクを検出
し。
を取し入れることが容易で、最適な回路合成が行なえる
論理回路変換処理装置を提供すること１あり、そのだめ
の本発明の構成は仮想的論理素子を用いて表わされた機
能図を、実在論理素子を用いた論理回路図に変換するた
めの論理回路変換処理装置において、仮想的論理素子を
実論理素子で展開する対象データを記憶する展開データ
記憶部と、該展開データ記憶部中の展開データから検出
された展開処理タスクおよびその優先度を記憶するタス
ク記憶部と、上記タスク検出のための知識、タスクの優
先度、展開ルール等の変換制御情報を記憶する変換制御
情報記憶部と、処理を指示されたタスクについて上記展
開ルールを適用して展開処理を実行する変換処理部と、
上記変換制御情報を用いて展開データからタスクを検出
し。
優先度を付して上記タスク記憶部に登録し、かつ最も優
先順位の高いタスクを選択して関連する展開ルールとと
もに変換処理部に与え、展開処理を実行させる変換制御
部とを有することを特徴としている。
先順位の高いタスクを選択して関連する展開ルールとと
もに変換処理部に与え、展開処理を実行させる変換制御
部とを有することを特徴としている。
以下に９本発明の詳細を実施例にしたがって説明する。
第５図は、木発明実流側装ぼの基本構成図でろる。図中
、１は変換制御部、２は変換制御情報記憶部、３は入力
部、４は展開データ記憶部、５は展開タスク記憶部、６
は変換処理部、７は作業記憶部、８は出力部を示す。
、１は変換制御部、２は変換制御情報記憶部、３は入力
部、４は展開データ記憶部、５は展開タスク記憶部、６
は変換処理部、７は作業記憶部、８は出力部を示す。
次に上記各部の動作機能を処理手順にしたがって説明す
る。
る。
■ 初期状態では、変換制御情報記憶部２に。
各マクロに関する優先度情報および検出グルグラムから
なるタスク検出知識と展開ルールとが記憶されており、
また展開データ記憶部４には、入力部３から、マクロを
用いて記述された機能図データが入力されている。
なるタスク検出知識と展開ルールとが記憶されており、
また展開データ記憶部４には、入力部３から、マクロを
用いて記述された機能図データが入力されている。
■ 変換制御情報記憶部２のタスク検出知識を変換制御
部１にロードし、変換制御処理を開始する。
部１にロードし、変換制御処理を開始する。
■、■ 変換制御部１は、タスク検出知識を用いて展開
データ記憶部４内の展開データ（初期状態では機能図）
を検索し、展開すべきマ□クロを検出して展開処理を行
なうための展開タスクを生成し、優先度情報とともに、
タスク記憶部５に登録する。これは展開が必要なすべて
のマクロについて実行される。
データ記憶部４内の展開データ（初期状態では機能図）
を検索し、展開すべきマ□クロを検出して展開処理を行
なうための展開タスクを生成し、優先度情報とともに、
タスク記憶部５に登録する。これは展開が必要なすべて
のマクロについて実行される。
■、■、■ 変換制御部１は９次にタスク記憶部５に登
録された展開タスク中の最も高い優先順位のタスクを選
択し、続いて変換制御情報記憶部２かも、そのタスクに
関連する展開ルールを抽出し。
録された展開タスク中の最も高い優先順位のタスクを選
択し、続いて変換制御情報記憶部２かも、そのタスクに
関連する展開ルールを抽出し。
選択されたタスクとともに変換処理部６に転送する。
■ 変換処理部６は、推論機構をそなえ、展開データ記
憶部４内の展開データを総合観察し、展開ルールが適用
可能か否かを決定する。
憶部４内の展開データを総合観察し、展開ルールが適用
可能か否かを決定する。
■ 変換処理部６は、続いて、適用可能な規則を実行し
、展開手順を決定する。このとき必要な情報は２作業記
憶部７に書き込まれる。
、展開手順を決定する。このとき必要な情報は２作業記
憶部７に書き込まれる。
［相］ 変換処理部６は９作業記憶部Ｚ内の展開手順に
したがって展開処理を実行し、実論理ゲートを決定し、
展開データ記憶部４の展開データを更新する。
したがって展開処理を実行し、実論理ゲートを決定し、
展開データ記憶部４の展開データを更新する。
■ 以上の変換処理が終了したら■に戻り、処理すべき
未決定のタスクがなくなるまで、同様な処理を繰り返す
。全処理終了後、論理回路図を出力部８から取り出す。
未決定のタスクがなくなるまで、同様な処理を繰り返す
。全処理終了後、論理回路図を出力部８から取り出す。
第６図ｆａｌ 、 （ｂｌ 、 （ｃ）は、展開ルール
の例を示したものである。ルールはマクロごとにまとめ
られ、（ａ）はＯＲマクロ合成ルール、（ｂ）はＮＡＮ
Ｄマクロ合成ルール、（Ｃ）はＡＮＤマクロ合成ルール
である。各ルールとも条件を表わすＩＦ部と結論を表わ
すＴＨＥＮ部とからなっている。
の例を示したものである。ルールはマクロごとにまとめ
られ、（ａ）はＯＲマクロ合成ルール、（ｂ）はＮＡＮ
Ｄマクロ合成ルール、（Ｃ）はＡＮＤマクロ合成ルール
である。各ルールとも条件を表わすＩＦ部と結論を表わ
すＴＨＥＮ部とからなっている。
タスク記憶部５から取り出される各展開タスクについて
、そのマクロがＯＲマクロであるが。
、そのマクロがＯＲマクロであるが。
Ｎ Ａ Ｎ Ｔ）マクロであるか、ＡＮＤマクロである
かにしたがって、対応する合成ルールを選択し、かつ合
成ルール内のＩＦ部の条件とのマツチングを調べ、マツ
チングがと孔た場合、そのＴＨＥＮ部が展開手順として
決定される。
かにしたがって、対応する合成ルールを選択し、かつ合
成ルール内のＩＦ部の条件とのマツチングを調べ、マツ
チングがと孔た場合、そのＴＨＥＮ部が展開手順として
決定される。
第７図乃至第１０図に、第５図に示した実施例装置の動
作例を示す。各図において、２０１乃至２０８は変換制
御情報記憶部２から取り出された合成ルールを示し、４
０１乃至４０５は展開データ記憶部４内の展開中のデー
タを示す。また５０１乃至５０６はタスク記憶部５に登
録されたタスクを示し。
作例を示す。各図において、２０１乃至２０８は変換制
御情報記憶部２から取り出された合成ルールを示し、４
０１乃至４０５は展開データ記憶部４内の展開中のデー
タを示す。また５０１乃至５０６はタスク記憶部５に登
録されたタスクを示し。
７０１乃至７１１は作業記憶部７内の作業データを示す
。
。
第７図において、最初に、展開データ記憶部４には、入
力部３から機能図４０１が入力される。そしてこれ°に
もとづいて、タスク記憶部５には、４つのマクロに対応
する４つのタスク（５０１）ｄ４録される。また同時に
、タスク検出知識を用いて優先度が付記される。ここで
、°変換制御部１は最も優先順位が高いタスク１の６人
力ＯＲマクロを選択して作業記憶部７に格納しく７０１
） ＋さらに関連するＯＲマクロ合成ルール２０１を適
用し、変換処理部６に処理を実行させる。この結果９作
業記憶７０１の内接は７０２に示す３個のＩＮＶＥＲＴ
ＥＲを入力部にもつ３人力ＮＡＮＤゲートに変化する。
力部３から機能図４０１が入力される。そしてこれ°に
もとづいて、タスク記憶部５には、４つのマクロに対応
する４つのタスク（５０１）ｄ４録される。また同時に
、タスク検出知識を用いて優先度が付記される。ここで
、°変換制御部１は最も優先順位が高いタスク１の６人
力ＯＲマクロを選択して作業記憶部７に格納しく７０１
） ＋さらに関連するＯＲマクロ合成ルール２０１を適
用し、変換処理部６に処理を実行させる。この結果９作
業記憶７０１の内接は７０２に示す３個のＩＮＶＥＲＴ
ＥＲを入力部にもつ３人力ＮＡＮＤゲートに変化する。
次にＮＡＮＤマクロＡＮＤマクロ０２を適用し２作業記
憶７０２を７０３に変化させ、３人力ＮＡＮＤゲートＩ
Ｃφ１を決定する。さらに展開処理を行ない、展開デー
タの機能図４０１を更新することにより、第８図の展開
データ４０２が得られる。
憶７０２を７０３に変化させ、３人力ＮＡＮＤゲートＩ
Ｃφ１を決定する。さらに展開処理を行ない、展開デー
タの機能図４０１を更新することにより、第８図の展開
データ４０２が得られる。
再び展開データ４０２について、タスクの登録が行なわ
れる。この場合は、すでに確定しているＩＣφ１を除く
６個のマクロが５０２に示すように登録される。ここで
最も優先順位の高いタスク１の２人力ＡＮＤマクロが選
択され、ＡＮＤ合成ルール２０′５を適用する。この結
果、ＡＮＤマクロとそれに続＜ ＩＮＶＥＲＴＥＲが合
成され、７０５に示す２人力ＮＡＮＩ）マクロが生成さ
れる。続いてＮＡＮＤ合成ル−ルを適用することにより
、、 ７０６に示すように２人力ＮＡＮＤゲー）ＩＣφ
φが決定される。これを用いて展開データ４０２を更新
し、第９図に示す展開データ４０５を得る。
れる。この場合は、すでに確定しているＩＣφ１を除く
６個のマクロが５０２に示すように登録される。ここで
最も優先順位の高いタスク１の２人力ＡＮＤマクロが選
択され、ＡＮＤ合成ルール２０′５を適用する。この結
果、ＡＮＤマクロとそれに続＜ ＩＮＶＥＲＴＥＲが合
成され、７０５に示す２人力ＮＡＮＩ）マクロが生成さ
れる。続いてＮＡＮＤ合成ル−ルを適用することにより
、、 ７０６に示すように２人力ＮＡＮＤゲー）ＩＣφ
φが決定される。これを用いて展開データ４０２を更新
し、第９図に示す展開データ４０５を得る。
再びタスク登録を行ない、残った２人力ＡＮＤマクロを
２人力ＮＡＮＤゲート■Ｃφφに変換し、展開データ４
０４を得る。
２人力ＮＡＮＤゲート■Ｃφφに変換し、展開データ４
０４を得る。
次に、最後に残された５人力Ｎ Ａ Ｎ Ｉ）マクロ（
７０７）は、第９図から第１０図Ｋかけて示すように。
７０７）は、第９図から第１０図Ｋかけて示すように。
ＡＮＤ合成ルール２０５を適用して、５人力ＮＡＮＤマ
クロ（７０８）を合成し、続いてＮＡＮＤ合成ルール２
０６を適用して、６人力ＡＮＤマクロおよび３人力ＮＡ
ＮＤマクロの組み合せ回路（７０９）を合成し。
クロ（７０８）を合成し、続いてＮＡＮＤ合成ルール２
０６を適用して、６人力ＡＮＤマクロおよび３人力ＮＡ
ＮＤマクロの組み合せ回路（７０９）を合成し。
さらＫその６人力ＮＡＮＤマクロにＮＡＮＤ合成ルール
２０７を適用して、５人力ＮＡＮＤゲートＩＣφ１を決
定し、まだ３人力ＡＮＤマクロにＡＮＤ合成ルール２０
８を適用して、６人力ＡＮＤゲートＩＣφ３ を決定す
る（７１１）。
２０７を適用して、５人力ＮＡＮＤゲートＩＣφ１を決
定し、まだ３人力ＡＮＤマクロにＡＮＤ合成ルール２０
８を適用して、６人力ＡＮＤゲートＩＣφ３ を決定す
る（７１１）。
このようＫして、全てのタスクを処理し、展開データ４
０５として示す最終的な論理回路図が展開データ記憶部
４に生成され、出力部８から取り出される。
０５として示す最終的な論理回路図が展開データ記憶部
４に生成され、出力部８から取り出される。
以上述べたように２本発明によれば、各マクロを実論理
ゲートに展開する合成ルールあるいは処理優先度等の知
識が、容易に組み込みあるいは変更、削除することがで
き、高度の最適化処理を実現することができる。
ゲートに展開する合成ルールあるいは処理優先度等の知
識が、容易に組み込みあるいは変更、削除することがで
き、高度の最適化処理を実現することができる。
第１図は実在論理ゲートを用いた論理回路図。
第２図は論理マクロを用いた機能図、第３図は従来の論
理マクロから実在論理ゲートへの変換例を示す説明図、
第４図は従来方式で変換処理された論理回路図の例、第
５図は本発明実施例の構成図。 第６図は展開ルールの説明図、第７図から第１０図まで
は１動作例についての説明図である。 図中、１は変換制御部、２は変換制御情報記憶部、３は
入力部、４は展開データ記憶部、５はタスク記憶部、６
は変換処理部、７は作業記憶部。 ８は出力部を表わす。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣（外１名）図面の浄再（
内容に変更なし） オ １ 図 才 ２ 図 材 ３図 り一−−−−−−−−−Ｊせ４図 芳５図 特許庁長官若 杉 和 夫殿 １．事件の表示 昭和５８年特許願第０４２７５４号２
、発明の名称 論理回路変換処理装置３、補正をする者 事件との関係 特許出願人 住 所榊奈用県１１崎市中原区上小田中１０１５番地氏
名（５２２） 富士通株式会社 代表者山本卓眞 ４、代理人 発送日 昭和５８年６月２８日 ６、補正をこより増加する発明の数なし７、補正の対象
図 面 ８、補正の内容 別紙の通り「図面の浄書（内容に
変更なし刀補 正 の 内 容 図面第１図〜第１０図を別紙の通り補正する。 以上 手続補正書印発） 昭和５８年 ７貿へ１日 特許庁長官 若 杉 和 夫殿 １、事件の表示 昭和５８年特許願第０４２７５４号２
、発明の名称 論理回路変換処理装置３、補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地氏
名 （５２２）富士通株式会社 代表者山本卓眞 ４、代理人 ５、補正により増加する発明の数なし 補 正 の 内 容 １、 明細書第５頁第９行「展開タスク記憶部」を「タ
スク記憶部」と補正する。 ２、 同第８頁第７行「５０６ｊを［５０４ｊと補正す
る。 以上
理マクロから実在論理ゲートへの変換例を示す説明図、
第４図は従来方式で変換処理された論理回路図の例、第
５図は本発明実施例の構成図。 第６図は展開ルールの説明図、第７図から第１０図まで
は１動作例についての説明図である。 図中、１は変換制御部、２は変換制御情報記憶部、３は
入力部、４は展開データ記憶部、５はタスク記憶部、６
は変換処理部、７は作業記憶部。 ８は出力部を表わす。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣（外１名）図面の浄再（
内容に変更なし） オ １ 図 才 ２ 図 材 ３図 り一−−−−−−−−−Ｊせ４図 芳５図 特許庁長官若 杉 和 夫殿 １．事件の表示 昭和５８年特許願第０４２７５４号２
、発明の名称 論理回路変換処理装置３、補正をする者 事件との関係 特許出願人 住 所榊奈用県１１崎市中原区上小田中１０１５番地氏
名（５２２） 富士通株式会社 代表者山本卓眞 ４、代理人 発送日 昭和５８年６月２８日 ６、補正をこより増加する発明の数なし７、補正の対象
図 面 ８、補正の内容 別紙の通り「図面の浄書（内容に
変更なし刀補 正 の 内 容 図面第１図〜第１０図を別紙の通り補正する。 以上 手続補正書印発） 昭和５８年 ７貿へ１日 特許庁長官 若 杉 和 夫殿 １、事件の表示 昭和５８年特許願第０４２７５４号２
、発明の名称 論理回路変換処理装置３、補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地氏
名 （５２２）富士通株式会社 代表者山本卓眞 ４、代理人 ５、補正により増加する発明の数なし 補 正 の 内 容 １、 明細書第５頁第９行「展開タスク記憶部」を「タ
スク記憶部」と補正する。 ２、 同第８頁第７行「５０６ｊを［５０４ｊと補正す
る。 以上
Claims (1)
- 【特許請求の範囲】 仮想的論理素子を用いて表わされた機能図を。 実在論理素子を用いた論理回路図に変換するための論理
回路変換処理装置において、仮想的論理素子を実論理素
子で展開する対象データを記憶する展開データ記憶部と
、該展開データ記憶部中の展開データから検出された展
開処理タスクおよびその優先度を記憶するタスク記憶部
と、上記タスク検出のための知識、タスクの優先度、展
開ルール等の変換制御情報を記憶する変換制御情報記憶
部と、処理を指示されたタスクについて上記展開ルール
を適用して展開処理を実行する変換処理部と。 上記変換制御情報を用いて展開データからタスクを検出
し、優先度を付して上記タスク記憶部に登録し、かつ最
も優先順位の高いタスクを選択して関連する展開ルール
とともに変換処理部に与え。 展開処理を実行させる変換制御部とを有することを特徴
とする論理回路変換処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58042754A JPS59168545A (ja) | 1983-03-15 | 1983-03-15 | 論理回路変換処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58042754A JPS59168545A (ja) | 1983-03-15 | 1983-03-15 | 論理回路変換処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59168545A true JPS59168545A (ja) | 1984-09-22 |
| JPH0430068B2 JPH0430068B2 (ja) | 1992-05-20 |
Family
ID=12644784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58042754A Granted JPS59168545A (ja) | 1983-03-15 | 1983-03-15 | 論理回路変換処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168545A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0199304A2 (en) * | 1985-04-19 | 1986-10-29 | Hitachi, Ltd. | Method of automatic circuit translation |
| JPS62297974A (ja) * | 1986-06-18 | 1987-12-25 | Hitachi Ltd | 論理回路の製造システム |
| JPS6381566A (ja) * | 1986-09-26 | 1988-04-12 | Toshiba Corp | 階層性を保持した論理回路素子割り付け方式 |
| EP0297248A2 (en) * | 1987-05-06 | 1989-01-04 | Hitachi, Ltd. | Look-ahead inference-type rule-based system |
| US4964056A (en) * | 1987-03-25 | 1990-10-16 | Hitachi, Ltd. | Automatic design system of logic circuit |
| JPH0497491A (ja) * | 1990-08-16 | 1992-03-30 | Nec Corp | 回路図作成の設計支援システム |
| US5333032A (en) * | 1990-08-20 | 1994-07-26 | Matsushita Electric Industrial Co., Ltd. | Logic design system and method in the same |
| US5359539A (en) * | 1989-09-07 | 1994-10-25 | Matsushita Electric Industrial Co., Ltd. | Logic design system and circuit transformation rule compiler |
-
1983
- 1983-03-15 JP JP58042754A patent/JPS59168545A/ja active Granted
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430068B2 (ja) | 1992-05-20 |
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