JPS6177967A - 論理回路シミユレ−シヨン方法 - Google Patents
論理回路シミユレ−シヨン方法Info
- Publication number
- JPS6177967A JPS6177967A JP59198527A JP19852784A JPS6177967A JP S6177967 A JPS6177967 A JP S6177967A JP 59198527 A JP59198527 A JP 59198527A JP 19852784 A JP19852784 A JP 19852784A JP S6177967 A JPS6177967 A JP S6177967A
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- JP
- Japan
- Prior art keywords
- logical
- logic
- circuit
- logic element
- signal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、論理装置の論理動作をシミュレートする方法
に係り、特にベクトルプロセッサ上で高速に処理を行う
（τ好適なベクトル形論理７ミユレーシ、ン方法に関す
る。
に係り、特にベクトルプロセッサ上で高速に処理を行う
（τ好適なベクトル形論理７ミユレーシ、ン方法に関す
る。
ベクトルプロセッサを用いた論理／ミュレータのｇＡＨ
工、 １ａｔｈ Ｄｅｓｉｐｎ Ａｕｔｏｍａｔｉｏ
ｎ ＣｏｎｆｅｒｅｎｃｅＩｃオは口Ｋｒｏｔｕｉ ｙ
よる“Ｖｅｃｔｏｒ ｃｏｒｄｉｎｔｔｅｃｈｎｉｑｕ
ｅｓ ｆｏｒｈｉｇｈ ５ｐｅｅｄ ｄｉｔｉｔａｌ
５ｉｎｕｌａｔｉｏｎ ” ＩＣ開示されているが、
論理素子ごとに信号変化有無を検査するもので、ベクト
ルプロセッサの特徴である連続的なデータ処理が十分考
慮されない。
工、 １ａｔｈ Ｄｅｓｉｐｎ Ａｕｔｏｍａｔｉｏ
ｎ ＣｏｎｆｅｒｅｎｃｅＩｃオは口Ｋｒｏｔｕｉ ｙ
よる“Ｖｅｃｔｏｒ ｃｏｒｄｉｎｔｔｅｃｈｎｉｑｕ
ｅｓ ｆｏｒｈｉｇｈ ５ｐｅｅｄ ｄｉｔｉｔａｌ
５ｉｎｕｌａｔｉｏｎ ” ＩＣ開示されているが、
論理素子ごとに信号変化有無を検査するもので、ベクト
ルプロセッサの特徴である連続的なデータ処理が十分考
慮されない。
本発明の目的は、ノミニレ−シラン対象論理。
回路をいくつかの小回路に分割し、ベクトルグロセッサ
命令により出力信号を計算するに先立ち、出力が変化す
る可能性のある小回路のみを抽出して論理動作を高速（
シミュレートする方法を提供する事にある。
命令により出力信号を計算するに先立ち、出力が変化す
る可能性のある小回路のみを抽出して論理動作を高速（
シミュレートする方法を提供する事にある。
ベクトルプロセッサで高速な処理を行うＫは一定のベク
トル長以上である事が必要である。
トル長以上である事が必要である。
論理動作をベクトル化して７ミーレートする場合、その
ベクトル長を十分大ぎくするには対象回路をレベルノー
トし入力端より頭圧ベクトル化信号計算すれば良い。し
ρ）しこの方式では信号変化しないゲートも計算するの
で十分な高速性が得られない。そこで十分なベクトル長
を維持しつつ小回路を作成し、小回路の入力ゲートに信
号変化があったときのみ小回路毎にベクトルプロセッサ
命令による信号計算する方法を提供する。
ベクトル長を十分大ぎくするには対象回路をレベルノー
トし入力端より頭圧ベクトル化信号計算すれば良い。し
ρ）しこの方式では信号変化しないゲートも計算するの
で十分な高速性が得られない。そこで十分なベクトル長
を維持しつつ小回路を作成し、小回路の入力ゲートに信
号変化があったときのみ小回路毎にベクトルプロセッサ
命令による信号計算する方法を提供する。
すなわち１本発明をエシミュレー７町ン対象論理回路を
いくつｎ）の小論理回路１℃分割し、前記小論理回路内
に信号源論理素子をもたない１段目の論理素子出力信号
値が変化した時のＡ２段目より最終段までの論理素子出
力値計算を行うことを特徴とするものである。
いくつｎ）の小論理回路１℃分割し、前記小論理回路内
に信号源論理素子をもたない１段目の論理素子出力信号
値が変化した時のＡ２段目より最終段までの論理素子出
力値計算を行うことを特徴とするものである。
以下、不発明の一実施例を第１図より説明する。
第１図は小回路の作成図で、小回路はフリップフロップ
とその前段の組合せ回路を抽出して作成する、小回路の
内部は人力４子に近いＩｌｋ Ｋレベル番号を０．１．
２・・・・・・の様に与えろ。（レベルソート）又、小
回路は最終段のフリラグフロッグ以外に内部にループが
出来ない様に作成する。小回路の抽出が出来たら小回路
に対してもレベル番号を与えレベルソートする。
とその前段の組合せ回路を抽出して作成する、小回路の
内部は人力４子に近いＩｌｋ Ｋレベル番号を０．１．
２・・・・・・の様に与えろ。（レベルソート）又、小
回路は最終段のフリラグフロッグ以外に内部にループが
出来ない様に作成する。小回路の抽出が出来たら小回路
に対してもレベル番号を与えレベルソートする。
＄２図は４％１図の様に作成した小回路を便って１クロ
ツクの動作をシミュＶ−トする流れ図である。図２では
まず２０１と２０２で示す様に外部人力信号とタロツク
信号を印加する。欠１て小回路のレベルＯから順にｎま
で小回路の信号計算を行う、ｌ（２０３、２０４、２０
５、２０６、２０７）この時％ ２０４，２０５，２０
６で示す様に小回路毎に小回路のレベル０のゲートの出
力信号値に変化があったか否かを検査し、変化があった
時のみ後段のゲートを計算し無だな信号計算を削減して
いる。
ツクの動作をシミュＶ−トする流れ図である。図２では
まず２０１と２０２で示す様に外部人力信号とタロツク
信号を印加する。欠１て小回路のレベルＯから順にｎま
で小回路の信号計算を行う、ｌ（２０３、２０４、２０
５、２０６、２０７）この時％ ２０４，２０５，２０
６で示す様に小回路毎に小回路のレベル０のゲートの出
力信号値に変化があったか否かを検査し、変化があった
時のみ後段のゲートを計算し無だな信号計算を削減して
いる。
２０５を実現するベクトル命令列は、図５に示す手順を
実行すればよい。
実行すればよい。
すなわち、出力変化があればスカラレジスタＳＲ１をカ
ウントアツプしておき、ベクトル処理終了後スカラグロ
セ、すにて２０６で５Ｒ１１が０か否かを判定すればよ
い。
ウントアツプしておき、ベクトル処理終了後スカラグロ
セ、すにて２０６で５Ｒ１１が０か否かを判定すればよ
い。
第２図の流れ図を実現するには第４図に示す様なテーブ
ルを作成すれば良い。第４図において、４０１は論理回
路をＡＮＤ、ＯＲ等の素子及びフリッププロップを１つ
の機能として表わして藁１図の考え方でテーブル表現し
たものである。
ルを作成すれば良い。第４図において、４０１は論理回
路をＡＮＤ、ＯＲ等の素子及びフリッププロップを１つ
の機能として表わして藁１図の考え方でテーブル表現し
たものである。
４０２は小回路管理テーブルで２０５及び２０７の処理
をベクトル処理するための制御情報を管理する。４０５
及び４０４は各々２０１と２０２をベクトル処理するた
めの制御情報を管理する。
をベクトル処理するための制御情報を管理する。４０５
及び４０４は各々２０１と２０２をベクトル処理するた
めの制御情報を管理する。
本実施例によれば、信号変化のあった小回路のみを抽出
して信号計算を行いシミュレートに要する計算機処理時
間を削減する効果がある。
して信号計算を行いシミュレートに要する計算機処理時
間を削減する効果がある。
本発明によれば、クロック同期論理に通用すると、２相
のクロックの場合１分割した小回路が交互（て動く事が
期待できるので約２倍の高速性を実現することが可能で
ある。
のクロックの場合１分割した小回路が交互（て動く事が
期待できるので約２倍の高速性を実現することが可能で
ある。
すなわち、一般的なりロック同期形論理ではクロックの
相数倍の高速性を得ることができる。
相数倍の高速性を得ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例の小回路の接続図、第２図は
シミュレーシツンの流れ図、第５図は第２図２０５のベ
クトル命令列の流れ図、第４図は第２図の流れ図を実行
する時のテーブルの関連図である。 ２０１・・・・・・外部人力信号の印加処理。 ２０２・・・・・・クロック信号の印加処理。 ４０１・・・・・・論理表現テーブル。 ４０２・・・・・・小回路管理テーブル、４０５・・・
・・外部人力テーブル、 ４０４・・・・・・クロック人力テーブル。
シミュレーシツンの流れ図、第５図は第２図２０５のベ
クトル命令列の流れ図、第４図は第２図の流れ図を実行
する時のテーブルの関連図である。 ２０１・・・・・・外部人力信号の印加処理。 ２０２・・・・・・クロック信号の印加処理。 ４０１・・・・・・論理表現テーブル。 ４０２・・・・・・小回路管理テーブル、４０５・・・
・・外部人力テーブル、 ４０４・・・・・・クロック人力テーブル。
Claims (1)
- １、ベクトルプロセッサのメモリ上に論理素子に対応す
るデータレコードを配置し、前記データレコードには論
理素子機能と論理素子出力信号値を表わすコード及び信
号源論理素子に対応するデータレコードアドレスを格納
することで論理回路網を形成して論理回路動作をシミュ
レートする論理回路シミュレーション方法において、シ
ミュレーション対象論理回路をいくつかの小論理回路に
分割し、小論理回路を構成する論理素子のデータレコー
ドを、信号源論理素子のデータレコードは必ず接続先論
理素子のデータデコードよりも先にベクトルプロセッサ
命令による論理素子出力信号計算が行われるようメモリ
上に配置しておき、小論理回路の論理素子出力信号値計
算を前記小論理回路内に信号源論理素子をもたない１段
目の論理素子出力信号値が変化した時のみ２段目より最
終段までの論理素子出力値計算を行うことを特徴とした
論理回路シミュレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198527A JPS6177967A (ja) | 1984-09-25 | 1984-09-25 | 論理回路シミユレ−シヨン方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198527A JPS6177967A (ja) | 1984-09-25 | 1984-09-25 | 論理回路シミユレ−シヨン方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177967A true JPS6177967A (ja) | 1986-04-21 |
Family
ID=16392622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198527A Pending JPS6177967A (ja) | 1984-09-25 | 1984-09-25 | 論理回路シミユレ−シヨン方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007097790A (ja) * | 2005-10-04 | 2007-04-19 | Kuinraito Denshi Seiko Kk | 綴結び機での針幅調整機構 |
-
1984
- 1984-09-25 JP JP59198527A patent/JPS6177967A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007097790A (ja) * | 2005-10-04 | 2007-04-19 | Kuinraito Denshi Seiko Kk | 綴結び機での針幅調整機構 |
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