JPS60173484A - 論理シミユレ−シヨン方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ディジタル論理回路の論理シミュレーション
方式に係り、特に大規模論理回路の論理動作を高速に検
証するに好適な論理シミュレーション方式に関する。

〔発明の背景〕

従来の論理シミュレーションにおける一般的な処理方式
は、イベント駆動方式である。この方式は、総てのゲー
トについての信号値変化をイベントとして取扱い、忠実
に信号伝播ディレィを取扱う方式であるため、大規模論
理になればなるほど、イベント数が増加し、そのため論
理シミュレーション時間が増大する。

第１図はイベント駆動方式による論理シミレーシコンの
概略処理を示すフローチャートである。

以下、第１図のフローチャートに従って処理の概略を説
明する。

ステップ１は、論理を動作させるための入力値によって
発生したイベントをキューに登録し、初期設定を行う処
理、ステップ２は、処理すべきイベントをキューから取
出す処理、ステップ３は取出したイベントで指定さ−れ
た論理ゲートの論理値計算を行う処理、ステップ４は論
理値計算によって入力値の変化したゲートを必要な時間
だけ将来に論理値計算を行うためにキューに登録する処
理、ステップ５は次の時刻の処理を行うために、内部時
刻を加算する処理、ステップ６は必要時間分だけ処理を
続行したかどうかを判定する処理、ステツブ７は信号値
ダンプ等の終了処理である。

これらの処理を実現する際の基本的な゛テーブル構造を
第２図に示す、、２１はシミュレーションの現在時刻髪
示すポインタ、２２はタイムリングと呼ばれるキューテ
ーブルであり、例えば、シミュミレーシコン時間１ナノ
秒がタイムリング２２での１エン１〜りに当る。つまり
、タイムリング２２のあるエントリから次のエントリに
処理を進めることは、１ナノ秒をシミュレーションする
時間を進めることに相当する。２３はイベントと呼ばれ
、タイムリング２２のあるエントリからチェーンされて
いる。タイムリング２２にイベント２３をベデ録するこ
とは、現在よりタイムスロットのエン１ヘリ分だけ将来
にイベント２３が発生することを予約したことに相当す
る。イベント２３は、伝播すべき論理値２３１、その信
号値を伝達すべきゲートテーブルのアドレス２３２、同
一時刻にキューされている次のイベントアドレス２３３
より構成される。２４は、論理シミュレーションすべき
全ゲートを表わすゲートテーブルである。ゲートテーブ
ル２４の内部は、各ゲートの機能（例えばＡＮＤ）を示
す２４］、該当ゲートの出力値を示す２４２．該当ゲー
トの入力値を示す２４３゜２４４．２４５．該当ゲート
の接続先ゲートのグー１−テーブル２４の内部アドレス
２４６，２４７゜２４８の各フィールドで構成される。

入力値のフィールド個数、接続先アドレスのフィールド
個数は原理的には何個でも良いが、第２図では各３個の
例を示した。

論理シミュレーションは、タイムリング２２のエントリ
を１つずつ参照し、そこにチェインされているイベン１
〜２３からゲー１へテーブル２４を参照し、ゲートの入
力値２４３，２４４，２４５から、出力値２４２をその
機能２４１に従って計算する。出力値２４２が変化した
ならば、当該ゲートの接続先アドレス２４６，２４７，
２４８を、そのゲートの遅延時間に従ってタイムリング
２２上にイベント２３の形式として格納する。また接続
先ゲートの入力値の２４３，２４４，２４５の部分も書
き換える。

イベン１へ駆動方式の論理シミュレーションは、このよ
うに入力値２４３，２４４，２４５が変化したゲートに
対してのみ論理演算が行なわれる。

しかし、処理時間はタイムリング２２のエントリの細か
さ、及び発生するイベン１〜２３の数に比例するため、
取扱う論理の総ゲート数が多ければ多いほど、発生する
イベント２３の個数が多くなり、処理時間が長くなると
いう欠点がある。

〔発明の目的〕

本発明は、」二記欠、貞を解決するためになされたもの
で、ディジタル論理回路の論理シミュレーションを高速
に検証することを可能とする論理シミュレーション方式
を提供することにある。

〔発明の概要〕

大規模論理回路の論理シミュレーションを総ての構成ゲ
ートに関し実施していたのでは、現状の論理規模増加に
伴って、計算機使用時間が飛跡的に増加してしまう。そ
こで発生イベントを等偏曲の減少させ大規模論理でも計
算機時間を増加させずに論理シミュレートするために、
本発明は大型計算機やＶｌ、ＳＴの設計時に使用される
同期型論理設計方式に着目し、フリップフロップで囲ま
れる組合せ回路はゲー１へを組合せたプール式としてマ
クロ化して一様に論理計算を行い、イベントはマクロ化
単位に登録し、また、マクロ化単位内の遅延時間はゼロ
で評価し、フリップフロップに達した場合のみ、そのフ
リップフロップの位相を考慮してシミュレートし、シミ
ュレーション速度を高速化することを特徴とする。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて詳細に説明する
。

大型計算機やｖｌ、ＳＴ等の設計時には、同期型論理設
計方式を採用する例が多い。同期型論理設計方式とけ、
第３図に示すようなりロックをフリップフロップのセッ
ト、リセット条件にかならず用いて、一定時刻でフリッ
プフロップを動作させつつフリップフロップ間の組合せ
回路で論理動作を行い情報加工を行う設ｎＩ方式である
。ここでは２種のクロック（Ｔ、、Ｔ１）の場合を例と
して示す。

第３図においてＴｏは第１種のクロック、Ｔ１は第２種
のクロックのタイムチャートを示す。通常、同一種のタ
ロツクの繰返しをマシンサイクルと呼び、このマシンサ
イクルを、例えば、１００ナノ秒と仮定すると、クロッ
クＴ０とクロックＴ、の間隔は常に一定で、第３図の場
合５０ナノ秒である。また、クロックＴ０とクロックＴ
、の２種のクロックがある場合を２相クロツク系と呼ぶ
。

例えば２相クロツク系の大型計算機では、情報の加工は
、各相のクロックに支配されるフリップフロップで行な
われるよりも、その間をつなぐ組合せ回路により行なわ
れることが多い。そこで同期型論理設計方式で設計され
た論理に着目し、組合せ回路は−まとめにプール式で評
価し、組合せ回路内部ではイベント発生を行なわず、フ
リップフロップに達するイベントのみをタイムリング２
２に登録する方式をとる。この際、タイムリング２２の
各エントリも１ナノ秒単位に作成する必要は無く、第３
図のような２相クロツクの場合は２工ントリ作成してお
けば良い。

本方式の処理手順を示すフローチャートを第４図に示す
。ステップ４１は従来方式と同様、論理を動作させるた
めの入力値によって発生したイベント２３をキューに登
録し、初期設定を行う処理、ステップ４２は、現在時刻
のタイムリング２２のエンＩ〜りにキューイングされて
いるイベント２３をキューから取出す処理、但し、本方
式の場合、１イベントは１ゲ一ト単位では無く、ラッチ
間の組合せ回路をラッチの位相に着目して分類抽出し、
その分類単位ごとに論理をプール式に変換したマクロ計
算単位ごとのイベントである。ステップ４３は上記のマ
クロ計算単位ごとの入力値からプール式の値を計算し、
その結果影響をうけるラッチの値計算までを行う処理で
ある。ステップ４４では、ステップ４３の結果影響をう
けるマクロ計算単位をタイムリング２２にイベント登録
する処理である。ステップ４５は、現在の処理中位相が
クロックＴ０であるならばクロックＴｉへ、現在処理中
の位相がクロックＴｔならばクロックＴ、。

へと位相を進める処理である。ステップ４６は必要位相
分だけ処理を実行したかの判定処理である。必要位相分
だけ処理がなされていない場合には再度イベント取出し
のステップ４２から続行する。必要位相分だけ処理を行
っていたならば、ステップ４７で必要信号値のダンプ等
の終了処理を行い、全体を終了する。

第５図は、本方式実施のために必要なテーブルである。

５１はシミュレーションの現在クロック位相を示すポイ
ンタである。５２はタイムリングであるが、クロックの
位相数に相当するエン１〜り数のみ持つ。２相クロツク
系の場合は第５図に示すように２エントリである。Ｉサ
イクル以上の遅延時間を持つイベントは、イベントの中
に必要サイクル数に格納して、該当する相のタイムリン
グ５２のエントリにキューイングしておく。５３はイベ
ントを示す。但しこの場合、第２図の従来例ではゲート
単位にイベントを発生させたが、本方式では、マクロ計
算単位ごとにイベントを発生させる。各イベント内の構
成は、マクロ計算単位の出力値（複数）５３１．、マク
ロ計算単位テーブルアドレス５３２．及びイベントのキ
ューポインタ５３３の部分からなる。５４はマクロ計算
単位テーブルを示している。このマクロ計算機単位テー
ブル５４の５４１はマクロ計算単位のプール式を記述し
たソフトウェアサブルーチン５５へのポインタ５４１．
マクロ計算単位の出力値群５４２゜入力値群５４３．マ
クロ計算１１位接続先きアドレス群５４４の各フィール
ドから構成される。このテーブルを使用して、第４図で
示すフローチャートの処理手順を逐一実行することによ
り、１ナノ秒ごとに、各ゲートごとに発生させていたイ
ベントを、マクロ記述単位ごとに、クロック相単位に発
生させる。

したがって、各ゲートごとに行っていた、イベント登録
時のキューイングにおおるオーバーヘッド、イベント取
出し時のかかるオーバーヘッド等が、減少させられる。

本発明は、タイムリングを持つ方式のみでなく、例えば
、全ゲートを論理段数ごとにソースし、段数の順番に処
理を行うレベルソート方式においても、組合せ論理部を
プール式でマクロ化し、遅延時間セロで評価し、各位相
ごとに評価を繰返せば適用可能である。

〔発明の効果〕

本発明によれば５、論理を位相貼位にマクロに抽出した
マクロ論理単位をイベント登録単位とするため、イベン
１〜取出し、イベント登録の処理がゲート単位に実施す
る必要が無く、その回数を減少させることができ、また
、論理値計算の際、マクロ論理単位にプール式として処
理することにより、余分なテーブル参照を減少させるこ
とができるという効果がある。

【図面の簡単な説明】

第】図は従来のイベント駆動処理論理方式による論理シ
ミュレーションの処理手順を示すフローチャート、第２
図は従来のイベント駆動処理方式による論理シミュレー
ションに使用するテーブル構成図、第３図はクロックパ
ルスを説明するためのタイムチャー１〜、第４図は本発
明のマクロイベント処理論理シミュレーション方式の処
理手順を示すフローチャート、第５図は本発明のマクロ
イベント処理論理シミュレーション方式に使用するテー
ブル構成図である。 ４１・・・入力データによる初期イベント登論等の初期
設定処理、４２・・タイムリングに登録されたイベント
を取出すための処理、４３・・・マクロ組合せ論理単位
の論理値計算及び関連位相のフリップフロップ値計算処
理、４４・・・次位相で計算すべきマクロ組合せ論理単
位イベントのタイムリングへの登録処理、４５・・・現
在の処理位相を次位相へ進行させる処理、４６・・・必
要位相処理したかの判定処理、４７・・・得られた信号
値ダンプ等の終了処理、５１・・・シミュレーションの
現在クロック位相を示すポインタ、５２・・・クロック
位相対応にエントリを持つタイムリング、５３・・・イ
ベン１へ、５３１・・・マクロ計算単位の出力値、５３
２・・・マクロ計算単位テーブルアドレス、５３３・・
・イベント間のギューポインタ、５４・・マクロ計算１
．１１位テーブル、５４１・・・マクロ計算単位のプー
ル式を記述したソフトウェアサブルーチンへのポインタ
、５４２・・・マクし１計算貼位の出力値群、５４３・
・・マクロ計算ｍ位の入力値群、５４４・・・マクロ計
算単位接続先アトＩノス群、５５・・・マクロ計算単位
ソフトウェア尤　１　図 第２　図 第３　図 ｔ χ４図

Claims (1)

【特許請求の範囲】
1. 論理動作を計算機内部でシミュレートする論理シミュレ
   ーション方式において、フリップフロップで囲まれる組
   合せ論理回路はゲートを組合せたプール式としてマクロ
   化して一様に論理計算を行い、該マクロ化の単位内の遅
   延時間は無視し、該フリップフロップに達した事象のみ
   を必要順序で取扱うことを特徴とする論理シミュレーシ
   ョン方式。