JP2937139B2 - 論理回路の遅延検証方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は論理回路の遅延検証
方法に関し、特に、各基本ブロックの遅延情報ライブラ
リを参照して論理回路内の各信号パスの伝搬遅延時間を
計算する、論理回路の遅延検証方法に関する。

【０００２】

【従来の技術】マスタスライス方式あるいはスタンダー
ドセル方式などの論理ＬＳＩ設計・製造方法において
は、基本ブロックとして回路部品データを予めライブラ
リとして登録しておき、必要に応じてそれら基本ブロッ
クの形状データを組み合わせ、それらを配線するパター
ンを施してフォトレジストパターンマスクを作成し、論
理ＬＳＩを製造する。そのため開発期間の短縮、開発費
用の低減が実現される。その設計・製造課程において、
論理ＬＳＩが全体として所望の動作速度で正しく動作す
るかどうかを検証するために、基本ブロックの持つ信号
遅延や様々な制約時間の情報をライブラリから取り出し
て計算が行われる。以下この検証を遅延検証という。遅
延検証は、製造された論理ＬＳＩが誤動作したり所望の
性能が得られなかったりするのを防ぐために重要であ
る。ここでの遅延検証とは、論理動作が正しいかどうか
の論理検証を含む動的遅延検証、及び、論理検証を含ま
ない静的遅延検証の両方に関連する。

【０００３】コンピュータ、通信などの発展により、そ
れらの分野に使用される論理ＬＳＩには高い処理能力が
要求されており、その要求はますます厳しくなってい
る。回路構成は大規模・複雑化し、動作速度は高速化し
ている。そのため、各基本ブロックの持っている性能を
無駄なく引き出す必要があり、上述した遅延検証にも高
い計算精度が必要である。

【０００４】大規模な論理ＬＳＩの設計において、回路
の遅延検証の計算は専用のソフトウェア・プログラムに
よって行われている。その際、計算に要する時間を短縮
する為に、ひとつひとつの基本ブロックの出力遅延時間
や様々な制約時間の振る舞いを簡単化したモデルで表し
計算する。例えば、典型的なＣＭＯＳインバータの出力
遅延時間は、出力端子に接続された負荷容量が大きいほ
ど大きくなり、簡単には、出力負荷容量の一次式で表現
される。

【０００５】図５は、この従来の論理回路の遅延検証方
法を示すデータ流れ図である。この従来の論理回路の遅
延検証方法は、主に、遅延計算するステップ２１，制約
時間違反を判定するステップ２２とを含んでいる。

【０００６】ステップ２１は、論理回路を構成する各基
本ブロックの出力遅延時間などを含む遅延情報ライブラ
リを参照して、論理回路内の各信号パスの伝搬遅延時間
を計算し、且つ、各基本ブロックが入力信号間の入力時
間差に制約時間をもつとき前記各伝搬遅延時間から各入
力時間差を計算する。また、ステップ２２は、各基本ブ
ロックの各入力時間差を制約時間と比較し、その制約時
間違反の有無を判定する。

【０００７】基本ブロックが図２（Ａ）に示すフリップ
フロップ１である場合、図２（Ｂ）に示すように、フリ
ップフロップ１の出力遅延時間Ｔｐｄは、クロック信号
Ｃの立ち上がり波形が入力されてから、出力信号Ｑに信
号が出力されるまでの時間間隔である。

【０００８】フリップフロップ１が正常に動作するため
の条件として、入力信号Ｄが入力される時刻から、クロ
ック信号Ｃの立ち上がり波形の入力される時刻までの入
力時間差Ｔｄｃを、ある制約時間より長くする必要があ
る。この制約時間がセットアップタイムである。入力時
間差Ｔｄｃがセットアップタイムより短い場合、入力信
号Ｄの値は出力信号Ｑへ正しく伝わらない。その出力遅
延時間Ｔｐｄと入力時間差Ｔｄｃの関係を図に表したも
のが図６である。従来の遅延計算モデルにおいては、フ
リップフロップの出力遅延時間Ｔｐｄは入力時間差Ｔｄ
ｃには依存しない。制約時間がセットアップタイムＴｓ
ｕである場合、入力時間差Ｔｄｃがこれより小さいと出
力は不定となるため、対応する出力遅延時間Ｔｐｄは存
在しない、または無限大となる。

【０００９】これら各制約時間の違反有無をチェック
し、論理ＬＳＩが全体として所望の動作速度で正しく動
作するかどうかを検証することができる。

【００１０】

【発明が解決しようとする課題】高性能な論理ＬＳＩの
設計を容易にするためには、基本ブロックの出力遅延時
間が小さいこと、信号の変化を禁止する制約時間が小さ
いこと、同時に、それら遅延時間と制約時間の計算精度
が高いことが重要である。したがって、簡単化したモデ
ルでは、実際の回路の振る舞いを表現しきれず、誤差が
生じる。誤差が大きくなると、特により高性能な論理Ｌ
ＳＩの設計を行おうとした場合、製造後の実際の回路で
期待通りの動作をしなかったり、あるいはそういった誤
動作をしないよう設計に余裕を持たせる必要が生じるた
めに実際の回路の性能を引き出しきれなかったりすると
いう問題が起こり得る。

【００１１】現実には、一般的にフリップフロップの出
力遅延時間Ｔｐｄと入力時間差Ｔｄｃの関係は図６のよ
うになっている。たとえば、入力時間差Ｔｄｃがある値
（図６のＴｄｃ２）より短くなってくると、出力遅延時
間Ｔｐｄが徐々に増加し始める。これは、フリップフロ
ップの内部で入力信号Ｄの値が完全には確定しないうち
にクロック信号Ｃが入力されて、内部信号の伝搬を阻害
し始め、出力信号Ｑの値の確定に余分な時間がかかるよ
うになるためである。入力時間差Ｔｄｃが更に短くなる
と（図６のＴｄｃ１）、内部信号の伝搬は完全に阻害さ
れ、入力信号は出力に伝わらなくなる（Ｔｐｄが無限大
となる）。図６における実際の数値は、トランジスタの
性能やフリップフロップの回路構成にもよるが、入力時
間差Ｔｄｃ１とＴｄｃ２の差は２００ｐｓ〜８００ｐ
ｓ、出力遅延時間Ｔｐｄの増加量は１００ｐｓ〜４００
ｐｓである。

【００１２】より精度の高い遅延検証を行う上では、上
述のどの時点の入力時間差Ｔｄｃをセットアップタイム
（Ｔｓｕ）に設定するかが問題である。仮に、入力信号
が出力に伝わらなくなる直前の入力時間差Ｔｄｃ（図６
のＴｄｃ１）をセットアップタイムにすると、実際のフ
リップフロップの出力遅延時間が回路設計段階で計算に
用いた値より大きくなる可能性がある。たとえば、図３
に示すような回路において、フリップフロップ１０の出
力Ｑ１が遅れることにより（図７のＴｐｄ（Ｆ））、次
のフリップフロップ１１の入力Ｄ２が遅れセットアップ
タイム（図７のＴｓｕ）が違反となり、回路の誤動作の
可能性につながる（図７）。

【００１３】このとき、誤動作を起こさないようにする
には、なるべく出力遅延時間の増加が起こらないような
入力時間差Ｔｄｃ（図６のＴｄｃ２）をセットアップタ
イムと設定するか、あるいは出力遅延時間の増加を想定
した最悪の場合の遅延検証を行う必要がある。前者で
は、制約時間であるセットアップタイムが実際の素子の
実力より大きな値となる。そのため、設計上の制約が大
きくなり高性能な回路の設計が困難になる。また、後者
では、ほとんどの場合において、実際にはいつも起こる
わけではない出力遅延時間の増加分だけ、素子の実力を
無駄にすることとなる。更に、通常はセットアップタイ
ムだけでなくホールドタイムという別の制約時間を同時
に考慮する必要があるので、出力遅延時間Ｔｐｄが増加
しない場合の遅延検証も併せて行う必要があり、回路設
計が非常に難しくなるうえに、検証に要する時間と手間
が多くかかる。

【００１４】これらの問題は、図８のような従来の遅延
計算モデルの表し方に起因するものである。

【００１５】したがって、本発明の目的は、素子の持つ
性能を引き出した高性能の論理ＬＳＩの設計を可能とす
ることである。

【００１６】また、本発明の他の目的は、論理ＬＳＩの
タイミング設計に自由度を持たせ設計を容易にすること
である。

【００１７】さらに、本発明の他の目的は、計算時間の
増大を抑えて計算精度を上げた遅延検証方法を提供する
ことにある。

【００１８】

【課題を解決するための手段】そのため、本発明は、論
理回路を構成する各基本ブロックの出力遅延時間などを
含む遅延情報ライブラリを参照して前記論理回路の回路
接続情報に基づき前記論理回路内の各信号パスの伝搬遅
延時間を計算し且つこれら各伝搬遅延時間から前記各基
本ブロックの入力信号間の入力時間差を計算し、これら
各入力時間差に対し予め設定された制約時間と比較し、
制約時間違反の有無を判定する、論理回路の遅延検証方
法において、前記制約時間として大小の第１，第２の基
準を予め設定し、第１，第２の基準と前記各入力時間差
とを比較し第１の基準を満たす場合制約時間違反無しと
判定し第２の基準を満たさない場合制約時間違反有りと
判定する判定処理を行い、第１，第２の基準間に前記各
入力時間差が在る場合この入力時間差に対応した基本ブ
ロックの出力遅延時間の増加分を前記遅延情報ライブラ
リの参照により計算し、前記増加分に対応して変更とな
る基本ブロックの入力時間差を再計算し、再計算された
入力時間差に対して前記判定処理を繰り返している。

【００１９】

【００２０】

【００２１】さらに、前記第１，第２の基準の間で、前
記入力時間差に対する前記出力遅延時間の変化率が1〜
２である。

【００２２】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の論理回路の遅延検証方
法の実施形態１を示すデータ流れ図である。図１を参照
すると、本実施形態の論理回路の遅延検証方法は、従来
の論理回路の遅延検証方法と同く、遅延計算するステッ
プ２１を含み、論理回路を構成する各基本ブロックの出
力遅延時間などを含む遅延情報ライブラリを参照して、
論理回路内の各信号パスの伝搬遅延時間を計算し、且
つ、各基本ブロックが入力信号間の入力時間差に制約時
間をもつとき各伝搬遅延時間から各入力時間差を計算し
ている。さらに、制約時間の判定ステップであるステッ
プ２３，２４と、入力時間差の再計算ステップであるス
テップ２５と、を含んでいる。遅延計算するステップ１
およびその入出力データは従来の論理回路の遅延検証方
法と同じであるので重複説明を省略する。

【００２３】まず、ステップ２３，２４で参照される入
力時間差の範囲を設定する基準Ａ，基準Ｂと、ステップ
２５で参照される遅延情報ライブラリとについて説明す
る。図２は、これらを説明するためにフリップフロップ
を例にした説明図である。図２（Ａ）に示すフリップフ
ロップの遅延時間情報として、図２（Ｃ）に示すよう
に、出力負荷容量や入力波形の傾き等によって決まる出
力遅延時間Ｔｐｄ２の他に、信号の入力時間差Ｔｄｃに
依存した出力遅延時間Ｔｐｄの変化量３を持つ。出力遅
延時間Ｔｐｄ２は、入力信号Ｄの変化とクロック信号Ｃ
の変化の時間間隔（図２（Ｂ）のＴｄｃ）が十分大きい
ときの出力遅延時間Ｔｐｄとする。

【００２４】入力時間差Ｔｄｃを短くしていったとき出
力遅延時間Ｔｐｄが増加し始めるときの入力時間差Ｔｄ
ｃ４を制約の基準Ａとする。このときの出力遅延時間の
増加量は、遅延検証で許容される計算誤差、または計算
に用いられる最小の単位時間である。入力時間差Ｔｄｃ
の真の制約時間（セットアップタイム等）は、フリップ
フロップが正常に動作する範囲で値を小さく設定する。
このときの入力時間差Ｔｄｃ５を制約の基準Ｂとする。
好ましい基準Ｂの決定基準は、出力遅延時間Ｔｐｄの変
化量と入力時間差Ｔｄｃの変化量の比が、ほぼ１対１か
ら２対１になるときの入力時間差Ｔｄｃである。その理
由は、基準Ｂをあまり小さくしても、入力時間差Ｔｄｃ
がわずかに変わったときに出力遅延時間Ｔｐｄの変化量
が大きいようでは、結果として、わずかな計算誤差が増
幅される形となるからである。

【００２５】入力時間差Ｔｄｃが基準Ａと基準Ｂの間の
ときの出力遅延時間Ｔｐｄを求めると、図２（Ｃ）の曲
線６のような特性を得る。この特性曲線６の出力遅延時
間Ｔｐｄ２からの変化量３を、入力時間差Ｔｄｃを変数
として表現し、計算式を作成する。変化量３を求めると
きの出力負荷容量や入力波形の傾き等のパラメータは、
設計する論理ＬＳＩで使用される最も標準的な値に固定
しておけばよい。これは、パラメータを変えても出力遅
延時間Ｔｐｄの変化量３は大きく変わらないため、通常
は、十分な精度が得られるためである。出力遅延時間Ｔ
ｐｄの変化量３の好ましい計算式は、入力時間差Ｔｄｃ
を幾つかの区間に区切って、その区間内で出力遅延時間
を直線近似する方法である。計算が単純で、いろいろな
特性曲線の形に対し汎用性が高いからである。入力時間
差Ｔｄｃを区切る区間の数や大きさに制限はない。区間
が細かいほど誤差は小さいが、計算が複雑になる。４〜
６個の区間に区切るのが適切である。

【００２６】上記の出力遅延時間Ｔｐｄの変化量３を表
す計算式を、出力負荷容量や入力波形の傾き等の条件に
よって決まる出力遅延時間Ｔｐｄ２の計算式に加える。
その計算式を各基本ブロックごとに遅延情報ライブラリ
として登録する。

【００２７】この遅延情報ライブラリを参照して信号の
入力時間差Ｔｄｃに依存した出力遅延時間Ｔｐｄを計算
するときは、論理ＬＳＩ全体の信号の入力側から順に各
伝搬遅延時間を計算し、その基本ブロックへの入力信号
となる信号の伝搬遅延時間および入力時間差Ｔｄｃを求
め、この入力時間差Ｔｄｃを与えることにより出力遅延
時間Ｔｐｄの変化量３を計算し、真の出力遅延時間Ｔｐ
ｄを求めればよい。出力遅延時間Ｔｐｄの変化量３を計
算するのは、信号の入力時間差Ｔｄｃが基準Ａ以下のと
きだけであり、それ以外は、仮の出力遅延時間Ｔｐｄ２
がそのまま出力遅延時間として用いられる。

【００２８】次に、図１の本実施形態の論理回路の遅延
検証方法について動作を説明する。

【００２９】ステップ２１において、遅延情報ライブラ
リを参照して、各基本ブロックへの入力信号となる信号
の伝搬遅延時間および入力時間差Ｔｄｃを求める。これ
は、最初の遅延計算であり、入力時間差Ｔｄｃが十分大
きいと仮定した場合の通常の出力遅延時間Ｔｐｄ２のみ
を用いて計算を行う。

【００３０】ステップ２３において、全ての制約時間
（ここではセットアップタイム）の基準Ａを満たしてい
れば、遅延検証結果は「エラーなし」となる。基準Ａを
満たさないときステップ２４に進む。

【００３１】ステップ２４において、制約時間の基準Ｂ
をひとつでも違反していれば、遅延検証結果は「エラー
あり」となる。基準Ａを違反してしているが、基準Ｂを
満たしているときステップ２５に進む。

【００３２】ステップ２５において、先に説明した手順
で作成した遅延情報ライブラリを参照し出力遅延時間Ｔ
ｐｄの再計算を行う。信号，クロック信号の入力の時間
差Ｔｄｃからフリップフロップの出力遅延時間Ｔｐｄの
増加分を計算する。その増加分を、先のステップ２１で
遅延計算した結果に加えることで、詳細な遅延時間情報
を得て、もう一度、ステップ２３に戻る。このとき、前
回の判定結果を保持しておき、ステップ２５の遅延計算
における変更部分のみを比較にかけることで、二回目以
降の計算量を減らすことができる。

【００３３】上記の過程を数回繰り返すうちに、検証結
果は「エラーなし」または「エラーあり」の何れかで終
了する。この繰り返しの回数を多くしないためには、基
準Ａと基準Ｂの差を必要以上に大きくしないようにすれ
ばよい。

【００３４】以上の遅延検証方法を、たとえば、図３の
ような一般的回路構成に適用した場合について説明す
る。図３のロジック１１の構成が複雑である等の理由の
ために、図４（Ａ）に示すようにフリップフロップ１０
の出力遅延時間４１とロジック１１の出力遅延時間４２
の和が大きく、５．４ｎｓであったとき、フリップフロ
ップ１２のセットアップタイム４４の０．９ｎｓに割り
込んでいる場合、要求されるクロックサイクル４９の
６．０ｎｓに対しこの回路は動作しないと判定される。
この場合の動作可能なクロックサイクルは６．４ｎｓ程
度である。

【００３５】ここで、ロジック１３の出力遅延時間が比
較的小さく、フリップフロップ１４のセットアップタイ
ムまで０．４ｎｓ程度以上の余裕がある場合には、本実
施形態の遅延検証方法を適用すると、この回路が動作す
ることが明らかになる場合がある。フリップフロップ１
２のセットアップタイム４４を図４（Ｂ）のセットアッ
プタイム５４の０．５ｎｓまで許容した結果、フリップ
フロップ１０の出力遅延時間４１とロジック１１の出力
遅延時間４２はセットアップタイム５４を満たす。一
方、フリップフロップ１２の出力遅延時間４５が１．０
ｎｓから増加し、新たな出力遅延時間５５の１．３ｎｓ
になったとしても、ロジック１３の出力遅延時間４６は
ロジック１３の出力遅延時間に許容される時間５７より
小さく、フリップフロップ１４のセットアップタイム４
８を満たすので、この回路は正しく動作することがわか
る。

【００３６】次に、本発明の論理回路の遅延検証方法の
実施形態２について説明する。

【００３７】本実施形態の論理回路の遅延検証方法は、
図１に示した実施形態１の論理回路の遅延検証方法と同
じステップ２１，２３，２４，２５を含む。実施形態１
との相違点はステップ２５における出力遅延時間Ｔｐｄ
の変化量３の計算方法のみにあり、他の重複説明は省略
する。

【００３８】すなわち、ステップ２５において、実施形
態１では、図２（Ｃ）の出力遅延時間Ｔｐｄの変化量３
を求めるときに、出力負荷容量や入力波形の傾き等の条
件は固定としているが、本実施形態では、特に高い精度
が要求される場合は、出力遅延時間Ｔｐｄの特性曲線を
求めるときにも、出力遅延時間Ｔｐｄ２と同じように、
パラメータを変えて求める。出力遅延時間Ｔｐｄの変化
量３の計算式には、これらのパラメータが含まれる。入
力時間差Ｔｄｃを幾つかの区間に区切って、その区間内
で出力遅延時間Ｔｐｄを直線近似する方法を用いるなら
ば、区間の区切りの入力時間差Ｔｄｃでの出力遅延時間
Ｔｐｄの変化量３を、出力遅延時間Ｔｐｄ２を出力負荷
容量や入力波形の傾き等のパラメータから求めるのと同
じ計算式で表現することにより、任意の入力時間差Ｔｄ
ｃでの変化量３を計算することができる。この実施形態
では、より正確な出力遅延時間Ｔｐｄの表現が可能とな
る。

【００３９】なお、上述の遅延検証方法は、回路設計後
の遅延検証だけでなく、基本ブロックを配置した後の遅
延検証、基本ブロック間の配線を施した後の遅延検証に
おいても同様に適用できる。

【００４０】また、上述の遅延情報ライブラリと遅延検
証方法は、フリップフロップに限らず、二つの信号が入
力される時間間隔に依存して出力出力遅延時間が変化す
る全ての回路部品に適用できる。特にクロックにより信
号をラッチする回路構成を持つ回路部品に適用できる。

【００４１】

【発明の効果】以上のように、本発明による論理回路の
遅延検証方法は、制約時間の基準を二つ設け、なお且
つ、そのときの出力遅延時間を正確に表現することによ
り、出力遅延時間の増加による誤動作を起こすことな
く、制約時間を小さく設定することが可能となる。それ
によって、特にフリップフロップなど順序回路の回路部
品の持つ性能を引き出すことが可能となり、論理ＬＳＩ
回路設計において、より高速な論理ＬＳＩの設計が可能
となる。

【００４２】同時に、出力遅延時間を正確に表現するこ
とによる計算時間増大を回避できるなどの効果がある。

【図面の簡単な説明】

【図１】本発明の論理回路の遅延検証方法の実施形態１
を示すデータ流れ図である。

【図２】論理回路の遅延検証方法を説明するためフリッ
プフロップを例示した説明図である。

【図３】論理回路の遅延検証方法を説明するため一般的
回路構成を例示した説明図である。

【図４】図３の一般的回路構成における出力遅延時間を
説明する説明図である。

【図５】従来の論理回路の遅延検証方法を示すデータ流
れ図である。

【図６】フリップフロップにおける出力遅延時間Ｔｐｄ
と入力時間差Ｔｄｃの一般的関係を示す説明図である。

【図７】図３の一般的回路構成における動作を説明する
説明図である。

【図８】図５の遅延検証方法における出力遅延時間の遅
延計算モデルを示す説明図である。

【符号の説明】

１，１０，１２，１４ フリップフロップ ２ 基本となる出力遅延時間 ３ 出力遅延時間の増加分 ４ 基準Ａ ５ 基準Ｂ ６ 出力遅延時間の特性曲線 １１，１３ 任意のロジック回路 ２１〜２５ 処理ステップ ４１ フリップフロップ１０の出力遅延時間 ４２ 任意のロジック回路１１の出力遅延時間 ４３ 出力遅延時間４２に許容される時間 ４４ フリップフロップ１２のセットアップタイム
（基準Ａ） ４５ フリップフロップ１２の出力遅延時間 ４６ 任意のロジック回路１３の出力遅延時間 ４７ 出力遅延時間４６に許容される時間 ４８ フリップフロップ１４のセットアップタイム
（基準Ａ） ４９ 回路の動作に要求されるクロックサイクル ５３ 出力遅延時間４２に許容される新たな時間 ５４ フリップフロップ１２の新たなセットアップタ
イム ５５ フリップフロップ１２の新たな出力遅延時間 ５７ 出力遅延時間４６に許容される新たな時間

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−19998（ＪＰ，Ａ) 特開 平２−15710（ＪＰ，Ａ) 特開 平４−357569（ＪＰ，Ａ) 特開 平８−221456（ＪＰ，Ａ) 岡本卓爾、外１名、”ＮＡＮＤラッチ を対象としたメタステーブル動作の評 価”、電子情報通信学会論文誌、電子情 報通信学会、Ｖｏｌ．Ｊ68−Ｄ、Ｎｏ. ６、1985年、ｐ．1210〜1217 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/50

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 論理回路を構成する各基本ブロックの出
   力遅延時間などを含む遅延情報ライブラリを参照して前
   記論理回路の回路接続情報に基づき前記論理回路内の各
   信号パスの伝搬遅延時間を計算し且つこれら各伝搬遅延
   時間から前記各基本ブロックの入力信号間の入力時間差
   を計算し、これら各入力時間差に対し予め設定された制
   約時間と比較し、制約時間違反の有無を判定する、論理
   回路の遅延検証方法において、前記制約時間として大小の第１，第２の基準を予め設定
   し、 第１，第２の基準と前記各入力時間差とを比較し第１の
   基準を満たす場合制約時間違反無しと判定し第２の基準
   を満たさない場合制約時間違反有りと判定する判定処理
   を行い、 第１，第２の基準間に前記各入力時間差が在る場合この
   入力時間差に対応した基本ブロックの出力遅延時間の増
   加分を前記遅延情報ライブラリの参照により計算し、前
   記増加分に対応して変更となる基本ブロックの入力時間
   差を再計算し、再計算された入力時間差に対して前記判
   定処理を繰り返すことを特徴とする、 論理回路の遅延検
   証方法。
2. 【請求項２】 第１，第２の基準の間で、前記入力時間
   差に対する前記出力遅延時間の変化率が１〜２である、
   請求項２記載の論理回路の遅延検証方法 。