JP2000268074A - 検証プログラム自動生成装置および方法並びにプロパティ自動生成装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 プロセッサの設計検証（動作検証）を行なう
ための検証プログラムおよびプロパティを自動生成する
装置および方法を提供する。 【解決手段】 プロセッサ仕様３を入力し、プロセッサ
の動作モデル５を生成する動作モデル生成部７と、動作
モデル５およびプロセッサ仕様３を入力し、検証項目集
合を生成する検証項目集合生成部１１と、既存の検証プ
ログラム１３および動作モデル５を入力し、検証項目集
合９を編集する検証項目集合編集部１５と、検証項目集
合９および動作モデル５を入力し、各検証項目に対応す
る検証プログラム１７を生成する検証プログラム生成部
１９とから構成される検証プログラム自動生成装置１で
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサの設計
検証を行なうための検証プログラムを自動生成する装置
および方法に関する。また、本発明は、プロセッサの動
作検証を行なうためのプロパティを自動生成する装置お
よび方法に関する。

【０００２】

【従来の技術】高効率な検証プログラムの生成はプロセ
ッサの設計検証容易化のためには不可欠である。しか
し、検証プログラムの検証項目作成は人手によるため、
検証項目の漏れ、誤った検証項目の作成などが起こり得
る。さらに、プロセッサの論理が複雑になると検証項目
の個数も膨大となり、人手での検証項目の作成はより一
層困難となる。また、すでに作成済の検証プログラムが
存在すれば、その検証プログラムの検証項目に関しては
新たに検証プログラムを作成する必要はない。ところ
が、既存の検証プログラムが目的の検証項目を満たすも
のであるか否かは実際にその検証プログラムをプロセッ
サに与えてシミュレーションしてみなければわからな
い。したがって、検証プログラムの個数が多い場合もし
くは検証プログラムのサイズが大きい場合には膨大なシ
ミュレーション時間を要する。

【０００３】また、検証プログラムはプロセッサの動作
モデルに基づいて作成されるが、その動作モデルの作成
は設計者がプロセッサの仕様を参考に行なっている。し
たがって、動作モデル作成にはかなりの時間が必要であ
り、また、プロセッサの仕様が変更されればその仕様を
満たすように動作モデルを再び作成し直す必要があっ
た。

【０００４】一方、製品サイクルが短くなり、設計から
市場投入までの時間の短縮が求められている。プロセッ
サの設計では設計中の論理回路の動作検証に多くの時間
が費やされており、この時間短縮のため動作検証にシミ
ュレーションを用いない形式的検証方法が採用されてき
ている。

【０００５】形式的検証方法のうちモデル検証と呼ばれ
る方法は設計対象のプロセッサの動作をプロパティとし
て記述し、プロセッサがプロパティを満足するかどうか
を形式的に検証する。このようにして、設計対象の論理
回路が仕様通りの動作を行うかどうかを検証する。

【０００６】従来、プロパティは設計者が仕様と回路記
述を見ながら作成していたが、プロセッサの大規模化に
伴いその仕様が複雑化し、プロパティの作成に要する時
間が長期化する傾向にある。また、人手によるため、正
しいプロパティを作成することが難しいという問題があ
る。

【０００７】

【発明が解決しようとする課題】本発明は、このような
課題を解決し、プロセッサの設計検証を行なうための検
証プログラムを自動生成する装置および方法を提供す
る。また、本発明は、プロセッサの動作検証を行なうた
めのプロパティを自動生成する装置および方法を提供す
る。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、本発明の第１の特徴は、プロセッサ仕様を入力し、
プロセッサの動作モデルを生成する動作モデル生成部
と、前記動作モデルおよび前記プロセッサ仕様を入力
し、検証項目集合を生成する検証項目集合生成部と、既
存の検証プログラムおよび前記動作モデルを入力し、前
記検証項目集合を編集する検証項目集合編集部と、前記
検証項目および前記動作モデルを入力し、各検証項目に
対応する検証プログラムを生成する検証プログラム生成
部とを少なくとも有する検証プログラム自動生成装置で
あることである。

【０００９】本発明の第２の特徴は、プロセッサ仕様を
入力し、プロセッサの動作モデルを生成する動作モデル
生成ステップと、前記動作モデルおよび前記プロセッサ
仕様を入力し、検証項目集合を生成する検証項目集合生
成ステップと、既存の検証プログラムおよび前記動作モ
デルを入力し、前記検証項目集合を編集する検証項目集
合編集ステップと、前記検証項目および前記動作モデル
を入力し、各検証項目に対応する検証プログラムを生成
する検証プログラム生成ステップとを少なくとも有する
検証プログラム自動生成方法であることである。

【００１０】本発明の第３の特徴は、プロセッサ仕様を
入力し、プロセッサの動作モデルを生成する動作モデル
生成部と、その動作モデルおよびプロセッサの回路記述
を入力し、前記プロセッサのプロパティを生成するプロ
パティ生成部とを少なくとも有するプロパティ自動生成
装置であることである。

【００１１】本発明の第４の特徴は、プロセッサ仕様を
入力し、プロセッサの動作モデルを生成する動作モデル
生成ステップと、その動作モデルおよびプロセッサの回
路記述を入力し、前記プロセッサのプロパティを生成す
るプロパティ生成ステップとを少なくとも有するプロパ
ティ自動生成方法であることである。

【００１２】

【発明の実施の形態】（第１の実施の形態）図１は本発
明の第１の実施の形態に係る検証プログラム自動生成装
置の構成を示すブロック図である。本発明の第１の実施
の形態は、パイプライン化したプロセッサを設計する場
合に本発明を適用した例である。図１に示すように、本
発明の第１の実施の形態に係る検証プログラム自動生成
装置１は、プロセッサの仕様３を入力し、プロセッサの
動作モデル５を生成する動作モデル生成部７と、プロセ
ッサの仕様３および動作モデル５を入力し、検証項目集
合９を生成する検証項目集合生成部１１と、既存の検証
プログラム１３および動作モデル５を入力し、検証項目
集合９を編集する検証項目集合編集部１５と、動作モデ
ル５および検証項目集合９を入力し、各検証項目に対応
する検証プログラム１７を生成する検証プログラム生成
部１９とを備えて構成される。

【００１３】プロセッサの仕様３には設計対象のプロセ
ッサの命令セット・アーキテクチャ（ＩＳＡ：instruct
ion set architecture）仕様、各命令のパイプライン動
作仕様、パイプラインのストール（stall）規則が含ま
れる。図２に命令セット・アーキテクチャ仕様の例を示
す。図２に示した例では、命令セット・アーキテクチャ
仕様として６個の命令およびその動作が与えられてい
る。「ｎｏｐ」命令は何も行なわない命令、「ａｄｄ」
命令は整数の加算を行なう命令、「ｓｕｂ」命令は整数
の減算を行なう命令、「ｆａｄｄ」命令は浮動小数点数
の加算を行なう命令、「ｆｓｕｂ」命令は浮動少数点数
の減算を行なう命令、「ｌｄ」命令はメモリからデータ
をロードする命令である。

【００１４】図３にパイプライン動作仕様の例を示す。
パイプライン制御の動作を考えた場合に全く同様に動作
する命令はグループ化することができるようにしてお
く。図３に示した例では、「ａｄｄ」命令および「ｓｕ
ｂ」命令を「ｉｎｔ」命令に、「ｆａｄｄ」命令および
「ｆｓｕｂ」命令を「ｆｐｕ」命令にグループ化する。
各パイプライン・ステージにおける動作（パイプライン
動作）は次の通りである。「ＦＥＴ」ステージは命令の
フェッチ、デコードおよびレジスタ・フェッチを行な
う。「ＡＬＵ」ステージは整数演算の実行を行なう。
「ＦＰＵ」パイプライン・ステージは浮動小数点演算の
実行を行なう。「ＭＥＭ」ステージはメモリ・アクセス
を行なう。「ＷＢ」ステージはレジスタへの書き込みを
行なう。

【００１５】パイプラインのストール規則は構造ハザー
ド・ストール規則とデータ・ハザード・ストール規則か
らなる。構造ハザード・ストール規則はパイプライン動
作中に構造ハザードが起こった場合のストール規則を記
述する。データ・ハザード・ストール規則はパイプライ
ン動作中にデータ・ハザードが起こった場合のストール
規則を記述する。なお、ストール規則については後で詳
しく説明する。

【００１６】（動作モデル生成部７）動作モデル生成部
７はプロセッサ仕様３からプロセッサの動作モデル５を
生成する。生成された動作モデル５は検証項目集合生成
部１１、検証項目集合編集部１５および検証プログラム
生成部１９で使用される。図４に動作モデル生成部７の
動作を示すフローチャートを示す。動作モデル生成部７
の処理は、（１）パイプライン構造グラフの作成（ステ
ップ４１）、（２）構造ハザードによるストール条件の
決定（ステップ４２）、（３）データ・ハザードによる
ストール条件の決定（ステップ４３）、（４）有限状態
機械（finite state machine）の生成（ステップ４
４）、に分かれる。

【００１７】（１）パイプライン構造グラフの作成 まず、動作モデル生成部７はパイプライン構造グラフを
作成する。パイプライン構造グラフはパイプラインを構
成する各ステージの接続関係を表す有向グラフＧであ
る。Ｇはパイプライン動作仕様に記されているパイプラ
イン・ステージを節点、パイプライン・ステージ間の接
続を有向辺とし、同一のパイプライン・ステージを表す
節点を一つにまとめることにより作成される。図５に図
３に示したパイプライン動作仕様から得られるパイプラ
イン構造グラフを示す。

【００１８】（２）構造ハザードによるストール条件の
決定 次に、動作モデル生成部７は構造ハザードによるストー
ル条件を決定する。ステップ１で求めたパイプライン構
造グラフの節点のうち複数の有向辺の終点となる節点が
構造ハザードの原因となる。たとえば図５に示したパイ
プライン構造グラフでは、３個の有向辺の終点となる節
点「ＷＢ」が構造ハザードの原因となる。構造ハザード
によるストール条件は、まず構造ハザード状態集合を求
め、この構造ハザード状態集合と構造ハザードストール
規則を用いて構造ハザードによるストール条件を決定す
る。

【００１９】構造ハザード状態集合は、パイプライン構
造グラフから２個以上の有向辺の終点となる節点の集合
Ｓを求め、集合Ｓのすべての要素ｓについて次の処理を
行なうことで求められる。まず、要素ｓを終点に持つ有
向辺の集合Ｅを求める。そして、集合Ｅの要素ｅのすべ
ての対（ｅ_i，ｅ_j）（但し、（ｅ_i，ｅ_j）と（ｅ_j，
ｅ_i）は同一視する）について、ｅ_iの始点をｓ_i、ｅ_jの
始点をｓ_jとし、有効グラフＧの節点ｎに対応するパイ
プラインステージに来る可能性のある命令の集合をＩｎ
ｓｔ（ｎ）とする。Ｉｎｓｔ（ｓ_i）のすべての要素ｉ_k
およびＩｎｓｔ（ｓ_j）のすべての要素ｊ_lについて
（（ｓ_i，ｉ_k），（ｓ_j，ｊ_l））を構造ハザード状態集
合の要素に加える。ステージが異なっていても、同一の
リソースを使用する場合、構造ハザードが起こる。この
ような場合も、ほぼ同様の方法を用いることにより、構
造ハザード状態を求めることが可能である。図６に図３
に示したパイプライン動作仕様に対する構造ハザード状
態集合を示す。

【００２０】構造ハザード状態集合が得られたら、構造
ハザード状態集合のすべての要素についてハザードが起
きた時の動作を決定し、すべての構造ハザード状態集合
の要素に対応するパイプラインの状態に対して構造ハザ
ードが起こった時のストール条件を決定する。この時に
構造ハザード・ストール規則を用いる。図７に構造ハザ
ード・ストール規則の例を示す。この例では、命令間に
優先順位を決めておき優先順位の最も高いもの以外の命
令がストールするという規則を表している。例えば、
「（（ＡＬＵ，ｉｎｔ），（ＦＰＵ，ｆｐｕ））−（Ａ
ＬＵ，Ｉｎｔ）」は、ＡＬＵステージにｉｎｔ命令が存
在し、ＦＰＵステージにｆｐｕ命令が存在する場合、Ａ
ＬＵステージに存在するｉｎｔ命令がストールすること
を表している。図８に図７の規則から得られた構造ハザ
ードによるストール条件を示す。たとえば図８の第２列
は、ＡＬＵステージに存在するｉｎｔ命令が構造ハザー
ドによりストールする条件は“ＭＥＭステージにｌｄ命
令が存在するかＦＰＵステージにｆｐｕ命令が存在する
時である”ことを表している。また第３列は、ＭＥＭス
テージに存在するｌｄ命令は構造ハザードによりストー
ルすることはないことを表している。

【００２１】図９に構造ハザード・ストール規則の他の
例を示す。この例では、構造ハザードを引き起こす命令
の命令発行順序を比較し、発行順が最も早い命令以外の
命令がストールするという規則を表している。ＰＳ_i、
ＰＳ_jをパイプライン・ステージとしたとき、Ｏｒｄｅ
ｒ（ＰＳ_i）＞Ｏｒｄｅｒ（ＰＳ_j）が真とは、ＰＳ_iに
存在する命令がＰＳ_jに存在する命令より後に発行され
たことを表わすとする。図１０に図９の規則から得られ
た構造ハザードによるストール条件を示す。

【００２２】なお、本発明の第１の実施の形態におい
て、決定した構造ハザードによるストール条件の編集
（変更）機能を有していることが好ましい。構造ハザー
ド・ストール規則では表現できないものや構造ハザード
・ストール規則の例外等を扱うことができるようにする
ためである。

【００２３】（３）データ・ハザードによるストール条
件の決定 次に、動作モデル生成部７はデータ・ハザードによるス
トール条件を決定する。まず、命令セット・アーキテク
チャ仕様からデータ・ハザードが起こる命令対の集合
（以下、データ・ハザード状態集合と呼ぶ）を求める。
図３のパイプライン動作仕様ではＦＥＴステージでレジ
スタ・フェッチが行なわれるため、データ・ハザードの
チェックはＦＥＴステージにおいて行なう。データ・ハ
ザード状態集合の要素を（Ｉｎｓｔ（ＦＥＴ），（Ｐ
Ｓ，Ｉｎｓｔ（ＰＳ）））とする。データ・ハザードは
先行命令のデスティーネーション・レジスタと後続命令
のソース・レジスタが一致する場合に起こる。したがっ
て、図２の命令セット・アーキテクチャ仕様および図３
のパイプライン動作仕様の場合、データ・ハザード状態
集合は図１１に示すものとなる。

【００２４】データ・ハザード状態集合が得られたら、
データ・ハザード状態集合のすべての要素についてハザ
ードが起きた時の動作を決定し、各命令対に対してデー
タ・ハザードによるストール条件を決める。この時にデ
ータ・ハザード・ストール規則を用いる。図１２にデー
タ・ハザード・ストール規則の例を示す。この例では、
○印がついている命令対でデータ・ハザードが起こった
場合、ＦＥＴステージに存在する命令がストールするこ
とを表している。また、図１３にデータ・ハザード・ス
トール規則の他の例を示す。この例では、パイプライン
・ステージの前半でレジスタへの書き込みを行ない、パ
イプライン・ステージの後半でレジスタの参照を行なう
という実装にすることで、ＷＢステージで書き込まれた
値を同一サイクルのＦＥＴステージで参照可能となり、
ＷＢステージに存在する命令との間でデータ・ハザード
によるストールが起こらなくなる場合を示している。さ
らに図１４にデータ・ハザード・ストール規則の他の例
を示す。この例は、フォワーディングを行なうことによ
り「ｌｄ」命令以外の命令でデータ・ハザードによるス
トールが起こらなくなる場合である。

【００２５】図１５に図１２の規則から得られたデータ
・ハザード・ストール条件を示す。図１５において、
「Ｉｎｓｔ（ＰＳ）」はパイプライン・ステージＰＳに
現在存在する命令を返す関数である。「ＤＨＳｔａｌｌ
Ｒｕｌｅ」はＦＥＴステージに存在する命令、ＦＥＴ以
外のステージおよびそのステージに存在する命令から、
ＦＥＴステージに存在する命令がデータ・ハザードによ
りストールする可能性があるか否かを返す関数であり、
図１２〜図１４に示したデータ・ハザード・ストール規
則で対応するものが○印の場合“１”を返し、×印の場
合“０”を返す。「ｓｒｃ」は命令のソース・レジスタ
の集合を返す関数であり、「ｄｅｓｔ」は命令のデステ
ィネーション・レジスタを返す関数である。

【００２６】なお、本発明の第１の実施の形態におい
て、決定したデータ・ハザードによるストール条件の編
集（変更）機能を有していることが好ましい。データ・
ハザード・ストール規則では表現できないものやデータ
・ハザード・ストール規則の例外等を扱うことができる
ようにするためである。

【００２７】（４）有限状態機械（finite state machi
ne）の生成 次に、動作モデル生成部７は各パイプライン・ステージ
の命令の組み合わせを状態とみなした有限状態機械を生
成する。以下では説明簡略化のため、構造ハザードによ
るストール条件については図７に示した構造ハザード・
ストール規則を用いて決定するものとする。一方、デー
タ・ハザードによるストールについてはここでは考えな
いものとする。以降では、後段のパイプライン・ステー
ジがストールしたらストールするというストール条件を
「暗黙のストール条件」と呼ぶことにする。パイプライ
ン・ステージＰＳのストール条件を「Ｓｔａｌｌ（Ｐ
Ｓ）」、パイプライン・ステージＰＳの暗黙のストール
条件を「ＩｍｐｌｉｃｉｔＳｔａｌｌ（ＰＳ）」、パイ
プライン・ステージＰＳの構造ハザード・ストール条件
を「ＳＨＳｔａｌｌ（ＰＳ）」、パイプライン・ステー
ジＰＳのデータ・ハザード・ストール条件を「ＤＨＳｔ
ａｌｌ（ＰＳ）」で表すことにする。

【００２８】図１６に「Ｓｔａｌｌ（ＰＳ）」を表す式
を示す。また、図１７に「ＩｍｐｌｉｃｉｔＳｔａｌｌ
（ＰＳ）」を表す式を示す。但し、図１７において、Ｐ
ＳＳｅｔは全パイプライン・ステージからなる集合であ
る。また、「Ｎｅｘｔ（ＰＳ，Ｉ））」はパイプライン
・ステージＰＳに存在する命令がＩである場合の次段の
パイプライン・ステージを返す関数である。図１８は図
３のパイプライン動作仕様に対する関数Ｎｅｘｔを表で
示したものである。また、図１９は論理式で示したもの
である。これらはパイプライン動作仕様から自動的に生
成することができる。

【００２９】パイプライン・ステージＰＳに存在する命
令がＩである時の構造ハザード・ストール条件を「ＳＨ
Ｓｔａｌｌ（ＰＳ，Ｉ）」とすれば、「ＳＨＳｔａｌｌ
（ＰＳ）」は図２０で示される式で表される。またパイ
プライン・ステージＰＳに存在する命令がＩである時の
データ・ハザード・ストール条件を「ＤＨＳｔａｌｌ
（ＰＳ，Ｉ）」とすれば、「ＤＨＳｔａｌｌ（ＰＳ）」
は図２１で示される式で表される。但し、図２０、図２
１において、ＩｎｓｔＳｅｔは全命令からなる集合であ
る。図７に示した構造ハザードストール規則から導かれ
る「ＳＨＳｔａｌｌ（ＰＳ，Ｉ）」を図２２に示す。こ
の「ＳＨＳｔａｌｌ（ＰＳ，Ｉ）」は図４のステップ２
で求めた構造ハザード・ストール条件である。図２０に
示した「ＳＨＳｔａｌｌ（ＰＳ）」の式を用いれば、
「ＳＨＳｔａｌｌ（ＰＳ）」は図２３に示すものとな
る。一方、データ・ハザードによるストールについては
考慮しないので、「ＤＨＳｔａｌｌ（ＰＳ）」は図２４
に示すものとなる。

【００３０】パイプライン構造グラフＧの節点間に以下
に示す関係を定義することにより節点集合は半順序集合
となる。

【００３１】定義１：パイプライン構造グラフＧを有向
グラフとし、ｅをＧの有向辺とする。ｍがｅの始点、ｎ
がｅの終点のときｍ＞ｎである。

【００３２】「ＩｍｐｌｉｃｉｔＳｔａｌｌ（ＰＳ）」
および「Ｓｔａｌｌ（ＰＳ）」を定義１の順序に従って
作成すれば、すなわち「ＩｍｐｌｉｃｉｔＳｔａｌｌ
（ＰＳ）」および「Ｓｔａｌｌ（ＰＳ）」作成時にＰＳ
より小さいパイプライン・ステージＰＳ_j の「Ｉｍｐｌ
ｉｃｉｔＳｔａｌｌ（ＰＳ_j ）」および「Ｓｔａｌｌ
（ＰＳ_j ）」が作成済みであるようにすれば、「Ｉｍｐ
ｌｉｃｉｔＳｔａｌｌ（ＰＳ）」および「Ｓｔａｌｌ
（ＰＳ）」を求めることができる。たとえば図３に示し
たパイプライン動作仕様の場合は、ＷＢ→ＭＥＭ→ＦＰ
Ｕ→ＡＬＵ→ＦＥＴの手順で求めることができる。その
結果を、図２５、図２６、図２７に示す。

【００３３】パイプライン・ステージＰＳの次状態関数
「ＮｅｘｔＩｎｓｔ（ＰＳ）」を求めるにはパイプライ
ン・ステージＰＳに対応する節点を以下の３つのケース
に分けて考える。

【００３４】ケース１：節点を終点としてもつ有向辺が
存在しない場合 ケース２：節点を始点としてもつ有向辺が存在しない場
合 ケース３：上記以外の場合 有向グラフＧが１個の節点のみからなる場合にはケース
１かつケース２という状況が起こり得るが、この場合グ
ラフはパイプラインを表しているとはいえない。したが
って、パイプラインを考える場合は必ず３つのケースは
互いに独立となる。ケース１の場合「ＮｅｘｔＩｎｓｔ
（ＰＳ）」は図２８に示す式、ケース２の場合「Ｎｅｘ
ｔＩｎｓｔ（ＰＳ）」は図２９に示す式、ケース３の場
合「ＮｅｘｔＩｎｓｔ（ＰＳ）」は図３０に示す式とな
る。但し、図１８において、「Ｉｎｓｔ（ＩＮ）」は次
サイクルに入力される命令を表わすものとし、図２９、
図３０において、「Ｂｕｂｂｌｅ」はステージに命令が
存在しないことを表わすものとする。さらに、図２９、
図３０において、「ＰＳＳｅｔ」は全パイプライン・ス
テージからなる集合であるとする。また、図３１に図２
の命令セット・アーキテクチャ仕様および図３にパイプ
ライン動作仕様に対して実際に求めた次状態関数を示
す。

【００３５】このようにして動作モデル生成部７は命令
セット・アーキテクチャ仕様、パイプライン動作仕様、
構造ハザード・ストール規則およびデータ・ハザード・
ストール規則を含むプロセッサ仕様３から動作モデル５
（本実施の形態では有限状態機械である）を自動的に生
成する。したがって、プロセッサの仕様３に変更があっ
ても、プロセッサ仕様３を修正するだけで、変更された
プロセッサ仕様３に対する動作モデル５を自動的に生成
することが可能となる。また、パイプラインのストール
動作を変更したい場合でも、ストール規則を修正するこ
とにより、変更されたストール動作に対する動作モデル
を自動的に生成できる。

【００３６】（検証項目集合生成部１１）次に、検証項
目集合生成部１１の動作について説明する。検証項目は
各パイプライン・ステージの状態の組み合わせで表現す
る。具体的にはたとえば図３２に示した通りである。検
証項目集合生成部１１は構造ハザードが起こる各パイプ
ライン・ステージの状態、データ・ハザードが起こる各
パイプライン・ステージの状態を列挙する。なお、本実
施の形態では、動作モデル生成部７がストール条件を生
成する際にストールが起こるパイプラインの状態の組み
合わせを求めている。したがって、検証項目集合生成部
１１は動作モデル生成部７に含まれることになる。

【００３７】（検証項目集合編集部１５）次に、検証項
目集合編集部１５の動作について説明する。検証項目集
合編集部１５は検証項目生成部１１で作成された検証項
目集合９を編集する。検証項目集合編集部１５の主な目
的は既存の検証プログラム１３が存在すれば、既存の検
証プログラム１３で検証可能な検証項目を検証項目集合
９から取り除くことである。検証項目集合９を編集する
ことにより検証プログラム生成部１９において不要な検
証項目についての検証プログラムの生成を抑制すること
ができる。

【００３８】検証項目集合編集部１５は既存の検証プロ
グラム１３および動作モデル５に基づいて検証項目集合
９を編集する。検証項目集合編集部１５は既存の検証プ
ログラム１３を動作モデル５に与え、簡易シミュレーシ
ョンを行なう。動作モデル５ではパイプラインの制御動
作のみをモデル化しているため、オペランドで与えられ
るデータがどのように加工されるかはシミュレートしな
い。したがって、通常のシミュレーションと比べて高速
に実行できる。各サイクル毎に各パイプライン・ステー
ジの状態を記録し、その状態が検証項目集合９に含まれ
る場合には検証項目集合９からその状態を取り除く。

【００３９】（検証プログラム生成部１９）次に、検証
プログラム生成部１９の動作について説明する。検証プ
ログラム生成部１９は動作モデル５および検証項目集合
９から検証項目集合９の各要素を検証するための命令列
（検証プログラム）１７を自動生成する。検証項目は各
パイプライン・ステージに存在する命令により表現され
ている。また動作モデル５は各パイプライン・ステージ
に存在する命令を状態とみなした有限状態機械として表
現されている。これらを用いた命令列の自動生成は、Ｂ
ＤＤを用いることにより初期状態から到達可能な状態集
合を計算することで、容易に実現可能である。

【００４０】本発明の第１の実施の形態によれば、プロ
セッサ仕様から自動的に動作モデルを生成できる。それ
により動作モデル作成にかかる時間を短縮することがで
きる。また、プロセッサの仕様に変更があった場合、命
令セット・アーキテクチャ仕様もしくはパイプライン仕
様を修正することにより、変更された仕様に対する動作
モデルを自動的に生成することが可能となる。またパイ
プラインのストール動作を変更したい場合でも、ストー
ル規則を修正することにより、変更されたストール動作
に対する動作モデルを自動的に生成することが可能とな
る。

【００４１】また、本発明の第１の実施の形態によれ
ば、従来人手により作成していた検証項目をプロセッサ
仕様から自動的に生成することができる。このことによ
り検証項目の洩れを防ぐことができる。また人手作成に
比べて、検証項目の作成に要する時間を減らすことがで
きる。この効果は回路の複雑さが増せば増すほど顕著に
表れる。

【００４２】さらに、本発明の第１の実施の形態によれ
ば、既存の検証プログラムにより検証される検証項目を
仕様から作成した検証項目集合から取り除くことができ
る。このことにより、不要な検証プログラムの生成を抑
制することができる。ランダムなテストプログラム自動
生成をアルゴリズミックなテストプログラム自動生成を
組み合わせて行なう時にも有効である。

【００４３】（第２の実施の形態）次に、本発明の第２
の実施の形態について説明する。図３３は、本発明の第
２の実施の形態は、第１の実施の形態同様、パイプライ
ン化したプロセッサを設計する場合に本発明を適用した
例である。図３３に示すように、本発明の第２の実施の
形態に係るプロパティ自動生成装置２１は、プロセッサ
仕様２３を入力し、プロセッサ仕様２３を解析する仕様
解析部２５と、その解析結果を入力し、動作モデルを生
成する動作モデル生成部２７と、プロセッサの回路記述
２９を入力し、プロセッサの回路記述２９を読み込む回
路記述読み込み部３１と、その読み込み結果を入力し、
プロセッサの回路記述２９を解析する記述解析部３３
と、動作モデル生成部２７が生成した動作モデルと記述
解析部３３の解析結果を入力し、プロセッサのプロパテ
ィ３５を生成するプロパティ生成部３７とを備えて構成
される。

【００４４】プロセッサの仕様２３には、図１に示した
第１の実施の形態のプロセッサ仕様３と同様、設計対象
のプロセッサの命令セット・アーキテクチャ（ＩＳＡ）
仕様、各命令のパイプライン動作仕様、パイプラインの
ストール規則が含まれる。仕様解析部２５はプロセッサ
仕様２３を解析し、動作モデル生成部２７が必要とする
情報を提供する。仕様解析部２５が提供する情報に基づ
いて動作モデル生成部２７は動作モデルを生成する。本
実施の形態では、仕様解析部２５が最初にプロセッサ仕
様２３を解析しているが、第１の実施の形態のように動
作モデル生成部２７が直接プロセッサ仕様２３を入力す
る構成としてもよい。

【００４５】プロセッサの回路記述２９はたとえばレジ
スタ転送レベル（ＲＴＬ）で記述される。回路記述読み
込み部３１は回路記述２９を読み込み、記述解析部３３
がプロパティ生成部３７が必要とする情報を回路記述２
９から取り出す。プロパティ生成部３７は動作モデル生
成部２７が生成した動作モデルと記述解析部３３が提供
する回路記述についての情報からプロパティ３５を自動
生成する。

【００４６】次に、図３３に示した動作モデル生成部２
７の動作モデル生成とプロパティ生成部３７のプロパテ
ィ生成について説明する。図３４は、図３３の動作モデ
ル生成部２７の動作モデル生成とプロパティ生成部３７
のプロパティ生成の処理手順を示すフローチャートであ
る。まず、動作モデル生成（ステップ３４２）は図１に
示した本発明の第１の実施の形態の動作モデル生成部７
の動作と同様であるのでここでは説明しない。また、ハ
ザード状態生成（ステップ３４１）は構造ハザードが起
こる各パイプライン・ステージの状態、データ・ハザー
ドが起こる各パイプライン・ステージの状態を列挙す
る。本第２の実施の形態ではストール条件を生成する
際、ストールが起こるパイプラインの状態の組み合わせ
を求めているため、動作モデル生成（ステップ３４２）
でハザード状態を生成している。ハザード状態は各パイ
プライン・ステージの状態の組み合わせで表現される。
具体的には図３２に示した通りである。なお、検証対象
動作３９はたとえばパイプラインのハザードである。

【００４７】次に、ハザード解消状態生成（ステップ３
４３）の処理について説明する。ハザード状態生成（ス
テップ３４１）で構造ハザード状態集合およびデータ・
ハザード状態集合が求められている。また、動作モデル
生成（ステップ３４２）で各パイプライン・ステージの
命令の組み合わせを一つの状態とみなした有限状態機械
が生成されている。したがって、ハザード状態と有限状
態機械の次状態関数「ＮｅｘｔＩｎｓｔ」を用いてハザ
ード解消状態を求めることができる。具体的には、構造
ハザード状態集合ＳＨＳＳとデータ・ハザード状態集合
ＤＨＳＳの各状態ｓに対して、まず各パイプライン・ス
テージＰＳ_iに対してＮｅｘｔｌｎｓｔ（ＰＳ_i）を計算
し、ハザード解消状態Ｈ_sに各Ｎｅｘｔｌｎｓｔ（Ｐ
Ｓ_i）を要素として加えることで求めることができる。
図３５に、その例に対応したハザード解消状態を図３６
に示す。

【００４８】次に、レジスタ名とシグナル名のマッチン
グ（ステップ３４４）の処理について説明する。レジス
タ名とシグナル名のマッチング（ステップ３４４）では
ハザード状態生成（ステップ３４１）およびハザード解
消状態生成（ステップ３４３）で生成された状態、すな
わち各パイプライン・ステージの命令とプロセッサのＲ
ＴＬ記述４１内のレジスタおよびシグナルとの対応付け
を行う。例えば、パイプライン・ステージＦＥＴに命令
ｉｎｔが存在している場合、ＲＴＬ記述４１中ではレジ
スタＦｅｔ＿ｒｅｇ［３：０］に値０００１が格納され
ている状態がパイプライン・ステージＦＥＴに命令ｉｎ
ｔが存在する場合に対応するとき、「Ｉｎｓｔ（ＦＥ
Ｔ）＝＝ｉｎｔ」と「Ｆｅｔ＿ｒｅｇ［３：０］＝“０
００１”」の対応付けを行う。

【００４９】次に、プロパティ生成（ステップ３４５）
の処理について説明する。例えば、「ハザード状態ｓに
あるとき、次のクロック・サイクルでハザード解消状態
ｓ’になる」という型のプロパティを生成する場合を考
える。図３５および図３６に示した例で説明する。各パ
イプライン・ステージの命令とＲＴＬ記述中のレジスタ
との対応関係の例を図３７に示す。図３７には図３５お
よび図３６に示した例で必要な部分のみを示した。プロ
パティ生成（ステップ３４５）は、ハザード状態生成
（ステップ３４１）およびハザード解消状態生成（ステ
ップ３４３）で生成された状態、すなわち各パイプライ
ン・ステージの命令の組み合わせを、レジスタ名とシグ
ナル名マッチング（ステップ３４４）で対応付けられた
各パイプライン・ステージの命令とＲＴＬ記述４１中の
レジスタの対応関係を用いて、ＲＴＬ記述４１中のレジ
スタに置き換えることによりプロパティ４３を生成す
る。図３５および図３６に示した例に対するプロパティ
４３を図３８に示す。

【００５０】本発明の第２の実施の形態によれば、大規
模プロセッサの動作検証の際に必要な検証対象動作を表
すプロパティをプロセッサ仕様とプロセッサの回路記述
から自動的に作成することができる。それにより短期間
で動作検証のためのプロパティを用意することが可能と
なる。

【００５１】（第３の実施の形態）次に、本発明の第３
の実施の形態について説明する。本発明の第３の実施の
形態は、第２の実施の形態で示した動作モデル生成とプ
ロパティ生成の他の例を示すものである。本発明の第３
の実施の形態は、バス調停を設計する場合に本発明を適
用した例である。図３９に本第３の実施の形態に用いる
プロセッサ仕様２３の例を示す。この例はバス調停のア
ルゴリズムがラウンド・ロビンであり、バスに接続され
るコンポーネント（クライアントと呼ぶ）を示してい
る。図４０に本第３の実施の形態に用いる検証対象動作
３９の例を示す。ここでは、図３９および図４０に示し
た例に対してプロパティを自動生成する場合について説
明する。図４１は、本発明の第３の実施の形態の動作を
示すフローチャートである。

【００５２】図３９に示したラウンド・ロビン型のバス
調停とは、バス使用要求を出したクライアントを待ち行
列に置かれた順に一定時間ずつ処理し、クロック・サイ
クル毎に待ち行列の先頭にあったものを最後尾に置く調
停方式である。まず、動作モデル生成（ステップ４１
１）でラウンド・ロビン型バス調停を実現する上で必要
なクライアント数、各クライアントの優先順位を生成す
る。その例を図４２に示す。この例では、クライアント
数は８であり、クライアントの優先順位は適当に生成し
た。

【００５３】次に、レジスタ名とシグナル名のマッチン
グ（ステップ４１２）では、動作モデル生成（ステップ
４１１）で生成したモデルの各クライアントのバス使用
要求、使用許可とＲＴＬ記述４１内のレジスタ名との対
応関係を生成する。ＲＴＬ記述４１の例を図４３に、ク
ライアント名とレジスタ名の対応関係の表を図４４に示
す。

【００５４】最後に、プロパティ生成（ステップ４１
３）では、「クライアントＣＬ０がバスをリクエストす
るとき、８クロック・サイクル以内に許可される」とい
う型のプロパティを生成すると仮定すれば、レジスタ
名、シグナル名マッチングの処理で得られた対応関係の
表を用いてクライアント名をＲＴＬ記述中のレジスタ名
に置き換え、プロパティ４３を生成する。生成されたプ
ロパティの例を図４５に示す。

【００５５】本発明の第３の実施の形態においても第２
の実施の形態と同様の効果を得ることができる。

【００５６】

【発明の効果】本発明によれば、プロセッサの動作検証
を短時間で行なうことが可能となる。したがって、プロ
セッサの設計時間の短縮を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る検証プログラ
ム自動生成装置の構成を示すブロック図である。

【図２】命令セット・アーキテクチャ仕様の例を示す図
である。

【図３】パイプライン動作仕様の例を示す図である。

【図４】図１の動作モデル生成部の動作を示すフローチ
ャートである。

【図５】図３のパイプライン動作仕様から得られるパイ
プライン構造グラフを示す図である。

【図６】図３のパイプライン動作仕様に対する構造ハザ
ード状態集合を示す図である。

【図７】構造ハザード・ストール規則の例を示す図であ
る。

【図８】図７の規則から得られた構造ハザードによるス
トール条件を示す図である。

【図９】構造ハザード・ストール規則の他の例を示す図
である。

【図１０】図９の規則から得られた構造ハザードによる
ストール条件を示す図である。

【図１１】図２の命令セット・アーキテクチャ仕様およ
び図３のパイプライン動作仕様に対するデータ・ハザー
ド状態集合を示す図である。

【図１２】データ・ハザード・ストール規則の例を示す
図である。

【図１３】データ・ハザード・ストール規則の他の例を
示す図である。

【図１４】データ・ハザード・ストール規則の他の例を
示す図である。

【図１５】図１２の規則から得られたデータ・ハザード
・ストール条件を示す図である。

【図１６】パイプライン・ステージＰＳのストール条件
「Ｓｔａｌｌ（ＰＳ）」を表す式を示す図である。

【図１７】パイプライン・ステージＰＳの暗黙のストー
ル条件「ＩｍｐｌｉｃｉｔＳｔａｌｌ（ＰＳ）」を表す
式を示す図である。

【図１８】図３のパイプライン動作仕様に対する関数Ｎ
ｅｘｔを表で示した図である。

【図１９】図３のパイプライン動作仕様に対する関数Ｎ
ｅｘｔを論理式で示した図である。

【図２０】パイプライン・ステージの構造ハザード・ス
トール条件を表す式を示す図である。

【図２１】パイプライン・ステージのデータ・ハザード
・ストール条件を表す式を示す図である。

【図２２】各パイプライン・ステージの全命令に対する
構造ハザード・ストール条件を表す表を示す図である。

【図２３】各パイプライン・ステージの構造ハザード・
ストール条件を表す表を示す図である。

【図２４】各パイプライン・ステージに対応するデータ
・ハザード・ストール条件を表す表を示す図である。

【図２５】各パイプライン・ステージの全命令に対する
暗黙のストール条件を表す表を示す図である。

【図２６】各パイプライン・ステージに対する暗黙のス
トール条件を表す表を示す図である。

【図２７】各パイプライン・ステージに対するストール
条件を表す表を示す図である。

【図２８】前段のパイプライン・ステージが存在しない
パイプライン・ステージに対する次サイクルの命令を表
す式を示す図である。

【図２９】前段および後段のパイプライン・ステージが
存在するパイプライン・ステージに対する次サイクルの
命令を表す式を示す図である。

【図３０】後段のパイプライン・ステージが存在しない
パイプライン・ステージに対する次サイクルの命令を表
す式を示す図である。

【図３１】各パイプライン・ステージに対する次サイク
ルの命令を表す表を示す図である。

【図３２】図２の命令セット・アーキテクチャ仕様およ
び図３のパイプライン動作仕様で規定される動作モデル
を有限状態機械で表現する時に用いる状態を示す図であ
る。

【図３３】本発明の第２の実施の形態に係るプロパティ
自動生成装置の構成を示すブロック図である。

【図３４】、図３３の動作モデル生成部の動作モデル生
成とプロパティ生成部のプロパティ生成の処理手順を示
すフローチャートである。

【図３５】ハザード状態の例を示す図である。

【図３６】ハザード解消状態の例を示す図である。

【図３７】各パイプライン・ステージの命令とＲＴＬ記
述中のレジスタとの対応関係の例を示す図である。

【図３８】図３５および図３６に示した例に対するプロ
パティを示す図である。

【図３９】本発明の第３の実施の形態に用いるプロセッ
サ仕様の例を示す図である。

【図４０】本発明の第３の実施の形態に用いる検証対象
動作の例を示す図である。

【図４１】本発明の第３の実施の形態の動作を示すフロ
ーチャートである。

【図４２】動作モデルの例を示す図である。

【図４３】ＲＴＬ記述の例を示す図である。

【図４４】クライアント名とレジスタ名の対応関係の表
を示す図である。

【図４５】生成されたプロパティを示す図である。

【符号の説明】

１ 検証プログラム自動生成装置 ３、２３ プロセッサ仕様 ５ 動作モデル ７、２７ 動作モデル生成部 ９ 検証項目集合 １１ 検証項目集合生成部 １３ 既存の検証プログラム １５ 検証項目集合編集部 １７ 検証プログラム １９ 検証プログラム生成部 ２１ プロパティ自動生成装置 ２５ 仕様解析部 ２９ プロセッサの回路記述 ３１ 回路記述読み込み部 ３３ 記述解析部 ３５ プロパティ ３７ プロパティ生成部 ３９ 検証対象動作 ４１ ＲＴＬ記述 ４３ プロパティ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 水野 淳 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 上谷 裕徳 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 2G032 AA03 AC08 AE12 5B013 CC01 EE08 5B046 AA08 BA03 JA05 9A001 DD03 HH32 LL08

Claims (4)

【特許請求の範囲】
1. 【請求項１】 プロセッサ仕様を入力し、プロセッサの
   動作モデルを生成する動作モデル生成部と、 前記動作モデルおよび前記プロセッサ仕様を入力し、検
   証項目集合を生成する検証項目集合生成部と、 既存の検証プログラムおよび前記動作モデルを入力し、
   前記検証項目集合を編集する検証項目集合編集部と、 前記検証項目および前記動作モデルを入力し、各検証項
   目に対応する検証プログラムを生成する検証プログラム
   生成部とを少なくとも有することを特徴とする検証プロ
   グラム自動生成装置。
2. 【請求項２】 プロセッサ仕様を入力し、プロセッサの
   動作モデルを生成する動作モデル生成ステップと、 前記動作モデルおよび前記プロセッサ仕様を入力し、検
   証項目集合を生成する検証項目集合生成ステップと、 既存の検証プログラムおよび前記動作モデルを入力し、
   前記検証項目集合を編集する検証項目集合編集ステップ
   と、 前記検証項目および前記動作モデルを入力し、各検証項
   目に対応する検証プログラムを生成する検証プログラム
   生成ステップとを少なくとも有することを特徴とする検
   証プログラム自動生成方法。
3. 【請求項３】 プロセッサ仕様を入力し、プロセッサの
   動作モデルを生成する動作モデル生成部と、 その動作モデルおよびプロセッサの回路記述を入力し、
   前記プロセッサのプロパティを生成するプロパティ生成
   部とを少なくとも有することを特徴とするプロパティ自
   動生成装置。
4. 【請求項４】 プロセッサ仕様を入力し、プロセッサの
   動作モデルを生成する動作モデル生成ステップと、 その動作モデルおよびプロセッサの回路記述を入力し、
   前記プロセッサのプロパティを生成するプロパティ生成
   ステップとを少なくとも有することを特徴とするプロパ
   ティ自動生成方法。