JP3171182B2 - 機能合成方法，機能合成装置およびその記録媒体 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、汎用のプログラ
ム言語（例えば、Ｃ言語）で記述されたプログラムを、
該プログラムが示す動作を有する論理回路に変換する機
能合成方法に関する。また、この発明は、上記機能合成
方法を実行する機能合成装置に関する。更に、この発明
は、上記機能合成方法のプログラムを記録した記録媒体
に関する。

【０００２】

【従来の技術】電子回路の設計においては、汎用のプロ
グラム言語（例えば、Ｃ言語）で記述されたプログラム
を、該プログラムが示す動作を有する論理回路に変換す
ること（以下、「機能合成」と称する）が、一般的によ
く行われる。なお、変換後の論理回路を示すデータは、
「ＲＴ（レジスタ・トランスファー）レベルデータ」ま
たはゲートレベルデータである。ＲＴレベルデータは、
ハードウェア記述言語で書かれた論理回路を示すデータ
であり、ゲートレベルデータは、トランジスタゲートの
組み合わせからなるデータである。

【０００３】図２１は、従来の機能合成方法を適用した
電子回路データ（マスクデータ）生成システムの構成例
を示すブロック図である。なお、この図に示す電子回路
データ生成システムは、具体的には、ＣＰＵ（中央処理
装置）およびその周辺回路・周辺装置からなるコンピュ
ータ装置である。該コンピュータ装置は、内蔵の半導体
メモリ（ＲＯＭ，ＲＡＭ等）や外部記憶媒体（ハードデ
ィスク，光磁気ディスク等）に記録された制御プログラ
ムに基づいて、以下に示す動作を実行する。

【０００４】この図において、Ｃプログラム格納部１
は、所望の電子回路（または、該電子回路の一部）の動
作を示すＣプログラムを格納する。機能合成部１０２
は、Ｃプログラム格納部１に格納されたＣプログラム
を、ＲＴレベルデータに変換する（即ち、機能合成を行
う）。最適化部３は、機能合成部１０２で生成されたＲ
Ｔレベルデータを最適化する。なお、上記最適化は、演
算器共有による最適化であり、後に詳述する。

【０００５】ＲＴレベルデータ格納部４は、最適化部３
で最適化されたＲＴレベルデータを格納する。論理合成
部５は、ＲＴレベルデータ格納部４に格納されたＲＴレ
ベルデータを、Ｇａｔｅレベルデータ格納部６は、論理
合成部５で生成されたＧａｔｅレベルデータを格納す
る。

【０００６】レイアウト部７は、Ｇａｔｅレベルデータ
格納部６に格納されたＧａｔｅレベルデータを、（該Ｇ
ａｔｅレベルデータが示すトランジスタゲートの組み合
わせを生成するのに必要な）マスクデータに変換する。
マスクデータ格納部８は、レイアウト部７で生成された
マスクデータを格納する。以上の処理によってマスクデ
ータが生成されると、所定の製造工程（図示略）は該マ
スクデータを使用して、所望の電子回路を製造する。

【０００７】次に、従来の機能合成方法を実行する機能
合成部（即ち、図２１の機能合成部１０２）の構成・動
作について説明する。図２２は、機能合成部１０２の構
成例を示すブロック図である。また、図２３は、機能合
成部１０２の動作例を示すフローチャートである。

【０００８】図２２に示すように、機能合成部１０２
は、スケジューリング部１０２１とＦＳＭ生成部１０２
２とデータパス生成部１０２３と結合部１０２４とスケ
ジューリング結果格納部１０２５とから構成される。

【０００９】このような構成において、オペレータが、
所定の操作盤（図示略）を使用して、機能合成部１０２
に対し、機能合成の実行命令を与えると、機能合成部１
０２の処理は、図２３のステップＳ１０１に進む。

【００１０】ステップＳ１０１では、スケジューリング
部１０２１が、Ｃプログラム格納部１からＣプログラム
を読み出す。ここでは、一例（以下、「従来実施例」と
称する）として、図４に示すＣプログラムが読み出され
たとする。

【００１１】次に、スケジューリング部１０２１は、読
み出されたＣプログラムにおいて、出力文を無視し、演
算文のみに基づいてデータフローグラフを生成する。こ
こで、「出力文」とは、プリント文などのように（演算
ではなく）データの印字を目的とするプログラム文を指
す。従来実施例の場合、スケジューリング部１０２１
は、図４に示すＣプログラムに基づいて、図５に示すデ
ータフローグラフを生成する。その後、機能合成部１０
２の処理は、図２３のステップＳ１０２に進む。

【００１２】ステップＳ１０２では、スケジューリング
部１０２１が、所定の動作クロックを使用して、データ
フローグラフを、該動作クロックの各クロックにおいて
実行される演算に分割する。従来実施例の場合、スケジ
ューリング部１０２１は、図５に示すデータフローグラ
フを、図６に示すように分割する。

【００１３】なお、この分割パターン（即ち、各クロッ
クにおいて実行される演算の数）は、オペレータによっ
て予め設定された（電子回路設計に関する）各種パラメ
ータに依存する。即ち、高速の電子回路を生成するよう
に上記パラメータが設定されている場合には、１クロッ
クでできるだけ多くの演算が実行されるように、データ
フローグラフが分割される。一方、電子回路の規模を小
さく押さえるように上記パラメータが設定されている場
合には、１つのゲートができるだけ多くの演算で再利用
可能となるように（即ち、同一種類の演算ができるだけ
別々のクロックで実行されるように）、データフローグ
ラフが分割される。

【００１４】次に、スケジューリング部１０２１は、各
クロックに（各クロック固有の識別名である）状態名を
割り当てる。従来実施例の場合、図６に示すように、状
態名ＳＴ０１，ＳＴ０２，ＳＴ０３が割り当てられる。
以下、該状態名割り当て後のデータフローグラフを「状
態割り当てされたデータフローグラフ」と称する。そし
て、スケジューリング部１０２１は、状態割り当てされ
たデータフローグラフを、スケジューリング結果格納部
１０２５に格納する。その後、機能合成部１０２の処理
は、図２３のステップＳ１０４に進む。

【００１５】ステップＳ１０４では、ＦＳＭ生成部１０
２２が、スケジューリング結果格納部１０２５に格納さ
れたスケジューリング結果（即ち、状態割り当されたデ
ータフローグラフ）に基づいて、ＦＳＭ（finite state
machine：有限状態マシン）を生成する。従来実施例の
場合、ＦＳＭ生成部１０２２は、図６に示すデータフロ
ーグラフに基づいて、図８に示すＦＳＭを生成する。な
お、この図に示すように、ＦＳＭの各状態（ＳＴ０１，
ＳＴ０２，ＳＴ０３）から引き出された線を、ここで
は、「制御信号線」と称する。その後、機能合成部１０
２の処理は、図２３のステップＳ１０６に進む。

【００１６】ステップＳ１０６では、データパス生成部
１０２３が、スケジューリング結果格納部１０２５に格
納されたスケジューリング結果（即ち、状態割り当され
たデータフローグラフ）に基づいて、データパスを生成
する。また、データパス生成部１０２３は、状態割り当
てされたデータフローグラフに基づいて、複数の状態に
渡って値を保持すべき変数を検出し、検出された変数に
対応する（データパス内の）信号線にフリップフロップ
を付加する。

【００１７】ここで、各フリップフロップへのトリガー
信号（制御信号）は、該フリップフロップに対応する変
数の値を使用して演算を行う状態の１つ手前の状態に対
応した信号が与えられる。従来実施例の場合、データパ
ス生成部１０２３は、図６に示すデータフローグラフに
基づいて、図１０に示すデータパスを生成する。

【００１８】図６に示すように、変数ａ，ｂの値は、状
態ＳＴ０２の加算で使用するので、図１０において、変
数ａ，ｂに対応するフリップフロップへは、状態ＳＴ０
１に対応した制御信号が与えられる。また、変数ｃ，ｄ
の値は、状態ＳＴ０３の加算で使用するので、変数ｃ，
ｄに対応するフリップフロップへは、状態ＳＴ０２に対
応した制御信号が与えられる。また、変数ｘの値は、状
態ＳＴ０３の乗算で使用するので、変数ｘに対応するフ
リップフロップへは、状態ＳＴ０２に対応した制御信号
が与えられる。また、変数ｙの値は、複数の状態に渡っ
て保持する必要はないので、変数ｙに対応するフリップ
フロップは付加されない。なお、変数ｚの値は、出力さ
れるのみで演算では使用しないように見えるが、出力し
た先で更に別の回路がつながっている（演算に使われ
る）と考えると、状態ＳＴ０１で外部回路で使用するの
で（図８に示すように、状態ＳＴ０３の次は状態ＳＴ０
１であることに注意されたい）、変数ｚに対応するフリ
ップフロップへは、状態ＳＴ０３に対応した制御信号が
与えられる。その後、機能合成部１０２の処理は、図２
３のステップＳ１０７に進む。

【００１９】ステップＳ１０７では、データパス生成部
１０２３が、Ｃプログラムにおいて出力文で印字指定さ
れている変数（以下、「観測変数」と称する）を、該Ｃ
プログラムから検出する。本従来実施例の場合、Ｃプロ
グラム内に出力文 ｐｒｉｎｔｆ（“ｘ＝％ｄ￥ｎ”，ｘ）； および ｐｒｉｎｔｆ（“ｙ＝％ｄ￥ｎ”，ｙ）； が存在するので、データパス生成部１０２３は、ｘとｙ
とを観測変数として検出する。

【００２０】そして、データパス生成部１０２３は、上
記観測変数に対応する信号線を、データパスから検出
し、検出された信号線に（ＲＴレベル記述の）出力端子
を付加する。従来実施例の場合、観測変数はｘ，ｙであ
るので、データパス生成部１０２３は、図１１に示すよ
うに、観測変数ｘ，ｙに対応する信号線に（ＲＴレベル
記述の）出力端子を付加する。その後、機能合成部１０
２の処理は、図２３のステップＳ１０８に進む。

【００２１】ステップＳ１０８では、結合部１０２４
が、（ＦＳＭ生成部１０２２が生成した）ＦＳＭと（デ
ータパス生成部１０２３が生成した）データパスとを結
合し、ＲＴレベルデータを生成する。具体的には、結合
部１０２４は、各状態に対応する（ＦＳＭ内の）制御信
号線を、該状態に対応する（データパス内の）フリップ
フロップのクロック端子に接続する。従来実施例では、
結合部１０２４は、図８に示すＦＳＭと図１１に示すデ
ータパスとを結合し、図２４に示すＲＴレベルデータを
生成する。以上が、機能合成部１０２の構成・動作であ
る。

【００２２】次に、最適化部３が行う（ＲＴレベルデー
タの）最適化について説明する。最適化とは、ここで
は、対象としている論理回路と等価な機能を回路規模が
より小さい（例えば、演算器またはレジスタの数がより
少ない）回路で実現することを意味する。図２５は、最
適化部３が行う最適化処理の一例を示すフローチャート
である。ここでは、一例として、図１５に示すＲＴレベ
ルデータを最適化する場合を考える。なお、図１５に示
すＲＴレベルデータは、ｘ＝ａ＋ｂ＋ｃを機能合成した
ものである。

【００２３】ステップＳ１１１では、共有化の候補とし
て、２つの演算器を選択する。図１５の例では、加算器
ｏｐ１，ｏｐ２を選択する。ステップＳ１１２では、選
択された２つの演算器の入力に接続されたフリップフロ
ップ（以下、「入力側ＦＦ」と称する）の制御信号を調
べ、該２つの制御信号のＯＮ期間が重なっていたら、ス
テップＳ１１１に戻り、別の演算器を選択する。一方、
２つの制御信号のＯＮ期間が重なっていなければ、ステ
ップ１１３に進む。図１５の例では、制御信号ＳＴ０
１，ＳＴ０２は同時にＯＮになることはないので、ステ
ップＳ１１３に進む。

【００２４】ステップＳ１１３では、２つの演算器を入
力側ＦＦと共にデータパス部から切り離す。また、デー
タパス部において、切り離した箇所にラベル（信号名）
を付けておく。図１５の例では、図２６に示すように、
加算器ｏｐ１，ｏｐ２を入力側ＦＦと共にデータパス部
から切り離す。また、図２６に示すように、データパス
部において、切り離した箇所に信号名ａ，ｂ，ｃ，ｘ、
ｗ，ＳＴ０１，ＳＴ０２を付けておく。

【００２５】ステップＳ１１４〜Ｓ１１８は、切り離さ
れた２つの演算器（図２６に示す２つの演算器）を１つ
の演算器（図２７に示す演算器）に共有化する過程であ
る。ステップＳ１１４では、切り離された２つの演算器
を、いずれか一方の演算器に共有化する。また、共有演
算器の出力には、共有化される前の２つの演算器の出力
名のいずれをも、ラベルとして付けておく。ステップＳ
１１５では、切り離された２つの演算器の入力側ＦＦ
を、ステップＳ１１４で共有化した方の演算器の入力側
ＦＦに共有化する。

【００２６】ステップＳ１１６では、切り離された２つ
の演算器の入力側ＦＦの制御信号の論理和をとる。ま
た、該論理和をとった制御信号を、ステップＳ１１５で
共有された入力側ＦＦ（以下、「共有入力側ＦＦ」と称
する）の制御信号とする。ステップＳ１１７では、一方
の演算器の入力側ＦＦの入力信号と他方の演算器の入力
側ＦＦの入力信号との切換回路を、マルチプレクサを使
用して作成する。また、上記マルチプレクサの出力信号
を共有入力側ＦＦの入力信号とする

【００２７】ステップＳ１１８では、いずれか一方の演
算器の入力側ＦＦの制御信号を、上記マルチプレクサの
セレクト入力とする。この場合、セレクト信号が入力さ
れると、該セレクト信号として入力された制御信号に対
応する演算器の入力側ＦＦの入力信号が、マルチプレク
サによって選択されるようにする。図１５の例では、ス
テップＳ１１４〜Ｓ１１８の処理によって、図２６に示
す２つの演算器が、図２７に示す１つの演算器に共有化
される。

【００２８】ステップＳ１１９では、データパス部のラ
ベルとステップＳ１１４〜Ｓ１１８によって生成された
回路のラベルとを接続することによって、該共有化され
た回路をデータパス部に戻す。図１５の例では、図２７
に示す（共有化された）演算器が、図２６に示すデータ
パス部に戻され、図１６に示すＲＴレベルデータに最適
化される。この例では、図１５のフリップフロップＲ
ａ，Ｒｗが図１６のフリップフロップＲａ／ｗに共有化
され、図１５のフリップフロップＲｂ，Ｒｃが図１６の
フリップフロップＲｂ／ｃに共有化され、図１５の加算
器ｏｐ１，ｏｐ２が図１６の加算器ｏｐ１／２に共有化
された。以上で、最適化が完了する。

【００２９】ところで、上述した電子回路データ生成シ
ステムにおいては、一般的に、その中間過程で生成され
る各データ（ＲＴレベルデータ，Ｇａｔｅレベルデー
タ）の動作検証が行われる。図２１に示すプログラム実
行部９，ＲＴレベルシミュレータ１０，Ｇａｔｅレベル
シミュレータ１１，テストベンチプログラム格納部１
３，プログラム実行結果格納部１４，ＲＴレベルシミュ
レーション結果格納部１５，Ｇａｔｅレベルシミュレー
ション結果格納部１６は、上記動作検証を行うための構
成である。なお、これらの構成も、具体的には、ＣＰＵ
（中央処理装置）およびその周辺回路・周辺装置からな
るコンピュータ装置である。該コンピュータ装置は、内
蔵の半導体メモリ（ＲＯＭ，ＲＡＭ等）や外部記憶媒体
（ハードディスク，光磁気ディスク等）に記録された制
御プログラムに基づいて、以下に示す動作を実行する。

【００３０】図２１において、テストベンチプログラム
格納部１３は、テストベンチプログラムを格納する。こ
こで、「テストベンチプログラム」とは、Ｃプログラ
ム，ＲＴレベルデータ，Ｇａｔｅレベルデータに所定の
テストデータを与えるプログラムを指す。テストベンチ
プログラム格納部１３は、同一のテストデータを与える
テストベンチプログラムを、ＣプログラムとＲＴレベル
データとＧａｔｅレベルデータとのそれぞれに対して格
納している。

【００３１】プログラム実行部９は、テストベンチプロ
グラム格納部１３に格納された（Ｃプログラム用の）テ
ストベンチプログラムを使用して、Ｃプログラム格納部
１に格納されたＣプログラムを実行する。プログラム実
行結果格納部１４は、該Ｃプログラムの実行結果を格納
する。図１４は、Ｃプログラムのテストベンチプログラ
ムとその実行結果との一例を示す説明図である。この図
に示す実行結果は、同図に示すテストベンチプログラム
を使用して図４に示すＣプログラムを実行した場合の実
行結果である。

【００３２】ＲＴレベルシミュレータ１０は、テストベ
ンチプログラム格納部１３に格納された（ＲＴレベルデ
ータ用の）テストベンチプログラムを使用して、ＲＴレ
ベルデータ格納部４に格納されたＲＴレベルデータが示
す論理回路の動作をシミュレーションする。ＲＴレベル
シミュレーション結果格納部１５は、該ＲＴレベルデー
タが示す論理回路の動作結果を格納する。図２８は、従
来の機能合成方法によって生成されたＲＴレベルデータ
が示す論理回路の動作結果の一例を示す説明図である。

【００３３】Ｇａｔｅレベルシミュレータ１１は、テス
トベンチプログラム格納部１３に格納された（Ｇａｔｅ
レベルデータ用の）テストベンチプログラムを使用し
て、Ｇａｔｅレベルデータ格納部６に格納されたＧａｔ
ｅレベルデータが示す電子回路（トランジスタゲートの
組み合わせ）の動作をシミュレーションする。Ｇａｔｅ
レベルシミュレーション結果格納部１６は、該Ｇａｔｅ
レベルデータが示す電子回路の動作結果を格納する。

【００３４】作業者が、プログラム実行結果格納部１４
に格納された実行結果（Ｃプログラムの実行結果）やＲ
Ｔレベルシミュレーション結果格納部１５に格納された
シミュレーション結果（ＲＴレベルデータが示す論理回
路の動作結果）、Ｇａｔｅレベルシミュレーション結果
をそれぞれ目視し、与えたテストベンチプログラムをも
とにした推測から、妥当な結果が出ていることを確認す
ることで、「機能合成部１０２による機能合成が正常に
行われた」と判定する。

【００３５】図２９は、従来の機能合成方法によって生
成されたＲＴレベルデータが示す論理回路の動作結果の
一例を示すタイミング図である。なお、図２９は、図２
８に示す動作結果をタイミング図の形式で示したもので
ある。この図において、「データａ，ｂ，ｃ，ｄ」とし
て与えられる値、即ち”１，１，２，２”および”１，
２，１，２”は、図２４に示す入力端子ａ，ｂ，ｃ，ｄ
から（図２９に示すタイミングで）読み込まれる値（テ
ストデータ）であり、図１４に示す（Ｃプログラム用
の）テストベンチプログラムで与えられるテストデータ
（関数ｃａｌｃの引数）と同じ値である。

【００３６】作業者により、入力値から推測される妥当
な値が得られているかを確認し、機能合成が正常か否か
を判定する。図２９において、「観測変数ｘ」として読
み出される値、即ち”２”および”３”は、図２４に示
す出力端子ｘから（図２９に示すタイミングで）読み出
される値であり、図１４に示すＣプログラム実行結
果（”ｘ＝２”および”ｘ＝３”）と同じ値である（こ
こで、演算途中の中間値ｘ，ｙ及び最終値ｚのいずれの
場合も含めて実行結果と呼んでいる）。また、図２９に
おいて、「観測変数ｙ」として読み出される値、即ち”
４”および”３”は、図２４に示す出力端子ｙから（図
２９に示すタイミングで）読み出される値であり、図１
４に示すＣプログラム実行結果（”ｙ＝４”および”ｙ
＝３”）と同じ値である。また、図２９において、「実
行結果ｚ」として読み出される値、即ち”８”および”
９”は、図２４に示す出力端子ｚから（図２９に示すタ
イミングで）読み出される値であり、図１４に示すＣプ
ログラム実行結果（”ｒｅｓｕｌｔ＝８”および”ｒｅ
ｓｕｌｔ＝９”）と同じ値である。

【００３７】従来の場合、Ｃプログラム実行結果と出力
端子ｚからの出力値を作業者が確認していた。即ち、こ
の場合、作業者により、図１４（ｂ）に示す（Ｃプログ
ラムの）実行結果と図２９に示す（ＲＴレベルデータ
の）シミュレーション結果とを比較し、両者が一致して
いるので、「機能合成部１０２による機能合成が正常に
行われた」と確認することができる。

【００３８】

【発明が解決しようとする課題】ところで、上述した従
来の機能合成方法では、Ｃプログラム実行結果、ＲＴレ
ベルデータ、Ｇａｔｅレベルデータのそれぞれのシミュ
レーション結果の確認作業が必要であった。また、いず
れかのシミュレーション結果のみ人手で確認し、残りは
機械的な比較によって自動化しようとする場合、「機能
合成方法によって生成されたＲＴレベルデータが示す論
理回路の動作検証を行う場合、Ｃプログラムの実行結果
と比較されるべき値を（ＲＴレベルデータのシミュレー
ション時に）どのタイミングで読み出せばよいのか分か
り難い」という課題があった。

【００３９】これは、プログラム言語は、１行１行が逐
次的に処理され、出力文（例えば、プリント文）が記述
された行に到達して初めて変数値が出力（例えば、印
字）されるのに対して、一方、ＲＴレベルデータのシミ
ュレーションの場合、変数値は（対応する信号線が引き
出されている限り）処理中のどのタイミングにおいても
読み出すことができるため、両変数値の対応づけが難し
いことに起因する。

【００４０】例えば、図２９において、変数ｘ，ｙの値
をタイミングで読み出すと、これらの値は、図１４に
示す”ｘ＝２ ｙ＝４”と一致し、変数ｘ，ｙの値をタ
イミングで読み出すと、これらの値は、図１４に示
す”ｘ＝３ ｙ＝３”と一致するが、変数ｘ，ｙの値を
タイミングで読み出した場合、これらの値は（ｘ，
ｙ）＝（３，４）となり、Ｃプログラムの何れの実行結
果（図１４参照）とも一致しない。その結果、ＲＴレベ
ルデータが示す論理回路が正常動作を示しているにもか
かわらず、「機能合成部１０２による機能合成が正常に
行われていない」と判定してしまう。

【００４１】以上の理由によって、従来の機能合成方法
では、「作業者が機能合成が正常に行われていることを
確認しようとすると膨大なデータを人手で行うため、多
大な工数・時間を要すると同時に、どのタイミングのデ
ータを比較すればよいのかがわからないため、正確な判
断が難しかった」という課題があった。また、自動化し
て、機能合成の動作検証を行う場合でも、「Ｃプログラ
ムの実行結果と比較されるべき値をどのタイミングで読
み出せばよいのか分かり難く、その結果、Ｃプログラム
の実行結果と（ＲＴレベルデータが示す）論理回路の動
作結果とを比較することは困難である」という課題があ
った。従って、機能合成の動作検証を途中の段階で行う
ことは難しかった。途中で動作検証を行わずに論理回路
を作成した場合、もし設計通りに動作しない場合には、
当初の段階に戻って機能合成の設計を行うことになり、
それまでかかった工数が無駄になるとともに開発日程が
大幅に遅れるという問題があった。

【００４２】この発明は、このような背景の下になされ
たもので、プログラムの実行結果と容易に比較すること
ができる動作結果を示す論理回路を生成することができ
る機能合成方法および機能合成装置およびその記録媒体
を提供することを目的とする。

【００４３】

【課題を解決するための手段】請求項１記載の発明は、
プログラムから論理回路を生成する機能合成方法におい
て、前記プログラムの出力文で指定された観測変数およ
び実行結果が確定するタイミングを与える論理回路を生
成することを特徴とする。ここで、実行結果とは、演算
での中間値または最終値またはその両方を示す。請求項
２記載の発明は、プログラムから論理回路を生成する機
能合成方法において、前記プログラムを分割する過程
と、個々の分割範囲に状態名を割り当てる過程と、前記
プログラムの出力文で指定された観測変数の値を出力す
る演算が実行される状態名を検出する過程と、前記プロ
グラムに基づいて、前記各状態名が示す状態間の状態遷
移を制御するＦＳＭを生成する過程と、前記検出された
状態名が示す状態への遷移タイミングを示す制御信号の
信号線を前記観測変数を読み取るタイミングを与える信
号線として出力に引き出す過程と、前記プログラムに基
づいて、データパスを生成する過程と、前記ＦＳＭと前
記データパスとを結合して、論理回路を生成する過程と
を具備することを特徴とする。請求項３記載の発明は、
請求項２に記載された過程と、前記生成した論理回路を
変形して、前記論理回路と等価な機能でかつ前記論理回
路よりも構成要素（例えば、演算器やレジスタ）の数が
少ない論理回路を生成する最適化過程とを有することを
特徴とする。請求項４記載の発明は、請求項１から請求
項３のいずれかに記載の機能合成方法と、前記出力文に
よる出力結果と生成された論理回路が示すタイミングで
得られた出力結果とを比較する過程と、該比較結果に基
づいて機能合成の正否を判定する過程とを具備すること
を特徴とする。

【００４４】請求項５記載の発明は、プログラムから論
理回路を生成する機能合成装置において、前記プログラ
ムの出力文で指定された観測変数および実行結果が確定
するタイミングを与える論理回路を生成することを特徴
とする。請求項６記載の発明は、プログラムから論理回
路を生成する機能合成装置において、前記プログラムを
分割する手段と、個々の分割範囲に状態名を割り当てる
手段と、前記プログラムの出力文で指定された観測変数
の値を出力する演算が実行される状態名を検出する手段
と、前記プログラムに基づいて、前記各状態名が示す状
態間の状態遷移を制御するＦＳＭを生成する手段と、前
記検出された状態名が示す状態への遷移タイミングを示
す制御信号の信号線を前記観測変数を読み取るタイミン
グを与える信号線として出力に引き出す手段と、前記プ
ログラムに基づいて、データパスを生成する手段と、前
記ＦＳＭと前記データパスとを結合して、論理回路を生
成する手段とを具備することを特徴とする。請求項７記
載の発明は、請求項６に記載された手段と、前記生成し
た論理回路を変形して、前記論理回路と等価な機能でか
つ前記論理回路よりも回路規模の小さい論理回路を生成
する手段とを有することを特徴とする。請求項８記載の
発明は、請求項５から請求項７のいずれかに記載の機能
合成装置と、前記出力文による出力結果と生成された論
理回路が示すタイミングで得られた出力結果とを比較す
る手段と、該比較結果に基づいて機能合成の正否を判定
する手段とを具備することを特徴とする。

【００４５】請求項９記載の発明は、プログラムから論
理回路を生成する機能合成方法をコンピュータに実行さ
せるためのプログラムを記録した記録媒体において、前
記プログラムの出力文で指定された観測変数および実行
結果が確定するタイミングを与える論理回路を生成する
ことを特徴とする。請求項１０記載の発明は、プログラ
ムから論理回路を生成する機能合成方法をコンピュータ
に実行させるためのプログラムを記録した記録媒体にお
いて、前記プログラムを分割する過程と、個々の分割範
囲に状態名を割り当てる過程と、前記プログラムの出力
文で指定された観測変数の値を出力する演算が実行され
る状態名を検出する過程と、前記プログラムに基づい
て、前記各状態名が示す状態間の状態遷移を制御するＦ
ＳＭを生成する過程と、前記検出された状態名が示す状
態への遷移タイミングを示す制御信号の信号線を前記観
測変数を読み取るタイミングを与える信号線として出力
に引き出す過程と、前記プログラムに基づいて、データ
パスを生成する過程と、前記ＦＳＭと前記データパスと
を結合して、論理回路を生成する過程とをコンピュータ
に実行させるためのプログラムを記録したことを特徴と
する。請求項１１記載の発明は、請求項９または請求項
１０のいずれかに記載の機能合成方法と、前記出力文に
よる出力結果と生成された論理回路が示すタイミングで
得られた出力結果とを比較する過程と、該比較結果に基
づいて機能合成の正否を判定する過程とをコンピュータ
に実行させるためのプログラムを記録したことを特徴と
する。

【００４６】

【発明の実施の形態】以下、図面を参照して、この発明
の実施形態について説明する。図１は、この発明の一実
施形態による機能合成方法を適用した電子回路データ
（マスクデータ）生成システムの構成例を示すブロック
図である。この図において、図２１の各部に対応する部
分には同一の符号を付け、その説明を省略する。この図
に示す電子回路データ生成システムは、機能合成部１０
２に代えて機能合成部２を新たに設けたことを特徴とす
る。

【００４７】次に、この発明の一実施形態による機能合
成方法を実行する機能合成部（即ち、図１の機能合成部
２）の構成・動作について説明する。図２は、機能合成
部２の構成例を示すブロック図である。また、図３は、
機能合成部２の動作例を示すフローチャートである。

【００４８】図２に示すように、機能合成部２は、スケ
ジューリング部２１とＦＳＭ生成部２２とデータパス生
成部２３と結合部２４とスケジューリング結果格納部２
５と観測変数−状態リスト格納部２６とから構成され
る。

【００４９】このような構成において、オペレータが、
所定の操作盤（図示略）を使用して、機能合成部２に対
し、機能合成の実行命令を与えると、機能合成部２の処
理は、図３のステップＳ１に進む。

【００５０】ステップＳ１では、スケジューリング部２
１が、Ｃプログラム格納部１からＣプログラムを読み出
す。ここでは、一例（以下、「本実施例」と称する）と
して、図４に示すＣプログラムが読み出されたとする。

【００５１】次に、スケジューリング部２１は、読み出
されたＣプログラムにおいて、出力文を無視し、演算文
のみに基づいてデータフローグラフを生成する。本実施
例の場合、スケジューリング部２１は、図４に示すＣプ
ログラムに基づいて、図５に示すデータフローグラフを
生成する。その後、機能合成部２の処理は、図３のステ
ップＳ２に進む。

【００５２】ステップＳ２では、スケジューリング部２
１が、所定の動作クロックを使用して、データフローグ
ラフを、該動作クロックの各クロック周期において実行
される演算に分割する。本実施例の場合、スケジューリ
ング部２１は、図５に示すデータフローグラフを、図６
に示すように分割する。

【００５３】なお、従来技術と同様に、この分割パター
ン（即ち、各クロック周期において実行される演算の
数）は、オペレータによって予め設定された（電子回路
設計に関する）各種パラメータに依存する。即ち、高速
の電子回路を生成するように上記パラメータが設定され
ている場合には、１クロックでできるだけ多くの演算が
実行されるように、データフローグラフが分割される。
一方、電子回路の規模を小さく押さえるように上記パラ
メータが設定されている場合には、１つのゲートができ
るだけ多くの演算で再利用されるように（即ち、同一の
演算ができるだけ別々のクロックで実行されるよう
に）、データフローグラフが分割される。

【００５４】次に、スケジューリング部２１は、各クロ
ックに（各クロック固有の識別名である）状態名を割り
当てる。本実施例の場合、図６に示すように、状態名Ｓ
Ｔ０１，ＳＴ０２，ＳＴ０３が割り当てられる。そし
て、スケジューリング部２１は、状態割り当てされたデ
ータフローグラフを、スケジューリング結果格納部２５
に格納する。その後、機能合成部２の処理は、図３のス
テップＳ３に進む。

【００５５】ステップＳ３では、スケジューリング部２
１は、観測変数を、Ｃプログラムから検出する。本実施
例の場合、Ｃプログラム内に出力文 ｐｒｉｎｔｆ（“ｘ＝％ｄ￥ｎ”，ｘ）； および ｐｒｉｎｔｆ（“ｙ＝％ｄ￥ｎ”，ｙ）； が存在するので、スケジューリング部２１は、ｘとｙと
を観測変数として検出する。

【００５６】次に、スケジューリング部２１は、状態割
り当てされたデータフローグラフから上記観測変数を検
出することによって、該観測変数の値を出力する演算
を、状態割り当てされたデータフローグラフから検出す
る。本実施例の場合、スケジューリング部２１は、観測
変数ｘの値を出力する演算Ａと観測変数ｙの値を出力す
る演算Ｂとを図６に示すデータフローグラフから検出す
る。

【００５７】次に、スケジューリング部２１は、探し出
された演算（観測変数の値を出力する演算）が実行され
る状態名と該観測変数とからなる観測変数−状態リスト
を生成し、該観測変数−状態リストを観測変数−状態リ
スト格納部２６に格納する。本実施例の場合、観測変数
ｘの値を出力する演算Ａは状態ＳＴ０２で実行され、観
測変数ｙの値を出力する演算Ｂは状態ＳＴ０３で実行さ
れるので、スケジューリング部２１は、図７に示す観測
変数−状態リストを生成する。その後、機能合成部２の
処理は、図３のステップＳ４に進む。

【００５８】ステップＳ４では、ＦＳＭ生成部２２が、
スケジューリング結果格納部２５に格納されたスケジュ
ーリング結果（即ち、状態割り当されたデータフローグ
ラフ）に基づいて、ＦＳＭを生成する。本実施例の場
合、ＦＳＭ生成部２２は、図６に示すデータフローグラ
フに基づいて、図８に示すＦＳＭを生成する。その後、
機能合成部２の処理は、図３のステップＳ５に進む。

【００５９】ステップＳ５では、ＦＳＭ生成部２２が、
観測変数−状態リストに格納された各状態について、該
各状態に対応する制御信号線を上記ＦＳＭから検出し、
検出された制御信号線に（ＲＴレベル記述の）出力端子
を付加する。本実施例の場合、図７に示すように、観測
変数−状態リストには、状態ＳＴ０２，ＳＴ０３が格納
されているので、ＦＳＭ生成部２２は、図９に示すよう
に、状態ＳＴ０２，ＳＴ０３に対応する制御信号線を引
き出し、（ＲＴレベル記述の）出力端子ｘ＿ｖａｌｉ
ｄ，ｙ＿ｖａｌｉｄを付加する。その後、機能合成部２
の処理は、図３のステップＳ６に進む。

【００６０】ステップＳ６では、データパス生成部２３
が、スケジューリング結果格納部２５に格納されたスケ
ジューリング結果（即ち、状態割り当されたデータフロ
ーグラフ）に基づいて、データパスを生成する。また、
データパス生成部２３は、状態割り当てされたデータフ
ローグラフに基づいて、複数の状態に渡って値を保持す
べき変数を検出し、検出された変数に対応する（データ
パス内の）信号線にフリップフロップを付加する。ここ
で、各フリップフロップへのトリガー信号（制御信号）
は、該フリップフロップに対応する変数の値を使用して
演算を行う状態の１つ手前の状態に対応した信号が与え
られる。本実施例の場合、データパス生成部２３は、図
６に示すデータフローグラフに基づいて、図１０に示す
データパスを生成する。

【００６１】図６に示すように、変数ａ，ｂの値は、状
態ＳＴ０２の加算で使用するので、図１０において、変
数ａ，ｂに対応するフリップフロップへは、状態ＳＴ０
１に対応した制御信号が与えられる。また、変数ｃ，ｄ
の値は、状態ＳＴ０３の加算で使用するので、変数ｃ，
ｄに対応するフリップフロップへは、状態ＳＴ０２に対
応した制御信号が与えられる。また、変数ｘの値は、状
態ＳＴ０３の乗算で使用するので、変数ｘに対応するフ
リップフロップへは、状態ＳＴ０２に対応した制御信号
が与えられる。また、変数ｙの値は、複数の状態に渡っ
て保持する必要はないので、変数ｙに対応するフリップ
フロップは付加されない。なお、変数ｚの値は、出力さ
れるのみで演算では使用しないように見えるが、出力し
た先で更に別の回路がつながっている（演算に使われ
る）と考えると、状態ＳＴ０１で外部回路で使用するの
で（図８に示すように、状態ＳＴ０３の次は状態ＳＴ０
１であることに注意されたい）、変数ｚに対応するフリ
ップフロップへは、状態ＳＴ０３に対応した制御信号が
与えられる。その後、機能合成部２の処理は、図３のス
テップＳ７に進む。

【００６２】ステップＳ７では、データパス生成部２３
が、観測変数に対応する信号線を、データパスから検出
し、検出された信号線に（ＲＴレベル記述の）出力端子
を付加する。本実施例の場合、観測変数はｘ，ｙである
ので、データパス生成部２３は、図１１に示すように、
観測変数ｘ，ｙに対応する信号線に（ＲＴレベル記述
の）出力端子を付加する。その後、機能合成部２の処理
は、図３のステップＳ８に進む。

【００６３】ステップＳ８では、結合部２４が、（ＦＳ
Ｍ生成部２２が生成した）ＦＳＭと（データパス生成部
２３が生成した）データパスとを結合し、ＲＴレベルデ
ータを生成する。具体的には、結合部２４は、各状態に
対応する（ＦＳＭ内の）制御信号線を、該状態に対応す
る（データパス内の）フリップフロップのクロック端子
に接続する。本実施例では、結合部２４は、図９に示す
ＦＳＭと図１１に示すデータパスとを結合し、図１２に
示すＲＴレベルデータを生成する。以上が、機能合成部
２の構成・動作である。

【００６４】ところで、従来と同様に、本実施形態にお
いても、その中間過程で生成される各データ（ＲＴレベ
ルデータ，Ｇａｔｅレベルデータ）の動作検証が行われ
る。図１に示すプログラム実行部９，ＲＴレベルシミュ
レータ１０，Ｇａｔｅレベルシミュレータ１１，一致判
定部１２，テストベンチプログラム格納部１３，プログ
ラム実行結果格納部１４，ＲＴレベルシミュレーション
結果格納部１５，Ｇａｔｅレベルシミュレーション結果
格納部１６は、上記動作検証を行うための構成である。

【００６５】図１３は、本実施形態による機能合成方法
によって生成されたＲＴレベルデータが示す論理回路の
動作結果の一例を示すタイミング図である。なお、図１
３は、図１４に示す（Ｃプログラム用の）テストベンチ
プログラムと同一のテストデータを与える（ＲＴレベル
データ用の）テストベンチプログラムによる動作結果を
示す。この図において、「状態ＳＴ０１，ＳＴ０２，Ｓ
Ｔ０３」は、図１２に示すフリップフロップ（のクロッ
ク端子）に入力されるパルスである。

【００６６】また、図１３において、「データａ，ｂ，
ｃ，ｄ」として与えられる値、即ち”１，１，２，２”
および”１，２，１，２”は、図１２に示す入力端子
ａ，ｂ，ｃ，ｄから（図１３に示すタイミングで）読み
込まれる値（テストデータ）であり、図１４に示す（Ｃ
プログラム用の）テストベンチプログラムで与えられる
テストデータ（関数ｃａｌｃの引数）と同じ値である。
また、図１３において、「観測変数ｘ」として読み出さ
れる値、即ち”２”および”３”は、図１２に示す出力
端子ｘから（図１３に示すタイミングで）読み出される
値であり、図１４に示すＣプログラム実行結果（”ｘ＝
２”および”ｘ＝３”）と同じ値である（ここでは、ｘ
は中間値）。なお、この値は、図１３に示すタイミング
（”１＋１”および”１＋２”）で演算される。

【００６７】また、図１３において、「観測変数ｙ」と
して読み出される値、即ち”４”および”３”は、図１
２に示す出力端子ｙから（図１３に示すタイミングで）
読み出される値であり、図１４に示すＣプログラム実行
結果（”ｙ＝４”および”ｙ＝３”）と同じ値である
（ここでは、ｙは中間値）。なお、この値は、図１３に
示すタイミング（”２＋２”および”１＋２”）で演算
される。

【００６８】また、図１３において、「有効変数ｘ＿ｖ
ａｌｉｄ」は、図１２に示す出力端子ｘ＿ｖａｌｉｄか
ら出力されるパルスであり、データｘの読み出しタイミ
ングを示す。また、図１３において、「有効変数ｙ＿ｖ
ａｌｉｄ」は、図１２に示す出力端子ｙ＿ｖａｌｉｄか
ら出力されるパルスであり、データｙの読み出しタイミ
ングを示す。

【００６９】また、図１３において、「実行結果ｚ」
（ここでは、ｚは最終値）として読み出される値、即
ち”８”および”９”は、図１２に示す出力端子ｚから
（図１３に示すタイミングで）読み出される値であり、
図１４に示すＣプログラム実行結果（”ｒｅｓｕｌｔ＝
８”および”ｒｅｓｕｌｔ＝９”）と同じ値である。な
お、この値は、図１３に示すタイミング（”２＊４”お
よび”３＊３”）で演算される。

【００７０】この場合、一致判定部１２は、パルスｘ＿
ｖａｌｉｄが示すタイミングで（図１２に示す）出力端
子ｘからデータを読み出し、かつ、パルスｙ＿ｖａｌｉ
ｄが示すタイミングで（図１２に示す）出力端子ｙから
データを読み出す。そして、一致判定部１２は、これら
の値と出力端子ｚから読み出されたデータとを、図１４
に示す（Ｃプログラムの）実行結果と比較する。その結
果、図１３および図１４に示す例では、両者が一致して
いるので、一致判定部１２は、「機能合成部２による機
能合成が正常に行われた」と判定する。

【００７１】このように、本実施形態では、観測変数に
対応する信号線に（ＲＴレベル記述の）出力端子を付加
すると共に、該観測変数の値を出力する演算が実行され
る状態に対応する制御信号線にも（ＲＴレベル記述の）
出力端子を付加するので、該観測変数の読み出しタイミ
ングを後者の出力端子から容易に得ることができる。そ
のため、Ｃプログラムの実行結果と該Ｃプログラムを機
能合成して得られたＲＴレベルデータが示す論理回路の
動作結果とを容易に比較することができる。

【００７２】以上、この発明の実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、この発明の要旨を逸脱しない範囲の
設計の変更等があってもこの発明に含まれる。たとえ
ば、上述した一実施形態（および従来技術）において
は、機能合成部と最適化部３とを別の構成として説明し
たが、両者の関係は必ずしもこれに限定されず、例え
ば、最適化部３は機能合成部に含まれてもよい。また、
論理合成部が機能合成部に含まれる場合でも、同様に、
Ｃプログラム実行結果とＧａｔｅレベルデータのシミュ
レーション結果との比較が容易となる。

【００７３】図３０に、最適化前後の比較を行う構成の
ブロック図を示した。本実施形態によると、機能合成部
２で生成されたＲＴレベルデータ（即ち、最適化前のＲ
Ｔレベルデータ）と最適化部３で最適化されたＲＴレベ
ルデータとを（同じテストベンチプログラムを使用し
て）ＲＴレベルシミュレータ１０でシミュレーション
し、一致判定部１２で両シミュレーション結果を比較す
ることによって、最適化部３による最適化の正否を判定
することができる。

【００７４】例えば、従来の機能合成方法を使用して、
図１５に示すＲＴレベルデータを、図１６に示すＲＴレ
ベルデータに最適化した場合を考える。ここで、「最適
化前の（即ち、図１５の）ＲＴレベルデータのシミュレ
ーション結果におけるｘの値と最適化後の（即ち、図１
６の）ＲＴレベルデータのシミュレーション結果におけ
るｘの値とを比較したところ両者が一致しなかった。そ
こで、ａ＋ｂを計算した時点で値が既におかしいのか否
かを調べるために、図１５に示すｗの値と図１６に示す
ｗ’の値とを比較する」という場合を考える。

【００７５】図１７は、最適化前の（即ち、図１５の）
ＲＴレベルデータのシミュレーション結果であり、図１
８は、最適化後の（即ち、図１６の）ＲＴレベルデータ
のシミュレーション結果である。ここで、図１７のｗの
値と図１８のｗ’の値とを比較する場合、最適化後の
（即ち、図１６の）ＲＴレベルデータの出力端子ｗ’に
は入力端子ａからの入力値と演算子ｏｐ１／２の演算結
果とが交互に現れるため、最適化前のシミュレーション
結果（図１７）のｗと最適化後のシミュレーション結果
（図１８）のｗ’とをどのタイミングで比較すればよい
のか分からない、という課題があった。

【００７６】一方、本実施形態による機能合成方法を使
用した場合、図１９に示すＲＴレベルデータが得られ
る。本実施形態によるＲＴレベルデータ（図１９）は、
従来技術によるＲＴレベルデータ（図１６）と比較し
て、出力端子ｗ＿ｖａｌｉｄが追加されている。この出
力端子ｗ＿ｖａｌｉｄは、最適化部３による最適化より
以前に（即ち、機能合成部２によって）付加されたもの
であるが、この端子の出力信号は（最適化部３による最
適化の後も）ｗ’のタイミング信号として使用すること
ができる。

【００７７】図２０は、本発明の効果を説明するための
本実施形態によるＲＴレベルデータ（図１９）のシミュ
レーション結果である。この図に示すように、本実施形
態によるＲＴレベルデータの場合、加算器ｏｐ１／２の
演算結果が確定するタイミングが出力端子ｗ＿ｖａｌｉ
ｄから得られるので、該出力端子ｗ＿ｖａｌｉｄの出力
信号がＯＮになるタイミングで得られたｗ’の値を最適
化前のシミュレーション結果（図１７）のｗと比較する
ことによって、最適化前後においてｗの値が一致してい
るか否か（即ち、最適化の正否）を判定することができ
る。従来の方法では、図２０に示すように、ｗ＿ｖａｌ
ｉｄの値をどのタイミングで比較すればよいのかわから
ないので、例えば、ｗ＿ｖａｌｉｄの出力信号がＯＦＦ
である図２０の真ん中の点線に囲まれた部分で比較する
とエラーとなる。

【００７８】

【発明の効果】以上説明したように、この発明によれ
ば、プログラムの実行結果と論理回路の動作結果を容易
にタイムリーに比較することができる、という効果があ
る。これにより、機能合成が正常に動作しているか否か
を途中の段階で検証することができる。従って、異常だ
った場合の変更を迅速に行うことが可能になった。ま
た、最適化前後での内部端子（演算の途中結果）の比較
も容易となる。

【図面の簡単な説明】

【図１】 本発明の一実施形態による機能合成方法を適
用した電子回路データ（マスクデータ）生成システムの
構成例を示すブロック図である。

【図２】 機能合成部２の構成例を示すブロック図であ
る。

【図３】 機能合成部２の動作例を示すフローチャート
である。

【図４】 Ｃプログラムの一例を示す説明図である。

【図５】 データフローグラフの一例を示す説明図であ
る。

【図６】 分割されたデータフローグラフの一例を示す
説明図である。

【図７】 観測変数−状態リストの一例を示す説明図で
ある。

【図８】 ＦＳＭの一例を示す説明図である。

【図９】 出力端子が付加されたＦＳＭの一例を示す説
明図である。

【図１０】 データパスの一例を示す説明図である。

【図１１】 出力端子が付加されたデータパスの一例を
示す説明図である。

【図１２】 本実施形態によるＲＴレベルデータの一例
を示す説明図である。

【図１３】 本実施形態によるＲＴレベルデータが示す
論理回路の動作結果の一例を示すタイミング図である。

【図１４】 Ｃプログラムのテストベンチプログラム
（ａ）とその実行結果（ｂ）との一例を示す説明図であ
る。

【図１５】 最適化前のＲＴレベルデータの一例を示す
説明図である。

【図１６】 最適化後のＲＴレベルデータの一例を示す
説明図である。

【図１７】 最適化前のシミュレーション結果の一例を
示すタイミング図である。

【図１８】 最適化後のシミュレーション結果の一例を
示すタイミング図である。

【図１９】 本実施形態において、最適化後のＲＴレベ
ルデータの一例を示す説明図である。

【図２０】 本実施形態において、最適化後のシミュレ
ーション結果の一例を示すタイミング図である。

【図２１】 従来の機能合成方法を適用した電子回路デ
ータ（マスクデータ）生成システムの構成例を示すブロ
ック図である。

【図２２】 機能合成部１０２の構成例を示すブロック
図である。

【図２３】 機能合成部１０２の動作例を示すフローチ
ャートである。

【図２４】 従来技術によるＲＴレベルデータの一例を
示す説明図である。

【図２５】 最適化処理の一例を示すフローチャートで
ある。

【図２６】 最適化処理の一過程を示す説明図である。

【図２７】 最適化処理の一過程を示す説明図である。

【図２８】 従来技術によるＲＴレベルデータが示す論
理回路の動作結果の一例を示す説明図である。

【図２９】 従来技術によるＲＴレベルデータが示す論
理回路の動作結果の一例を示すタイミング図である。

【図３０】 最適化前後の比較を行う構成の一例を示す
ブロック図である。

【符号の説明】

２……機能合成部、 ３……最適化部、 ９……プログ
ラム実行部、１０……ＲＴレベルシミュレータ、 １２
……一致判定部、２１……スケジューリング部、 ２２
……ＦＳＭ生成部、２３……データパス生成部、 ２４
……結合部、２５……スケジューリング結果格納部、２
６……観測変数−状態リスト格納部

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 プログラムから論理回路を生成する機能
   合成方法において、 前記プログラムの出力文で指定された観測変数および実
   行結果が確定するタイミングを与える論理回路を生成す
   ることを特徴とする機能合成方法。
2. 【請求項２】 プログラムから論理回路を生成する機能
   合成方法において、 前記プログラムを分割する過程と、 個々の分割範囲に状態名を割り当てる過程と、 前記プログラムの出力文で指定された観測変数の値を出
   力する演算が実行される状態名を検出する過程と、 前記プログラムに基づいて、前記各状態名が示す状態間
   の状態遷移を制御するＦＳＭを生成する過程と、 前記検出された状態名が示す状態への遷移タイミングを
   示す制御信号の信号線を前記観測変数を読み取るタイミ
   ングを与える信号線として出力に引き出す過程と、 前記プログラムに基づいて、データパスを生成する過程
   と、 前記ＦＳＭと前記データパスとを結合して、論理回路を
   生成する過程と、 を具備することを特徴とする機能合成方法。
3. 【請求項３】 請求項２に記載された過程と、 前記生成した論理回路を変形して、前記論理回路と等価
   な機能でかつ前記論理回路よりも回路規模の小さい論理
   回路を生成する過程とを有することを特徴とする請求項
   ２記載の機能合成方法。
4. 【請求項４】 請求項１から請求項３のいずれかに記載
   の機能合成方法と、 前記出力文による出力結果と生成された論理回路が示す
   タイミングで得られた出力結果とを比較する過程と、 該比較結果に基づいて機能合成の正否を判定する過程と
   を具備することを特徴とする機能検証方法。
5. 【請求項５】 プログラムから論理回路を生成する機能
   合成装置において、 前記プログラムの出力文で指定された観測変数および実
   行結果が確定するタイミングを与える論理回路を生成す
   ることを特徴とする機能合成装置。
6. 【請求項６】 プログラムから論理回路を生成する機能
   合成装置において、 前記プログラムを分割する手段と、 個々の分割範囲に状態名を割り当てる手段と、 前記プログラムの出力文で指定された観測変数の値を出
   力する演算が実行される状態名を検出する手段と、 前記プログラムに基づいて、前記各状態名が示す状態間
   の状態遷移を制御するＦＳＭを生成する手段と、 前記検出された状態名が示す状態への遷移タイミングを
   示す制御信号の信号線を前記観測変数を読み取るタイミ
   ングを与える信号線として出力に引き出す手段と、 前記プログラムに基づいて、データパスを生成する手段
   と、 前記ＦＳＭと前記データパスとを結合して、論理回路を
   生成する手段とを具備することを特徴とする機能合成装
   置。
7. 【請求項７】 請求項６に記載された手段と、 前記生成した論理回路を変形して、前記論理回路と等価
   な機能でかつ前記論理回路よりも回路規模の小さい論理
   回路を生成する手段とを有することを特徴とする請求項
   ６記載の機能合成装置。
8. 【請求項８】 請求項５から請求項７のいずれかに記載
   の機能合成装置と前記出力文による出力結果と生成され
   た論理回路が示すタイミングで得られた出力結果とを比
   較する手段と、 該比較結果に基づいて機能合成の正否を判定する手段と
   を具備することを特徴とする機能検証装置。
9. 【請求項９】 プログラムから論理回路を生成する機能
   合成方法をコンピュータに実行させるためのプログラム
   を記録した記録媒体において、 前記プログラムの出力文で指定された観測変数および実
   行結果が確定するタイミングを与える論理回路を生成す
   ることを特徴とする記録媒体。
10. 【請求項１０】 プログラムから論理回路を生成する機
    能合成方法をコンピュータに実行させるためのプログラ
    ムを記録した記録媒体において、 前記プログラムを分割する過程と、 個々の分割範囲に状態名を割り当てる過程と、 前記プログラムの出力文で指定された観測変数の値を出
    力する演算が実行される状態名を検出する過程と、 前記プログラムに基づいて、前記各状態名が示す状態間
    の状態遷移を制御するＦＳＭを生成する過程と、 前記検出された状態名が示す状態への遷移タイミングを
    示す制御信号の信号線を前記観測変数を読み取るタイミ
    ングを与える信号線として出力に引き出す過程と、 前記プログラムに基づいて、データパスを生成する過程
    と、 前記ＦＳＭと前記データパスとを結合して、論理回路を
    生成する過程とをコンピュータに実行させるためのプロ
    グラムを記録したことを特徴とする記録媒体。
11. 【請求項１１】 請求項９または請求項１０のいずれか
    に記載の機能合成方法と、 前記出力文による出力結果と生成された論理回路が示す
    タイミングで得られた出力結果とを比較する過程と、 該比較結果に基づいて機能合成の正否を判定する過程と
    をコンピュータに実行させるためのプログラムを記録し
    たことを特徴とする記録媒体。