KR19980032933A

KR19980032933A - 에뮬레이션 및 시뮬레이션을 이용한 설계 검증 방법 및 장치

Info

Publication number: KR19980032933A
Application number: KR1019970053374A
Authority: KR
Inventors: 샘플스테판피.; 버쉬타인미하일
Original assignee: 레이몬드 케이. 오스트비; 퀵턴디자인시스템즈,인크.
Priority date: 1996-10-17
Filing date: 1997-10-17
Publication date: 1998-07-25
Also published as: US6058492A; JPH10171847A; KR100483636B1; CA2218458A1; US5841967A; JP3131177B2; IL121955A; JP2001060219A; EP0838772A2; IL121955A0; TW464828B; EP0838772A3; CA2218458C; SG54583A1

Abstract

본 발명은 논리 설계의 에뮬레이션 및 시뮬레이션을 결합시키는 방법 및 장치에 관한 것이다. 게이트-레벨 기술(gate-level description), 행위적 표현(behavioral representation), 구조적 표현(structural representation), 또는 그 결합을 포함하는 논리 설계에 의해 방법 및 장치가 사용될 수 있다. 에뮬레이션 및 시뮬레이션 부분은 2개의 부분간에 데이터를 전송하기 위한 시간을 최소화하는 방향으로 결합된다. 시뮬레이션은 하나 이상의 마이크로프로세서에 의해 수행되는 반면에, 에뮬레이션은 필드 프래그래머블 게이트 어레이(field programmable gate array)와 같은 재구성가능한 하드웨어 내에서 수행된다. 다수의 마이크로프로세서가 채용되는 경우, 논리 설계의 독립적 부분이 다수의 동기화된 마이크로프로세서 상에서 실행되도록 선택된다. 재구성가능한 하드웨어는 또한 시뮬레이션을 보조하고, 프로세싱 시간을 감소시키기 위해 이벤트 검출 및 스케쥴 동작을 수행한다.

Description

에뮬레이션 및 시뮬레이션을 이용한 설계 검증 방법 및 장치

본 발명은 논리 설계를 검증하기 위해 에뮬레이션과 시뮬레이션을 결합시키는 것에 관한 것이다.

에뮬레이션 제조 전에 시스템 및 집적회로는 기능적으로 테스트하기 위한 회로 및 시스템 설계자의 강력한 방법을 제공한다. 회로 설계자 및 엔지니어는 설계를 일시 동작 하드웨어(temporary operating hardware)로 전환하기 위해 에뮬레이터을 이용하여, 엔지니어가 실시간 조건에서 또는 그 조건에 근접하여 설계를 테스트할 수 있게 한다. 부가적으로, 엔지니어는 집적 회로, 시스템 하드웨어, 및 소프트웨어를 동시에 검증할 수 있다. 에뮬레이션 시스템의 예가 샘플 등의 미국 특허 제5,109,353호 및 버츠 등의 미국 특허 제5,036,473호에 설명되어 있으며, 상기 양 특허는 본 명세서에 참조로서 고려된다.

전형적으로, 설계 프로세스는 초기 설계 아이디어 레벨에서 상세한 제조 레벨까지의 설계의 다수의 변형들(transformation)을 포함한다. 엔지니어는 설계 아이디어로부터 시작할 것이다. 이어서 엔지니어는 설계 아이디어의 행위 정의(behavioral definition)를 발생시킬 것이다. 행위 설계(behavioral design)의 결과는 플로우챠트이거나 또는 플로우 그래프일 것이다. 다음으로, 엔지니어는 시스템 데이터 경로를 설계할 수 있으며 시스템의 구현에 필요한 레지스터 및 논리 유닛을 명기할 수 있다. 이 단계에서, 엔지니어는 버스을 통한 레지스터과 논리 유닛간의 데이터의 이동을 제어하는 절차를 성립시킬 수 있다. 설계 프로세스에서 논리 설계가 다음 단계로서, 이에 의해 엔지니어는 데이터 레지스터, 버스, 논리 유닛, 및 그것의 제어 하드웨어의 구현을 위해 프리머티브 게이트들(primitive gate) 및 플립-플롭을 이용한다. 이 설계 단계의 결과는 게이트 및 플립-플롭의 넷리스트(netlist)이다.

다음 설계 단계는 게이트 및 플립-플롭의 넷리스트를 트랜지스터 리스트(transistor list) 또는 레이아웃으로 변환한다. 따라서, 게이트 및 플립-플롭은 그것의 트랜지스터 등가물 또는 라이브러리 셀들로 교체된다. 셀 및 트랜지스터 선택 프로세스 동안에, 타이밍 및 로딩 요구가 고려된다. 최종적으로, 설계가 제조되며, 이에 의해 프로그램가능한 디바이스의 퓨즈를 가열하거나(burn) 집적회로 제조를 위한 마스크를 발생하기 위해 트랜지스터 리스트 또는 레이아웃 명세가 사용된다.

하드웨어 기술 언어들(HLDs)은 상술된 다양한 설계 단계의 출력을 표현하는 다양한 포맷을 제공한다. 이언어은 기능 블록의 게이트-레벨 기술 및 완전 시스템들(complete system)의 하이-레벨 기술(High-level description)을 포함하는 다양한 레벨에서 회로를 생성하기 위해 사용될 수 있다. 따라서, HDL은 추상화된 많은 레벨에서 전자 시스템을 기술할 수 있다.

하드웨어 기술 언어는 설계의 시뮬레이션, 모델링, 테스팅, 생성 및 문서화(documentation)를 목적으로 하드웨어를 기술하기 위해 사용된다. 이전에, 회로 설계자는 논리 게이트 레벨에서 설계하려는 경향이 있었다. 점차로, 설계자는 특히, HDL 방법론을 이용하여 더욱 하이 레벨로 설계하고 있다. HDL은 설계의 기능 및 배선 세부사항의 표현을 위한 편리한 포맷을 제공하며 추상화된 1개 이상의 레벨로 하드웨어를 표현할 수 있다.

2개의 인기있는 하드웨어 기술 언어가 베리로그(Verilog) 및 초고속 집적회로(Very-High-Speed Integrated Circuit; VHSIC) 하드웨어 기술 언어(VHDL)이다. VHDL은 1980년대 초기에 미국 국방성에서 시작하였으며 처음에는 디지털 하드웨어 시스템을 기술하기 위한 문서화 언어로서 시작되었다. 이후에, 이 언어는 기술(description)이 시뮬레이션되고 합성될 수 있도록 정련되었다. 설계 엔트리(design entry), 시뮬레이션 및 합성을 포함하는 HDL-기본 설계 툴의 등장은 결과적으로 VHDL의 초점을 설계 문서화로부터 하이-레벨 설계로 이양시켰다. 다른 하드웨어 기술 언어는 다음과 같은 것을 포함하며, 그에 한정되는 것은 아니다; 하드웨어 프로그래밍 언어(A Hardware Programming Language; AHPL), 컴퓨터 설계 언어(Computer Design Language; CDL), 컨센서스 랭귀지(CONsensus LANguage; CONLAN), 대화형 설계 언어(Interactive Design Language; IDL), 명령어 집합 프로세서 규약(Instruction Set Processor Specification; ISPS), 테스트 발생 및 시뮬레이션(Test Generation And Simulation; TEGAS), 텍사스 인스트루먼츠 하드웨어 기술 언어(Texas Instrument Hardware Description Language; Ti-HDL), 도시바 기술 언어(Toshiba Description Language; TDL), ZEUS, 및 NDL.

시뮬레이션은 오랫동안 복잡한 전자 회로 설계의 논리적 교정의 검증을 위한 양호한 방법이었다. 시뮬레이션은 임의의 자극이 가해지는 경우, 제조되고 테스트된 설계와 유사한 방식으로 응답하는 모델의 생성으로서 광범위하게 정의되었다. 보다 구체적으로, 시뮬레이션이라는 용어는 전형적으로 그러한 모델이 컴퓨터 프로그램으로서 수행되는 경우에 사용된다. 그와 대조적으로, 에뮬레이션은 프로그램가능(혹은 재구성가능) 논리 또는 필드-프로그래머블 게이트 어레이(FPGA) 디바이스을 이용하는 모델의 생성이다. 시뮬레이션은 설계자의 비싼 제조 프로세스가 수행되기 이전에 설계상의 에러를 검출할 수 있게 하기 때문에 많은 양의 시간 및 재정 자원을 절감한다. 더욱이, 설계 프로세스 그 자체는 새로운 제품의 초기 일반적인 개념이 상세한 청사진으로 변환되는 일련의 단계들로서 보여질 수 있다. 이러한 프로세스의 초기 단계에서의 에러의 검출은 또한 시간 및 엔지니어링 자원을 절감한다.

시뮬레이터은 2가지 종류로 분할될 수 있다. 제1 종류의 시뮬레이터는 레벨화된 시뮬레이션 원리(levelized simulation principle)를 따르며, 제2 종류는 이벤트-중심 시뮬레이션 원리(event-driven simulation principle)를 따른다. 각 시뮬레이션 사이클에서, 레벨화된 시뮬레이터은 컴포넌트의 입력 신호가 변화되는 것에 상관없이 시뮬레이트된 설계의 모든 컴포넌트의 새로운 상태를 재평가해야 한다. 부가적으로 상태가 변화되지 않았을지라도 컴포넌트의 상태는 재전송되어야 한다. 이벤트 중심 시뮬레이터는 어떤 입력 조건이 현재의 시뮬레이션 사이클에서 변화하는 컴포넌트만을 평가한다. 결과적으로, 이벤트 중심 시뮬레이터는 컴포넌트 평가 시간의 현저한 절감을 실현한다. 그러나, 현저한 부가적 소프트웨어 실행 시간이 특정 컴포넌트가 평가되어야 하는 지에 대한 결정 수립에 소비된다. 그 결과, 두가지 종류의 종래의 시뮬레이터(레벨화된 시뮬레이터 및 이벤트 중심 시뮬레이터)는 유사한 성능을 갖는다.

시뮬레이션에 대한 에뮬레이션의 제1 장점은 속도이다. 에뮬레이션은 검증 하에 있는 각 컴포넌트를 물리적으로 상이한 프로그램 가능한 논리 디바이스로 맵핑하여 그러한 모든 컴포넌트가 동시에 검증된다. 그러나, 전형적인 시뮬레이터에서, 단일 프로세싱 엘리먼트는 각 시뮬레이션 시간 단계에서 각 컴포넌트의 다음 상태를 연속적으로 계산한다.

에뮬레이션은 논리 게이트의 네트워크로서 표현되거나 또는 네트워크로 용이하게 변환된 설계에 대한 효율적인 검증 기술(verification technology)이다. 그러나, 현대의 설계 방법론은 초기 설계 단계에서, 큰 설계부이 행위 모델(behavioral model)로서 표현될 것을 필요로 한다. 일련의 설계 결정을 통해서 이와 같은 행위 모델은 점차로 동등한 구조적 표현으로 교체된다. 각 교체 단계의 교정은 어떤 지점에서 설계 그 자체가 행위적, 구조적, 및 게이트-레벨 컴포넌트의 복잡화된 혼합으로서 표현되는 지가 검증된다. 설계의 구조적 부분은 광범위하게 유용한 논리 합성 프로그램을 이용하여 에뮬레이션 하드웨어 내로 직접적으로 맵핑된다. 그러나, 행위 부분(behavioral portion)은 컴퓨터 프로그램으로 컴파일되고 실행되기만 할 수 있다. 그 성질에 의해, 에뮬레이션은 실제 하드웨어를 이용하여 모델을 생성할 것을 필요로 하며 따라서 새로운 제품의 개념이 그 기능의 하이-레벨 기술에 의하지 않고서는 그 컴포넌트에 의해 표현되지 않는 경우에 설계 사이클의 초기 단계에서 사용될 수 없다. 따라서, 설계 단계의 초기에 검증을 수행하기 위해, 가장 적합한 환경은 에뮬레이션 및 행위 시뮬레이션의 특성을 효율적으로 결합시킬 것이다. 또한, 에뮬레이션과 시뮬레이션을 결합시킴으로써 설계자가 아날로그 신호와 같은 물리적 제약조건 때문에 에뮬레이트될 수 없는 설계 컴포넌트를 시뮬레이트할 수 있게 한다.

설계가 완료되어 감에 따라, 행위 시뮬레이션에서 논리 에뮬레이션으로 주안점이 이양된다. 그러나, 미래의 제품의 동작 환경을 나타내는 부분은 결코 구조적 표현으로 변환될 수 없다. 이러한 경우에, 시스템-레벨 환경의 행위 기술(behavioral description)은 에뮬레이트된 설계를 위한 테스트 벤치로서의 역할을 한다. 시스템-레벨 기술(system-level description)은 테스트 자극(test stimulus)을 생성하고 실제 동작 조건을 아주 유사하게 복사하는 방법으로 검증 하에 있는 설계의 응답을 평가한다. 그러한 행위 테스트 벤치을 실행할 필요성은 하나의 논리 검증 시스템에서 시뮬레이션 및 에뮬레이션 기능을 결합하는 다른 동기이다.

에뮬레이션과 시뮬레이션을 결합시키는 한 방법은 신호 상태의 이벤트 또는 변화을 네트워크 인터페이스 상의 설계의 에뮬레이트된 부분으로 또는 에뮬레이트된 부분으로부터 통신하는 호스트 워크스테이션 (또는 그 네트워크) 상에서 시뮬레이터를 실행시키는 것이다. 그러나, 그러한 방법에서, 이벤트 전달의 속도는 성능을 크게 제한한다. 실험에 의하면, SUN 워크스테이션 컴퓨터(예, SPARC-20) 상에서 실행되는 전송 제어 프로토콜(TCP) 상에서 4-바이트 데이터 패킷을 전달하는 평균 시간은 50 마이크로초 내외이다. 그와 같은 크기의 데이터 패킷이 이벤트 및 시뮬레이션 사이클 당 1000 이벤트의 주어진 평균 설계 활동성을 인코딩하기 위해 사용된다고 가정하면, 시뮬레이션의 속도는 초당 20 사이클로 한정될 것이다. 따라서, 현재 게이트-레벨, 구조적 및 행위 표현의 혼합일 수 있는 회로 설계를 효율적으로 검증하기 위해 에뮬레이션과 시뮬레이션을 결합시킬 필요성이 존재한다.

따라서, 본 발명의 일반적인 목적은 논리 설계의 시뮬레이션과 에뮬레이션을 효율적으로 결합시키는 장치 및 방법을 제공하여, 시뮬레이트된 그리고 에뮬레이트된 설계 부분간의 이벤트 전송의 오버헤드가 최소화되게 하는 것이다.

상기 목적을 실현하기 위해, 상기 설계 검증 방법 및 장치는 검증 하에 있는 논리 설계의 일부분을 에뮬레이트하는데 사용되는 적어도 하나의 재구성가능한 디바이스를 포함한다. 부가적으로, 행위 기술로서 표현될 수 있는 다른 설계 부분을 시뮬레이트하기 위해 적어도 하나의 마이크로프로세서가 사용된다. 이 마이크로프로세서는 시뮬레이트된 부분과 에뮬레이트된 부분 간의 데이터 전송 시간을 최소화하는 방법으로 재구성가능한 디바이스에 접속된다. 또한, 설계의 검증 동안에 이벤트를 검출하기 위해 이벤트 검출기가 제공된다. 마이크로프로세서는 그러한 이벤트 검출 기능을 수행하는 것으로부터 해방되고, 이에 의해 설계 검증 시간을 절감한다.

본 발명의 다른 목적, 장점, 및 특성이 당분야의 숙련된 사람에게 있어 다음의 명세서 및 도면을 연구함으로써 더욱 명확해질 것이다.

도 1은 다수의 프로세서 및 프로그램가능한 게이트 어레이 디바이스를 갖는 논리 검증 시스템의 한 실시예의 블럭 다이어그램.

도 2는 글로벌-이벤트-전송 버스를 포함하는 논리 검증 시스템의 다른 실시예의 블럭 다이어그램.

도 3은 시뮬레이트된 설계부분으로부터 에뮬레이트된 설계부분 내로의 변수의 계산된 값의 전송의 블럭 다이어그램.

도 4는 에뮬레이트된 설계부분으로부터 시뮬레이트된 설계부분 내로의 변수의 계산된 값의 포획의 블럭 다이어그램.

도 5는 이벤트 코드의 계산 및 행위 시뮬레이션을 수행하는 마이크로프로세서로의 전송의 블럭 다이어그램.

도 6은 이벤트가 예를 들어, 활성 이벤트, 비활성 이벤트, 비블록화 할당 업데이트 이벤트, 및 모니터 이벤트들로 그룹화할 때 이벤트 코드의 계산 및 행위 시뮬레이션을 수행하는 마이크로프로세서로의 전송을 도시하는 다른 실시예의 블럭 다이어그램.

도 7은 이벤트 그룹내의 두드러진 이벤트의 검출의 블럭 다이어그램.

도 8은 시뮬레이션 시간을 선행시키는 신호의 계산을 설명하는 블럭 다이어그램.

도 9는 공유 멀티플렉스된 버스 상에서 한 마이크프로세서로부터 다른 마이크로프로세서로의 이벤트의 전송의 도면.

도 10은 이벤트 검출기의 블럭 다이어그램.

도 11은 설계의 에뮬레이션 동안에 보류-시간 위반을 방지하기 위해 검증 하에서 논리 설계에 대해서 고안된 한 변환의 블럭 다이어그램.

도 12는 설계 에뮬레이션 동안에 보류-시간 위반을 방지하기 위해 논리 설계에 대해서 고안된 다른 변환의 블럭 다이어그램.

도 13은 논리 검증 시스템의 프로그래밍의 블럭 다이어그램.

도 14는 Verilog 하드웨어 기술 언어 내의 코드 프래그먼트를 사용하여 부분적으로는 컴포넌트 상호접속에 의해, 그리고 부분적으로는 행위 기술에 의해 표현된 논리 설계의 예의 도면.

도 15는 (도 13에 도시된 입력 단계(132)의 완료 후에) 행위 데이터베이스 내의 논리 설계의 중간 표현의 예의 도면.

도 16은 넷리스트 발생 단계(140)(도 13에 도시된 단계)에 의해 생성된 회로 프래그먼트의 예의 도면.

도 17은 코드 발생 단계(144)(도 13에 도시된 단계)에 의해 생성된 ('C' 프로그래밍 언어 내의) 실행가능한 코드의 예의 도면.

도면의 주요 부분에 대한 부호의 설명

10 : FPGA

12 : 프로그램가능한 상호접속부

16 : CPU

20 : RAM

22 : FPGA

24 : 버스 제어기

26 : 제어기

28 : 시스템 버스

도 1은 논리 검증 시스템의 양호한 실시예의 도면이다. 이 시스템은 프로그램가능한 상호접속부(12)를 사용하여 상호접속된 프로그램가능한 게이트 어레이(FPGA) 디바이스(10)일 수 있는 하나 이상의 재구성가능한 논리 컴포넌트를 포함한다. 상호접속부(12)는 그에 접속된 디바이스의 몇 개의 입력 또는 출력간의 임의의 접속을 생성하도록 프로그램될 수 있다. 장치는 또한 하나 이상의 시뮬레이션 모듈(14)을 포함한다(예시의 목적상 3개가 도시되어 있음). 각각의 시뮬레이션 모듈(14)은 마이크로프로세서 버스(18)를 통해 하나 이상의 일시 접근 메모리 디바이스(20), FPGA(22)일 수 있는 하나 이상의 재구성가능한 논리 컴포넌트, 및 시스템 버스 제어기(24)로 접속된 마이크로프로세서(16)를 포함한다. 비록 도 1에는 하나의 임의 접속 메모리 디바이스(20), 및 하나의 FPGA(22) 만이 도시되어 있으나, 당분야의 숙련공이라면 몇 개의 메모리 디바이스(20) 또는 FPGA(22)가 채용될 수 있다는 것이 알 수 있을 것이다. 또한, 어떤 종류의 메모리도 임의 접속 메모리(20)의 기능을 유사하게 수행하는데 사용될 수 있다. 부가적으로, PAL 또는 PLA같은 다른 종류의 재구성가능한 논리 컴포넌트가 FPGA(10)(22)의 기능을 수행할 수 있다. 어떤 종류의 FPGA를 사용할 것인가는 순전히 설계자의 선택의 문제이다. 양호한 실시예에서, Xilinx, Inc(사)로부터의 4036EX 디바이스가 사용되었다. 이 디바이스는 본 명세서에 참조로서 고려되는 Xilinx 사의 1996년 6월호 PN 0010303, 프로그램가능한 논리 데이터 북(Programmable Logic Data Book)에 설명되어 있다. 어떤 CPU(16)를 사용할 것인 가도 또한 설계자의 선택의 문제이다. 양호한 실시예에서, IBM(사)로부터의 PPC403GC CPU 칩이 사용되었다. 각 시뮬레이션 모듈(14) 내의 각 FPGA 디바이스들(22)은 또한 프로그램가능한 상호접속부(12)에 접속된다.

FPGA 디바이스(10)는 버츠 등의 미국 특허 제5,036,473호에 개시된 바와 같이, 컴포넌트의 상호접속으로서 나타나는 검증 하에 있는 논리 회로 부분을 에뮬레이트한다. 시뮬레이션 모듈(14)은 행위 기술에 의해 표현될 수 있는 검증 하에 있는 논리 회로 부분을 시뮬레이트한다. 모듈(14) 내에는, 마이크로프로세서(16)가 행위 기술의 프래그먼트를 선택적으로 실행한다. FPGA(22) 내에서 수행되는 하드웨어 논리는 실행될 행위 프래그먼트 및 실행의 순서를 선택한다. 종래 기술에서 공지된 이벤트-중심 시뮬레이터와는 달리, 마이크로프로세서(16)는 검출, 스케쥴, 및 이벤트의 순서 정렬(ordering the event)의 기능으로부터 해방된다. 그 결과, 시뮬레이션 속도가 극적으로 향상된다. FPGA 디바이스(22)는 또한 컴포넌트의 상호접속에 의해 표현되는 행위 기술부와 그것의 설계부 사이에 공유된 신호값을 통신한다. 부가적으로, FPGA(22)은 상이한 시뮬레이션 모듈(14) 간에 공유된 신호값을 통신한다.

FPGA 디바이스(22)가 컴포넌트 상호접속으로서 표현된 논리 회로 부분을 에뮬레이트하지 않는다는 것은 본 발명에 있어서 필수인 것은 아니다. 유사하게, FPGA 디바이스(10)가 마이크로프로세서(16)에 의한 실행을 위한 행위 코드 프래그먼트의 선택 및 순서를 결정하는 논리를 수행하지 않는다는 것이 본 발명에 필수인 것은 아니다. 오히려, 양호한 실시예에서, 본 발명은 FPGA 디바이스(10) 및 FPGA 디바이스(22) 중에서 이러한 목적중에서 어떤 것을 위해 사용된 하드웨어 로직의 임의의 배분을 허용한다. 비록 간략화를 위해 FPGA 디바이스(22)가 채용되었으나, 당분야의 숙련공이라면 FPGA 디바이스(10)가 유사하게 채택될 수 있다는 것이 이해될 수 있다.

시스템 버스 제어기(24)가 시스템 버스(28)를 통해서 시스템 제어기(26)에 접속된다. 시스템 제어기(26)는 구성 데이터를 FPGA 디바이스(10)(22) 내로의 다운로딩, 실행가능한 데이터의 임의 접속 메모리 디바이스(20)로의 다운로딩, 논리 검증 시스템의 시동, 논리 검증 시스템과 호스트 워크스테이션(도시 생략) 사이의 데이터의 통신의 기능을 수행한다. 이 시스템 제어기(26)는 상업적으로 삽입된 제어기 보드를 사용하여 또는 당분야의 업자에게 공지된 다른 수단에 의해 수행된다.

임의 접속 메모리 디바이스(20)는 행위 코드 프래그먼트 및 행위 기술 부분과 컴포넌트 상호접속부간에 또는 다수의 시뮬레이션 모듈(14) 간에 공유되지 않은 시뮬레이션 변수의 값을 저장한다. 시스템 버스 제어기(24)는 시스템 버스(28)를 통해서 시스템 제어기(26)로 또는 제어기로부터 데이터를 통신한다. 논리 검증 시스템은 FPGA 디바이스(10)(22) 및 프로그래밍 상호접속부(12)에 대한 구성 데이터의 프로그래밍을 가능하게 한다. 또한 실행가능한 소프트웨어 코드 프래그먼트가 임의 접속 메모리 디바이스(20) 내로 다운로드된다. 그러한 프로그래밍은 컴퓨터 프로그램으로서 수행되고 컴퓨터 워크스테이션 상에서 실행될 수 있다.

논리 검증 시스템의 대체적인 실시예가 도 2에 도시되어 있다. 이 실시예는 모든 FPGA 디바이스(22)에 병렬로 접속된 다수의 신호선(30), 및 모든 FPGA 디바이스(22)에 직렬로 접속된 데이지 체인 라인(32)을 포함하는 글로벌-이벤트-통신 버스(global-event-communication bus)를 더 포함한다. 이 실시예는 또한 도 1에 도시된 것과 같은 시스템 버스 제어기(24), 시스템 제어기(26) 및 시스템 버스(28)를 포함한다는 것을 알아야 한다. 도면을 간략화하기 위해 이 컴포넌트는 도 2에서 생략된다. 프로그램가능한 상호접속부(12)가 한정되고 비싼 자원을 구성하기 때문에 글로벌-이벤트-통신 버스가 포함된다. 프로그램가능한 상호접속부(12)를 통해서 다수의 시뮬레이션 모듈(14) 간에 공유된 신호을 라우트하기 보다는, 그러한 신호은 글로벌-이벤트-통신 버스 상에서 한번에 한 신호씩 연속적으로 통신될 수 있다. 새로운 신호값의 송신기로서의 역할을 하는 시뮬레이션 모듈(14)은 그러한 신호의 일련 번호 및 그것의 새로운 값을 나타내기 위해 신호선(30)의 일부를 세트한다. 이러한 정보는 모든 다른 시뮬레이션 모듈(14)에 도달하고 필요에 따라 포획된다.

몇 개의 시뮬레이션 모듈(14)이 동시에 송신기로서의 역할을 할 때, 신호선(30)을 제어하게 되는 순서가 설정될 필요가 있다. 이러한 순서를 실현하기 위해, 데이지 체인 라인(32)이 토큰 링 원리에 따라 동작된다. 어떤 주어진 순간에, 데이지 체인 라인(32)의 입력부 상의 값에 의해 나타내어지는 토큰은 시뮬레이션 모듈중에서 하나와 함께 존재하여, 모듈(14)에게 신호선(30)을 제어할 수 있는 권리를 준다. 전송을 완료한 후에, 시뮬레이션 모듈(14)은 데이지 체인 라인(32) 등을 따라 다음 모듈로 토큰을 이양한다.

시뮬레이션 모듈(14) 간에 공유된 신호을 전송하는 것에 부가적으로, 글로벌-이벤트-통신 버스도 또한 신호을 전송하여서 시뮬레이션 모듈(14)의 동작을 동기화한다. 그러한 동기화 신호의 예은 시뮬레이션 시간 진행 신호, 및 시뮬레이션 모듈(14)이 아직 현재 시뮬레이션 사이클 내에 프로세스될 몇 개의 이벤트를 갖는다는 것을 나타내는 BUSY 신호을 포함한다.

행위 기술 프래그먼트를 실행하면서, 마이크로프로세서(16)는 시뮬레이트되는 논리 설계의 현재 상태를 설명하는 변수에 새로운 값을 세트할 필요가 있다. 오직 하나의 시뮬레이션 모듈(14)에 국부적으로 사용된 그러한 변수은 임의 접속 메모리 디바이스(20) 내의 적합한 위치에 의해 나타내어진다. 그러나, 행위 기술부분과 컴포넌트 상호접속부간에 공유되고, 다수의 시뮬레이션 모듈(14) 간에 공유된 그러한 변수은 시뮬레이션 모듈(14)의 외부로 전송되어야 한다. 도 3은 마이크로프로세서 버스(18)가 다수의 어드레스 라인(34), 버스 동작(판독 또는 기록) 라인(36), 전송되는 변수를 정확하게 식별하는 코드(또는 가변 ID)를 나타내는 다수의 데이터 라인(38), 및 그러한 변수의 새로운 값을 나타내는 데이터 라인(40)으로 스플릿되는 그러한 전송의 도면이다. i/o 인스트럭션의 실행 후에, 마이크로프로세서(16)는 적합한 신호값을 마이크로프로세서 버스(18)를 함께 구성하는 라인들(34-40) 상에 인스톨한다. 라인(34)(36) 상의 값의 특정의 독특한 결합은 동작 디코더(42)에 마이크로프로세서(16)가 어떤 변수의 새로운 값을 전송할 것이라는 것을 표시한다. 그 응답으로, 동작 디코더(42)는 가변 선택기(44)를 인에이블 시켜서 특정 변수의 표시로서 라인(38) 상의 값의 결합을 인식하게 한다. 그 응답으로, 가변 선택기(44)는 레지스터(46)를 인에이블하여 라인(40)으로부터의 새로운 변수값을 포획한다.

유사하게, 행위 기술 프래그먼트를 실행하는 동안에 마이크로프로세서(16)는 논리 설계의 현재 상태가 시뮬레이트된다는 것을 기술하는 새로운 변수값을 포획할 필요가 있다. 오직 하나의 시뮬레이션 모듈(14) 내에 국부적으로 사용되는 그러한 변수는 임의 접속 메모리 디바이스(20) 내의 적합한 위치에 의해 나타내어진다. 행위 기술부와 컴포넌트 상호접속부간에 공유되고, 다수의 시뮬레이션 모듈(14) 간에 공유된 그러한 변수은 시뮬레이션 모듈(14)의 외부로부터 포획되어야 한다. 도 4는 FPGA(22)가 멀티플렉서(48), 중간 레지스터(50), 및 버스 구동기(52)를 부가적으로 포함할 때에 그러한 포획을 도시한다.

포획 동작은 2 단계들로 진행하며 완료시키기 위해 2개의 마이크로프로세서 인스트럭션을 취한다. 제1 단계에서, 기록 동작이 수행된다. 동작 디코더(42)는 마이크로프로세서가 변수값을 포획하기 시작하려 한다는 표시로서 라인(34) 상의 어드레스와 라인(36) 상의 버스 동작의 결합을 인식한다. 그 응답으로, 동작 디코더(42)는 레지스터(50)를 인에이블시키고, 다음으로 라인(38) 상의 가변 ID에 기초하여 멀티플렉서(48)에 의해 선택된 변수값을 포획한다.

제2 단계에서 판독 동작이 수행된다. 동작 디코더(42)는 라인34) 상의 어드레스와 라인(36) 상의 버스 동작의 결합을 마이크로프로세서가 변수값의 포획을 완료하려 하다는 표시로서 인식한다. 다음으로, 동작 디코더(42)는 버스 드라이버(52)를 인에이블시켜서 변수값을 레지스터(50)의 출력으로부터 마이크로프로세서 버스(18)의 라인(40) 상으로 전송한다.

상술된 바와 같이, FPGA(10)(22) 내에서 수행된 하드웨어 논리는 마이크로프로세서(16)에 의한 실행에 대한 행위 코드 프래그먼트를 선택하고 순서를 정한다. 그러한 논리의 한 실시예가 도 5에 도시되어 있다. 이 실시예는 1개 이상의 이벤트 검출기(54)(예시의 목적상, 2개가 도시됨), 이벤트 인코더(56), 및 버스 드라이버(58)를 포함한다. 각 이벤트 검출기(54)는 마이크로프로세서(16)에 의한 행위 코드의 하나의 특정 프래그먼트의 실행을 트리거하는 신호를 개별적으로 생성한다. 그 신호는 이벤트 인코더(56) 내로 공급되어서 그 출력에서 세트된 입력 신호를 정확하게 식별하는 (이벤트 ID라고 공지된) 코드를 제공한다.

이벤트 디코더(56)로의 2개 이상의 입력이 동시에 세트되는 경우, 행위 코드 프래그먼트 실행 순서에 우선권을 갖는 이벤트의 ID를 발생시킨다. 예를 들어, 더욱 작은 이벤트 ID값을 갖는 이벤트일 수 있다.

마이크로프로세서(16)가 다음 행위 프래그먼트를 실행할 준비가 된 경우, 판독 동작을 수행한다. 동작 디코더(42)는 라인(34) 상의 어드레스와 라인(36) 상의 버스 동작의 결합을 마이크로프로세서가 실행될 다음 행위 코드 프래그먼트의 ID를 포획하려 한다는 표시로서 인식한다. 그 응답으로, 동작 디코더는 버스 드라이버(58)를 인에이블시켜 이벤트 ID를 이벤트 인코더(56)의 출력으로부터 마이크로프로세서 버스(18)의 라인(38) 상으로 전송한다. 어떤 이벤트 검출기(54)도 행위 코드 프래그먼트의 실행을 요구하는 신호를 발생시키지 않는 경우, 이벤트 인코더(56)는 마이크로프로세서(16)에 이때에 어떤 동작도 요구되지 않는다고 표시하는 출력 신호를 발생시킨다. 적어도 하나의 이벤트 검출기(54)의 출력에서의 출력 신호의 등장은 한 실시예에서, 마이크로프로세서(16)의 방해 동작을 유발할 수 있다.

이벤트 ID를 마이크로프로세서(16)로 전송한 후에, 이벤트 인코더(56)는 대응하는 이벤트 검출기(54)를 자동적으로 리셋한다. 이 리셋 회로는 도면에서는 도시 생략되었으나 당분야에 공지되어 있으며, 당분야의 업자에 의해 용이하게 재생될 수 있다.

이벤트 ID 계산 논리의 다른 실시예가 도 6에 도시되어 있다. 이 실시예에서, 이벤트 검출기(54)는 행위 모델의 스케쥴 요구에 따라 그룹화될 수 있다. 예를 들어, Verilog 하드웨어 기술 언어로 작성된 모델에 대해서 그러한 요구이 I.E.E.E. 드래프트 표준 1364의 5장에 정의되어 있다. 특히, Verilog 모델은 동일한 시뮬레이션 사이클 내에서 프로세스된 모든 이벤트가 4개의 그룹으로, 즉, 활성 이벤트들(active event), 비활성 이벤트들(inactive event), 비블록화 할당 업데이트 이벤트들(non-blocking assign update event), 및 모니터 이벤트들(monitor event)로 그룹화될 것을 요구한다. Verilog 모델은 또한 활성 이벤트, 비활성 이벤트, 비블록화 할당 업데이트 이벤트, 그리고 모니터 이벤트의 순서로 프로세스될 것을 요구한다.

이러한 요구에 부합하기 위해, 도 6에 도시된 실시예는 다수의 이벤트 검출기의 그룹을 포함한다. 각 그룹은 하나 이상의 이벤트 검출기(54)(예로서, 각 그룹에 하나씩 도시됨), 및 AND 게이트(60)를 갖는다(예외, 제1 그룹은 그런 AND 게이트(60)를 포함하지 않음). 제2 그룹에 속하는 AND 게이트(60)는 제1 그룹에 프로세스되지 않은 이벤트가 있다는 것을 표시하는 BUSY[1] 신호(62a)에 의해 제어된다. 유사하게, 제3 그룹의 AND 게이트(60)는 BUSY[1] 신호(62a), 및 여전히 제2 그룹 내에 프로세스되지 않은 이벤트가 있다는 것을 표시하는 BUSY[2] 신호(62b)에 의해 제어된다. 그 결과, 제1 그룹 내에 어떤 두드러진 이벤트가 없는 경우에 한하여 제2 그룹에 속하는 이벤트 검출기(54a)로부터의 신호가 이벤트 인코더(56)에 도달하게 될 것이다. 유사하게, 제1 또는 제2 그룹에 어떤 두드러진 이벤트가 없는 경우에 한하여 제3 그룹에 속하는 이벤트 검출기(54b)로부터의 신호가 이벤트 인코더(56)에 도달하게 된다. 이 패턴은 필요에 따라 더욱 많은 BUSY 신호(62)를 이용하여 제4 및 그 이상의 그룹에 대해서 지속한다.

BUSY 신호들(62)의 형성이 도 7에 도시되어 있다. 각 BUSY 신호(62)는 대응하는 그룹에 속하는 모든 이벤트 검출기(54)의 출력 신호의 논리 OR 함수(64)로서 형성된다. 구체적으로 BUSY[1] 신호(62a)가 제1 그룹의 이벤트 검출기를 이용하여 형성되고, BUSY[2] 신호(62b)가 제2 그룹의 이벤트 검출기를 이용하여 형성되는 등등이다. 모든 시뮬레이션 모듈들(14)로부터의 그룹 내의 모든 이벤트 검출기(54)로부터의 출력은 BUSY 신호(62)를 형성하기 위해 모두 OR되어야 한다. 본 발명의 한 실시예에서, BUSY 신호(62)를 형성하기 위해 포선 논리가 사용되어서, OR 함수(64)가 와이어로서 은연중에 수행되었다. 그러나, 다른 실시예에서, 글로벌-이벤트-통신 버스 라인들(30)의 일부가 모든 시뮬레이션 모듈(14) 중에 BUSY 신호(62)을 전파시키기 위해 사용되었다.

어떠한 BUSY 신호(62)도 가정되지 않는 경우, 현재 시뮬레이션 사이클이 완료된다. 그러한 완료를 검출하고 시뮬레이션을 다음 사이클로 진행시키는 회로가 도 8에 도시되어 있다. 회로는 사용된 BUSY 신호(62)의 개수에 상응하는 개수의 입력을 갖는 NOR 게이트(66), 및 카운터(68)로 구성되어 있다. 비록 4개의 BUSY 신호(62)가 NOR(66)로의 입력으로 도시되었으나, 몇 개의 BUSY 신호(62)라도 채택될 수 있다는 것이 알아야 한다. 어떤 BUSY 신호도 어써트되지 않는 경우, NOR 게이트(66)는 카운터(68)의 동작을 인에이블시킨다. 이 카운터는 논리 검증 시스템 내부를 비동기적으로 및 연속적으로 실행시키는 고속 주기적 클럭 신호(70)에 의해 클럭된다. 클럭의 주파수는 시스템 내의 신호 트랜지스터의 주파수보다 높아야 한다. BUSY 신호(62)의 가장 긴 전파 지연에 대한 보상을 위해 필요한 클럭 신호(70) 상의 클럭 사이클의 개수를 카운트한 후에, 카운터(68)는 모든 시뮬레이션 모듈(14)에 전파되는 시간 선행 신호(time advance signal)(72)를 발생시키면서 오버플로우한다. 본 발명의 한 실시예에서, 글로벌-이벤트-통신 버스 라인(30)은 모든 시뮬레이션 모듈(14) 중에서 시간 선행 신호를 전파하는데 사용된다.

도 9는 공유된 멀티플렉스된 버스(82) 상에서 한 FPGA(22)로부터 다른 FPGA로의 이벤트의 전송을 상세하게 보여준다. 이 데이터 전송 방법은 프로그램가능한 상호접속부(12)의 가치 있는 자원의 보전하기 위해 본 발명의 한 실시예에서 사용된다.

전송 FPGA(22)(도 9의 좌측)는 이벤트 인코더(56)와 그 기능성에 있어서 유사한 제2 이벤트 인코더(74)를 포함한다. 이 전송 FPGA(22)는 (버스 드라이버(58)와 유사한) 버스 드라이버(76) 및 전송 제어기(78)를 더 포함한다. 전송 제어기(78)가 버스 중재 입력 신호(80)를 검출할 때, 이벤트 인코더(74)가 다수의 이벤트 검출기들(54)로부터의 입력에 어떤 활성 신호을 갖는가를 체크한다. 그러한 신호이 존재할 때, 버스 드라이버(76)를 통해서 공유 멀티플렉스된 버스(82) 상에 제1 이벤트 ID의 전송을 인에이블시킨다. 버스(82)의 가장 긴 전파 지연에 대해서 보상하기 위해 필요한 고속 주기적 클럭 신호(70)(도시 생략)의 다수의 사이클후에, 전송 제어기(78)는 이미 전송된 이벤트에 상응하는 이벤트 검출기(54)를 리셋하고, 소정의 순서로 다음 이벤트를 등장시키기 위해 이벤트 인코더(74)에 신호를 전송한다. 모든 이벤트를 전송한 후에, 전송 제어기(78)는 버스 드라이버(76)를 디스에이블하고 버스 중재 출력 신호(84)를 표명하고, 이에 따라 버스(82)에 대한 제어를 포기한다. 한 시뮬레이션 모듈(14)의 버스 중재 출력 신호(84)는 데이지 체인을 형성하기 위해 다른 시뮬레이션 모듈(14)의 버스 중재 입력 신호(80)에 접속된다.

FPGA(22)(도 9의 우측)를 수용함에 있어서, 공유 멀티플렉스된 버스(82)는 이벤트 ID 라인(88), 변수값 라인(86), 및 이벤트 준비선(90)으로 스플릿된다. 이벤트 준비 신호(90)의 검출 중에, 가변 선택기(92)는 라인(88) 상의 값의 결합을 특정 변수의 표시로서 인식한다. 그 응답으로, 가변 선택기(92)는 레지스터(46)를 인에이블하여 라인(86)으로부터의 변수의 새로운 값을 포획한다.

본 발명의 한 실시예에서, 글로벌-이벤트-통신 버스 라인(30)이 공유 멀티플렉스된 버스(82)를 수행하는데 사용되고 데이지 체인(32)의 선택이 버스 중재 신호들(80)(84)을 수행하기 위해 사용된다.

도 10은 이벤트 검출기(54)의 양호한 실시예를 상세하게 설명한다. 이벤트 검출기는 하나 이상의 입력 및 하나의 출력을 갖는 결합 논리 블럭(98)을 포함한다. 블럭(98)의 하나 이상의 입력은 변수값을 나타내는 신호에 직접 접속될 수 있다. 블럭(98)의 다른 입력은 다른 결합 블럭들(94) 및 에지 검출기(96)를 통해서 변수값을 나타내는 신호에 접속될 수 있다. 에지 검출기(96)은 그 입력 신호의 포지티브 에지(positive edge), 네거티브 에지(negative edge), 또는 어떤 에지를 검출한다. 에지 검출기의 구성은 도시 생략되었으나 당분야의 업자에 의해 용이하게 재생될 수 있으며, 당분야에 공지되어 있다.

도 10에 도시된 바와 같이, 결합 블럭(98)의 출력은 플립/플롭(102)의 세트 입력에 직접 또는 지연 카운터(100)를 통해서 접속된다. 후자의 경우, 결합 논리 블럭(98)의 출력 신호는 시간 선행 신호(72)에 의해 클럭된 지연 카운터(100)를 인에이블시킨다. 소정의 개수의 시간 선행 신호(72)를 카운트한 후에, 카운터(100)는 오버플로우하고 이벤트 검출기(54)의 출력에서 신호를 발생시킨다. 이벤트 출력이 전송된 후에, 상술된 이벤트 인코더(56)에 의해 리셋 라인(101)을 이용하여 이벤트 검출기(54)가 리셋된다.

도 10에 도시된 일반적인 구조는 (결합 논리 블럭(98) 만을 이용하여) 임의 레벨 감응 이벤트 제어(arbitrary level sensitive event control)를, 또는 (결합 블럭들(94) 및 에지 검출기(96)를 사용하여) 에지 감응 이벤트 제어를, 또는 (지연 카운터(100)를 이용하여) 지연을, 또는 그것의 결합을 수행할 수 있다. 각 특정 이벤트 검출기(54)는 필요에 따라 그러한 기능모두 또는 일부를 가질 수 있다.

일반적으로 에뮬레이션 기술은 다양한 입력 및 출력 신호 이벤트사이의 정확한 시간 간격을 계산하는 의미에서 설계의 실제 타이밍의 검증을 위해 적합하지 않다. 따라서, 서로에 대한 데이터 의존성을 갖는 상이한 회로 컴포넌트의 교정 평가 순서를 보장하는 방법으로서만 교정 모델 타이밍은 중요하다. 이러한 타이밍 교정 문제의 가장 중요한 경우는 보류-시간 위반이 가능한 플립/플롭의 체인의 평가이다. 어떤 클럭된 디바이스에 대해서도 명기된 셋업 타임 및 보류-시간이 있다. 셋업 타임은 입력 데이터가 플립-플롭 디바이스의 데이터 입력 리드(data input lead)에서 클럭 전이 이전에 소정의 시간량에 대한 안정적인 형태로 나타나야할 것을 요구한다. 보류-시간은 데이터가 플립-플롭의 제어 리드에서 착신 중의 클럭 전이의 시점으로부터 적합한 동작에 대한 클럭의 착신 후에 특정의 시간 간격까지 안정하게 될 것을 요구한다. 사용자의 넷리스트로부터 논리 회로를 구현하는 핵심 프로세스는 데이터의 셋업 및 보류-시간을 상응하는 클럭의 착신과 동기화시키는 것이다. 구현된 논리 회로의 적합한 동작을 보장하기 위해 클럭 입력에서 상응하는 클럭의 착신에 대하여 시간의 특정 간격 동안에 플립-플롭의 D 입력에서 데이터가 나타나고 안정화하여야 한다. 사용자의 넷리스트로부터 회로를 구현함에 있어서, 클럭 신호의 적합한 타이밍이 클럭 스큐를 원인으로 하여 클럭 라인내의 과도한 지연으로 인해 방해받을 수 있다. 이것은 플립-플롭 또는 시프트 레지스터 같은 제1 논리 디바이스 내의 데이터가 제2 레지스터 상의 데이터보다 더 일찍 시프트되도록 유발한다. 제2 레지스터의 보류-시간 요구는 위반되고 이어서 데이터 비트는 시프트 레지스터가 적합하게 동기화되지 않는 한 유실될 수 있다.

보류-시간 위반은 위반이 에뮬레이션 회로의 의도적 생성물이 아니기 때문에 목표 시스템 또는 최종 제품에서는 발생하지 않는다. 이것은 재프로그램가능한 논리 디바이스내의 한정된 자원이 클럭 신호의 발생을 지원하도록 설계되었으므로 보류-시간 위반이 목적 시스템 내의 클럭 스큐와 종종 상이한 에뮬레이션 회로 내의 클럭 스큐로부터 유래하기 때문이다. 논리 검증 시스템 내의 행위 시뮬레이션은 시뮬레이트된 그리고 에뮬레이트된 회로 컴포넌트가 공존할 것을 요구하기 때문에, 양 기술에서의 타이밍 교정을 위해 양립 수단이 사용되는 것은 중요하다.

시뮬레이션 기술, 모델 타이밍이 지연 및 비블록화 할당 명령문 같은 적합한 언어 구성 요소에 의해 기술된다. 타이밍은 그러한 구성 요소의 어의가 시뮬레이터에 의해 정확하게 번역되는 한 정의에 의해 정확하다. 이것은 실제의 지연값이 미지라고 추정되는 경우 제로-지연 시뮬레이션의 경우에서도 참이다. 예를 들어, 2개의 플립/플롭각각은 평가의 정확한 순서를 보장할 Verilog 하드웨어 기술 언어 내의 다음의 행위 코드로써 정의될 수 있다.

always @ (postage clk)

q = #0 d;

또는

always @ (postage clk)

q = d;

명백한 지연, 제로 지연, 및 비블록화 할당의 인터프리테이션은 상이한 시뮬레이션 사이클들로의 또는 동일한 사이클 내의 상이한 그룹들로의 이벤트의 할당에 기초한다. 이러한 이벤트 할당은 행위 설계부에 대한 언어 어의에 의해 함축된 이벤트 순서을 강행하게 한다.

그러나, 에뮬레이션 기술에 있어서, 직렬 접속 플립/플롭의 쌍은 다음과 같이 기술된다.

always @ (postage clk1)

q1 = #t1 d1;

always @ (postage clk2)

q2 = #t2 d2;

assign #td d2 = q1;

assign #tc clk2 = clk1;

(모든 에뮬레이션 회로 지연(t1, t2, td, 및 tc)이 공지되어 있으나 상한 T를 갖는다.) 교정 평가 순서를 보장하기 위해, 에뮬레이션은 T만큼 td의 값을 증가시킨다. 에뮬레이터는 또한 (클럭 트리(clock tree)의 공통 부분의 특별 FPGA 디바이스 및 클럭 로직의 복제로의 분리 같은) 회로 변환을 구현하여서 T의 값이 가능한 한 작게 된다. 이 프로세스는 첸 등의 1995년 12월 12일 출원된 미국 특허 제5,475,830호 Structure and Method for Providing a Reconfigurable Emulation Circuit without Hold Time Violation(퀵턴 시스템사(Quickturn Systems, Inc.)에 양도)에 설명되어 있다.

타이밍 교정을 보장하는 각 방법은 그 자신의 영역 내에서 양립한다. 그러나, 에뮬레이션과 시뮬레이션 모델의 혼합은 문제를 발생시킬 수 있다. 예를 들어, 체인 내의 제2 플립/플롭, 또는 그 클럭 로직의 어떤 부분이 에뮬레이션 모델로서보다는 제로-지연 행위(즉, 시뮬레이션 모델)으로서 기술될 가능성을 고려하자. 이러한 경우에 지연값의 상한 T가 결정될 수 없으며 전형적인 에뮬레이터에 의해 사용된 타이밍 교정을 보장하는 방법이 작동하지 않은 것이다.

보류-시간 위반을 제거하는 방법은 각 에뮬레이션 플립/플롭의 데이터경로를 따라 부가적인 플립/플롭 업스트림을 배치하게 한다. 이러한 방법의 예가 프라이스 등의 1993. 11. 2.에 출원된 미국 특허 제5,259,006호 Method for Substantially Eliminating Hold Time Violation in Implementing High Speed Logic Circuits or the like에 보여진다. 그러나, 이 방법은 부가적인 플립/플롭이 삽입될 필요가 있는가를 결정하기 위해 각 행위 블록이 플립/플롭 또는 결합 회로로서 분류될 것을 요구하기 때문에 행위 검증 시스템에 적용하기에는 어렵거나 불가능하다. 또한 그러한 블럭의 각 입력이 데이터 입력 또는 클럭 입력으로서 식별할 필요가 있다. 그러한 식별은 하드웨어 기술 언어의 제약 조건으로 인해 어렵거나 불가능하다. 부가적인 플립/플롭이 결합 논리 블럭의 업스트림에 배치되는 경우 설계자가 의도한 행위를 변경할 수 있다.

본 발명에 의해 제공되는 한 방법은 상이한 종류의 지연-무관 보류-시간 위반 제거 방법(delay-independent hold-time violation elimination)이다. 도 11에 도시된 바와 같이, 보류-시간 위반을 갖는 어떤 다른 회로 컴포넌트(106)에 잠재적으로 도달할 수 있는 신호의 소스인 각 플립/플롭(104)에 대해서, 부가적인 플립/플롭(108)이 다운스트림으로 삽입된다. 시뮬레이션 클럭(110)은 모든 BUSY 신호들(62)이 디어써트될 때에 어써트된다. 그 결과, 플립/플롭(104)으로부터 유래한 데이터경로(112) 내의 효과적인 지연은 플립/플롭(104)이 에뮬레이트 또는 시뮬레이트된 여부에 상관없이 플립/플롭(104)의 클럭 신호(116)와 플립/플롭(106)의 클럭 신호(118)를 분리시키는 결합 클럭 경로(114) 내의 지연보다 항상 더 크다.

더 복잡한 상황이 도 12에 도시되어 있는데, 에뮬레이트된 플립/플롭(120)이 클럭 회로(122) 내에 존재한다. 회로(122)의 지연이 회로(112)의 지연보다 적다는 것이 설계 의도였다고 가정하면, 부가적인 플립/플롭이 클럭 회로(122) 내에 삽입되지 않아야 한다. 플립/플롭(120)에 의해 발생된 신호가 다른 플립/플롭(126)에 대한 데이터 소스로서도 사용되었을 경우, 이에 따라 도 12에 도시된 바와 같이 부가적인 플립/플롭(124) 및 회로(128)와 같은 회로(122)의 복제가 필요하다. 이전에 회로(122)를 플립/플롭(126)과 접속시키는 신호(130)는 제거되어야 한다. 이러한 변환이 정확하게 적용되도록 하기 위해, 클럭 회로 분석이 수행되어서 어떤 클럭 에지이 (에뮬레이트 또는 시뮬레이트된) 각 저장 엘리먼트의 클럭 입력상에 잠재적으로 활성화될 수 있는가를 결정할 필요가 있다. 행위 블럭에 대해서, 외부 플립/플롭이 보류-시간 위반의 위험에 처해있다고 잘못 식별할 때일지라도 변환이 검증 하의 회로에 의해 수행된 기능을 대체시키지 않을 것이기 때문에 그 저장기능은 적용될 수 있다고 신중하게 가정한다. 최악의 경우 회로의 에뮬레이트된 부분 내의 각 플립/플롭은 시뮬레이션 클럭 신호(110)에 의해 동기화된 플립/플롭으로 복제되어야 한다.

도 13은 논리 검증 시스템에 의해 사용될 구성 데이터를 준비하는 플로우 다이어그램이다. 일반적으로, 컴파일화는 예를 들어 Verilog 하드웨어 기술 언어(Verilog HDL) 내의 사용자의 설계 기술 파일로부터 시작한다. 그러나, 컴파일레이션은 다양한 다른 언어들로써 시작할 수 있다. 입력 단계(132)의 결과로서, 동작 데이터베이스 표현(134)이 생성된다. 이 표현은 다른 동작 표현(138)을 발생시키는 프리프로세싱 단계(136)에 의해 증대된다. 넷리스트 발생 단계(140) 및 코드 발생 단계(144)는 에뮬레이션 모델의 넷리스트 표현(142) 및 논리 모듈 프로세서 메모리(20)에 다운로드될 수 있는 실행의 세트(146)를 발생시킨다. 이 넷리스트 표현(142)은 분할(partitioning), 위치(placement), 및 라우팅 단계(148)를 거치게 되어 FPGA(10)(22) 및 프로그램가능한 상호접속(12)에 대한 구성 데이터(150)를 발생시킨다. 이 분할, 배치, 라우팅 단계는 샘플 등의 미국 특허 제5,329,470호 및 버츠 등의 제5,036,473호에 기술되어 있으며 당분야의 업자에게 공지되어 있다.

보다 구체적으로, 입력(132)은 사용자의 Verilog 소스 파일을 프로세스하고 행위 데이터베이스 라이브러리를 발생시킨다. 그것은 소스 파일명의 리스트, 인클루드(include) 경로 및 다른 정의되지 않은 모듈 참조가 해결된 탐색 라이브러리의 리스트를 수용한다. 임포터는 행위 기술은 동시에 실행가능한 코드 프래그먼트들로 분할한다.

전처리기(136)는 입력 단계(132)에 의해 생성된 행위 데이터베이스 라이브러리를 변환시킨다. 그것은 행위 코드를 사용가능한 모듈(14) 각각 상에서 실행을 지향하는 클러스터로 분할하고, 행위 코드 프래그먼트의 실행 순서 및 구획내의 변수의 국부성을 결정한다. 또한, 전처리기(136)는 상술된 보류-시간-위반-자유 모델(hold-time-violation-free model)을 생성하는데 필요한 변환을 수행한다.

코드 발생기(144)는 전처리기(136)에 의해 변환된 만큼의 행위 데이터베이스 라이브러리를 판독하고 전처리기(136)에 의해 식별되는 만큼의 시뮬레이션 모듈들(14) 각각에 대해서 다운로딩가능한 익스큐터블(executable)(146)을 발생시킨다.

넷리스트 발생기(140)는 전처리기(136)에 의해 변환된 만큼의 행위 데이터베이스 라이브러리를 판독하고 분할, 위치, 및 라우팅 단계(148)에 의한 또다른 프로세싱을 위해서 넷리스트 데이터베이스 라이브러리를 발생시킨다.

논리 검증 시스템의 동작은 당분야의 업자에게 공지된 이벤트-중심 시뮬레이션의 원리에 기초한다. 기본적 가정은 다음과 같다: (1) 어떤 주어진 행위 모델은 평가 절차의 세트로 분할될 수 있어서, 행위 기술에 기초하여 컴파일된다; (2) 시뮬레이션의 프로세스는 어떤 변수(입력)의 논리값을 판독하고 다른 변수(출력)의 새로운 값을 계산하는 상기 절차의 일련의 실행가능으로 구성된다; (3) 상기 절차은 시뮬레이션 모델의 현재 상태에 따라 각 절차를 실행할 것인가를 결정하는 할당된 트리거링 조건이다.

예를 들어, 도 14에 도시된 Verilog HDL 모델을 고려하자. 이 모델은 Q_ AN02로 시작하는 10개의 평가 절차들로 구성된다. 이 절차중의 9개는 라이브러리 프리머티브(Q_AN02 및 Q_FDP0)을 참조로 하여 사전 정의되고 하나는 행위 기술로써 표현된다. 평가 절차간의 이러한 관계는 도 15에 도시된 바와 같이 그래프로 설명될 수 있다.

에뮬레이션의 목적상, 인스턴스(U1 및 m0-m7)은 FPGA 내에서 직접 수행될 수 있다. 인스턴스 라인_선택(instance line_select)의 출력을 평가하는 행위 코드는 내장 마이크로프로세서에 대한 인스트럭션의 시퀀스로서 컴파일된다. 이 시퀀스가 적합한 시간에 호출되도록 하기 위해서는 유일한 ID가 하나의 마이크로프로세서 내에 로드된 그러한 시퀀스 각각에 할당되어야 한다. ID는 상응하는 트리거링 조건이 참이 되는 경우 FPGA 내에서 발생될 수 있다. (ID을 발생시키는 회로는 도 5에 상술되었다.) 동시에 몇 가지 트리거링 조건이 참이 되는 경우, 그의 ID중에서 가장 작은 것이 발생된다. 마이크로프로세서(16)는 ID을 지속적으로 모니터하고, 새로운 ID가 발생될 때마다, 상응하는 인스트럭션 시퀀스가 실행된다. 라인_선택 기능의 ID가 5라고 가정하면, 이벤트-발생 논리는 도 16에 도시된 바와 같이 수행될 수 있다. (고속 주기적 신호에 의해 동기화된) CLK의 네거티브 에지가 검출되는 경우, 이벤트 검출기(152) 내의 RS-트리거를 세트한다. 5 이하의 ID를 갖는 이벤트가 전혀 없는 경우, 이에 따라 이벤트 인코더(154)는 번호 5를 발생시키고 마이크로프로세서(16)는 FPGA 어드레스 공간에 속하는 어드레스중의 하나로부터 판독 인스트럭션이 실행되는 경우 번호 5를 검출한다. 이때 RS 트리거가 리셋된다. (동작 디코더, 버스 드라이버 및 데이터 레지스터는 도시 생략)

동작 방법은 다음과 같이 요약될 수 있다. 모델 컴파일 시에, 행위 코드들로써 나타내어지는 셀(예, 도 15의 라인_선택 셀)이 그의 상응하는 이벤트 발생 논리 블록들(도 16에 도시된 것과 유사)로 교체된다. 실행 시에, 마이크로프로세서(16)는 FPGA로부터의 다음 이벤트의 ID의 판독, 및 이러한 이벤트에 상응하는 기능의 실행으로 구성된 루프 내에서 지속적으로 실행한다. 이러한 동작을 수행하기 위해 마이크로프로세서(16)에 의해 사용될 수 있는 프로그램의 예가 도 17에 도시되어 있다.

시뮬레이션 알고리즘의 이러한 소프트웨어-하드웨어 수행은 레벨화된 그리고 이벤트-중심 시뮬레이션의 최상의 특성을 결합시킨다. 이벤트-중심 시뮬레이션에서와 같이, 오직 그러한 프리머티브만이 활성화 조건이 만족되는 각 사이클에서 평가된다. 레벨화되고 컴파일된 시뮬레이션에서와 같이, 이벤트 큐 조작의 오버헤드가 모델 실행 단계로부터 제거된다. 모든 필요한 이벤트 검출 및 조작이 재구성가능한 하드웨어(FPGAs) 내에서 수행된다. 이벤트 검출 하드웨어 넷리스트는 모델 분할 및 정렬의 결과 뿐아니라, 각 평가된 루틴에 대해서 트리거 조건에 기초하여 컴파일 시에 생성된다.

본 발명의 상기 실시예가 설명되었으나, 당분야의 업자라면 본 발명의 정신 또는 범위로부터 벗어나지 않고 수많은 변화이 이루어질 수 있다는 것이 명백할 것이다. 상기 설명 내에 포함되고 첨부 도면내에 도시된 모든 것은 설명을 위한 것이며 발명을 한정하는 것은 아닌 것으로 해석되어야 한다. 따라서, 본 발명은 하기 청구범위에 의해서만 한정될 것이다.

Claims

에뮬레이션(emulation) 및 시뮬레이션(simulation)을 이용한 설계 검증(design verification)용 장치에 있어서,

설계의 제1 부분을 에뮬레이트하기 위한 적어도 하나의 재구성가능한 소자;

상기 설계의 상기 제1 부분과 상기 설계의 상기 제2 부분 간에 데이터를 전송하기 위한 시간을 최소화시키기 위해 상기 재구성가능한 소자에 접속되고, 상기 설계의 제2 부분을 시뮬레이트하기 위한 적어도 하나의 마이크로프로세서; 및

설계 검증 동안 다수의 이벤트를 검출하고, 상기 적어도 하나의 마이크로프로세서가 이벤트 검출을 수행하지 않도록 하기 위한 상기 적어도 하나의 마이크로프로세서에 접속된 이벤트 검출기

를 구비하는 것을 특징으로 하는 설계 검증용 장치.
제1항에 있어서,

상기 적어도 하나의 마이크로프로세서가 통상적으로 스케줄하는 동작을 스케쥴하기 위한 스케줄러를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제1항에 있어서,

제2 마이크로프로세서를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제3항에 있어서,

상기 마이크로프로세서 각각에 의한 병렬 실행을 위해 상기 설계의 상기 제2 부분의 독립적인 프래그먼트(fragment)를 선택하기 위한 선택기를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제1항에 있어서,

상기 마이크로프로세서에 의한 실행을 위해 상기 설계의 상기 제2 부분의 독립적인 프래그먼트를 선택하기 위한 선택기를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제1항에 있어서,

상기 적어도 하나의 재구성가능한 소자는 재구성가능한 상호접속 구성요소를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제1항에 있어서,

상기 적어도 하나의 재구성가능한 소자는 재구성가능한 논리 구성요소를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제6항에 있어서,

상기 적어도 하나의 재구성가능한 소자는 다수의 재구성가능한 논리 구성요소를 구비하고, 상기 재구성가능한 상호접속 구성요소는 상기 다수의 재구성가능한 논리 구성요소를 상호접속시키는 것을 특징으로 하는 설계 검증용 장치.
제1항에 있어서,

상기 적어도 하나의 마이크로프로세서에 접속된 메모리를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제1항에 있어서,

상기 적어도 하나의 마이크로프로세서에 접속된 버스 제어기를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제1항에 있어서,

상기 설계의 상기 제2 부분은 행위 언어(behavioral language)로 기술되어 있는 것을 특징으로 하는 설계 검증용 장치.
제1항에 있어서,

제2 재구성가능한 소자를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제12항에 있어서,

상기 제2 재구성가능한 소자는 상기 이벤트 검출기에 의한 이벤트의 검출시상기 적어도 하나의 마이크로프로세서에 의해 시뮬레이트될 상기 설계의 상기 제2 부분의 프래그먼트를 스케쥴하기 위한 스케줄러를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제12항에 있어서,

상기 제2 재구성가능한 소자는 상기 적어도 하나의 마이크로프로세서에 의한 실행을 위해 상기 설계의 상기 제2 부분의 독립적인 프래그먼트를 선택하는 선택기를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제12항에 있어서,

상기 제2 재구성가능한 소자는 설계 검증 동안 상기 다수의 이벤트를 검출하고, 상기 적어도 하나의 마이크로프로세서가 상기 이벤트 검출을 수행하지 않도록 하기 위한 검출기를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제12항에 있어서,

상기 적어도 하나의 재구성가능한 소자와 상기 제2 재구성가능한 소자를 접속시키는 상호접속 구성요소를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제1항에 있어서,

상기 적어도 하나의 재구성가능한 소자와 상기 적어도 하나의 마이크로프로세서를 접속시키는 재구성가능한 상호접속 구성요소를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제10항에 있어서,

시스템 버스를 통해 상기 버스 제어기에 접속된 시스템 제어기를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제1항에 있어서,

상기 적어도 하나의 마이크로프로세서에 접속된 글로벌 버스를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제19항에 있어서,

상기 글로벌 버스는 상기 적어도 하나의 마이크로프로세서에 병렬로 접속된 다수의 신호를 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제19항에 있어서,

상기 글로벌 버스는 상기 적어도 하나의 마이크로프로세서를 직렬로 접속시키는 제2 라인을 더 구비하는 것을 특징으로 하는 설계 검증용 장치.
제19항에 있어서,

상기 글로벌 버스는 상기 적어도 하나의 재구성가능한 소자와 상기 적어도 하나의 마이크로프로세서 간에 적어도 하나의 신호를 접속시키는 것을 특징으로 하는 설계 검증용 장치.
에뮬레이션 및 시뮬레이션(emulation and simulation)용 장치에 있어서,

설계를 시뮬레이트하기 위한 마이크로프로세서를 각각 갖는 다수의 시뮬레이션 모듈; 및

상기 시뮬레이션 모듈에 접속되고, 상기 설계를 에뮬레이트하기 위한 제1 재구성가능한 소자

를 구비하되,

상기 다수의 시뮬레이션 모듈은 제2 재구성가능한 소자를 더 구비하고,

상기 제2 재구성가능한 소자는 상기 설계를 시뮬레이트하는데 있어 상기 마이크로프로세서를 보조하도록 이벤트를 검출하기 위한 이벤트 검출기를 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제23항에 있어서,

상기 시뮬레이션 모듈 중에 적어도 하나는 데이터값을 상기 제1 재구성가능한 소자에 전송하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제23항에 있어서,

상기 시뮬레이션 모듈 중에 적어도 하나는 상기 시뮬레이션 모듈의 외부에 데이터값을 전송하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제23항에 있어서,

상기 마이크로프로세서 중의 하나는 데이터값을 상기 제2 재구성가능한 소자에 전송하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제23항에 있어서,

상기 제2 재구성가능한 소자는 상기 마이크로프로세서중의 하나로 부터 수신된 신호를 디코드하는 디코더를 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제27항에 있어서,

상기 제2 재구성가능한 소자는 상기 디코더가 상기 마이크로프로세서 중의 하나로 부터의 상기 신호를 인식할 때 인에이블되는 선택기를 더 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제28항에 있어서,

상기 제2 재구성가능한 소자는 상기 신호를 포획하기 위한 레지스터를 더 구비하되, 상기 레지스터는 상기 선택기에 의해 인에이블되는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제23항에 있어서,

상기 다수의 시뮬레이션 모듈 중에 적어도 하나는 상기 다수의 시뮬레이션 모듈 중에서 두번째로 부터 데이터 신호를 수신하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제23항에 있어서,

상기 다수의 시뮬레이션 모듈 중에 적어도 하나는 상기 제1 재구성가능한 소자로 부터 데이터 신호를 수신하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제23항에 있어서,

상기 마이크로프로세서 중의 하나는 상기 제2 재구성가능한 소자로 부터 데이터 신호를 수신하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제23항에 있어서,

상기 제2 재구성가능한 소자는 상기 마이크로프로세서 중의 하나가 상기 제2 재구성가능한 소자로 부터 데이터값을 포획할 준비가 되었다는 것을 표시하는 마이크로프로세서 신호를 인식하기 위한 디코더를 더 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제23항에 있어서,

상기 제2 재구성가능한 소자는 상기 다수의 마이크로프로세서 중의 하나에 의한 포획을 위해 데이터 값을 선택하는 멀티플렉서를 더 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제23항에 있어서,

상기 이벤트 검출기는 이벤트가 검출될 때 상기 다수의 마이크로프로세서 중의 하나에 인터럽트를 유발시키는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제23항에 있어서,

다수의 이벤트를 처리하는 다수의 이벤트 검출기 그룹을 더 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제36항에 있어서,

상기 다수의 이벤트 검출기 그룹은 적어도 하나의 이벤트 검출기를 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제36항에 있어서,

상기 다수의 이벤트 검출기 그룹은 적어도 하나의 AND 게이트를 더 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제36항에 있어서,

상기 다수의 이벤트 검출기 그룹은 제2 이벤트 이전에 제1 이벤트를 처리하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제36항에 있어서,

상기 다수의 이벤트 검출기는 제1 이벤트 및 제2 이벤트를 검출하고 상기 제2 이벤트 이전에 상기 제1 이벤트를 처리하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제40항에 있어서,

상기 다수의 이벤트 검출기는 상기 제1 이벤트를 나타내는 제1 통화중 신호(busy signal)와 상기 제2 이벤트를 나타내는 제2 통화중 신호를 생성하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제36항에 있어서,

상기 다수의 이벤트 검출기 그룹은 제1 통화중 신호 및 제2 통화중 신호를 검출하고, 상기 제1 통화중 신호가 어써트(asserted)되지 않을 경우 상기 제2 통화중 신호를 처리하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제42항에 있어서,

상기 제1 통화중 신호 및 상기 제2 통화중 신호 각각은 상기 다수의 이벤트 검출기 중에 적어도 하나에 접속된 OR 게이트에 의해 개별적으로 형성되는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제42항에 있어서,

상기 제1 통화중 신호 및 상기 제2 통화중 신호 각각은 상기 다수의 이벤트 검출기 중에 적어도 하나에 접속된 와이어된(wired) OR에 의해 개별적으로 형성되는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제23항에 있어서,

글로벌 버스가 상기 다수의 시뮬레이션 모듈을 접속시키는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제42항에 있어서,

상기 제1 통화중 신호 및 상기 제2 통화중 신호를 상기 다수의 시뮬레이션 모듈에 전송하는 글로벌 버스를 더 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제36항에 있어서,

상기 다수의 이벤트 검출기는 다수의 이벤트 종류를 검출하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제47항에 있어서,

상기 시뮬레이션 모듈은 상기 다수의 이벤트 종류가 상기 다수의 이벤트 검출기에 의해 검출되지 않을 때 시간 선행 신호(time advance signal)를 발생시키는 시뮬레이션 선행 회로를 더 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제48항에 있어서,

상기 시뮬레이션 선행 회로는 카운터 및 NOR 게이트를 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제47항에 있어서,

상기 시간 선행 신호를 전송하는 글로벌 버스를 더 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제23항에 있어서,

상기 다수의 시뮬레이션 모듈은 멀티플렉스된 버스에 의해 접속되는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제51항에 있어서,

상기 멀티플렉스된 버스는 상기 이벤트를 상기 다수의 시뮬레이션 모듈 간에 전달하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제51항에 있어서,

상기 다수의 시뮬레이션 모듈은 상기 멀티플렉스된 버스를 제어하는 전송 제어기를 더 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제50항에 있어서,

상기 글로벌 버스는 상기 이벤트를 상기 다수의 시뮬레이션 모듈 간에 전달하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제23항에 있어서,

상기 제1 재구성가능한 소자는 제1 플립/플롭을 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제55항에 있어서,

보류-시간 위반(hold-time violation)을 제거하기 위해 상기 제1 플립/플롭으로 부터의 다운스트림으로 배치된 제2 플립/플롭을 더 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제23항에 있어서,

상기 제1 재구성가능한 소자는 클럭 회로를 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제57항에 있어서,

상기 클럭 회로는 플립/플롭을 구비하는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
제58항에 있어서,

상기 클럭 회로는 상기 제1 재구성가능한 소자 내에 복제되는 것을 특징으로 하는 에뮬레이션 및 시뮬레이션용 장치.
설계를 시뮬레이트 및 에뮬레이트(simulating and emulating a design)하기 위한 방법에 있어서,

동작 데이터베이스(behavioral database)를 생성하기 위해, 상기 설계의 일부가 동작 설계인 상기 설계를 입력(importing)하는 단계;

상기 동작 설계를 다수의 동작 프래그먼트로 분할하는 단계;

상기 동작 데이터베이스를 전처리(preprocess)하여 전처리된 동작 데이터베이스를 형성하는 단계;

내부에서 처리하기 위해 다수의 시뮬레이션 모듈에 대해 다수의 익스큐터블(executables)을 생성하는 단계;

넷리스트(netlist)를 생성하는 단계; 및

다수의 재구성가능한 소자에 대해 구성 데이터를 생성하기 위해 상기 넷리스트를 처리하는 단계

를 구비하는 것을 특징으로 하는 방법.
제60항에 있어서,

상기 전처리 단계는 상기 동작 데이터베이스를 다수의 클러스터로 분할하는 단계; 및 보류-시간 위반을 제거하기 위해 상기 설계를 변환하는 단계를 더 구비하는 것을 특징으로 하는 방법.
제60항에 있어서,

상기 처리 단계는 분할된 넷리스트를 생성하는 상기 넷리스트를 분할하는 단계; 상기 분할된 넷리스트를 배치하는 단계; 및 상기 분할된 넷리스트를 라우팅하는 단계를 더 구비하는 것을 특징으로 하는 방법.
에뮬레이션 및 시뮬레이션(emulation and simulation)을 결합하는 방법에 있어서,

에뮬레이터와 마이크로프로세서 간에 데이터를 전송하는 시간을 최소화하기 위해 상기 에뮬레이터와 다수의 마이크로프로세서를 접속시키는 단계;

상기 에뮬레이터로써 설계의 제1 부분을 에뮬레이트하는 단계;

상기 시뮬레이터로써 상기 설계의 제2 부분을 시뮬레이트하는 단계; 및

상기 마이크로프로세서로써 통상적으로 검출되는 다수의 이벤트를 상기 에뮬레이터에 의해 검출하는 단계

를 구비하는 것을 특징으로 하는 방법.
제63항에 있어서,

상기 마이크로프로세서에 의해 통상적으로 스케쥴되는 다수의 동작을 상기 에뮬레이터로써 스케쥴하는 단계를 더 구비하는 것을 특징으로 하는 방법.
제63항에 있어서,

상기 설계의 상기 제2 부분의 다수의 독립적인 프래그먼트를 선택하는 단계; 및

상기 마이크로프로세서로써 상기 다수의 독립적인 프래그먼트를 병렬로 실행하는 단계

를 구비하는 것을 특징으로 하는 방법.
제63항에 있어서,

상기 시뮬레이트 단계는 행위 언어로 기술된 상기 설계의 상기 제1 부분을 시뮬레이트하는 단계를 더 구비하는 것을 특징으로 하는 방법.
제63항에 있어서,

상기 마이크로프로세서에 의해 통상적으로 조작되는 상기 다수의 이벤트를 상기 에뮬레이터로써 조작하는 단계를 더 구비하는 것을 특징으로 하는 방법.
제63항에 있어서,

다수의 보류-시간 위반을 제거하는 단계를 더 구비하는 것을 특징으로 하는 방법.
제63항에 있어서,

상기 설계의 상기 제1 부분은 상기 설계의 상기 제2 부분과 오버랩하는 것을 특징으로 하는 방법.
제63항에 있어서,

상기 설계의 상기 제1 부분은 상기 설계의 상기 제2 부분과 동일한 것을 특징으로 하는 방법.