JPS61199166A - 配線経路探索装置 - Google Patents
配線経路探索装置Info
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- JPS61199166A JPS61199166A JP60038835A JP3883585A JPS61199166A JP S61199166 A JPS61199166 A JP S61199166A JP 60038835 A JP60038835 A JP 60038835A JP 3883585 A JP3883585 A JP 3883585A JP S61199166 A JPS61199166 A JP S61199166A
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- obstacle
- section
- pattern
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプリント配線板および集積回路等の配線設計に
用いられる配線経路探索装置に関するものである。
用いられる配線経路探索装置に関するものである。
従来、この種の配線経路探索装置は、線分の禁止に関し
て線分の方向を考慮するという概念はなく、線分を禁止
する障害物が設定された個所では、あらゆる方向の線分
が禁止されていた。従来例に関する文献としては[論理
装置のCADJ (オーム社、樹下行三、 56.0
3.20発行)がある。
て線分の方向を考慮するという概念はなく、線分を禁止
する障害物が設定された個所では、あらゆる方向の線分
が禁止されていた。従来例に関する文献としては[論理
装置のCADJ (オーム社、樹下行三、 56.0
3.20発行)がある。
上述した従来の配線経路探索装置は、特定の方向の線分
だけを禁止するような障害物を設定して特定方向の配線
格子数を部分的に調整することができないので、配線パ
ターンの密度が領域によって異なるような基板やビンの
最小間隔が他と異なる部品を搭載する基板への適用が困
難であった。
だけを禁止するような障害物を設定して特定方向の配線
格子数を部分的に調整することができないので、配線パ
ターンの密度が領域によって異なるような基板やビンの
最小間隔が他と異なる部品を搭載する基板への適用が困
難であった。
C問題点を解決するための手段〕
このような問題点を解決するために本発明は、配線経路
を構成する線分のうち特定方向の線分のみを禁止するよ
うな障害物を認識する認識手段を設けるようにしたもの
である。
を構成する線分のうち特定方向の線分のみを禁止するよ
うな障害物を認識する認識手段を設けるようにしたもの
である。
本発明においては、認識手段は各方向の線分に関するデ
ータを取り込み特定方向の線分が禁止されているかどう
かを判定する。
ータを取り込み特定方向の線分が禁止されているかどう
かを判定する。
本発明に係わる配線経路探索装置の一実施例を第1図に
示す。第1図において、1は本装置全体を制御する配線
制御部、2は障害データbを取り込むための障害設定部
、3はメモリを有するグリッド・マツプ、4は認識手段
としての経路探索部、5は配線制御部1.経路探索部4
間の信号の授受を行なわせるためのインタフェース・テ
ーブルであり、実線で記載した矢印はデータの流れ、破
線で記載した矢印は制御の流れを示す。
示す。第1図において、1は本装置全体を制御する配線
制御部、2は障害データbを取り込むための障害設定部
、3はメモリを有するグリッド・マツプ、4は認識手段
としての経路探索部、5は配線制御部1.経路探索部4
間の信号の授受を行なわせるためのインタフェース・テ
ーブルであり、実線で記載した矢印はデータの流れ、破
線で記載した矢印は制御の流れを示す。
配線制御部1は、まず、配線格子の占有状態を記憶する
グリッド・マツプ3を初期化後、障害設定部2を起動し
て障害データbを取り込み、この障害データbをグリッ
ド・マツプ3にセットする。
グリッド・マツプ3を初期化後、障害設定部2を起動し
て障害データbを取り込み、この障害データbをグリッ
ド・マツプ3にセットする。
障害データbは、水平、垂直または斜め方向の線分の配
線が禁止されているか否かを示すデータ(以下「3方向
データ」という)であり、格子点の位置に対応したグリ
ッド・マツプ3のメモリ上の領域に格納される。本装置
は3方向データによりいずれの方向の線分が配線に使用
できるかを判断する0次に配線制御部1は接続データa
の中から順次1配線区間分のピンペアを取り出してイン
クフェース・テーブル5にセントし、経路探索部4に起
動をかける。
線が禁止されているか否かを示すデータ(以下「3方向
データ」という)であり、格子点の位置に対応したグリ
ッド・マツプ3のメモリ上の領域に格納される。本装置
は3方向データによりいずれの方向の線分が配線に使用
できるかを判断する0次に配線制御部1は接続データa
の中から順次1配線区間分のピンペアを取り出してイン
クフェース・テーブル5にセントし、経路探索部4に起
動をかける。
経路探索部4は、配線制御部1からインタフェース・テ
ーブル5を介して与えられたピンペアに対し、グリッド
・マツプ3を参照し、特に線分の禁止に関する障害物に
対しては、この障害物が禁止する線分の方向を識別しな
がら配線経路を探索する。ピンペアの経路を発見した時
、経路探索部4は、発見した経路をインタフェース・テ
ーブル5にセットし、配線制御部1に移送する。また、
経路を発見できなかった時には、配線制御部1に対して
その旨を通知する。
ーブル5を介して与えられたピンペアに対し、グリッド
・マツプ3を参照し、特に線分の禁止に関する障害物に
対しては、この障害物が禁止する線分の方向を識別しな
がら配線経路を探索する。ピンペアの経路を発見した時
、経路探索部4は、発見した経路をインタフェース・テ
ーブル5にセットし、配線制御部1に移送する。また、
経路を発見できなかった時には、配線制御部1に対して
その旨を通知する。
配線制御部1では、配線経路がインタフェース・テーブ
ル5を介して送られてきた場合、後に選択がされないよ
うにその経路を新たな障害物としてグリッド・マツプ3
にセットするとともに、外部媒体に出力する。以上のよ
うな操作をすべての配線区間に対して繰り返し、処理を
終了する。
ル5を介して送られてきた場合、後に選択がされないよ
うにその経路を新たな障害物としてグリッド・マツプ3
にセットするとともに、外部媒体に出力する。以上のよ
うな操作をすべての配線区間に対して繰り返し、処理を
終了する。
次に配線格子の調整について第2図、第3図を用いて説
明する。第2図は、最小ピン間隔の異なる部品が基板上
に搭載された時、すべてのピン8が格子に乗るように設
定された配線格子の一実施例である。線分A−Bを境界
として左側の領域はピン間に配線パターンを3本、右側
の領域では2零通過させることができる。しかし第3図
に示す線分A−Bを境界とした左側の領域のようにピン
のランド径が大きいためにピン間を通過できる配線パタ
ーンの本数を2本に制限するような条件がついた場合で
も、第2図に示すような水平線分禁止障害6と垂直線分
禁止障害7を設定することにより、領域によって配線パ
ターンの密度が異なる基板の設計も容易に行なうことが
できる。
明する。第2図は、最小ピン間隔の異なる部品が基板上
に搭載された時、すべてのピン8が格子に乗るように設
定された配線格子の一実施例である。線分A−Bを境界
として左側の領域はピン間に配線パターンを3本、右側
の領域では2零通過させることができる。しかし第3図
に示す線分A−Bを境界とした左側の領域のようにピン
のランド径が大きいためにピン間を通過できる配線パタ
ーンの本数を2本に制限するような条件がついた場合で
も、第2図に示すような水平線分禁止障害6と垂直線分
禁止障害7を設定することにより、領域によって配線パ
ターンの密度が異なる基板の設計も容易に行なうことが
できる。
さらに第4図に示すような垂直線分禁止障害7を設定す
ることにより、第5図に示すような水平方向と垂直方向
の配線パターンの密度が異なるような基板の設計にも適
用できる。
ることにより、第5図に示すような水平方向と垂直方向
の配線パターンの密度が異なるような基板の設計にも適
用できる。
以上説明したように本発明は、配線経路を構成する線分
のうち特定方向の線分のみを禁止するような障害物を認
識する認識手段を設けることにより、配線できる方向を
発見できるようにしたので、配線パターンの密度が異な
る基板の配線設計を容易にできるという効果がある。
のうち特定方向の線分のみを禁止するような障害物を認
識する認識手段を設けることにより、配線できる方向を
発見できるようにしたので、配線パターンの密度が異な
る基板の配線設計を容易にできるという効果がある。
第1図は本発明に係わる配線経路探索装置の一実施例を
示す系統図、第2図〜第5図は本装置による配線パター
ンの作成方法を説明するための格子パターン図である。 1・・・・配線制御部、2・・・・障害設定部、3・・
・・グリッド・マツプ、4・・・・経路探索部、・5・
・・・インタフェース・テーブル、6・・・・水平線分
禁止障害、7・・・・垂直線分禁止障害、8・・・・ピ
ン。
示す系統図、第2図〜第5図は本装置による配線パター
ンの作成方法を説明するための格子パターン図である。 1・・・・配線制御部、2・・・・障害設定部、3・・
・・グリッド・マツプ、4・・・・経路探索部、・5・
・・・インタフェース・テーブル、6・・・・水平線分
禁止障害、7・・・・垂直線分禁止障害、8・・・・ピ
ン。
Claims (1)
- 基板上に設定された配線格子に基づいて結線を要するピ
ンペアの配線経路の探索を行なう配線経路探索装置にお
いて、配線経路を構成する線分のうち特定方向の線分の
みを禁止するような障害物を認識する認識手段を備えた
ことを特徴とする配線経路探索装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60038835A JPS61199166A (ja) | 1985-03-01 | 1985-03-01 | 配線経路探索装置 |
US06/835,238 US4752887A (en) | 1985-03-01 | 1986-03-03 | Routing method for use in wiring design |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60038835A JPS61199166A (ja) | 1985-03-01 | 1985-03-01 | 配線経路探索装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61199166A true JPS61199166A (ja) | 1986-09-03 |
JPH0481226B2 JPH0481226B2 (ja) | 1992-12-22 |
Family
ID=12536271
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60038835A Granted JPS61199166A (ja) | 1985-03-01 | 1985-03-01 | 配線経路探索装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4752887A (ja) |
JP (1) | JPS61199166A (ja) |
Families Citing this family (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62159278A (ja) * | 1986-01-08 | 1987-07-15 | Hitachi Ltd | 自動論理設計システム |
US5034899A (en) * | 1986-07-07 | 1991-07-23 | Bbc Brown Boveri Ag | Software tool for automatically generating a functional-diagram graphic |
JPS63225869A (ja) * | 1986-10-09 | 1988-09-20 | Nec Corp | 配線経路探索方式 |
US5021968A (en) * | 1987-01-13 | 1991-06-04 | Robertson-Ceco Corporation | Graphics-based wire-cable management system |
US5119317A (en) * | 1988-03-16 | 1992-06-02 | Kabushiki Kaisha Toshiba | Routing method and system |
US4831725A (en) * | 1988-06-10 | 1989-05-23 | International Business Machines Corporation | Global wiring by removal of redundant paths |
JPH0786883B2 (ja) * | 1988-09-09 | 1995-09-20 | 松下電器産業株式会社 | 網図または諭理回路図自動生成方法およびそのシステム |
US5452231A (en) * | 1988-10-05 | 1995-09-19 | Quickturn Design Systems, Inc. | Hierarchically connected reconfigurable logic assembly |
US5329470A (en) * | 1988-12-02 | 1994-07-12 | Quickturn Systems, Inc. | Reconfigurable hardware emulation system |
US5109353A (en) | 1988-12-02 | 1992-04-28 | Quickturn Systems, Incorporated | Apparatus for emulation of electronic hardware system |
JP2680867B2 (ja) * | 1988-12-05 | 1997-11-19 | 株式会社日立製作所 | 径路レイアウト方法 |
US5224057A (en) * | 1989-02-28 | 1993-06-29 | Kabushiki Kaisha Toshiba | Arrangement method for logic cells in semiconductor IC device |
JPH02236779A (ja) * | 1989-03-10 | 1990-09-19 | Nec Corp | スキャンパス接続方式 |
US5317796A (en) * | 1989-04-18 | 1994-06-07 | Hunter Robert M | Technique for rendering packaging child resistant |
US5369593A (en) * | 1989-05-31 | 1994-11-29 | Synopsys Inc. | System for and method of connecting a hardware modeling element to a hardware modeling system |
US5353243A (en) * | 1989-05-31 | 1994-10-04 | Synopsys Inc. | Hardware modeling system and method of use |
US5309372A (en) * | 1989-07-17 | 1994-05-03 | Kawasaki Steel Corp. | System and method for determining routes between circuit blocks of a programmable logic device by determining a load pin which is closest to the center of gravity of a plurality of load pins |
JPH03138961A (ja) * | 1989-10-24 | 1991-06-13 | Fujitsu Ltd | 配線パターン決定方式 |
JP2522420B2 (ja) * | 1989-11-28 | 1996-08-07 | 日本電気株式会社 | 自動配線設計装置 |
JPH03188650A (ja) * | 1989-12-18 | 1991-08-16 | Hitachi Ltd | 配線経路処理方法、配線経路処理システム、及び半導体集積回路 |
US5258920A (en) * | 1989-12-26 | 1993-11-02 | General Electric Company | Locally orientation specific routing system |
US5218551A (en) * | 1990-04-30 | 1993-06-08 | International Business Machines Corporation | Timing driven placement |
JPH0456341A (ja) * | 1990-06-26 | 1992-02-24 | Matsushita Electric Ind Co Ltd | 半導体集積回路のレイアウト方法 |
JP3033203B2 (ja) * | 1991-01-25 | 2000-04-17 | 株式会社日立製作所 | 配線経路探索装置及び配線経路探索方法 |
US5315534A (en) * | 1991-06-25 | 1994-05-24 | Unisys Corporation | Computer process for interconnecting logic circuits utilizing softwire statements |
US5341310A (en) * | 1991-12-17 | 1994-08-23 | International Business Machines Corporation | Wiring layout design method and system for integrated circuits |
JP3219500B2 (ja) * | 1991-12-27 | 2001-10-15 | 株式会社東芝 | 自動配線方法 |
US5475830A (en) * | 1992-01-31 | 1995-12-12 | Quickturn Design Systems, Inc. | Structure and method for providing a reconfigurable emulation circuit without hold time violations |
US5629859A (en) * | 1992-10-21 | 1997-05-13 | Texas Instruments Incorporated | Method for timing-directed circuit optimizations |
US5544088A (en) * | 1993-06-23 | 1996-08-06 | International Business Machines Corporation | Method of I/O pin assignment in a hierarchial packaging system |
JP3194823B2 (ja) * | 1993-09-17 | 2001-08-06 | 富士通株式会社 | Cadライブラリモデルの作成装置 |
US5680583A (en) * | 1994-02-16 | 1997-10-21 | Arkos Design, Inc. | Method and apparatus for a trace buffer in an emulation system |
US5638288A (en) * | 1994-08-24 | 1997-06-10 | Lsi Logic Corporation | Separable cells having wiring channels for routing signals between surrounding cells |
US5587923A (en) * | 1994-09-07 | 1996-12-24 | Lsi Logic Corporation | Method for estimating routability and congestion in a cell placement for integrated circuit chip |
IL117424A (en) * | 1995-04-27 | 1999-09-22 | Optimark Tech Inc | Crossing network utilizing satisfaction density profile |
US5754826A (en) * | 1995-08-04 | 1998-05-19 | Synopsys, Inc. | CAD and simulation system for targeting IC designs to multiple fabrication processes |
WO1997034316A2 (en) * | 1996-03-15 | 1997-09-18 | The University Of Arizona | Interconnection routing system |
US5841967A (en) * | 1996-10-17 | 1998-11-24 | Quickturn Design Systems, Inc. | Method and apparatus for design verification using emulation and simulation |
US6134516A (en) * | 1997-05-02 | 2000-10-17 | Axis Systems, Inc. | Simulation server system and method |
US6321366B1 (en) | 1997-05-02 | 2001-11-20 | Axis Systems, Inc. | Timing-insensitive glitch-free logic system and method |
US6009256A (en) * | 1997-05-02 | 1999-12-28 | Axis Systems, Inc. | Simulation/emulation system and method |
US6026230A (en) * | 1997-05-02 | 2000-02-15 | Axis Systems, Inc. | Memory simulation system and method |
US6421251B1 (en) | 1997-05-02 | 2002-07-16 | Axis Systems Inc | Array board interconnect system and method |
US6389379B1 (en) | 1997-05-02 | 2002-05-14 | Axis Systems, Inc. | Converification system and method |
US5960191A (en) | 1997-05-30 | 1999-09-28 | Quickturn Design Systems, Inc. | Emulation system with time-multiplexed interconnect |
US5970240A (en) * | 1997-06-25 | 1999-10-19 | Quickturn Design Systems, Inc. | Method and apparatus for configurable memory emulation |
US6266802B1 (en) * | 1997-10-27 | 2001-07-24 | International Business Machines Corporation | Detailed grid point layout using a massively parallel logic including an emulator/simulator paradigm |
JP2001125943A (ja) * | 1999-10-28 | 2001-05-11 | Nec Corp | 電源デカップリング回路の設計方法および設計支援システム |
JP3389196B2 (ja) * | 2000-04-17 | 2003-03-24 | エヌイーシーマイクロシステム株式会社 | 機能ブロック端子の分割方法とこの方法を記録した記録媒体及びこの方法による自動配線処理装置 |
US6536027B1 (en) * | 2000-12-13 | 2003-03-18 | Lsi Logic Corporation | Cell pin extensions for integrated circuits |
US6694502B2 (en) * | 2001-11-02 | 2004-02-17 | Sun Microsystems, Inc. | Data structure for fine-grid multi-level VLSI routing and method for storing the data structure in a computer readable medium |
US20040044979A1 (en) | 2002-08-27 | 2004-03-04 | Aji Sandeep A. | Constraint-based global router for routing high performance designs |
US6986112B2 (en) * | 2003-07-28 | 2006-01-10 | Lsi Logic Corporation | Method of mapping logic failures in an integrated circuit die |
JP4311244B2 (ja) * | 2004-03-19 | 2009-08-12 | 株式会社日立製作所 | 配線経路決定方法及びシステム |
US7962232B2 (en) * | 2006-10-01 | 2011-06-14 | Dell Products L.P. | Methods and media for processing a circuit board |
US8356267B2 (en) | 2010-10-27 | 2013-01-15 | International Business Machines Corporation | Statistical method for hierarchically routing layout utilizing flat route information |
CN104063558A (zh) * | 2014-07-08 | 2014-09-24 | 领佰思自动化科技(上海)有限公司 | 基于线性规划的大规模集成电路通道布线方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3944719A (en) * | 1972-12-26 | 1976-03-16 | United Wiring And Manufacturing Co. | Wire routing apparatus |
US4484292A (en) * | 1981-06-12 | 1984-11-20 | International Business Machines Corporation | High speed machine for the physical design of very large scale integrated circuits |
US4593351A (en) * | 1981-06-12 | 1986-06-03 | International Business Machines Corporation | High speed machine for the physical design of very large scale integrated circuits |
JPS59189471A (ja) * | 1983-04-13 | 1984-10-27 | Nec Corp | 配線経路探索システム |
JPS608982A (ja) * | 1983-06-29 | 1985-01-17 | Yokogawa Hokushin Electric Corp | 経路の自動探索方法 |
US4615011A (en) * | 1983-12-19 | 1986-09-30 | Ibm | Iterative method for establishing connections and resulting product |
US4636965A (en) * | 1984-05-10 | 1987-01-13 | Rca Corporation | Routing method in computer-aided-customization of universal arrays and resulting integrated circuit |
-
1985
- 1985-03-01 JP JP60038835A patent/JPS61199166A/ja active Granted
-
1986
- 1986-03-03 US US06/835,238 patent/US4752887A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US4752887A (en) | 1988-06-21 |
JPH0481226B2 (ja) | 1992-12-22 |
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