JP3389196B2 - 機能ブロック端子の分割方法とこの方法を記録した記録媒体及びこの方法による自動配線処理装置 - Google Patents
機能ブロック端子の分割方法とこの方法を記録した記録媒体及びこの方法による自動配線処理装置Info
- Publication number
- JP3389196B2 JP3389196B2 JP2000115738A JP2000115738A JP3389196B2 JP 3389196 B2 JP3389196 B2 JP 3389196B2 JP 2000115738 A JP2000115738 A JP 2000115738A JP 2000115738 A JP2000115738 A JP 2000115738A JP 3389196 B2 JP3389196 B2 JP 3389196B2
- Authority
- JP
- Japan
- Prior art keywords
- area
- functional block
- storage device
- information
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の自動
配線処理における機能ブロック端子の分割方法とこの方
法を記録した記録媒体及びこの方法による自動配線処理
装置に係わり、特に、自動配線処理で使用する機能ブロ
ックの端子が複数の配線格子交点（Ｘ軸とＹ軸との交点
が自動配線で接続される）にまたがる場合において好適
な機能ブロック端子の分割方法に関する。
配線処理における機能ブロック端子の分割方法とこの方
法を記録した記録媒体及びこの方法による自動配線処理
装置に係わり、特に、自動配線処理で使用する機能ブロ
ックの端子が複数の配線格子交点（Ｘ軸とＹ軸との交点
が自動配線で接続される）にまたがる場合において好適
な機能ブロック端子の分割方法に関する。
【０００２】
【従来の技術】半導体製造技術の微細化に伴い、配線幅
を狭くして高集積度を図っているが、この配線幅を狭く
することにより配線抵抗増加を招いている。
を狭くして高集積度を図っているが、この配線幅を狭く
することにより配線抵抗増加を招いている。
【０００３】現在の自動配置配線後のタイミング検証
は、自動配線の配線長から配線抵抗・容量を算出してネ
ットリストにこの抵抗・容量を付加してタイミング検証
を行っている。
は、自動配線の配線長から配線抵抗・容量を算出してネ
ットリストにこの抵抗・容量を付加してタイミング検証
を行っている。
【０００４】例えば、図１６に示すように、自動配線処
理において、配線格子のＸ方向とＹ方向との交点上に機
能ブロックの端子（自動配線が接続してくる位置）が複
数存在する場合（例えば、図１６には、Ａ、Ｂ、Ｃ、
Ｄ、Ｅの５カ所がある）、自動配線処理において、機能
ブロックの端子を自動配線の一部として使用してしまう
という問題があった。
理において、配線格子のＸ方向とＹ方向との交点上に機
能ブロックの端子（自動配線が接続してくる位置）が複
数存在する場合（例えば、図１６には、Ａ、Ｂ、Ｃ、
Ｄ、Ｅの５カ所がある）、自動配線処理において、機能
ブロックの端子を自動配線の一部として使用してしまう
という問題があった。
【０００５】図１６のように複数のインバータＩＮＶ１
〜ＩＮＶｎを並列に接続する場合、ＩＮＶ２の配線を端
子Ｅから配線Ｙで行うと、その入力端子の配線容量・抵
抗が抽出できないので正確なタイミング検証が行えな
い。このため、タイミング検証ではタイミング問題が発
生しなかったが、実製品でタイミング問題が発生する不
具合が発生する。
〜ＩＮＶｎを並列に接続する場合、ＩＮＶ２の配線を端
子Ｅから配線Ｙで行うと、その入力端子の配線容量・抵
抗が抽出できないので正確なタイミング検証が行えな
い。このため、タイミング検証ではタイミング問題が発
生しなかったが、実製品でタイミング問題が発生する不
具合が発生する。
【０００６】こうした問題を解決する方法として、従来
は、機能ブロックの端子定義をＸ方向・Ｙ方向の配線格
子の点が１つだけ含まれる端子矩形情報をそれぞれ定義
して、自動配置配線ツールで１つの端子定義を使用する
と、その他の端子定義は使用できないようになってい
た。
は、機能ブロックの端子定義をＸ方向・Ｙ方向の配線格
子の点が１つだけ含まれる端子矩形情報をそれぞれ定義
して、自動配置配線ツールで１つの端子定義を使用する
と、その他の端子定義は使用できないようになってい
た。
【０００７】しかし、図１７のように、配線格子上に端
子Ｆがあり、この端子Ｆに機能ブロック内の配線Ｇが接
続されているような場合、端子Ｆに端子定義を設定し、
配線Ｇに配線禁止領域を設定すると、自動配線の配線Ｈ
が端子Ｆに接続する場合、図１７の下から上に配線格子
上を通過して機能ブロック内の配線Ｇと接触しながら接
続するようになる。
子Ｆがあり、この端子Ｆに機能ブロック内の配線Ｇが接
続されているような場合、端子Ｆに端子定義を設定し、
配線Ｇに配線禁止領域を設定すると、自動配線の配線Ｈ
が端子Ｆに接続する場合、図１７の下から上に配線格子
上を通過して機能ブロック内の配線Ｇと接触しながら接
続するようになる。
【０００８】この場合、電気的には問題にならないが、
機能ブロック内の配線Ｇを配線禁止領域に設定している
ので、機能ブロック内の配線Ｇと配線Ｈとが接触してい
るため、自動配線処理ではエラーとして検出されること
になり、自動配線処理では、配線Ｈが接続されなかっ
た。
機能ブロック内の配線Ｇを配線禁止領域に設定している
ので、機能ブロック内の配線Ｇと配線Ｈとが接触してい
るため、自動配線処理ではエラーとして検出されること
になり、自動配線処理では、配線Ｈが接続されなかっ
た。
【０００９】しかし、このような設定は、設計者が必要
において設定するものであるから、設定ミスなどがあ
り、設計効率を悪化させる要因になっていた。
において設定するものであるから、設定ミスなどがあ
り、設計効率を悪化させる要因になっていた。
【００１０】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、自動配線処理にお
いて、配線禁止領域の設定ミス等をなくし、効率よい自
動配線処理を行うことを可能にした新規な自動配線処理
における機能ブロック端子の分割方法とこの方法を記録
した記録媒体及びこの方法による自動配線処理装置を提
供するものである。
した従来技術の欠点を改良し、特に、自動配線処理にお
いて、配線禁止領域の設定ミス等をなくし、効率よい自
動配線処理を行うことを可能にした新規な自動配線処理
における機能ブロック端子の分割方法とこの方法を記録
した記録媒体及びこの方法による自動配線処理装置を提
供するものである。
【００１１】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【００１２】即ち、本発明に係わる自動配線処理におけ
る機能ブロック端子の分割方法の第１態様は、半導体装
置の自動配線処理における機能ブロック端子の分割方法
であって、機能ブロックの領域内にある配線格子間の中
点にハーフ格子を設け、このハーフ格子から次のハーフ
格子までの間の領域内に入力・出力端子が含まれる場
合、その領域を基本領域とし、この基本領域の上下左右
辺を設計最小ユニット単位で前記基本領域から外側に移
動して前記基本領域を拡張し、拡張する基本領域の上下
左右辺が他の領域と接する場合もしくは他の領域と重な
る場合には、その辺の移動を停止し、残りの辺の移動を
行って領域拡張を続け、領域拡張が終了した後、複数の
配線格子の交点にまたがって配置されている複数の端子
を、それぞれの領域に含まれる入力・出力端子として分
割することを特徴とするものであり、叉、第２態様は、
半導体装置の自動配線処理における機能ブロック端子の
分割方法であって、機能ブロックレイアウト情報を外部
記憶装置から読み込み、前記機能ブロックレイアウト情
報を、入力・出力端子情報と、入力・出力端子以外の情
報と、配線格子情報とに分離して前記内部記憶装置にそ
れぞれ格納する第１の段階と、前記内部記憶装置に格納
した配線格子情報を呼び出して機能ブロック内でＸ方向
・Ｙ方向について展開すると共に、この展開して設定さ
れたＸ方向・Ｙ方向のの隣り合った配線格子間の中間点
にハーフ格子を設定し、このハーフ格子情報を新たに前
記内部記憶装置に格納する第２の段階と、前記第１の段
階で内部記憶装置に格納した入力・出力端子情報から１
つの端子情報を呼び出すと共に、前記第２の段階で設定
したハーフ格子情報を前記内部記憶装置から呼び出し
て、機能ブロック上で重ね合わせ、Ｘ方向・Ｙ方向のハ
ーフ格子から隣のハーフ格子までで囲まれた領域に存在
する入力・出力端子情報を前記領域単位に分割すること
で、自動配線処理において自動配線接続出来る基本領域
と、自動配線接続が出来ない拡張領域とに分ける第３の
段階と、前記基本領域の上下左右の辺を所定の単位で前
記基本領域の外側に、前記基本領域を拡張するように移
動し、隣接する領域と接するかもしくは重なり合うまで
前記上下左右の辺を移動する第４の段階と、前記第４の
段階で拡張した基本領域内に含まれる端子情報を、この
領域に含まれる入力・出力端子として分割し、前記内部
記憶装置に格納する第５の段階と、を少なくとも含むこ
とを特徴とするものであり、叉、第３態様は、半導体装
置の自動配線処理における機能ブロック端子の分割方法
であって、機能ブロックの領域内にある配線格子のＸ方
向とＹ方向とが交差する交点と入力・出力端子情報とが
重なる点を抽出し、この点を含む領域を形成し、この領
域の上下左右の辺を上下左右方向に拡張し、この拡張し
た領域が他の領域と接する場合もしくは重なる時、その
方向への拡張を停止し、残りの方向の領域拡張を続け、
領域の拡張が終了した後、複数の配線格子の交点にまた
がって配置されている複数の端子を、それぞれの領域に
含まれる入力・出力端子として分割することを特徴とす
るものであり、叉、第４態様は、半導体装置の自動配線
処理における機能ブロック端子の分割方法であって、機
能ブロックレイアウト情報を外部記憶装置から読み込
み、前記機能ブロックレイアウト情報を、入力・出力端
子情報と、入力・出力端子以外の情報と、配線格子情報
とに分離して前記内部記憶装置にそれぞれ格納する第１
の段階と、前記内部記憶装置に格納した配線格子情報を
呼び出して機能ブロック内でＸ方向・Ｙ方向について展
開し、その結果を格納する第２の段階と、前記第１の段
階で内部記憶装置に格納した入力・出力端子情報から１
つの端子情報を呼び出すと共に、前記第２の段階で展開
した格子情報を前記内部記憶装置から呼び出して、機能
ブロック上で重ね合わせ、前記機能ブロックの領域内に
ある配線格子のＸ方向とＹ方向とが交差する交点と入力
・出力端子情報とが重なる点を抽出する第３の段階と、
前記抽出した点を含む領域を形成し、この領域の上下左
右の辺を所定の単位で前記領域の外側に、前記領域を拡
張するように移動し、隣接する領域と接するかもしくは
重なり合うまで前記上下左右の辺を移動する第４の段階
と、前記第４の段階で拡張した領域内に含まれる端子情
報を、この領域に含まれる入力・出力端子として分割
し、前記内部記憶装置に格納する第５の段階と、を少な
くとも含むことを特徴とするものである。
る機能ブロック端子の分割方法の第１態様は、半導体装
置の自動配線処理における機能ブロック端子の分割方法
であって、機能ブロックの領域内にある配線格子間の中
点にハーフ格子を設け、このハーフ格子から次のハーフ
格子までの間の領域内に入力・出力端子が含まれる場
合、その領域を基本領域とし、この基本領域の上下左右
辺を設計最小ユニット単位で前記基本領域から外側に移
動して前記基本領域を拡張し、拡張する基本領域の上下
左右辺が他の領域と接する場合もしくは他の領域と重な
る場合には、その辺の移動を停止し、残りの辺の移動を
行って領域拡張を続け、領域拡張が終了した後、複数の
配線格子の交点にまたがって配置されている複数の端子
を、それぞれの領域に含まれる入力・出力端子として分
割することを特徴とするものであり、叉、第２態様は、
半導体装置の自動配線処理における機能ブロック端子の
分割方法であって、機能ブロックレイアウト情報を外部
記憶装置から読み込み、前記機能ブロックレイアウト情
報を、入力・出力端子情報と、入力・出力端子以外の情
報と、配線格子情報とに分離して前記内部記憶装置にそ
れぞれ格納する第１の段階と、前記内部記憶装置に格納
した配線格子情報を呼び出して機能ブロック内でＸ方向
・Ｙ方向について展開すると共に、この展開して設定さ
れたＸ方向・Ｙ方向のの隣り合った配線格子間の中間点
にハーフ格子を設定し、このハーフ格子情報を新たに前
記内部記憶装置に格納する第２の段階と、前記第１の段
階で内部記憶装置に格納した入力・出力端子情報から１
つの端子情報を呼び出すと共に、前記第２の段階で設定
したハーフ格子情報を前記内部記憶装置から呼び出し
て、機能ブロック上で重ね合わせ、Ｘ方向・Ｙ方向のハ
ーフ格子から隣のハーフ格子までで囲まれた領域に存在
する入力・出力端子情報を前記領域単位に分割すること
で、自動配線処理において自動配線接続出来る基本領域
と、自動配線接続が出来ない拡張領域とに分ける第３の
段階と、前記基本領域の上下左右の辺を所定の単位で前
記基本領域の外側に、前記基本領域を拡張するように移
動し、隣接する領域と接するかもしくは重なり合うまで
前記上下左右の辺を移動する第４の段階と、前記第４の
段階で拡張した基本領域内に含まれる端子情報を、この
領域に含まれる入力・出力端子として分割し、前記内部
記憶装置に格納する第５の段階と、を少なくとも含むこ
とを特徴とするものであり、叉、第３態様は、半導体装
置の自動配線処理における機能ブロック端子の分割方法
であって、機能ブロックの領域内にある配線格子のＸ方
向とＹ方向とが交差する交点と入力・出力端子情報とが
重なる点を抽出し、この点を含む領域を形成し、この領
域の上下左右の辺を上下左右方向に拡張し、この拡張し
た領域が他の領域と接する場合もしくは重なる時、その
方向への拡張を停止し、残りの方向の領域拡張を続け、
領域の拡張が終了した後、複数の配線格子の交点にまた
がって配置されている複数の端子を、それぞれの領域に
含まれる入力・出力端子として分割することを特徴とす
るものであり、叉、第４態様は、半導体装置の自動配線
処理における機能ブロック端子の分割方法であって、機
能ブロックレイアウト情報を外部記憶装置から読み込
み、前記機能ブロックレイアウト情報を、入力・出力端
子情報と、入力・出力端子以外の情報と、配線格子情報
とに分離して前記内部記憶装置にそれぞれ格納する第１
の段階と、前記内部記憶装置に格納した配線格子情報を
呼び出して機能ブロック内でＸ方向・Ｙ方向について展
開し、その結果を格納する第２の段階と、前記第１の段
階で内部記憶装置に格納した入力・出力端子情報から１
つの端子情報を呼び出すと共に、前記第２の段階で展開
した格子情報を前記内部記憶装置から呼び出して、機能
ブロック上で重ね合わせ、前記機能ブロックの領域内に
ある配線格子のＸ方向とＹ方向とが交差する交点と入力
・出力端子情報とが重なる点を抽出する第３の段階と、
前記抽出した点を含む領域を形成し、この領域の上下左
右の辺を所定の単位で前記領域の外側に、前記領域を拡
張するように移動し、隣接する領域と接するかもしくは
重なり合うまで前記上下左右の辺を移動する第４の段階
と、前記第４の段階で拡張した領域内に含まれる端子情
報を、この領域に含まれる入力・出力端子として分割
し、前記内部記憶装置に格納する第５の段階と、を少な
くとも含むことを特徴とするものである。
【００１３】叉、本発明に係わる自動配線処理における
機能ブロック端子の分割方法を記録した記録媒体の第１
態様は、半導体装置の自動配線処理における機能ブロッ
ク端子の分割方法のコンピュータプログラムを記録した
記録媒体であって、機能ブロックレイアウト情報を外部
記憶装置から読み込み、前記機能ブロックレイアウト情
報を、入力・出力端子情報と、入力・出力端子以外の情
報と、配線格子情報とに分離して前記内部記憶装置にそ
れぞれ格納する第１のステップと、前記内部記憶装置に
格納した配線格子情報を呼び出して機能ブロック内でＸ
方向・Ｙ方向について展開すると共に、この展開して設
定されたＸ方向・Ｙ方向の隣り合った配線格子間の中間
点にハーフ格子を設定し、このハーフ格子情報を新たに
前記内部記憶装置に格納する第２のステップと、前記第
１のステップで内部記憶装置に格納した入力・出力端子
情報から１つの端子情報を呼び出すと共に、前記第２の
ステップで設定したハーフ格子情報を前記内部記憶装置
から呼び出して、機能ブロック上で重ね合わせ、Ｘ方向
・Ｙ方向のハーフ格子から隣のハーフ格子までで囲まれ
た領域に存在する入力・出力端子情報を前記領域単位に
分割することで、自動配線処理において自動配線接続出
来る基本領域と、自動配線接続が出来ない拡張領域とに
分ける第３のステップと、前記基本領域の上下左右の辺
を所定の単位で前記基本領域の外側に、前記基本領域を
拡張するように移動し、隣接する領域と接するかもしく
は重なり合うまで前記上下左右の辺を移動する第４のス
テップと、前記第４のステップで拡張した基本領域内に
含まれる端子情報を、この領域に含まれる入力・出力端
子として分割し、前記内部記憶装置に格納する第５のス
テップと、を少なくとも含むことを特徴とするものであ
り、叉、第２態様は、半導体装置の自動配線処理におけ
る機能ブロック端子の分割方法のコンピュータプログラ
ムを記録した記録媒体であって、機能ブロックレイアウ
ト情報を外部記憶装置から読み込み、前記機能ブロック
レイアウト情報を、入力・出力端子情報と、入力・出力
端子以外の情報と、配線格子情報とに分離して前記内部
記憶装置にそれぞれ格納する第１のステップと、前記内
部記憶装置に格納した配線格子情報を呼び出して機能ブ
ロック内でＸ方向・Ｙ方向について展開し、その結果を
格納する第２のステップと、前記第１のステップで内部
記憶装置に格納した入力・出力端子情報から１つの端子
情報を呼び出すと共に、前記第２のステップで展開した
格子情報を前記内部記憶装置から呼び出して、機能ブロ
ック上で重ね合わせ、前記機能ブロックの領域内にある
配線格子のＸ方向とＹ方向とが交差する交点と入力・出
力端子情報とが重なる点を抽出する第３のステップと、
前記抽出した点を含む領域を形成し、この領域の上下左
右の辺を所定の単位で前記領域の外側に、前記領域を拡
張するように移動し、隣接する領域と接するかもしくは
重なり合うまで前記上下左右の辺を移動する第４のステ
ップと、前記第４のステップで拡張した領域内に含まれ
る端子情報を、この領域に含まれる入力・出力端子とし
て分割し、前記内部記憶装置に格納する第５のステップ
と、を少なくとも含むことを特徴とするものである。
機能ブロック端子の分割方法を記録した記録媒体の第１
態様は、半導体装置の自動配線処理における機能ブロッ
ク端子の分割方法のコンピュータプログラムを記録した
記録媒体であって、機能ブロックレイアウト情報を外部
記憶装置から読み込み、前記機能ブロックレイアウト情
報を、入力・出力端子情報と、入力・出力端子以外の情
報と、配線格子情報とに分離して前記内部記憶装置にそ
れぞれ格納する第１のステップと、前記内部記憶装置に
格納した配線格子情報を呼び出して機能ブロック内でＸ
方向・Ｙ方向について展開すると共に、この展開して設
定されたＸ方向・Ｙ方向の隣り合った配線格子間の中間
点にハーフ格子を設定し、このハーフ格子情報を新たに
前記内部記憶装置に格納する第２のステップと、前記第
１のステップで内部記憶装置に格納した入力・出力端子
情報から１つの端子情報を呼び出すと共に、前記第２の
ステップで設定したハーフ格子情報を前記内部記憶装置
から呼び出して、機能ブロック上で重ね合わせ、Ｘ方向
・Ｙ方向のハーフ格子から隣のハーフ格子までで囲まれ
た領域に存在する入力・出力端子情報を前記領域単位に
分割することで、自動配線処理において自動配線接続出
来る基本領域と、自動配線接続が出来ない拡張領域とに
分ける第３のステップと、前記基本領域の上下左右の辺
を所定の単位で前記基本領域の外側に、前記基本領域を
拡張するように移動し、隣接する領域と接するかもしく
は重なり合うまで前記上下左右の辺を移動する第４のス
テップと、前記第４のステップで拡張した基本領域内に
含まれる端子情報を、この領域に含まれる入力・出力端
子として分割し、前記内部記憶装置に格納する第５のス
テップと、を少なくとも含むことを特徴とするものであ
り、叉、第２態様は、半導体装置の自動配線処理におけ
る機能ブロック端子の分割方法のコンピュータプログラ
ムを記録した記録媒体であって、機能ブロックレイアウ
ト情報を外部記憶装置から読み込み、前記機能ブロック
レイアウト情報を、入力・出力端子情報と、入力・出力
端子以外の情報と、配線格子情報とに分離して前記内部
記憶装置にそれぞれ格納する第１のステップと、前記内
部記憶装置に格納した配線格子情報を呼び出して機能ブ
ロック内でＸ方向・Ｙ方向について展開し、その結果を
格納する第２のステップと、前記第１のステップで内部
記憶装置に格納した入力・出力端子情報から１つの端子
情報を呼び出すと共に、前記第２のステップで展開した
格子情報を前記内部記憶装置から呼び出して、機能ブロ
ック上で重ね合わせ、前記機能ブロックの領域内にある
配線格子のＸ方向とＹ方向とが交差する交点と入力・出
力端子情報とが重なる点を抽出する第３のステップと、
前記抽出した点を含む領域を形成し、この領域の上下左
右の辺を所定の単位で前記領域の外側に、前記領域を拡
張するように移動し、隣接する領域と接するかもしくは
重なり合うまで前記上下左右の辺を移動する第４のステ
ップと、前記第４のステップで拡張した領域内に含まれ
る端子情報を、この領域に含まれる入力・出力端子とし
て分割し、前記内部記憶装置に格納する第５のステップ
と、を少なくとも含むことを特徴とするものである。
【００１４】叉、本発明に係わる自動配線処理装置の第
１態様は、半導体装置の自動配線処理装置であって、機
能ブロックレイアウト情報を外部記憶装置から読み込
み、前記機能ブロックレイアウト情報を、入力・出力端
子情報と、入力・出力端子以外の情報と、配線格子情報
とに分離して前記内部記憶装置にそれぞれ格納する第１
の手段と、前記内部記憶装置に格納した配線格子情報を
呼び出して機能ブロック内でＸ方向・Ｙ方向について展
開すると共に、この展開して設定されたＸ方向・Ｙ方向
の隣り合った配線格子間の中間点にハーフ格子を設定
し、このハーフ格子情報を新たに前記内部記憶装置に格
納する第２の手段と、前記第１の手段で内部記憶装置に
格納した入力・出力端子情報から１つの端子情報を呼び
出すと共に、前記第２の手段で設定したハーフ格子情報
を前記内部記憶装置から呼び出して、機能ブロック上で
重ね合わせ、Ｘ方向・Ｙ方向のハーフ格子から隣のハー
フ格子までで囲まれた領域に存在する入力・出力端子情
報を前記領域単位に分割することで、自動配線処理にお
いて自動配線接続出来る基本領域と、自動配線接続が出
来ない拡張領域とに分ける第３の手段と、前記基本領域
の上下左右の辺を所定の単位で前記基本領域の外側に、
前記基本領域を拡張するように移動し、隣接する領域と
接するかもしくは重なり合うまで前記上下左右の辺を移
動する第４の手段と、前記第４の手段で拡張した基本領
域内に含まれる端子情報を、この領域に含まれる入力・
出力端子として分割し、前記内部記憶装置に格納する第
５の手段と、を少なくとも含むことを特徴とするもので
あり、叉、第２態様は、半導体装置の自動配線処理装置
であって、機能ブロックレイアウト情報を外部記憶装置
から読み込み、前記機能ブロックレイアウト情報を、入
力・出力端子情報と、入力・出力端子以外の情報と、配
線格子情報とに分離して前記内部記憶装置にそれぞれ格
納する第１の手段と、前記内部記憶装置に格納した配線
格子情報を呼び出して機能ブロック内でＸ方向・Ｙ方向
について展開し、その結果を格納する第２の手段と、前
記第１の手段で内部記憶装置に格納した入力・出力端子
情報から１つの端子情報を呼び出すと共に、前記第２の
手段で展開した格子情報を前記内部記憶装置から呼び出
して、機能ブロック上で重ね合わせ、前記機能ブロック
の領域内にある配線格子のＸ方向とＹ方向とが交差する
交点と入力・出力端子情報とが重なる点を抽出する第３
の手段と、前記抽出した点を含む領域を形成し、この領
域の上下左右の辺を所定の単位で前記領域の外側に、前
記領域を拡張するように移動し、隣接する領域と接する
かもしくは重なり合うまで前記上下左右の辺を移動する
第４の手段と、前記第４の手段で拡張した領域内に含ま
れる端子情報を、この領域に含まれる入力・出力端子と
して分割し、前記内部記憶装置に格納する第５の手段
と、を少なくとも含むことを特徴とするものである。
１態様は、半導体装置の自動配線処理装置であって、機
能ブロックレイアウト情報を外部記憶装置から読み込
み、前記機能ブロックレイアウト情報を、入力・出力端
子情報と、入力・出力端子以外の情報と、配線格子情報
とに分離して前記内部記憶装置にそれぞれ格納する第１
の手段と、前記内部記憶装置に格納した配線格子情報を
呼び出して機能ブロック内でＸ方向・Ｙ方向について展
開すると共に、この展開して設定されたＸ方向・Ｙ方向
の隣り合った配線格子間の中間点にハーフ格子を設定
し、このハーフ格子情報を新たに前記内部記憶装置に格
納する第２の手段と、前記第１の手段で内部記憶装置に
格納した入力・出力端子情報から１つの端子情報を呼び
出すと共に、前記第２の手段で設定したハーフ格子情報
を前記内部記憶装置から呼び出して、機能ブロック上で
重ね合わせ、Ｘ方向・Ｙ方向のハーフ格子から隣のハー
フ格子までで囲まれた領域に存在する入力・出力端子情
報を前記領域単位に分割することで、自動配線処理にお
いて自動配線接続出来る基本領域と、自動配線接続が出
来ない拡張領域とに分ける第３の手段と、前記基本領域
の上下左右の辺を所定の単位で前記基本領域の外側に、
前記基本領域を拡張するように移動し、隣接する領域と
接するかもしくは重なり合うまで前記上下左右の辺を移
動する第４の手段と、前記第４の手段で拡張した基本領
域内に含まれる端子情報を、この領域に含まれる入力・
出力端子として分割し、前記内部記憶装置に格納する第
５の手段と、を少なくとも含むことを特徴とするもので
あり、叉、第２態様は、半導体装置の自動配線処理装置
であって、機能ブロックレイアウト情報を外部記憶装置
から読み込み、前記機能ブロックレイアウト情報を、入
力・出力端子情報と、入力・出力端子以外の情報と、配
線格子情報とに分離して前記内部記憶装置にそれぞれ格
納する第１の手段と、前記内部記憶装置に格納した配線
格子情報を呼び出して機能ブロック内でＸ方向・Ｙ方向
について展開し、その結果を格納する第２の手段と、前
記第１の手段で内部記憶装置に格納した入力・出力端子
情報から１つの端子情報を呼び出すと共に、前記第２の
手段で展開した格子情報を前記内部記憶装置から呼び出
して、機能ブロック上で重ね合わせ、前記機能ブロック
の領域内にある配線格子のＸ方向とＹ方向とが交差する
交点と入力・出力端子情報とが重なる点を抽出する第３
の手段と、前記抽出した点を含む領域を形成し、この領
域の上下左右の辺を所定の単位で前記領域の外側に、前
記領域を拡張するように移動し、隣接する領域と接する
かもしくは重なり合うまで前記上下左右の辺を移動する
第４の手段と、前記第４の手段で拡張した領域内に含ま
れる端子情報を、この領域に含まれる入力・出力端子と
して分割し、前記内部記憶装置に格納する第５の手段
と、を少なくとも含むことを特徴とするものである。
【００１５】
【発明の実施の形態】本発明に係わる自動配線処理にお
ける機能ブロック端子の分割方法は、自動配線処理で使
用する機能ブロックの端子が複数の配線格子交点（Ｘ軸
とＹ軸との交点が自動配線で接続される）にまたがる場
合において、機能ブロックの領域内にある配線格子間の
中点にハーフ格子を設け、このハーフ格子から次のハー
フ格子までの間の領域内に入力・出力端子が含まれる場
合、その領域を基本領域とし、この基本領域の上下左右
辺を設計最小ユニット単位で前記基本領域から外側に移
動して前記基本領域を拡張し、拡張する基本領域の上下
左右辺が他の領域と接する場合もしくは他の領域と重な
る場合には、その辺の移動を停止し、残りの辺の移動を
行って領域拡張を続け、領域拡張が終了した後、複数の
配線格子の交点にまたがって配置されている複数の端子
を、それぞれの領域に含まれる入力・出力端子として分
割することを特徴とするものであり、又、機能ブロック
の領域内にある配線格子のＸ方向とＹ方向とが交差する
交点と入力・出力端子情報とが重なる点を抽出し、この
点を含む領域を形成し、この領域の上下左右の辺を上下
左右方向に拡張し、この拡張した領域が他の領域と接す
る場合もしくは重なる時、その方向への拡張を停止し、
残りの方向の領域拡張を続け、領域の拡張が終了した
後、複数の配線格子の交点にまたがって配置されている
複数の端子を、それぞれの領域に含まれる入力・出力端
子として分割することを特徴とするものであり、このよ
うに構成することで、自動配線処理における設定ミスを
防止し、設計効率を向上させるものである。
ける機能ブロック端子の分割方法は、自動配線処理で使
用する機能ブロックの端子が複数の配線格子交点（Ｘ軸
とＹ軸との交点が自動配線で接続される）にまたがる場
合において、機能ブロックの領域内にある配線格子間の
中点にハーフ格子を設け、このハーフ格子から次のハー
フ格子までの間の領域内に入力・出力端子が含まれる場
合、その領域を基本領域とし、この基本領域の上下左右
辺を設計最小ユニット単位で前記基本領域から外側に移
動して前記基本領域を拡張し、拡張する基本領域の上下
左右辺が他の領域と接する場合もしくは他の領域と重な
る場合には、その辺の移動を停止し、残りの辺の移動を
行って領域拡張を続け、領域拡張が終了した後、複数の
配線格子の交点にまたがって配置されている複数の端子
を、それぞれの領域に含まれる入力・出力端子として分
割することを特徴とするものであり、又、機能ブロック
の領域内にある配線格子のＸ方向とＹ方向とが交差する
交点と入力・出力端子情報とが重なる点を抽出し、この
点を含む領域を形成し、この領域の上下左右の辺を上下
左右方向に拡張し、この拡張した領域が他の領域と接す
る場合もしくは重なる時、その方向への拡張を停止し、
残りの方向の領域拡張を続け、領域の拡張が終了した
後、複数の配線格子の交点にまたがって配置されている
複数の端子を、それぞれの領域に含まれる入力・出力端
子として分割することを特徴とするものであり、このよ
うに構成することで、自動配線処理における設定ミスを
防止し、設計効率を向上させるものである。
【００１６】
【実施例】以下に、本発明に係わる自動配線処理におけ
る機能ブロック端子の分割方法とこの方法を記録した記
録媒体及びこの方法による自動配線処理装置の具体例を
図面を参照しながら詳細に説明する。
る機能ブロック端子の分割方法とこの方法を記録した記
録媒体及びこの方法による自動配線処理装置の具体例を
図面を参照しながら詳細に説明する。
【００１７】（第１の具体例）図１は、本発明に係わる
自動配線処理における機能ブロック端子の分割方法の第
１の具体例のフローチャート、図２〜図１０は、第１の
具体例を説明する図である。
自動配線処理における機能ブロック端子の分割方法の第
１の具体例のフローチャート、図２〜図１０は、第１の
具体例を説明する図である。
【００１８】以下に、第１の具体例を更に詳細に説明す
る。
る。
【００１９】（処理１）図２の機能ブロックレイアウト
情報を外部記憶装置（図示していない）から読み込み、
この情報を。図３〜図５のように、入力・出力端子情報
（図４）と、入力・出力端子以外の情報（具体的には、
図３のような機能ブロックの拡散層の情報）と、配線格
子情報（図５）とに分離して内部記憶装置にそれぞれ格
納する。
情報を外部記憶装置（図示していない）から読み込み、
この情報を。図３〜図５のように、入力・出力端子情報
（図４）と、入力・出力端子以外の情報（具体的には、
図３のような機能ブロックの拡散層の情報）と、配線格
子情報（図５）とに分離して内部記憶装置にそれぞれ格
納する。
【００２０】（処理２）内部記憶装置に格納した配線格
子情報を呼び出し、機能ブロック内でＸ方向・Ｙ方向に
ついてどのように設定されていたかを展開する。そし
て、図６のように展開して設定されたＸ方向の配線格子
の隣り合った配線格子どうしのちょうと中間点にハーフ
格子を設定して、このハーフ格子情報を新たに内部記憶
装置に格納する。同様に、Ｙ方向の配線格子についても
ハーフ格子を設定し、内部記憶装置に格納する。
子情報を呼び出し、機能ブロック内でＸ方向・Ｙ方向に
ついてどのように設定されていたかを展開する。そし
て、図６のように展開して設定されたＸ方向の配線格子
の隣り合った配線格子どうしのちょうと中間点にハーフ
格子を設定して、このハーフ格子情報を新たに内部記憶
装置に格納する。同様に、Ｙ方向の配線格子についても
ハーフ格子を設定し、内部記憶装置に格納する。
【００２１】（処理３）図７のように、前記処理１で内
部記憶装置に格納した入力・出力端子情報から１つの端
子情報（図７には、１つの入力端子情報が示されてい
る）と前記処理２で設定したハーフ格子情報とを内部記
憶装置から呼び出して、機能ブロック上で重ね合わせ
る。
部記憶装置に格納した入力・出力端子情報から１つの端
子情報（図７には、１つの入力端子情報が示されてい
る）と前記処理２で設定したハーフ格子情報とを内部記
憶装置から呼び出して、機能ブロック上で重ね合わせ
る。
【００２２】Ｘ方向・Ｙ方向のハーフ格子から隣のハー
フ格子までで囲まれた領域に存在する入力・出力端子情
報をハーフ格子で囲まれた領域単位で分割する。この
時、領域分割された入力・出力端子情報の中で必ずＸ方
向とＹ方向の配線格子交点が１つだけ存在する領域と前
記配線格子交点が存在しない領域が発生する。配線格子
交点（図７において、Ａ、Ｂ、Ｃ、Ｄ、Ｅ）が存在する
領域は、従来の自動配線処理において自動配線が接続出
来る点であり、配線格子交点が存在しない領域は、自動
配線が接続出来ない点である。
フ格子までで囲まれた領域に存在する入力・出力端子情
報をハーフ格子で囲まれた領域単位で分割する。この
時、領域分割された入力・出力端子情報の中で必ずＸ方
向とＹ方向の配線格子交点が１つだけ存在する領域と前
記配線格子交点が存在しない領域が発生する。配線格子
交点（図７において、Ａ、Ｂ、Ｃ、Ｄ、Ｅ）が存在する
領域は、従来の自動配線処理において自動配線が接続出
来る点であり、配線格子交点が存在しない領域は、自動
配線が接続出来ない点である。
【００２３】そして、配線格子交点が存在する領域を基
本領域とし、前記配線格子交点が存在しない領域を拡張
領域として内部記憶装置に分類・格納する。
本領域とし、前記配線格子交点が存在しない領域を拡張
領域として内部記憶装置に分類・格納する。
【００２４】（処理４）図８のように、前記の配線格子
交点が存在する基本領域を設計最小ユニット（最小ユニ
ットが０．０１μｍであったら、０．０１μｍ）ずつ上
下左右辺を少しずつ基本領域から外側に移動して基本領
域の拡張を繰り返し行う。この際、配線格子交点が存在
する基本領域の上下左右辺が他の基本領域の上下左右辺
のいずれかに重なりあったり、又は、この基本領域を拡
張することにより、基本領域どうしが重なりあう場合
は、その辺の移動を停止し、残りの辺の移動を続けるこ
とで基本領域の拡張を行う。
交点が存在する基本領域を設計最小ユニット（最小ユニ
ットが０．０１μｍであったら、０．０１μｍ）ずつ上
下左右辺を少しずつ基本領域から外側に移動して基本領
域の拡張を繰り返し行う。この際、配線格子交点が存在
する基本領域の上下左右辺が他の基本領域の上下左右辺
のいずれかに重なりあったり、又は、この基本領域を拡
張することにより、基本領域どうしが重なりあう場合
は、その辺の移動を停止し、残りの辺の移動を続けるこ
とで基本領域の拡張を行う。
【００２５】図８では、端子情報Ｂを含む基本領域の辺
ａは紙面下方向に、端子情報Ｃを含む基本領域の辺ｂは
紙面左方向に、それぞれ移動しようとする。しかし、こ
の場合、端子情報Ｂを含む基本領域と端子情報Ｃを含む
基本領域とが重なり合うから、この場合、辺ａ、ｂの移
動を一旦中止する。
ａは紙面下方向に、端子情報Ｃを含む基本領域の辺ｂは
紙面左方向に、それぞれ移動しようとする。しかし、こ
の場合、端子情報Ｂを含む基本領域と端子情報Ｃを含む
基本領域とが重なり合うから、この場合、辺ａ、ｂの移
動を一旦中止する。
【００２６】同様に、端子情報Ｃを含む基本領域の辺ｃ
は紙面右方向に、端子情報Ｄを含む基本領域の辺ｄは紙
面下方向に、それぞれ移動しようとする。しかし、この
場合も、端子情報Ｃを含む基本領域と端子情報Ｄを含む
基本領域とが重なり合うから、この場合も、辺ｃ、ｄの
移動を一旦中止する。
は紙面右方向に、端子情報Ｄを含む基本領域の辺ｄは紙
面下方向に、それぞれ移動しようとする。しかし、この
場合も、端子情報Ｃを含む基本領域と端子情報Ｄを含む
基本領域とが重なり合うから、この場合も、辺ｃ、ｄの
移動を一旦中止する。
【００２７】上記の処理が終了した後、図９のように、
基本領域どうしが重なって拡張が停止した辺で、さらに
拡張が可能な辺がないかを抽出して、拡張可能であれば
上記処理を行って領域拡張する。図９では、図８の辺の
移動を一旦停止した状態から、一方の辺のみを移動す
る。この例では、紙面の上下方向の移動を優先するよう
に構成しているから、辺ａ、ｄを図９の矢印方向に移動
する。
基本領域どうしが重なって拡張が停止した辺で、さらに
拡張が可能な辺がないかを抽出して、拡張可能であれば
上記処理を行って領域拡張する。図９では、図８の辺の
移動を一旦停止した状態から、一方の辺のみを移動す
る。この例では、紙面の上下方向の移動を優先するよう
に構成しているから、辺ａ、ｄを図９の矢印方向に移動
する。
【００２８】尚、拡張可能範囲を設定した場合には、設
定した拡張可能範囲まで拡張する。また、拡張可能範囲
を設定しない場合は、機能ブロックの領域範囲内で基本
領域の拡張を行う。
定した拡張可能範囲まで拡張する。また、拡張可能範囲
を設定しない場合は、機能ブロックの領域範囲内で基本
領域の拡張を行う。
【００２９】このようにして、全ての入力・出力端子情
報において、同様の処理を繰り返す。
報において、同様の処理を繰り返す。
【００３０】（処理５）図１０のように、前記処理４の
処理が終了した後、基本領域内の端子情報に、基本領域
に含まれないその他の領域（図では拡張領域と記した）
の端子情報を含め、これを一つの基本領域内の端子矩形
情報として内部記憶装置に格納し、このデータを端子と
して定義する。
処理が終了した後、基本領域内の端子情報に、基本領域
に含まれないその他の領域（図では拡張領域と記した）
の端子情報を含め、これを一つの基本領域内の端子矩形
情報として内部記憶装置に格納し、このデータを端子と
して定義する。
【００３１】（処理６）更に、内部記憶装置に格納した
入力・出力端子情報から残りの端子情報を取り出して、
前記処理３〜処理５を同様に繰り返し、全ての入力・出
力端子情報において処理を行う。
入力・出力端子情報から残りの端子情報を取り出して、
前記処理３〜処理５を同様に繰り返し、全ての入力・出
力端子情報において処理を行う。
【００３２】このように、第１の具体例の機能ブロック
端子の分割方法は、半導体装置の自動配線処理における
機能ブロック端子の分割方法であって、機能ブロックレ
イアウト情報を外部記憶装置から読み込み、前記機能ブ
ロックレイアウト情報を、入力・出力端子情報と、入力
・出力端子以外の情報と、配線格子情報とに分離して前
記内部記憶装置にそれぞれ格納する第１の段階と、前記
内部記憶装置に格納した配線格子情報を呼び出して機能
ブロック内でＸ方向・Ｙ方向について展開すると共に、
この展開して設定されたＸ方向・Ｙ方向のの隣り合った
配線格子間の中間点にハーフ格子を設定し、このハーフ
格子情報を新たに前記内部記憶装置に格納する第２の段
階と、前記第１の段階で内部記憶装置に格納した入力・
出力端子情報から１つの端子情報を呼び出すと共に、前
記第２の段階で設定したハーフ格子情報を前記内部記憶
装置から呼び出して、機能ブロック上で重ね合わせ、Ｘ
方向・Ｙ方向のハーフ格子から隣のハーフ格子までで囲
まれた領域に存在する入力・出力端子情報を前記領域単
位に分割することで、自動配線処理において自動配線接
続出来る基本領域と、自動配線接続が出来ない拡張領域
とに分ける第３の段階と、前記基本領域の上下左右の辺
を所定の単位で前記基本領域の外側に、前記基本領域を
拡張するように移動し、隣接する領域と接するかもしく
は重なり合うまで前記上下左右の辺を移動する第４の段
階と、前記第４の段階で拡張した基本領域内に含まれる
端子情報を、この領域に含まれる入力・出力端子として
分割し、前記内部記憶装置に格納する第５の段階と、を
少なくとも含むことを特徴とするものである。
端子の分割方法は、半導体装置の自動配線処理における
機能ブロック端子の分割方法であって、機能ブロックレ
イアウト情報を外部記憶装置から読み込み、前記機能ブ
ロックレイアウト情報を、入力・出力端子情報と、入力
・出力端子以外の情報と、配線格子情報とに分離して前
記内部記憶装置にそれぞれ格納する第１の段階と、前記
内部記憶装置に格納した配線格子情報を呼び出して機能
ブロック内でＸ方向・Ｙ方向について展開すると共に、
この展開して設定されたＸ方向・Ｙ方向のの隣り合った
配線格子間の中間点にハーフ格子を設定し、このハーフ
格子情報を新たに前記内部記憶装置に格納する第２の段
階と、前記第１の段階で内部記憶装置に格納した入力・
出力端子情報から１つの端子情報を呼び出すと共に、前
記第２の段階で設定したハーフ格子情報を前記内部記憶
装置から呼び出して、機能ブロック上で重ね合わせ、Ｘ
方向・Ｙ方向のハーフ格子から隣のハーフ格子までで囲
まれた領域に存在する入力・出力端子情報を前記領域単
位に分割することで、自動配線処理において自動配線接
続出来る基本領域と、自動配線接続が出来ない拡張領域
とに分ける第３の段階と、前記基本領域の上下左右の辺
を所定の単位で前記基本領域の外側に、前記基本領域を
拡張するように移動し、隣接する領域と接するかもしく
は重なり合うまで前記上下左右の辺を移動する第４の段
階と、前記第４の段階で拡張した基本領域内に含まれる
端子情報を、この領域に含まれる入力・出力端子として
分割し、前記内部記憶装置に格納する第５の段階と、を
少なくとも含むことを特徴とするものである。
【００３３】（第２の具体例）図１１は、本発明の第２
の具体例のフローチャート、図１２〜図１５は、第２の
具体例を説明する図である。
の具体例のフローチャート、図１２〜図１５は、第２の
具体例を説明する図である。
【００３４】以下に、第２の具体例を更に詳細に説明す
る。
る。
【００３５】（処理１）図３〜図５のように、機能ブロ
ックレイアウト情報を外部記憶装置（図示していない）
から読み込み、この情報を入力・出力端子情報と、入力
・出力端子以外の情報（具体的には、機能ブロックの拡
散層の情報）と、配線格子情報とにそれぞれ分離し、内
部記憶装置にそれぞれ格納する。
ックレイアウト情報を外部記憶装置（図示していない）
から読み込み、この情報を入力・出力端子情報と、入力
・出力端子以外の情報（具体的には、機能ブロックの拡
散層の情報）と、配線格子情報とにそれぞれ分離し、内
部記憶装置にそれぞれ格納する。
【００３６】（処理２）図１２のように、内部記憶装置
に格納した配線格子情報を呼び出して、機能ブロック内
でＸ方向・Ｙ方向についてどのように設定されていたか
を展開する。
に格納した配線格子情報を呼び出して、機能ブロック内
でＸ方向・Ｙ方向についてどのように設定されていたか
を展開する。
【００３７】（処理３）更に、図１３のように、前記処
理１で内部記憶装置に格納した入力・出力端子情報から
１つの端子情報と前記処理２で設定した配線格子情報と
を内部記憶装置から呼び出して、機能ブロック上で重ね
合わせる。そして、Ｘ方向・Ｙ方向の配線格子の交点と
入力・出力端子情報とが重なる点（図１３のＡ、Ｂ、
Ｃ、Ｄ、Ｅの点）を抽出して内部記憶装置に格納する。
理１で内部記憶装置に格納した入力・出力端子情報から
１つの端子情報と前記処理２で設定した配線格子情報と
を内部記憶装置から呼び出して、機能ブロック上で重ね
合わせる。そして、Ｘ方向・Ｙ方向の配線格子の交点と
入力・出力端子情報とが重なる点（図１３のＡ、Ｂ、
Ｃ、Ｄ、Ｅの点）を抽出して内部記憶装置に格納する。
【００３８】（処理４）次に、図１４のように、配線格
子交点（図１３のＡ、Ｂ、Ｃ、Ｄ、Ｅの点）を含む領域
を設定し、この領域の上下左右の辺をそれぞれ上下左右
方向に移動して領域を徐々に拡張する。この場合、設計
最小ユニット（最小ユニットが０．０１μｍであった
ら、０．０１μｍ）ずつ上下左右方向に少しずつ拡張を
繰り返す。この場合、第１の具体例と同様に、配線格子
交点から上下左右方向に拡張した領域とその他の領域が
重なりあうまで領域の拡張を繰り返し、領域どうしが重
なりあった場合は、その方向への領域拡張は停止し、残
りの方向への領域拡張を続ける。
子交点（図１３のＡ、Ｂ、Ｃ、Ｄ、Ｅの点）を含む領域
を設定し、この領域の上下左右の辺をそれぞれ上下左右
方向に移動して領域を徐々に拡張する。この場合、設計
最小ユニット（最小ユニットが０．０１μｍであった
ら、０．０１μｍ）ずつ上下左右方向に少しずつ拡張を
繰り返す。この場合、第１の具体例と同様に、配線格子
交点から上下左右方向に拡張した領域とその他の領域が
重なりあうまで領域の拡張を繰り返し、領域どうしが重
なりあった場合は、その方向への領域拡張は停止し、残
りの方向への領域拡張を続ける。
【００３９】又、第１の具体例と同様に、拡張可能範囲
を設定した場合、設定した拡張可能範囲まで、繰り返し
て拡張する。また、前記拡張可能範囲を設定しない場合
は、機能ブロックの領域範囲内で基本領域拡張を繰り返
して行う。
を設定した場合、設定した拡張可能範囲まで、繰り返し
て拡張する。また、前記拡張可能範囲を設定しない場合
は、機能ブロックの領域範囲内で基本領域拡張を繰り返
して行う。
【００４０】上記の処理が終了した後、図１４のように
前記配線格子交点から上下左右方向に拡張した領域どう
しが重なりあった方向について、さらに拡張が可能な方
向がないかを抽出して、拡張可能であれば上記処理を行
って拡張する。図１４では、辺ｅ、ｇを紙面上方向に、
辺ｆを紙面下方向に移動して、領域の拡張処理を終了す
る。
前記配線格子交点から上下左右方向に拡張した領域どう
しが重なりあった方向について、さらに拡張が可能な方
向がないかを抽出して、拡張可能であれば上記処理を行
って拡張する。図１４では、辺ｅ、ｇを紙面上方向に、
辺ｆを紙面下方向に移動して、領域の拡張処理を終了す
る。
【００４１】（処理５）そして、図１５のように、前記
処理４の処理が終了した領域内に含まれる入力・出力端
子情報の端子矩形情報を分割して内部記憶装置に格納す
る。
処理４の処理が終了した領域内に含まれる入力・出力端
子情報の端子矩形情報を分割して内部記憶装置に格納す
る。
【００４２】（処理６）更に、内部記憶装置に格納した
入力・出力端子情報から残りの端子情報を取り出して、
前記処理３〜処理５を同様に繰り返し、全ての入力・出
力端子情報において処理を行う。
入力・出力端子情報から残りの端子情報を取り出して、
前記処理３〜処理５を同様に繰り返し、全ての入力・出
力端子情報において処理を行う。
【００４３】このように、第２の具体例の機能ブロック
端子の分割方法は、半導体装置の自動配線処理における
機能ブロック端子の分割方法であって、機能ブロックレ
イアウト情報を外部記憶装置から読み込み、前記機能ブ
ロックレイアウト情報を、入力・出力端子情報と、入力
・出力端子以外の情報と、配線格子情報とに分離して前
記内部記憶装置にそれぞれ格納する第１の段階と、前記
内部記憶装置に格納した配線格子情報を呼び出して機能
ブロック内でＸ方向・Ｙ方向について展開し、その結果
を格納する第２の段階と、前記第１の段階で内部記憶装
置に格納した入力・出力端子情報から１つの端子情報を
呼び出すと共に、前記第２の段階で展開した格子情報を
前記内部記憶装置から呼び出して、機能ブロック上で重
ね合わせ、前記機能ブロックの領域内にある配線格子の
Ｘ方向とＹ方向とが交差する交点と入力・出力端子情報
とが重なる点を抽出する第３の段階と、前記抽出した点
を含む領域を形成し、この領域の上下左右の辺を所定の
単位で前記領域の外側に、前記領域を拡張するように移
動し、隣接する領域と接するかもしくは重なり合うまで
前記上下左右の辺を移動する第４の段階と、前記第４の
段階で拡張した領域内に含まれる端子情報を、この領域
に含まれる入力・出力端子として分割し、前記内部記憶
装置に格納する第５の段階と、を少なくとも含むことを
特徴とするものである。
端子の分割方法は、半導体装置の自動配線処理における
機能ブロック端子の分割方法であって、機能ブロックレ
イアウト情報を外部記憶装置から読み込み、前記機能ブ
ロックレイアウト情報を、入力・出力端子情報と、入力
・出力端子以外の情報と、配線格子情報とに分離して前
記内部記憶装置にそれぞれ格納する第１の段階と、前記
内部記憶装置に格納した配線格子情報を呼び出して機能
ブロック内でＸ方向・Ｙ方向について展開し、その結果
を格納する第２の段階と、前記第１の段階で内部記憶装
置に格納した入力・出力端子情報から１つの端子情報を
呼び出すと共に、前記第２の段階で展開した格子情報を
前記内部記憶装置から呼び出して、機能ブロック上で重
ね合わせ、前記機能ブロックの領域内にある配線格子の
Ｘ方向とＹ方向とが交差する交点と入力・出力端子情報
とが重なる点を抽出する第３の段階と、前記抽出した点
を含む領域を形成し、この領域の上下左右の辺を所定の
単位で前記領域の外側に、前記領域を拡張するように移
動し、隣接する領域と接するかもしくは重なり合うまで
前記上下左右の辺を移動する第４の段階と、前記第４の
段階で拡張した領域内に含まれる端子情報を、この領域
に含まれる入力・出力端子として分割し、前記内部記憶
装置に格納する第５の段階と、を少なくとも含むことを
特徴とするものである。
【００４４】
【発明の効果】本発明では、上述のように構成したの
で、設定抜けや配線格子に接しない端子設定ミスなどが
防止でき、設計の効率が向上する。
で、設定抜けや配線格子に接しない端子設定ミスなどが
防止でき、設計の効率が向上する。
【００４５】また、余分な処理の追加や記憶領域の追加
することなく、従来の自動配置配線ツールの機能をその
まま使用することが出来るという効果も有する。
することなく、従来の自動配置配線ツールの機能をその
まま使用することが出来るという効果も有する。
【図１】本発明に係わる自動配線処理における機能ブロ
ック端子の分割方法の第１の具体例のフローチャートで
ある。
ック端子の分割方法の第１の具体例のフローチャートで
ある。
【図２】入力・出力端子情報と、入力・出力端子以外の
情報と、配線格子情報とを含む機能ブロックレイアウト
情報を示す図である。
情報と、配線格子情報とを含む機能ブロックレイアウト
情報を示す図である。
【図３】機能ブロックレイアウト情報から、入力・出力
端子以外の情報を分離した状態を示す図である。
端子以外の情報を分離した状態を示す図である。
【図４】機能ブロックレイアウト情報から、入力・出力
端子情報を分離した状態を示す図である。
端子情報を分離した状態を示す図である。
【図５】機能ブロックレイアウト情報から、配線格子情
報を分離した状態を示す図である。
報を分離した状態を示す図である。
【図６】配線格子情報にハーフ格子情報を重ねた状態を
示す図である。
示す図である。
【図７】基本領域と基本領域以外の領域に分けた状態を
示す図である。
示す図である。
【図８】基本領域の拡張を示す図である。
【図９】基本領域の拡張を示す図である。
【図１０】端子矩形情報として内部記憶装置に格納した
状態を示す図である。
状態を示す図である。
【図１１】本発明の第２の具体例のフローチャートであ
る。
る。
【図１２】第２の具体例の配線格子を示す図である。
【図１３】第２の具体例を示す図であり、配線格子と機
能ブロックとを重ねた状態を示す図である。
能ブロックとを重ねた状態を示す図である。
【図１４】領域の拡張を示す図である。
【図１５】領域の拡張を示す図である。
【図１６】従来例を示す図である。
【図１７】従来例を示す図である。
Ａ、Ｂ、Ｃ、Ｄ、Ｅ 端子
ａ、ｂ、ｃ、ｄ 第１の具体例の基本領域の辺
ｅ、ｆ、ｇ 第２の具体例の拡張する領域の辺
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
G06F 17/50
Claims (8)
- 【請求項１】 半導体装置の自動配線処理における機能
ブロック端子の分割方法であって、 機能ブロックの領域内にある配線格子間の中点にハーフ
格子を設け、このハーフ格子から次のハーフ格子までの
間の領域内に入力・出力端子が含まれる場合、その領域
を基本領域とし、この基本領域の上下左右辺を設計最小
ユニット単位で前記基本領域から外側に移動して前記基
本領域を拡張し、拡張する基本領域の上下左右辺が他の
領域と接する場合もしくは他の領域と重なる場合には、
その辺の移動を停止し、残りの辺の移動を行って領域拡
張を続け、領域拡張が終了した後、複数の配線格子の交
点にまたがって配置されている複数の端子を、それぞれ
の領域に含まれる入力・出力端子として分割することを
特徴とする機能ブロック端子の分割方法。 - 【請求項２】 半導体装置の自動配線処理における機能
ブロック端子の分割方法であって、 機能ブロックレイアウト情報を外部記憶装置から読み込
み、前記機能ブロックレイアウト情報を、入力・出力端
子情報と、入力・出力端子以外の情報と、配線格子情報
とに分離して前記内部記憶装置にそれぞれ格納する第１
の段階と、 前記内部記憶装置に格納した配線格子情報を呼び出して
機能ブロック内でＸ方向・Ｙ方向について展開すると共
に、この展開して設定されたＸ方向・Ｙ方向のの隣り合
った配線格子間の中間点にハーフ格子を設定し、このハ
ーフ格子情報を新たに前記内部記憶装置に格納する第２
の段階と、 前記第１の段階で内部記憶装置に格納した入力・出力端
子情報から１つの端子情報を呼び出すと共に、前記第２
の段階で設定したハーフ格子情報を前記内部記憶装置か
ら呼び出して、機能ブロック上で重ね合わせ、Ｘ方向・
Ｙ方向のハーフ格子から隣のハーフ格子までで囲まれた
領域に存在する入力・出力端子情報を前記領域単位に分
割することで、自動配線処理において自動配線接続出来
る基本領域と、自動配線接続が出来ない拡張領域とに分
ける第３の段階と、 前記基本領域の上下左右の辺を所定の単位で前記基本領
域の外側に、前記基本領域を拡張するように移動し、隣
接する領域と接するかもしくは重なり合うまで前記上下
左右の辺を移動する第４の段階と、 前記第４の段階で拡張した基本領域内に含まれる端子情
報を、この領域に含まれる入力・出力端子として分割
し、前記内部記憶装置に格納する第５の段階と、 を少なくとも含むことを特徴とする機能ブロック端子の
分割方法。 - 【請求項３】 半導体装置の自動配線処理における機能
ブロック端子の分割方法であって、 機能ブロックの領域内にある配線格子のＸ方向とＹ方向
とが交差する交点と入力・出力端子情報とが重なる点を
抽出し、この点を含む領域を形成し、この領域の上下左
右の辺を上下左右方向に拡張し、この拡張した領域が他
の領域と接する場合もしくは重なる時、その方向への拡
張を停止し、残りの方向の領域拡張を続け、領域の拡張
が終了した後、複数の配線格子の交点にまたがって配置
されている複数の端子を、それぞれの領域に含まれる入
力・出力端子として分割することを特徴とする機能ブロ
ック端子の分割方法。 - 【請求項４】 半導体装置の自動配線処理における機能
ブロック端子の分割方法であって、 機能ブロックレイアウト情報を外部記憶装置から読み込
み、前記機能ブロックレイアウト情報を、入力・出力端
子情報と、入力・出力端子以外の情報と、配線格子情報
とに分離して前記内部記憶装置にそれぞれ格納する第１
の段階と、 前記内部記憶装置に格納した配線格子情報を呼び出して
機能ブロック内でＸ方向・Ｙ方向について展開し、その
結果を格納する第２の段階と、 前記第１の段階で内部記憶装置に格納した入力・出力端
子情報から１つの端子情報を呼び出すと共に、前記第２
の段階で展開した格子情報を前記内部記憶装置から呼び
出して、機能ブロック上で重ね合わせ、前記機能ブロッ
クの領域内にある配線格子のＸ方向とＹ方向とが交差す
る交点と入力・出力端子情報とが重なる点を抽出する第
３の段階と、 前記抽出した点を含む領域を形成し、この領域の上下左
右の辺を所定の単位で前記領域の外側に、前記領域を拡
張するように移動し、隣接する領域と接するかもしくは
重なり合うまで前記上下左右の辺を移動する第４の段階
と、 前記第４の段階で拡張した領域内に含まれる端子情報
を、この領域に含まれる入力・出力端子として分割し、
前記内部記憶装置に格納する第５の段階と、 を少なくとも含むことを特徴とする機能ブロック端子の
分割方法。 - 【請求項５】 半導体装置の自動配線処理における機能
ブロック端子の分割方法のコンピュータプログラムを記
録した記録媒体であって、 機能ブロックレイアウト情報を外部記憶装置から読み込
み、前記機能ブロックレイアウト情報を、入力・出力端
子情報と、入力・出力端子以外の情報と、配線格子情報
とに分離して前記内部記憶装置にそれぞれ格納する第１
のステップと、 前記内部記憶装置に格納した配線格子情報を呼び出して
機能ブロック内でＸ方向・Ｙ方向について展開すると共
に、この展開して設定されたＸ方向・Ｙ方向の隣り合っ
た配線格子間の中間点にハーフ格子を設定し、このハー
フ格子情報を新たに前記内部記憶装置に格納する第２の
ステップと、 前記第１のステップで内部記憶装置に格納した入力・出
力端子情報から１つの端子情報を呼び出すと共に、前記
第２のステップで設定したハーフ格子情報を前記内部記
憶装置から呼び出して、機能ブロック上で重ね合わせ、
Ｘ方向・Ｙ方向のハーフ格子から隣のハーフ格子までで
囲まれた領域に存在する入力・出力端子情報を前記領域
単位に分割することで、自動配線処理において自動配線
接続出来る基本領域と、自動配線接続が出来ない拡張領
域とに分ける第３のステップと、 前記基本領域の上下左右の辺を所定の単位で前記基本領
域の外側に、前記基本領域を拡張するように移動し、隣
接する領域と接するかもしくは重なり合うまで前記上下
左右の辺を移動する第４のステップと、 前記第４のステップで拡張した基本領域内に含まれる端
子情報を、この領域に含まれる入力・出力端子として分
割し、前記内部記憶装置に格納する第５のステップと、 を少なくとも含むことを特徴とする記録媒体。 - 【請求項６】 半導体装置の自動配線処理における機能
ブロック端子の分割方法のコンピュータプログラムを記
録した記録媒体であって、 機能ブロックレイアウト情報を外部記憶装置から読み込
み、前記機能ブロックレイアウト情報を、入力・出力端
子情報と、入力・出力端子以外の情報と、配線格子情報
とに分離して前記内部記憶装置にそれぞれ格納する第１
のステップと、 前記内部記憶装置に格納した配線格子情報を呼び出して
機能ブロック内でＸ方向・Ｙ方向について展開し、その
結果を格納する第２のステップと、 前記第１のステップで内部記憶装置に格納した入力・出
力端子情報から１つの端子情報を呼び出すと共に、前記
第２のステップで展開した格子情報を前記内部記憶装置
から呼び出して、機能ブロック上で重ね合わせ、前記機
能ブロックの領域内にある配線格子のＸ方向とＹ方向と
が交差する交点と入力・出力端子情報とが重なる点を抽
出する第３のステップと、 前記抽出した点を含む領域を形成し、この領域の上下左
右の辺を所定の単位で前記領域の外側に、前記領域を拡
張するように移動し、隣接する領域と接するかもしくは
重なり合うまで前記上下左右の辺を移動する第４のステ
ップと、 前記第４のステップで拡張した領域内に含まれる端子情
報を、この領域に含まれる入力・出力端子として分割
し、前記内部記憶装置に格納する第５のステップと、 を少なくとも含むことを特徴とする記録媒体。 - 【請求項７】 半導体装置の自動配線処理装置であっ
て、 機能ブロックレイアウト情報を外部記憶装置から読み込
み、前記機能ブロックレイアウト情報を、入力・出力端
子情報と、入力・出力端子以外の情報と、配線格子情報
とに分離して前記内部記憶装置にそれぞれ格納する第１
の手段と、 前記内部記憶装置に格納した配線格子情報を呼び出して
機能ブロック内でＸ方向・Ｙ方向について展開すると共
に、この展開して設定されたＸ方向・Ｙ方向の隣り合っ
た配線格子間の中間点にハーフ格子を設定し、このハー
フ格子情報を新たに前記内部記憶装置に格納する第２の
手段と、 前記第１の手段で内部記憶装置に格納した入力・出力端
子情報から１つの端子情報を呼び出すと共に、前記第２
の手段で設定したハーフ格子情報を前記内部記憶装置か
ら呼び出して、機能ブロック上で重ね合わせ、Ｘ方向・
Ｙ方向のハーフ格子から隣のハーフ格子までで囲まれた
領域に存在する入力・出力端子情報を前記領域単位に分
割することで、自動配線処理において自動配線接続出来
る基本領域と、自動配線接続が出来ない拡張領域とに分
ける第３の手段と、 前記基本領域の上下左右の辺を所定の単位で前記基本領
域の外側に、前記基本領域を拡張するように移動し、隣
接する領域と接するかもしくは重なり合うまで前記上下
左右の辺を移動する第４の手段と、 前記第４の手段で拡張した基本領域内に含まれる端子情
報を、この領域に含まれる入力・出力端子として分割
し、前記内部記憶装置に格納する第５の手段と、 を少なくとも含むことを特徴とする半導体装置の自動配
線処理装置。 - 【請求項８】 半導体装置の自動配線処理装置であっ
て、 機能ブロックレイアウト情報を外部記憶装置から読み込
み、前記機能ブロックレイアウト情報を、入力・出力端
子情報と、入力・出力端子以外の情報と、配線格子情報
とに分離して前記内部記憶装置にそれぞれ格納する第１
の手段と、 前記内部記憶装置に格納した配線格子情報を呼び出して
機能ブロック内でＸ方向・Ｙ方向について展開し、その
結果を格納する第２の手段と、 前記第１の手段で内部記憶装置に格納した入力・出力端
子情報から１つの端子情報を呼び出すと共に、前記第２
の手段で展開した格子情報を前記内部記憶装置から呼び
出して、機能ブロック上で重ね合わせ、前記機能ブロッ
クの領域内にある配線格子のＸ方向とＹ方向とが交差す
る交点と入力・出力端子情報とが重なる点を抽出する第
３の手段と、 前記抽出した点を含む領域を形成し、この領域の上下左
右の辺を所定の単位で前記領域の外側に、前記領域を拡
張するように移動し、隣接する領域と接するかもしくは
重なり合うまで前記上下左右の辺を移動する第４の手段
と、 前記第４の手段で拡張した領域内に含まれる端子情報
を、この領域に含まれる入力・出力端子として分割し、
前記内部記憶装置に格納する第５の手段と、 を少なくとも含むことを特徴とする半導体装置の自動配
線処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000115738A JP3389196B2 (ja) | 2000-04-17 | 2000-04-17 | 機能ブロック端子の分割方法とこの方法を記録した記録媒体及びこの方法による自動配線処理装置 |
| US09/833,554 US6523160B2 (en) | 2000-04-17 | 2001-04-13 | Method for dividing a terminal in automatic interconnect routing processing, a computer program for implementing same, and an automatic interconnect routing processor using the method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000115738A JP3389196B2 (ja) | 2000-04-17 | 2000-04-17 | 機能ブロック端子の分割方法とこの方法を記録した記録媒体及びこの方法による自動配線処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001298092A JP2001298092A (ja) | 2001-10-26 |
| JP3389196B2 true JP3389196B2 (ja) | 2003-03-24 |
Family
ID=18627318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000115738A Expired - Fee Related JP3389196B2 (ja) | 2000-04-17 | 2000-04-17 | 機能ブロック端子の分割方法とこの方法を記録した記録媒体及びこの方法による自動配線処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6523160B2 (ja) |
| JP (1) | JP3389196B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006227696A (ja) * | 2005-02-15 | 2006-08-31 | Toshiba Corp | 半導体集積回路の配線方法及び配線用ソフトウェアを格納した記録媒体 |
| US20060281221A1 (en) * | 2005-06-09 | 2006-12-14 | Sharad Mehrotra | Enhanced routing grid system and method |
| JP5576065B2 (ja) * | 2009-06-30 | 2014-08-20 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその設計方法 |
| US8694930B2 (en) * | 2011-08-11 | 2014-04-08 | Infineon Technologies Ag | Method and apparatus for providing a layout defining a structure to be patterned onto a substrate |
| US11481350B1 (en) * | 2020-07-27 | 2022-10-25 | Innovium, Inc. | Network chip yield improvement architectures and techniques |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199166A (ja) * | 1985-03-01 | 1986-09-03 | Nec Corp | 配線経路探索装置 |
| JPH06291188A (ja) | 1993-03-31 | 1994-10-18 | Toshiba Corp | 半導体集積回路の自動配線処理方式 |
| JP3336416B2 (ja) * | 1993-04-23 | 2002-10-21 | 日本テキサス・インスツルメンツ株式会社 | 半導体集積回路設計における配線方法 |
| JP2687879B2 (ja) * | 1994-05-26 | 1997-12-08 | 日本電気株式会社 | 自動配線方法 |
| JP3132554B2 (ja) | 1997-04-21 | 2001-02-05 | 日本電気株式会社 | 半導体装置の自動レイアウト設計方法および装置 |
-
2000
- 2000-04-17 JP JP2000115738A patent/JP3389196B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-13 US US09/833,554 patent/US6523160B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6523160B2 (en) | 2003-02-18 |
| JP2001298092A (ja) | 2001-10-26 |
| US20020026625A1 (en) | 2002-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2746762B2 (ja) | 半導体集積回路のレイアウト方法 | |
| US6336207B2 (en) | Method and apparatus for designing LSI layout, cell library for designing LSI layout and semiconductor integrated circuit | |
| WO1991006061A1 (en) | Improved routing system and method for integrated circuits | |
| JP2007188488A (ja) | パッキングベースのマクロ配置方法とそれを用いた半導体チップ | |
| US6865727B2 (en) | Method for calculating the capacity of a layout of an integrated circuit with the aid of a computer, and application of the method to integrated circuit fabrication | |
| Cho et al. | FLOSS: An approach to automated layout for high-volume designs | |
| US6075934A (en) | Method for optimizing contact pin placement in an integrated circuit | |
| JP3389196B2 (ja) | 機能ブロック端子の分割方法とこの方法を記録した記録媒体及びこの方法による自動配線処理装置 | |
| JP4410088B2 (ja) | 半導体装置の設計支援方法、プログラム及び装置 | |
| KR100521935B1 (ko) | 레이아웃 데이터의 보존 방법, 레이아웃 데이터 변환장치, 및 도형 검증 장치 | |
| CN116547810A (zh) | 用于混合高度单元库的定制平铺的放置结构的适应性行图案 | |
| JP2007011729A (ja) | ダミーセル挿入装置およびダミーセル挿入方法 | |
| US10157251B2 (en) | Method and system for partitioning circuit cells | |
| JP2858677B2 (ja) | 半導体集積回路のマスクレイアウト方法 | |
| JP3816280B2 (ja) | レイアウトエディタ装置及びレイアウト方法 | |
| JPH06140507A (ja) | チップサイズ評価方法 | |
| JP3130173B2 (ja) | 素子配置方法 | |
| JP3090510B2 (ja) | 半導体装置のレイアウト方法 | |
| JPH08278985A (ja) | コンパクション装置 | |
| JPH03214648A (ja) | コンパクション処理方式 | |
| JPH0330358A (ja) | レイアウトパターンの配置方法 | |
| JP2001005853A (ja) | マクロセル内部のフリップフロップ自動配置方法 | |
| JPH1167914A (ja) | レイアウトデータ作成方法、レイアウトデータ作成装置、及び、記憶媒体 | |
| JP2002183238A (ja) | 密集性の判定方法、密集性の検証を行うコンピュータプログラムを記録した記録媒体および検証装置 | |
| JPH05183054A (ja) | 機能ブロック間配線方法及び機能ブロック間配線領域圧縮方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |