JPH06140507A - チップサイズ評価方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はチップサイズ評価方法に関し、配線
処理に要する時間を短縮し、チップサイズを高速に見積
もるチップサイズ評価方法を提供することを目的として
いる。 【構成】 配置領域及び配線領域から半導体チップのチ
ップサイズを算出し、評価するチップサイズの評価方法
であって、前記半導体チップの配線領域を複数の矩形領
域に分割し、該複数の矩形領域における各矩形領域に枝
を割り当てるとともに、任意のブロックから順に各ブロ
ックを関連付け、関連付けされた各ブロックにおける枝
を節点で接続して配線領域グラフを作成し、該配線領域
グラフに対して最短経路法によりチップサイズを算出
し、チップサイズの評価するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、設計初期段階で配置・
配線処理後のチップサイズを見積もるチップサイズ評価
方法に関する。 ［発明の背景］近年、半導体技術の進歩に伴い、システ
ムオンチップ、すなわち、システムを１チップ上に実現
してしまおうという技術が現実のものとなってきてい
る。

【０００２】このような大規模論理の半導体集積回路を
設計するためには、設計の初期段階でのチップサイズの
評価が非常に重要であり、チップサイズを見積もるため
のチップサイズ評価方法が種々案出されている。そし
て、近時における半導体集積回路では、より高集積化さ
れたものを短時間で開発することが要求されており、例
えば、目的とするチップサイズを越えて配置・配線が行
われることにより設計のやり直しを行うといった無駄な
時間を極力減らすため、配置を行う時点で配線後のチッ
プサイズを見積もるということが行われている。

【０００３】しかし、従来のチップサイズ評価方法の処
理には時間を要し、開発時間の短縮化にあまり有効では
ない。そこで、処理時間の短い、高速なチップサイズ評
価方法が要求される。

【０００４】

【従来の技術】従来のこの種のチップサイズ評価方法と
しては、例えば、図１２に示すようなレイアウト処理が
ある。まず、論理設計終了後にレイアウト処理が開始さ
れると、セルの配置処理が行われる（ステップ１０
１）。

【０００５】配置処理が終了すると、配線処理が行われ
るとともに（ステップ１０２）、デザインルールに基づ
いて配線、ＶＩＡ、セル相互間の間隔を求めることによ
りそれぞれを位置決めするコンパクションが行われ（ス
テップ１０３）、チップサイズが決定される。ここで、
チップサイズが使用するパッケージによって決定する所
定の大きさから外れていた場合、再度、前述のステップ
１０１〜１０３までの処理が繰り返される（ステップ１
０４）。

【０００６】次に、遅延シミュレーションが行われ（ス
テップ１０５）、その結果が性能の条件を満足していな
い場合、たとえチップサイズにおける条件が満足するも
のであっても、再度、前述のステップ１０１〜１０３ま
での処理が繰り返される（ステップ１０６）。前述のス
テップ１０２における配線処理は、図１３に示すよう
に、チャネル認識処理（ステップ１１１）、グローバル
配線処理（ステップ１１２）、チャネル配線処理（ステ
ップ１１３）の３つの処理からなり、それぞれ順次実行
されるものである。

【０００７】チャネル認識処理は、図１４に示すよう
に、所定の配線領域をいくつかの領域に分割する処理で
ある。グローバル配線処理は、全ての接続すべき端子間
について、図１５に示すように、端子から端子に、縦，
横，縦，横，・・・、あるいは、横，縦，横，縦，・・
・と、交互に配線領域内をたどっていき、図１５中、○
印を付した部分のみを経路の情報として記憶することに
より、概略の配線経路を求める処理である。

【０００８】チャネル配線処理は、図１６に示すよう
に、各々のチャネル内の詳細な配線位置を決定する処理
である。なお、図中、■はＶＩＡ、─は配線を示す。

【０００９】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のチップサイズ評価方法にあっては、配置処理
後の配線処理に実際の配線処理プログラムを流用すると
いう構成となっていたため、見積に要する時間は実際に
配線を行うのと大差なく、配線処理に関する処理時間が
大であるという問題点があった。

【００１０】これを詳しく説明すると、グローバル配線
では、縦または横方向に配線領域内をスキャンするの
で、チップサイズが大きくなれば大きくなるほど処理に
時間を要する。また、チャネル配線では、チャネル認識
において配線領域を分割するため、一つ一つのチャネル
内の配線処理に要する時間はそれほどでもないが、分割
したチャネルが多ければ多いほど処理に時間を要する。

【００１１】すなわち、配線処理は全体として処理時間
を要するものであり、この処理を何度も繰り返すことは
設計に要する時間の増大を招くことになる。 ［目的］そこで本発明は、配線処理に要する時間を短縮
し、チップサイズを高速に見積もるチップサイズ評価方
法を提供することを目的としている。

【００１２】

【課題を解決するための手段】本発明によるチップサイ
ズ評価方法は上記目的達成のため、配置領域及び配線領
域から半導体チップのチップサイズを算出し、評価する
チップサイズの評価方法であって、前記半導体チップの
配線領域を複数の矩形領域に分割し、該複数の矩形領域
における各矩形領域に枝を割り当てるとともに、任意の
ブロックから順に各ブロックを関連付け、関連付けされ
た各ブロックにおける枝を節点で接続して配線領域グラ
フを作成し、該配線領域グラフに対して最短経路法によ
りチップサイズを算出し、チップサイズの評価するよう
に構成している。

【００１３】

【作用】本発明では、作成された配線領域グラフに対し
て最短経路法を適用することによりチップサイズが算出
され、配線処理が行われずとも配置処理後にチップサイ
ズが見積もられる。すなわち、配線処理に要する時間が
短縮され、チップサイズを高速に見積もるチップサイズ
評価方法が提供される。

【００１４】

【実施例】以下、本発明を図面に基づいて説明する。図
１，図２は本発明に係るチップサイズ評価方法の一実施
例を示す図であり、図１は本発明一実施例のレイアウト
処理の全体概要を示すフローチャート、図２はチップサ
イズ評価処理を示すフローチャートである。

【００１５】配線処理を行わずに、配置処理後にチップ
サイズを高速に見積もることができれば、見積もりに
要する時間が短いため、見積結果が気に入らなくても再
度見積もりを行うことができ、配置後に見積もりを行
い、遅延シミュレーションをすれば、短時間でチップの
性能確認を何度も行うことができ、見積もりをしてセ
ルや機能ブロック（階層設計されたブロックやＲＡＭ・
ＲＯＭ等）の位置、及びチップサイズを決めておけば、
その後に配線処理を行っても見積結果からのズレは少な
く、さらに、その後に遅延シミュレーションをしてもそ
の結果が所望の性能を満たさないケースは少なく、図１
中に破線で示す戻り手番が少なくなって、結果として、
処理時間が短縮できる。

【００１６】そこで本実施例では、従来、配置処理後に
行っていた配線処理を止め、配置後にチップサイズの評
価を行うことにより、前述の〜の効果を得ようとす
るものである。まず、論理設計終了後にレイアウト処理
が開始されると、セルの配置処理が行われる（ステップ
１）。

【００１７】配置処理が終了すると、チップサイズ評価
処理が行われ（ステップ２）、チップサイズが使用する
パッケージによって決定する所定の大きさに収まるま
で、ステップ１，２の処理が繰り返される（ステップ
３）。その後、遅延シミュレーションが行われ（ステッ
プ４）、性能の条件を満足しない場合、再度、前述のス
テップ１〜４までの処理が繰り返される（ステップ
５）。

【００１８】そして、ここで配線処理が行われるととも
に（ステップ６）、再度、遅延シミュレーションが行わ
れ（ステップ７）、所定の性能の条件を満足しているか
どうかが判断されるが（ステップ８）、前述したよう
に、ここに至るまでのものではその結果が所望の性能を
満たさないケースは少なく、そのほとんどが条件を満た
し、条件に外れる頻度はごくわずかであると考えられ
る。

【００１９】以下、図２に基づいてチップサイズ評価処
理（前述のステップ２の処理）を詳しく説明する。本実
施例のチップサイズ評価処理は、大別して、Corner Sti
tch （ステップ１１）、チャネル認識処理（ステップ１
２）、チャネルグラフ作成処理（ステップ１３）、最短
経路法（ステップ１４）、コンパクション（ステップ１
５）の各処理からなっている。

【００２０】Corner Stitch は、図３に示すように、矩
形タイルの四隅に、隣接するタイルの情報をもつ４個の
ポインタｒｔ，ｔｒ，ｌｂ，ｂｌを有するデータ構造と
なっている。タイルには、セル等のブロックを示すsoli
d タイルと、チャネル等の空き領域を示すspace タイル
との二種類のタイルがあり、タイルは各辺で他のタイル
と重ならないように、その大きさは、幅がＷ−１、高さ
がＨ−１となっている。

【００２１】以上、このタイルを用いてチップ内のセル
や配線領域を表現すると、図４に示すようになる。な
お、図４は垂直チャネルのためのものであり、水平チャ
ネルの場合はセルをCorner Stitch で表現するときに、
セルのｘ，ｙを互いに交換して設定すれば、垂直チャネ
ルの場合と同様の処理が行える。

【００２２】チャネル認識処理は、図５に示すように、
まず、左辺として左側Ｉ／Ｏブロックタイルが代入され
るとともに（ステップ２１）、カウンタが初期化（ｉ＝
０）される（ステップ２２）。次に、カレントタイルと
して左辺．ｔｒが代入され（ステップ２３）、上辺また
は下辺に沿ってブロック（セル）があるかどうかが判断
される（ステップ２４）。

【００２３】ここで、ブロック（セル）がない場合、右
辺としてカレントタイル．ｔｒが代入され（ステップ２
５）、カウンタがインクリメント（ｉ＝ｉ＋１）される
とともに、左辺と右辺との間が垂直チャネルｉに設定さ
れる（ステップ２６）。そして、カレントタイルのｍｉ
ｎＹと左辺のｍｉｎＹとが比較され（ステップ２７）、
カレントタイルのｍｉｎＹが左辺のｍｉｎＹよりも大き
な場合、カレントタイルとしてカレントタイル．ｌｂが
代入され、前述のステップ２４〜２７までの処理が繰り
返される。

【００２４】一方、カレントタイルのｍｉｎＹが左辺の
ｍｉｎＹ以下の場合、全てのブロック（セル）において
処理が終了したかが判定され（ステップ２９）、未処理
のブロック（セル）がある場合、左辺として任意の未処
理ブロック（セル）が代入され（ステップ３０）、未処
理のブロック（セル）がなくなるまで、前述のステップ
２３〜２９が繰り返し処理されるものである。

【００２５】なお、図６はチャネル認識処理にしたがっ
て処理を行った場合の処理手順を説明するための図であ
り、前述のチャネル認識処理を水平チャネルについても
同様に行い、垂直，水平の両チャネルの認識を行った結
果を図７に示す。チャネルグラフ作成処理は、図８に示
すように、まず、全てのチャネルに枝が割り当てられ
（ステップ３１）、全てのブロックに対して処理済とな
るまで（ステップ３２）、任意の未処理のブロックが選
択される（ステップ３３）。

【００２６】そして、ブロックの左辺に接するチャネル
がｍｉｎＹの昇順にソートされ、その集合をＡとすると
ともに（ステップ３４）、ブロックの上辺に接するチャ
ネルがｍｉｎＸの昇順にソートされ、その集合をＢとし
（ステップ３５）、さらに、ブロックの右辺に接するチ
ャネルがｍｉｎＹの降順にソートされ、その集合をＣと
するとともに（ステップ３６）、ブロックの下辺に接す
るチャネルがｍｉｎＸの降順にソートされ、その集合を
Ｄとする（ステップ３７）。

【００２７】次に、集合Ａ，Ｂ，Ｃ，Ｄのそれぞれにつ
いて、隣接するチャネルの枝が節点（ノード）で接続さ
れ（ステップ３８）、集合Ａの最後のチャネルと集合Ｂ
の最初のチャネル，集合Ｂの最後のチャネルと集合Ｃの
最初のチャネル，集合Ｃの最後のチャネルと集合Ｄの最
初のチャネル，集合Ｄの最後のチャネルと集合Ａの最初
のチャネルのそれぞれの枝が節点で接続される（ステッ
プ３９）。

【００２８】以上の処理により当該ブロックが処理済と
なる（ステップ４０）。なお、図９はチャネルグラフ作
成処理後の結果を示す図である。最短経路法は、周知の
手法により端子間の最短経路を求め、各チャネル毎に通
過した配線の本数を記録しておいて、各チャネルの大き
さを求める処理である。コンパクションは、図１０に示
すような制約グラフを作成し、図１０では左端から右端
への最長経路を求めることにより、各セルの位置を確定
するものであり、本実施例では、横方向へのコンパクシ
ョンが行われる。なお、縦方向についても同様であり、
制約グラフ中の点（●印）はセルの位置を表し、点間を
結ぶ線はセル間の距離を表す。

【００２９】制約グラフの作成は、図１１に示すよう
に、まず、全ブロックに対して節点が割り当てられ（ス
テップ４１）、任意のブロックがカレントブロックとし
て設定される（ステップ４２）。次に、カレントブロッ
クの右辺に接する垂直チャネルが集合Ｘとして全て求め
られるとともに（ステップ４３）、集合Ｘの垂直チャネ
ルの右辺に接するブロックが集合Ｙとして全て求められ
（ステップ４４）、集合Ｘと集合Ｙとの間に枝が割り当
てられる（ステップ４５）。なお、この場合、枝の長さ
はチャネルの大きさを示す。

【００３０】そして、当該カレントブロックが処理済と
され（ステップ４６）、右辺Ｉ／Ｏブロックを除いて全
ブロックが処理済となるまで前述のステップ４２〜４６
までが繰り返し処理される（ステップ４７）。以上の処
理によりチップサイズの評価が終了し、前述したよう
に、この後、遅延シミュレーションが行われ、チップの
性能評価がされる。

【００３１】ここで、チップサイズやチップの性能評価
が条件を満たしておらず、これまでの処理を何度か繰り
返したとしても、配線処理の高速化の分だけ設計時間を
短縮できる。このように本実施例では、チップサイズの
評価において、実際に配線を行うことなく、各配線領域
の大きさを求めることができるため、処理時間を高速化
でき、チップの開発に要する時間を短縮化できる。

【００３２】

【発明の効果】本発明では、作成した配線領域グラフに
対して最短経路法を適用することでチップサイズを算出
でき、配線処理を行わずとも配置処理後にチップサイズ
を見積もることができる。したがって、配線処理に要す
る時間を短縮することができ、チップサイズを高速に見
積もることができる。

【図面の簡単な説明】

【図１】本発明一実施例のレイアウト処理の全体概要を
示すフローチャートである。

【図２】チップサイズ評価処理を示すフローチャートで
ある。

【図３】Corner Stitch におけるデータ構造を説明する
ための図である。

【図４】Corner Stitch により表現されたチップの平面
図である。

【図５】チャネル認識処理を示すフローチャートであ
る。

【図６】チャネル認識処理の処理手順を説明するための
図である。

【図７】垂直，水平の両チャネルについてチャネル認識
処理を施した結果を示す図である。

【図８】チャネルグラフ作成処理を示すフローチャート
である。

【図９】チャネルグラフ作成処理後の結果を示す図であ
る。

【図１０】制約グラフの例を示す図である。

【図１１】制約グラフの作成処理を示すフローチャート
である。

【図１２】従来のレイアウト処理の全体概要を示すフロ
ーチャートである。

【図１３】従来の配線処理を示すフローチャートであ
る。

【図１４】チャネル認識処理を説明するための図であ
る。

【図１５】グローバル配線処理を説明するための図であ
る。

【図１６】チャネル配線処理を説明するための図であ
る。

【符号の説明】

Claims (1)

【特許請求の範囲】
1. 【請求項１】配置領域及び配線領域から半導体チップの
   チップサイズを算出し、評価するチップサイズの評価方
   法であって、 前記半導体チップの配線領域を複数の矩形領域に分割
   し、該複数の矩形領域における各矩形領域に枝を割り当
   てるとともに、任意のブロックから順に各ブロックを関
   連付け、関連付けされた各ブロックにおける枝を節点で
   接続して配線領域グラフを作成し、 該配線領域グラフに対して最短経路法によりチップサイ
   ズを算出し、チップサイズの評価することを特徴とする
   チップサイズ評価方法。