JP3570883B2 - 半導体集積回路の配線方法 - Google Patents
半導体集積回路の配線方法 Download PDFInfo
- Publication number
- JP3570883B2 JP3570883B2 JP06638098A JP6638098A JP3570883B2 JP 3570883 B2 JP3570883 B2 JP 3570883B2 JP 06638098 A JP06638098 A JP 06638098A JP 6638098 A JP6638098 A JP 6638098A JP 3570883 B2 JP3570883 B2 JP 3570883B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- detailed
- semiconductor integrated
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、ゲートアレイ方式或いはスタンダードセル方式の半導体集積回路の配線方法において、計算機を用いてネットの配線経路を決定する方法に関する。
【０００２】
【従来の技術】
半導体集積回路は、所望の回路動作が得られる様に論理機能や記憶機能を有するセルあるいはブロックをチップ内に配置し、その入出力端子間をそれぞれ配線して構成されている。一般的なゲートアレイ方式による半導体集積回路チップの概略溝成としてチップ上に、セルが配置される領域、セル間の配線が施される領域、および周辺に設けられた入出力回路の配置される領域により構成されている。
【０００３】
配線には複数の配線層が利用出来、水平・垂直方向の配線にそれぞれ別の層が割り当てられるのが一般的である。
この様な半導体集積回路のレイアウ設計では、電子計算機を用いて自動的にセルの配置や端子間の配線を最適化するのが普通である。レイアウト工程に於ける配置処理では、後の配線処理が客易とになる様にセル配置を決定する。また、配線処理では配置処理により決定されたセル配置位置に基づき、端子間の配線経路をショートが発生しないように決定することになる。
【０００４】
図７は従来の配線工程を示すフローチャートであり、図８〜図１０に従来の配線工程を示すレイアウト図を示す。
従来の配線処理工程では、まず図８に示すように半導体チップ１０１上に概略配線格子１０９を設定する。概略配線格子１０９とは１０１を等間隔に分割した仮想上の領域である。：フローチャート（１）
次に図９に示すように概略配線格子１０９上に大域的な概略配線経路１１１を決定する。概略配線経路とは半導体チップ１０１全面にわたる大まかな配線のことである。：フローチャート（２）
次に図１０に示すように概略配線経路１１１を基にして、半導体チップ１０１上の分割された概略配線格子１０９上の詳細な（ミクロ的な）ネットの詳細配線１１３を行う。：フローチャート（３）
【０００５】
【発明が解決しようとする課題】
しかし、上記で説明したような従来の配線処理工程では、概略配線経路の割り当てフローチャート（２）の段階で配線が完結するネットの配線リソース消費分を正確に見積もれないため、チップ上の配線が概略格子内で混雑する場所の評価を十分に出来ないために、概略配線経路の割り当てが不適当となる可能性が生じてしまう。この状態で詳細配線を配線した場合には、図１０に示すようにチップ上の配線混雑筒所が集中して多数の配線ショ−トの発生が生ずる可能性がある。また、この状態を避けるために配線のやり直し等が必要となるが、配線のやり直しが生じた場合は、再度概略配線経路の割り当て（２）を行わなければならないため、設計期間が通常２倍程度以上かかってしまう場合が生じる。
この回避策として図１１に示すように、既に１１３の詳細配線経路があらかじめ決まっていれば、その経路を見積もることによって混雑した概略配線格子１０９に概略配線１１１を通すことなく、図１１に示すような概略配線１１１を割り当てることが出来る。
そこで本願発明では、半導体集積回路の概略配線の再配線等の工程を極力減らすことを目的とする。
【０００６】
【課題を解決するための手段】
以上に示したような課題を解決するために、本願発明に示す半導体集積回路の配線方法は、半導体チップ全面の概略配線経路を配線する概略配線工程と、半導体チップの分割された矩形内の詳細配線経路を配線する詳細配線処理工程とを有する半導体集積回路の配線方法において、半導体チップ内の所定の条件の端子同士を抽出し、この端子同士を接続して先行詳細配線を配線する第１の詳細配線処理工程と、半導体チップ内に概略配線格子を設定して、前記第１の詳細配線処理工程の結果を基にして前記概略格子内の配線の混雑度を前記概略配線格子毎に見積もる工程と、この混雑度の小さい前記概略配線格子を選択するように、半導体チップ全面に概略配線経路を割り当てる工程と、第１の詳細配線処理工程により配線された前記先行詳細配線を除いた領域の配線処理を行う第２の詳細配線処理工程とを有することを特徴とする。
【０００７】
この半導体集積回路の配線方法によれば、半導体集積回路のレイアウト設計に於いて、上記手段を施す事により、小領域内で完結する詳細配線が既に施されているため、これらを参照した概略経路の割り当てが可能となり、詳細に配線混雑筒所をを避けながら概略経路を割り当てることが出来る。
【０００８】
更に本願発明に示す半導体集積回路の配線方法は、一定の距離内にある端子同士を第１の詳細配線工程で配線することを特徴とする。この特徴によれば、予め一定数の詳細配線を概略配線に先んじて配線することが出来、概略格子内の混雑度を大まかに予想することが出来る。
【０００９】
【発明の実施の形態】
本願発明に示す発明の実施の形態を、図面を参照して以下に示す。図１は本願発明に示すの半導体集積回路の配線工程を示すフローチャートであり、図２〜図６は本願発明に示す半導体集積回路の配線工程を示すレイアウト図である。
【００１０】
本願発明に示す半導体集積回路の配線処理工程では、まず図２に示すように半導体チップ１上に、パラメータで与えられる一定の小矩形内に１つのネットの接続端子の全てが包含されている様な一定の条件の配線ネットを抽出する。一定の条件の一例として、接続端子同士の距離が一定距離内（例えば１０μｍ）の端子同士３ｂを抽出する。これにより一定数の端子数を確保することが出来る。 ：フローチャート（１）
次に、図３に示すように抽出された先行詳細配線ネットの端子３ｂ同士を接続して先行詳細配線７を行う。：フローチャート（２）
次に、図４に示すように半導体チップ１上に概略配線格子９を設定する。概略配線格子９とは半導体チップ１を等間隔に分割した仮想領域である。また、本願発明では先行詳細配線７が１つのブロック内に含まれるように、概略配線格子９の領域を設定することも出来る。：フローチャート（３）
次に、先行詳細配線７及び半導体チップ１上にあるＲＡＭ５等の素子を考慮に入れて、概略配線格子９内の配線混雑度を見積もる。配線混雑度はパラメータで表示され、概略配線格子毎に情報として蓄積される。：フローチャート（４）
次に図５に示すように、概略配線格子９内の混雑度の評価値を基にして、端子３ａ同士を接続して半導体チップ１全面の概略配線経路１１を決定する。概略配線経路１１は、混雑度の小さい概略格子を選択するように配線される。：フローチャート（５）
次に、図６に示すように概略配線格子９内の残された領域の詳細配線１３を配線して半導体集積回路の配線工程を終了する。：フローチャート（６）
本願発明によれば、半導体集積回路のレイアウト設計において、上記手段を施す事により、小領域内で完結する詳細配線が既に施されているため、これらを参照した概略経路の割り当てが可能となり、従来よりも詳細に配線混雑筒所を避けながら概略経路を割り当てることができる。これにより、半導体チップ上の配線ショートを極力削減する事が可能となる。
【００１１】
また、本願発明では概略配線格子９内の混雑度をある程度正確に把握しているため、概略配線経路の再配線をするようなことを極力防ぐことが出来るため、従来に比べて半導体集積回路の設計期間を飛躍的に短縮することが可能となる。
尚、本願発明は上記した実施例に限られるものではなく、その趣旨を逸脱しない範囲で種々変形して実施することができる。
【００１２】
【発明の効果】
以上述べた様に本願発明によれば、半導体集積回路のレイアウト設計に於いて、上記手段を施す事により、小領域内で完結する詳細配線が既に施されているため、これらを参照した概略経路の割り当てが可能となり、従来よりも詳細に配線混雑箇所を避けながら概略経路を割り当てることができる。これにより、半導体チップ上の配線ショートを極力削減する事が可能となる。
【図面の簡単な説明】
【図１】図１は本願発明に示す半導体集積回路の配線方法の概略を示すフローチャートである。
【図２】図２は本願発明に示す半導体集積回路の一連の配線方法を示すレイアウト図である。
【図３】図３は本願発明に示す半導体集積回路の一連の配線方法を示すレイアウト図である。
【図４】図４は本願発明に示す半導体集積回路の一連の配線方法を示すレイアウト図である。
【図５】図５は本願発明に示す半導体集積回路の一連の配線方法を示すレイアウト図である。
【図６】図６は本願発明に示す半導体集積回路の一連の配線方法を示すレイアウト図である。
【図７】図７は従来の半導体集積回路の配線方法の概略を示すフローチャートである。
【図８】図８は従来の半導体集積回路の一連の配線方法を示すレイアウト図である。
【図９】図９は従来の半導体集積回路の一連の配線方法を示すレイアウト図である。
【図１０】図１０は従来の半導体集積回路の一連の配線方法を示すレイアウト図である。
【図１１】図１１は従来の半導体集積回路の一連の配線方法で発生する問題を回避するための方法を示すレイアウト図である。
【符号の説明】
１ 半導体チップ
３ａ， ３ｂ 端子
５ ＲＡＭ
７ 先行詳細配線
９ 概略配線格子
１１ 概略配線
１３ 詳細配線
【発明の属する技術分野】
本発明は、ゲートアレイ方式或いはスタンダードセル方式の半導体集積回路の配線方法において、計算機を用いてネットの配線経路を決定する方法に関する。
【０００２】
【従来の技術】
半導体集積回路は、所望の回路動作が得られる様に論理機能や記憶機能を有するセルあるいはブロックをチップ内に配置し、その入出力端子間をそれぞれ配線して構成されている。一般的なゲートアレイ方式による半導体集積回路チップの概略溝成としてチップ上に、セルが配置される領域、セル間の配線が施される領域、および周辺に設けられた入出力回路の配置される領域により構成されている。
【０００３】
配線には複数の配線層が利用出来、水平・垂直方向の配線にそれぞれ別の層が割り当てられるのが一般的である。
この様な半導体集積回路のレイアウ設計では、電子計算機を用いて自動的にセルの配置や端子間の配線を最適化するのが普通である。レイアウト工程に於ける配置処理では、後の配線処理が客易とになる様にセル配置を決定する。また、配線処理では配置処理により決定されたセル配置位置に基づき、端子間の配線経路をショートが発生しないように決定することになる。
【０００４】
図７は従来の配線工程を示すフローチャートであり、図８〜図１０に従来の配線工程を示すレイアウト図を示す。
従来の配線処理工程では、まず図８に示すように半導体チップ１０１上に概略配線格子１０９を設定する。概略配線格子１０９とは１０１を等間隔に分割した仮想上の領域である。：フローチャート（１）
次に図９に示すように概略配線格子１０９上に大域的な概略配線経路１１１を決定する。概略配線経路とは半導体チップ１０１全面にわたる大まかな配線のことである。：フローチャート（２）
次に図１０に示すように概略配線経路１１１を基にして、半導体チップ１０１上の分割された概略配線格子１０９上の詳細な（ミクロ的な）ネットの詳細配線１１３を行う。：フローチャート（３）
【０００５】
【発明が解決しようとする課題】
しかし、上記で説明したような従来の配線処理工程では、概略配線経路の割り当てフローチャート（２）の段階で配線が完結するネットの配線リソース消費分を正確に見積もれないため、チップ上の配線が概略格子内で混雑する場所の評価を十分に出来ないために、概略配線経路の割り当てが不適当となる可能性が生じてしまう。この状態で詳細配線を配線した場合には、図１０に示すようにチップ上の配線混雑筒所が集中して多数の配線ショ−トの発生が生ずる可能性がある。また、この状態を避けるために配線のやり直し等が必要となるが、配線のやり直しが生じた場合は、再度概略配線経路の割り当て（２）を行わなければならないため、設計期間が通常２倍程度以上かかってしまう場合が生じる。
この回避策として図１１に示すように、既に１１３の詳細配線経路があらかじめ決まっていれば、その経路を見積もることによって混雑した概略配線格子１０９に概略配線１１１を通すことなく、図１１に示すような概略配線１１１を割り当てることが出来る。
そこで本願発明では、半導体集積回路の概略配線の再配線等の工程を極力減らすことを目的とする。
【０００６】
【課題を解決するための手段】
以上に示したような課題を解決するために、本願発明に示す半導体集積回路の配線方法は、半導体チップ全面の概略配線経路を配線する概略配線工程と、半導体チップの分割された矩形内の詳細配線経路を配線する詳細配線処理工程とを有する半導体集積回路の配線方法において、半導体チップ内の所定の条件の端子同士を抽出し、この端子同士を接続して先行詳細配線を配線する第１の詳細配線処理工程と、半導体チップ内に概略配線格子を設定して、前記第１の詳細配線処理工程の結果を基にして前記概略格子内の配線の混雑度を前記概略配線格子毎に見積もる工程と、この混雑度の小さい前記概略配線格子を選択するように、半導体チップ全面に概略配線経路を割り当てる工程と、第１の詳細配線処理工程により配線された前記先行詳細配線を除いた領域の配線処理を行う第２の詳細配線処理工程とを有することを特徴とする。
【０００７】
この半導体集積回路の配線方法によれば、半導体集積回路のレイアウト設計に於いて、上記手段を施す事により、小領域内で完結する詳細配線が既に施されているため、これらを参照した概略経路の割り当てが可能となり、詳細に配線混雑筒所をを避けながら概略経路を割り当てることが出来る。
【０００８】
更に本願発明に示す半導体集積回路の配線方法は、一定の距離内にある端子同士を第１の詳細配線工程で配線することを特徴とする。この特徴によれば、予め一定数の詳細配線を概略配線に先んじて配線することが出来、概略格子内の混雑度を大まかに予想することが出来る。
【０００９】
【発明の実施の形態】
本願発明に示す発明の実施の形態を、図面を参照して以下に示す。図１は本願発明に示すの半導体集積回路の配線工程を示すフローチャートであり、図２〜図６は本願発明に示す半導体集積回路の配線工程を示すレイアウト図である。
【００１０】
本願発明に示す半導体集積回路の配線処理工程では、まず図２に示すように半導体チップ１上に、パラメータで与えられる一定の小矩形内に１つのネットの接続端子の全てが包含されている様な一定の条件の配線ネットを抽出する。一定の条件の一例として、接続端子同士の距離が一定距離内（例えば１０μｍ）の端子同士３ｂを抽出する。これにより一定数の端子数を確保することが出来る。 ：フローチャート（１）
次に、図３に示すように抽出された先行詳細配線ネットの端子３ｂ同士を接続して先行詳細配線７を行う。：フローチャート（２）
次に、図４に示すように半導体チップ１上に概略配線格子９を設定する。概略配線格子９とは半導体チップ１を等間隔に分割した仮想領域である。また、本願発明では先行詳細配線７が１つのブロック内に含まれるように、概略配線格子９の領域を設定することも出来る。：フローチャート（３）
次に、先行詳細配線７及び半導体チップ１上にあるＲＡＭ５等の素子を考慮に入れて、概略配線格子９内の配線混雑度を見積もる。配線混雑度はパラメータで表示され、概略配線格子毎に情報として蓄積される。：フローチャート（４）
次に図５に示すように、概略配線格子９内の混雑度の評価値を基にして、端子３ａ同士を接続して半導体チップ１全面の概略配線経路１１を決定する。概略配線経路１１は、混雑度の小さい概略格子を選択するように配線される。：フローチャート（５）
次に、図６に示すように概略配線格子９内の残された領域の詳細配線１３を配線して半導体集積回路の配線工程を終了する。：フローチャート（６）
本願発明によれば、半導体集積回路のレイアウト設計において、上記手段を施す事により、小領域内で完結する詳細配線が既に施されているため、これらを参照した概略経路の割り当てが可能となり、従来よりも詳細に配線混雑筒所を避けながら概略経路を割り当てることができる。これにより、半導体チップ上の配線ショートを極力削減する事が可能となる。
【００１１】
また、本願発明では概略配線格子９内の混雑度をある程度正確に把握しているため、概略配線経路の再配線をするようなことを極力防ぐことが出来るため、従来に比べて半導体集積回路の設計期間を飛躍的に短縮することが可能となる。
尚、本願発明は上記した実施例に限られるものではなく、その趣旨を逸脱しない範囲で種々変形して実施することができる。
【００１２】
【発明の効果】
以上述べた様に本願発明によれば、半導体集積回路のレイアウト設計に於いて、上記手段を施す事により、小領域内で完結する詳細配線が既に施されているため、これらを参照した概略経路の割り当てが可能となり、従来よりも詳細に配線混雑箇所を避けながら概略経路を割り当てることができる。これにより、半導体チップ上の配線ショートを極力削減する事が可能となる。
【図面の簡単な説明】
【図１】図１は本願発明に示す半導体集積回路の配線方法の概略を示すフローチャートである。
【図２】図２は本願発明に示す半導体集積回路の一連の配線方法を示すレイアウト図である。
【図３】図３は本願発明に示す半導体集積回路の一連の配線方法を示すレイアウト図である。
【図４】図４は本願発明に示す半導体集積回路の一連の配線方法を示すレイアウト図である。
【図５】図５は本願発明に示す半導体集積回路の一連の配線方法を示すレイアウト図である。
【図６】図６は本願発明に示す半導体集積回路の一連の配線方法を示すレイアウト図である。
【図７】図７は従来の半導体集積回路の配線方法の概略を示すフローチャートである。
【図８】図８は従来の半導体集積回路の一連の配線方法を示すレイアウト図である。
【図９】図９は従来の半導体集積回路の一連の配線方法を示すレイアウト図である。
【図１０】図１０は従来の半導体集積回路の一連の配線方法を示すレイアウト図である。
【図１１】図１１は従来の半導体集積回路の一連の配線方法で発生する問題を回避するための方法を示すレイアウト図である。
【符号の説明】
１ 半導体チップ
３ａ， ３ｂ 端子
５ ＲＡＭ
７ 先行詳細配線
９ 概略配線格子
１１ 概略配線
１３ 詳細配線
Claims (5)
- 半導体チップ全面の概略配線経路を配線する概略配線工程と、半導体チップの分割された矩形内の詳細配線経路を配線する詳細配線工程とを有する半導体集積回路の配線方法において、半導体チップ内の所定の条件の端子同士を抽出し、この端子同士を接続して先行詳細配線を配線する第１の詳細配線処理工程と、前記半導体チップ内に概略配線格子を設定して、前記第１の詳細配線処理工程の結果を基にして前記概略配線格子内の配線の混雑度を前記概略配線格子毎に見積もる工程と、この混雑度の小さい前記概略配線格子を選択するように、前記半導体チップ全面に概略配線経路を配線する工程と、前記第１の詳細配線処理工程により配線された前記先行詳細配線を除いた領域の配線処理を行う第２の詳細配線処理工程とを有することを特徴とする半導体集積回路の配線方法。
- 前記所定の条件の端子同士とは、所定の間隔以内の距離にある端子同士であることを特徴とする請求項１記載の半導体集積回路の配線方法。
- 前記混雑度とは、前記概略格子内の第１の詳細配線処理工程により配線された詳細配線及び前記概略格子内の素子の混雑度を判定するパラメータであることを特徴とする請求項１記載の半導体集積回路の配線方法。
- 前記所定の条件の端子同士とは、前記概略配線格子の形状を更に整数倍に縮小した矩形内の端子同士であることを特徴とする請求項１記載の半導体集積回路の配線方法。
- 前記所定の条件の端子同士とは、一つのネットで配線すべき端子対を包含する矩形の周囲長が一定値以下となる端子同士であることを特徴とする請求項１記載の半導体集積回路の配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06638098A JP3570883B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体集積回路の配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06638098A JP3570883B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体集積回路の配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265940A JPH11265940A (ja) | 1999-09-28 |
| JP3570883B2 true JP3570883B2 (ja) | 2004-09-29 |
Family
ID=13314177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06638098A Expired - Fee Related JP3570883B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体集積回路の配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3570883B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4718914B2 (ja) | 2005-06-28 | 2011-07-06 | 株式会社東芝 | 半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム、半導体集積回路の製造方法 |
| JP2007164536A (ja) | 2005-12-14 | 2007-06-28 | Toshiba Corp | 半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム及び半導体集積回路の製造方法 |
-
1998
- 1998-03-17 JP JP06638098A patent/JP3570883B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11265940A (ja) | 1999-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6463575B1 (en) | Cell-layout method in integrated circuit devices | |
| US4823276A (en) | Computer-aided automatic wiring method for semiconductor integrated circuit device | |
| JPH05233762A (ja) | 自動配線方法 | |
| JPS63137A (ja) | 配線領域決定処理装置 | |
| JP3529563B2 (ja) | 半導体集積回路の再レイアウト方法及び半導体集積回路の再レイアウトプログラムを記録した媒体 | |
| US6698000B2 (en) | Semiconductor process parameter determining method, semiconductor process parameter determining system, and semiconductor process parameter determining program | |
| JP3570883B2 (ja) | 半導体集積回路の配線方法 | |
| JP3102365B2 (ja) | 配置配線方法 | |
| TW201030546A (en) | System and method of connecting a macro cell to a system power supply | |
| JP3071767B2 (ja) | 自動配置配線方法及び自動配線システム並びにその記録媒体 | |
| JP3457480B2 (ja) | 自動配置方法 | |
| JP3068492B2 (ja) | 自動配置配線方法 | |
| JP2703233B2 (ja) | 半導体集積回路の端子位置決定方法 | |
| JP2715931B2 (ja) | 半導体集積回路設計支援方法 | |
| JPH05121546A (ja) | 半導体集積回路のレイアウト方法 | |
| JP2844945B2 (ja) | 集積回路のレイアウト設計方式 | |
| JP2682423B2 (ja) | Ｌｓｉの複数線幅の配線方法 | |
| JP2002342401A (ja) | 半導体集積回路の自動配線装置とその配線方法及びコンピュータプログラム | |
| JP2667274B2 (ja) | スタンダードセルチップの開発支援装置 | |
| JPH09219454A (ja) | レイアウト設計装置 | |
| JPH11121626A (ja) | 概略経路決定方法および概略経路決定方式 | |
| JP2001345386A (ja) | 半導体集積回路の自動配線方法 | |
| JP2000349160A (ja) | マクロ自動配置方法 | |
| JPH1117157A (ja) | フロアープランレイアウトシステム | |
| JPH096826A (ja) | 半導体集積回路の設計方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040618 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040622 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |