JPH09219454A - レイアウト設計装置 - Google Patents

レイアウト設計装置

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JPH09219454A
JPH09219454A JP8022223A JP2222396A JPH09219454A JP H09219454 A JPH09219454 A JP H09219454A JP 8022223 A JP8022223 A JP 8022223A JP 2222396 A JP2222396 A JP 2222396A JP H09219454 A JPH09219454 A JP H09219454A
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JP
Japan
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wiring
macro
macro cell
layout
temporary placement
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JP8022223A
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English (en)
Inventor
Takahiro Hagiwara
隆裕 萩原
Yoshio Ando
佳生 安藤
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】 【課題】 ゲートアレイのゲート使用率の向上に伴う配
線遅延の増大や配線不可能となる事態を回避し得るレイ
アウト設計装置を提供する。 【解決手段】 補助記憶部103が記憶するセルライブ
ラリには、各機能毎にパターン形状の異なる複数のマク
ロセルの情報を登録しておく。CPU101は、ネット
情報に基づいてマクロセルの仮配置処理を行い、この仮
配置処理結果に基づいて配線難易度を評価し、配線難易
度が高い場合は、セルライブラリを基に配線難易度が低
くなるようマクロセルを置き換える再配置処理を行う。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ゲートアレイの配
置・配線設計を行うレイアウト設計装置に関する。
【0002】
【従来の技術】ゲートアレイのレイアウト(配置・配
線)は、予め用意されているマクロセルを配置し、それ
らを結線することで行われる。
【0003】マクロセルは、複数個の基本ゲートを組み
合わせて論理和・論理積などの基本機能を実現するもの
である。
【0004】基本ゲートは、図14のパターン図及び図
15の等価回路図に示す最小単位の基本セルに対し配線
することにより構成される。この基本ゲートには、図1
6に示すようにパワーインバータ,2入力NANDゲー
ト,2入力NORゲート等がある。同図は基本ゲートの
等価回路図と基本セルの等価回路におけるセル内接続図
を示している。例えば、図16のうちインバータを実際
にパターンに展開すると、図17に示すようになる。こ
のインバータの基本ゲート1には、コンタクト,スルー
ホール2、1層メタル3、2層メタル4等の配線がされ
る。
【0005】このような基本ゲートを7個組み合わせて
構成された縦長のマクロセル10の一例を図18を参照
して説明する。
【0006】同図において、11a,11b(斜線及び
黒塗り部分)は、マクロセル10の入力,出力に接続さ
れるポイント(Pin)であり、1層,2層に形成され
る。12は、マクロセル10内のコンタクト及び配線が
存在するエリアを簡略化して表記したものであり、1層
に形成される。また、13(斜線部分)は、Pin又は
配線であり、2層メタルで構成される。14は、1層メ
タルで構成されるPin又は配線である。
【0007】このように図18に示すマクロセル10
は、2層メタルで構成されるPin又はセル内配線が多
いため、マクロセル10上を横方向に通過可能なマクロ
セル間接続(2層メタル)配線は、(イ),(ロ),
(ハ)のエリアのみとなる。
【0008】
【発明が解決しようとする課題】近年、配線層の増加に
伴ってゲートアレイのゲート使用率も高くなってきてい
る。
【0009】しかしながら、従来、マクロセルは、通常
例えば図18に示すような1種類のパターン形状しか用
いられておらず、配線効率を考慮したパターン形状の選
択は行われてなかった。このため、マクロセルのパター
ン形状が問題となって配線効率が下がってしまうことが
ある。
【0010】例えば、ゲートアレイのレイアウト初期工
程であるマクロセルの配線処理結果が、図18に示すマ
クロセル10が集中的に配置された図19の状態とす
る。
【0011】このマクロセル配置状態で、配線処理を行
えば、マクロセルA,B間を接続する配線において、マ
クロセルC内を横方向に通過可能な配線数を越えた配線
15は、マクロセルCやマクロセルD,Eを迂回して配
線されることになる。この状態は、横方向の配線リソー
スに余裕がないことを意味する。
【0012】図19のように、十数ゲート規模で構成さ
れた縦に細長い形状のマクロセル10が集中配置された
場合、配線層によってはそのマクロセル10を横切るこ
とができないため、多くの配線がマクロセル10を迂回
しなければならなくなり、配線遅延の増大を招いてい
た。
【0013】また、迂回する際の縦方向(1層メタル)
配線のエリアが、余分に必要となることから、極端な場
合、横方向のみならず縦方向の配線リソース不足によ
り、配線工程でショートを引き起こし、レイアウト不可
能なケースが生じるという問題があった。
【0014】そこで、本発明は、上記の事情に鑑みてな
されたものであり、ゲートアレイのゲート使用率の向上
に伴う配線遅延の増大や配線不可能となる事態を回避し
得るレイアウト設計装置を提供することを目的とするも
のである。
【0015】
【課題を解決するための手段】上記目的を達成するため
に本発明は、ネット情報に基づいてゲートアレイの配置
・配線設計を行うレイアウト設計装置において、各機能
毎にパターン形状の異なる複数のマクロセルの情報が登
録されたセルライブラリを記憶する記憶手段と、ネット
情報に基づいてマクロセルの仮配置処理を行う仮配置手
段と、この仮配置処理結果を入力して配線難易度を評価
し、配線難易度が高い場合は、前記セルライブラリを基
に配線難易度が低くなるようマクロセルを置き換える再
配置処理を行う再配置手段とを有することを特徴とする
ものである。
【0016】上記構成の本発明によれば、各機能毎にパ
ターン形状の異なる複数のマクロセルの情報をセルライ
ブラリに登録しているので、配線難易度が低くなるよう
マクロセルの置き換えが可能となる。
【0017】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。
【0018】図1は本発明の実施の一形態に係るレイア
ウト設計装置のブロック図である。
【0019】このレイアウト設計装置100は、本装置
100全体を制御するCPU101を有し、このCPU
101に、主記憶部102、補助記憶部103、入力部
104、出力部105を各々接続している。
【0020】主記憶部102は、自動配置・配線の各処
理における実行プログラムや入力データ等の一時記憶用
として使用されるものである。
【0021】入力部104は、プログラムの起動や各種
パラメータの入力を行うものであり、ネットリスト等の
設計対象のネット情報が例えばTDL(TEGAS D
esign Language)言語で入力されるよう
になっている。
【0022】出力部105は、例えばCRTディスプレ
イ,プリンタ等を備え、入力部104による入力値や文
字の表示、配置・配線処理結果の表示及びそれらの印刷
等を行うものである。
【0023】補助記憶部103は、ゲートアレイのマス
タサイズ、図13のフローチャートに示すような自動配
置・配線プログラム、配置・配線結果等の記憶用として
使用されるものである。
【0024】また、補助記憶部103は、各機能毎にパ
ターン形状の異なる複数のマクロセルの情報が登録され
たセルライブラリを記憶している。このマクロセルの情
報には、マクロセルの種類,識別名及びパターン形状等
がある。
【0025】図2,図3及び図4は、このセルライブラ
リに登録されているマクロセルのパターン形状の一例を
示す図であり、同図は4つの基本セルから構成されるマ
クロセル21,22,23,24,25を示している。
【0026】図2に示すマクロセル21は、縦方向,横
方向にできるだけ均一になるようなパターン形状を有す
るものであり、図3に示すマクロセル22,23は、そ
れぞれ縦方向及び横方向に細長いパターン形状を有する
ものであり、図4に示すマクロセル24,25は、図2
のマクロセル21と図3のマクロセル22,23の中間
的なパターン形状を有するものである。
【0027】このような各種のパターン形状は、次のよ
うに作ることができる。
【0028】例えば、図5に示すように2つの基本セル
1,1を並列に配置したマクロセル20Aを「タイプ
A」とする。このタイプAをベースに図6に示すように
基本セル1,1を直列に配置し、セル内の配線、Pin
のレイアウトを変えたマクロセル20Bを「タイプB」
とする。
【0029】図2に示すマクロセル21は、タイプAの
マクロセル20Aを直列に配置するか、タイプBのマク
ロセル20Bを並列に配置することにより、図3のマク
ロセル22は、タイプBのマクロセル20Bを直列に配
置することにより、図3のマクロセル23は、タイプA
のマクロセル20Aを並列に配置することにより、図4
のマクロセル24は、タイプBのマクロセル20Bを千
鳥に配置することにより、図4のマクロセル25は、タ
イプAのマクロセル20Aを千鳥に配置することにより
各々構成することができる。
【0030】CPU101は、補助記憶部103が記憶
する自動配置・配線プログラムに基づいてゲートアレイ
の配置処理及び配線処理を実行するものであり、配置処
理では、ネット情報に基づいてマクロセルの仮配置処理
を行い、この仮配置処理結果に基づいて配線難易度を評
価し、配線難易度が高い場合は、補助記憶部103が記
憶するセルライブラリを基に配線難易度が低くなるよう
マクロセルを置き換える再配置処理を行うものである。
【0031】次に、本装置100の動作を図7乃至図1
2を参照し、図13のフローチャートに従って説明す
る。
【0032】オペレータが入力部104を操作してプロ
グラムを起動し、設計対象のネット情報を入力すると、
CPU101は、そのネット情報を主記憶部102に記
憶するとともに、補助記憶部103が記憶する自動配置
・配線プログラムに基づいて以下の処理を実行する。
【0033】まず、CPU101は、ネット情報に基づ
いて仮配置処理を行う(S1)。
【0034】ここでは、各機能毎に任意の形状のマクロ
セルをディフォルトと設定し、マクロセルの自動配置を
実行し、例えば、図7に示すようマクロセル30を仮配
置する。
【0035】次に、CPU101は、配線リソースを分
析する(S2)。
【0036】すなわち、CPU101は、図7に示すよ
うに、チップ全体に対して仮想線31を格子状に設定
し、ネット情報に基づいてマクロセル30間のネット3
2を直線で接続する。各仮想線31とマクロセル30間
のネット32の交点33の数を解析することで、仮想線
31で囲まれた各エリア34について縦方向及び横方向
の配線リソースが不足しているか否かを分析し、配線リ
ソースの評価を行う。リソース不足エリアが存在する場
合は、配線難易度が高いと判断する。なお、このような
評価手法は、自動配置配線ツールの持つ機能として一般
化されている。
【0037】ここで、仮想線31により区切られた図7
の斜線を施した任意のエリア(ブロック)34を図8と
して考える。また、このエリア34内に配置されたマク
ロセル30をマクロセルXとする。
【0038】図8の仮想線(ニ)に対して交差する配線
は、エリア34内に配置されたマクロセルXに接続され
る配線3本と、エリア34を横方向に通過すると推定さ
れる配線5本の合計8本であることをネット情報から分
析する。
【0039】推定通過配線は、仮想線(ニ),(ホ)に
おいて、交差するネット名が同一であるものを抽出する
ことで、分析が可能である。
【0040】このマクロセルXは、図9のように、4つ
の基本セル(4ゲート)30aで構成され、内部の入出
力Pin30b及び2層メタル配線(又はコンタクト)
30cが、同図のような構造となっていると仮定する。
また、このエリア34内を横方向に(2層メタル)配線
可能な配線トラック35の数が、10トラックであると
する。
【0041】ここで、エリア34内において横方向に通
過しようとする配線(2層メタル)のリソースをメイン
として考える。
【0042】マクロセルX内の2層メタル配線(又はコ
ンタクト)30c及び仮想線(ホ)を横切ってマクロセ
ルXに接続されるPin30bは、配線通過障害と考
え、図9では、(3) ,(4) ,(6) の配線トラック35
は、横方向通過配線のトラック35として使用不可とす
る。
【0043】また、仮想線(ニ)を横切ってマクロセル
Xに接続される配線3本が、(2) ,(5) ,(9) のトラッ
クを使用するとすれば、更に3トラックを使用不可とな
る。
【0044】従って、本エリア34内の6トラックが横
方向通過配線用として使用不可となり、推定通過配線5
本の使用トラックを考慮すれば、横方向に11トラック
必要と考えられ、エリア34内トラック数10を越える
ため、1トラック不足となり、いずれか1本の配線がエ
リア34外に迂回されると推定する。
【0045】このような分析をチップ内全エリアに対し
て実施することにより、配線リソース不足のエリアと、
このエリア内のリソース不足トラック数を知ることが可
能となる。
【0046】次に、分析結果に基づいてオペレータは、
入力部104を操作してパラメータ(設計制約)を入力
する(S3)。
【0047】ここでは、エリアを通過するネット数に対
する引き回しを認めるネット数の割合をエリア毎に入力
する。また、特定のセルは最短で結ぶ等の接続情報もパ
ラメータとして入力する。
【0048】CPU101は、前記割合に基づいて配線
可能か否かを判定し(S4)、配線可能であれば、自動
配線プログラムにより配線処理を実行する(S5)。配
線不可能であれば、回数Nが所定回数K以下であること
を確認した後(S6)、次のように再配置処理を行う
(S7)。
【0049】CPU101は、リソース不足のエリア
と、このエリア内のリソース不足トラック数,仮配置さ
れたマクロセルの種類,識別名及びパターン形状が分か
るリストを抽出する。
【0050】抽出したリストを基に、各マクロセルの種
類(機能)ごとに、同一機能で他にどのような形状のマ
クロセルが存在するかセルライブラリを基に調査する。
【0051】各配線リソース不足エリアに対して、リソ
ース不足トラック数に合わせ、配線の通過が容易となる
パターン形状を有するマクロセルをセルライブラリから
選定する。
【0052】自動配置・配線プログラムには、一旦配置
したマクロセルの配置位置を保ったまま、マクロセルの
種類の変更が可能な機能(ECO:Engineeri
ngChange Order)を持つものがある。
【0053】再配置処理は、このECO機能により各配
線リソース不足のエリアに対して、前述にて選定したマ
クロセルへの形状変更(置き換え)を実行する。
【0054】マクロセルの形状変更に伴い、置き換えら
れたマクロセル周辺でマクロセルのオーバーラップ(重
複配置)が発生した場合、配置配線ツールの持つ配置改
善機能により、オーバーラップ発生箇所の周辺マクロセ
ルを若干移動させ、オーバーラップを回避させる。
【0055】例えば、配線リソース不足のエリアに対し
て、図9のようなマクロセルX(TYPE1)が仮配置
されたと仮定する。
【0056】このマクロセルXと同一機能で形状の異な
る図10(TYPE2),図11(TYPE3)に示す
ような他2種が、セルライブラリとして登録されていた
場合、これら3種のマクロセルが、配置されたことを想
定し、表1に示すような各項目に対する値を分析するこ
とから不足トラック数を算出する。なお、図10,図1
1において○は通過可能トラック、×は通過不可能トラ
ックを示す。
【0057】
【表1】
【0058】ここで、表1においてTYPE1が、初期
仮配置されたマクロセルとし、不足トラック数が1であ
り、TYPE2の配置時は、不足トラック数が0、TY
PE3は、配線トラックに1本余裕があることを示す。
置き換えるマクロセルの選択として、TYPE3を採用
すれば、初期仮配置時のマクロセル形状が縦長に対し
て、TYPE3は横長であり、極端に配置エリアに差が
発生するため、周辺のマクロセルとのオーバーラップが
発生し易いと考えられる。このため、配線リソース不足
が最小限回避可能となる形状のTYPE2を、置き換え
るマクロセルとして自動選択する。
【0059】再配置処理後、再度、前述の配線リソース
分析を行う(S8)。
【0060】再度、配線可能か否かを判定する(S
4)。配線不可能な場合は、前記再配置処理(S7)及
び配線リソース分析(S8)を繰り返し、リソース不足
エリアが無くなった時点で、配線可能と判定する。
【0061】但し、回数Nが所定回数Kを越えた場合は
(S6)、オペレータが入力部104を操作してパラメ
ータを変更する(S9)。
【0062】再び、再配置処理(S7)及び配線リソー
ス分析(S8)を行い、配線可能となれば、配線処理を
行う(S5)。
【0063】このような本装置100によれば、図18
に示すマクロセル10が集中的に配置された図19の状
態となっても、マクロセルCを図12に示すように異な
る形状のマクロセルを使用してレイアウトすることによ
り、図19のように、マクロセルA,B間の配線をマク
ロセルD,Eを迂回することなく、図12のように短い
配線16で接続することが可能となり、横方向の配線リ
ソースが確保される。
【0064】なお、上記説明では、回数Nが所定回数K
を越えた場合に、パラメータを変更することにしたが、
時間的制限を越えた場合に、パラメータを変更するよう
にしてもよい。
【0065】
【発明の効果】以上詳述した本発明によれば、大型のマ
クロセルが集中配置された場合でも、マクロセルを迂回
せずにより短い配線長で配線が可能となり、配線遅延の
増大を防ぐことが可能となる。
【0066】また、従来の方法ならば横方向の配線リソ
ースが不足で配線ができない場合でも配線が可能とな
る。
【図面の簡単な説明】
【図1】本発明のレイアウト設計装置のブロック図
【図2】本発明のパターン形状の異なるマクロセルの登
録例を示す図
【図3】本発明のパターン形状の異なるマクロセルの登
録例を示す図
【図4】本発明のパターン形状の異なるマクロセルの登
録例を示す図
【図5】本発明のパターン形状の作成方法を説明するた
めの図
【図6】本発明のパターン形状の作成方法を説明するた
めの図
【図7】本発明のレイアウト設計装置の動作を説明する
ための図
【図8】本発明のレイアウト設計装置の動作を説明する
ための図
【図9】本発明のレイアウト設計装置の動作を説明する
ための図
【図10】本発明のレイアウト設計装置の動作を説明す
るための図
【図11】本発明のレイアウト設計装置の動作を説明す
るための図
【図12】本発明のレイアウト設計装置による配線処理
結果を示す図
【図13】本発明のレイアウト設計装置の動作を示すフ
ローチャート
【図14】基本セルのパターン図
【図15】基本セルの等価回路図
【図16】基本ゲートの等価回路図及びセル内接続図
【図17】インバータのパターン図
【図18】縦長のマクロセルの構造図
【図19】従来の配線処理結果を示す図
【符号の説明】
21,22,23,24,25 マクロセル 100 レイアウト設計装置 101 CPU 102 主記憶部 103 補助記憶部 104 入力部 105 出力部

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 ネット情報に基づいてゲートアレイの配
    置・配線設計を行うレイアウト設計装置において、 各機能毎にパターン形状の異なる複数のマクロセルの情
    報が登録されたセルライブラリを記憶する記憶手段と、 ネット情報に基づいてマクロセルの仮配置処理を行う仮
    配置手段と、 この仮配置処理結果を入力して配線難易度を評価し、配
    線難易度が高い場合は、前記セルライブラリを基に配線
    難易度が低くなるようマクロセルを置き換える再配置処
    理を行う再配置手段と、 を有することを特徴とするレイアウト設計装置。
  2. 【請求項2】 前記セルライブラリに登録されるパター
    ン形状は、複数の基本セルの配置形態を異ならせたもの
    であることを特徴とする請求項1記載のレイアウト設計
    装置。
  3. 【請求項3】 前記再配置手段によりマクロセルの置き
    換えが行われた場合に、その置き換えられたマクロセル
    周辺でマクロセルの重複配置が発生したか否かを判定
    し、重複配置が発生した場合に、重複配置が発生した箇
    所周辺のマクロセルの位置を修正して重複配置を回避す
    る回避手段を有することを特徴とする請求項1記載のレ
    イアウト設計装置。
  4. 【請求項4】 前記再配置手段は、チップ上に仮想線を
    格子状に設定し、マクロセル間のネットを直線で接続
    し、仮想線とネットの交差数を解析することで、配線難
    易度を評価することを特徴とする請求項1記載のレイア
    ウト設計装置。
  5. 【請求項5】 ネット情報に基づいてゲートアレイの配
    置・配線設計を行うレイアウト設計装置において、 各機能毎にパターン形状の異なる複数のマクロセルの情
    報が登録されたセルライブラリを記憶する記憶手段と、 ネット情報に基づいてマクロセルの仮配置処理を行う仮
    配置手段と、 この仮配置処理結果を入力するとともに、チップ上に仮
    想線を格子状に設定し、この仮想線で囲まれたエリア毎
    に配線リソース不足か否かを判定し、配線リソース不足
    のエリアに対して配線リソース不足が解消するようマク
    ロセルを置き換える再配置処理を行う再配置手段と、 を有することを特徴とするレイアウト設計装置。
  6. 【請求項6】 ネット情報に基づいてゲートアレイの配
    置・配線設計を行うレイアウト設計装置において、 各機能毎にパターン形状の異なる複数のマクロセルの情
    報が登録されたセルライブラリを記憶する記憶手段と、 所定のエリアを通過するネット数に対する引き回しを認
    めるネット数の割合を入力する入力手段と、 ネット情報に基づいてマクロセルの仮配置処理を行う仮
    配置手段と、 この仮配置処理結果を入力するとともに、チップ上に仮
    想線を格子状に設定し、前記割合を考慮して前記仮想線
    で囲まれたエリア毎に配線リソース不足か否かを判定
    し、配線リソース不足のエリアに対して配線リソース不
    足が解消するようマクロセルを置き換える再配置処理を
    行う再配置手段と、 を有することを特徴とするレイアウト設計装置。
  7. 【請求項7】 前記再配置手段は、配線リソース不足が
    最低限解消されるマクロセルに置き換えることを特徴と
    する請求項6記載のレイアウト設計装置。
  8. 【請求項8】 前記再配置手段は、配線リソース不足の
    エリア内のマクロセルと同一の機能を有するマクロセル
    を前記セルライブラリから検索し、この検索したマクロ
    セルに順次置き換えた場合の不足トラック数を算出し、
    不足トラック数が0となるマクロセルに最終的に置き換
    えることを特徴とする請求項6記載のレイアウト設計装
    置。
  9. 【請求項9】 前記再配置手段は、再配置処理を所定制
    限内で繰り返し行い、前記所定制限内で配線リソース不
    足を解消できない場合は、前記割合の入力を求め、この
    求めに応じて前記入力手段により入力された新たな割合
    を考慮して再度再配置処理を行うことを特徴とする請求
    項6記載のレイアウト設計装置。
  10. 【請求項10】 ネット情報に基づいてゲートアレイの
    配置・配線設計を行うレイアウト設計装置において、 各機能毎にパターン形状の異なる複数のマクロセルの情
    報が登録されたセルライブラリを記憶する記憶手段と、 所定のエリアを通過するネット数に対する引き回しを認
    めるネット数の割合を入力する入力手段と、 ネット情報に基づいてマクロセルの仮配置処理を行う仮
    配置手段と、 この仮配置処理結果を入力するとともに、チップ上に仮
    想線を格子状に設定し、前記割合を考慮して前記仮想線
    で囲まれたエリア毎に配線リソース不足か否かを判定
    し、配線リソース不足のエリアに対して配線リソース不
    足が解消するようマクロセルを置き換える再配置処理を
    行うとともに、再配置処理を所定制限内で繰り返し行
    い、前記所定制限内で配線リソース不足を解消できない
    場合は、前記割合の入力を求め、この求めに応じて前記
    入力手段により入力された新たな割合を考慮して再度再
    配置処理を行う再配置手段と、 この再配置手段によりマクロセルの置き換えが行われた
    場合に、その置き換えられたマクロセル周辺でマクロセ
    ルの重複配置が発生したか否かを判定し、重複配置が発
    生した場合に、重複配置が発生した箇所周辺のマクロセ
    ルの位置を修正して重複配置を回避する回避手段と、 を有することを特徴とするレイアウト設計装置。
JP8022223A 1996-02-08 1996-02-08 レイアウト設計装置 Pending JPH09219454A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006155182A (ja) * 2004-11-29 2006-06-15 Fujitsu Ltd 半導体集積回路の設計方法および設計プログラム
JP2008236756A (ja) * 2007-03-21 2008-10-02 Altera Corp 互い違いにされた論理アレイブロックのアーキテクチャ

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