JPH0521760A - シーオブゲート対応フロアプラン作成方法及び作成装置 - Google Patents
シーオブゲート対応フロアプラン作成方法及び作成装置Info
- Publication number
- JPH0521760A JPH0521760A JP3194733A JP19473391A JPH0521760A JP H0521760 A JPH0521760 A JP H0521760A JP 3194733 A JP3194733 A JP 3194733A JP 19473391 A JP19473391 A JP 19473391A JP H0521760 A JPH0521760 A JP H0521760A
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- JP
- Japan
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- megacell
- layout
- megacells
- chip
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Abstract
(57)【要約】
【目的】 この発明は、メガセルの端子位置までを考慮
したシーオブゲート対応のフロアプラン作成方法を提供
することを目的とする。 【構成】 ＲＡＭ、ＲＯＭ等の大規模メガセルがチップ
上に多く用いられるシーオブゲートのチップフロアプラ
ンにおいて、メガセルのチップ上の配置位置を決定す
る。その位置から配線の効率を最適にするメガセルの端
子位置を算出する。その位置に端子を引き出すように、
メガセルのレイアウトを修正し、フロアプランを作成す
る。
したシーオブゲート対応のフロアプラン作成方法を提供
することを目的とする。 【構成】 ＲＡＭ、ＲＯＭ等の大規模メガセルがチップ
上に多く用いられるシーオブゲートのチップフロアプラ
ンにおいて、メガセルのチップ上の配置位置を決定す
る。その位置から配線の効率を最適にするメガセルの端
子位置を算出する。その位置に端子を引き出すように、
メガセルのレイアウトを修正し、フロアプランを作成す
る。
Description
【０００１】
【産業上の利用分野】この発明は、ランダムアクセスメ
モリ（ＲＡＭ）やリードオンメモリ（ＲＯＭ）などの機
能ブロックを含むシーオブゲート（ｓｅａ ｏｆｇａｔ
ｅ）を自動レイアウトするフロアプランの作成方法及び
その装置に関する。
モリ（ＲＡＭ）やリードオンメモリ（ＲＯＭ）などの機
能ブロックを含むシーオブゲート（ｓｅａ ｏｆｇａｔ
ｅ）を自動レイアウトするフロアプランの作成方法及び
その装置に関する。
【０００２】
【従来の技術】ＡＳＩＣの設計の一手法にゲートアレイ
方式がある。この方式はチップ上にあらかじめゲートを
列状に配置し、ウェハーはメタル配線の前工程まで完了
しておく。そして、そのウェハーに配線を施すことによ
り、カスタムの独自性をもたせ、所望の論理ＩＣを実現
するというものである。
方式がある。この方式はチップ上にあらかじめゲートを
列状に配置し、ウェハーはメタル配線の前工程まで完了
しておく。そして、そのウェハーに配線を施すことによ
り、カスタムの独自性をもたせ、所望の論理ＩＣを実現
するというものである。
【０００３】ところで、従来のゲートアレイは、セル領
域とチャネル（配線）領域にわかれた構造が中心であっ
た。しかし、近年は、使用しないセル領域や配線領域部
分を有効に活用するために、チャネルレスゲートアレイ
すなわち、シーオブゲートアレイ方式が用いられるよう
になりつつある。このシーオブゲートアレイ方式は、図
５に示すように、チップのセル領域１０に、配線領域を
設けずにブロックを配線し、あとの空きセルを配線領域
として使用する基本セル敷き詰め型のゲートアレイであ
る。尚、この図において、２０はＩ／Ｏセルを示す。
域とチャネル（配線）領域にわかれた構造が中心であっ
た。しかし、近年は、使用しないセル領域や配線領域部
分を有効に活用するために、チャネルレスゲートアレイ
すなわち、シーオブゲートアレイ方式が用いられるよう
になりつつある。このシーオブゲートアレイ方式は、図
５に示すように、チップのセル領域１０に、配線領域を
設けずにブロックを配線し、あとの空きセルを配線領域
として使用する基本セル敷き詰め型のゲートアレイであ
る。尚、この図において、２０はＩ／Ｏセルを示す。
【０００４】一方、製造技術の進歩によりＬＳＩの大規
模化が進み、ＲＯＭ、ＲＡＭなどのメモリ素子等の大規
模マクロセルがゲートアレイ方式のチップに搭載される
ようにようになってきた。
模化が進み、ＲＯＭ、ＲＡＭなどのメモリ素子等の大規
模マクロセルがゲートアレイ方式のチップに搭載される
ようにようになってきた。
【０００５】
【発明が解決しようとする課題】しかしながら、現状の
ゲートアレイ用自動配置配線ツールでは、このメガセル
を含んだチップに対して、適切なフロアプランを与えな
ければ良好な配置並びに配線結果が得られない。例え
ば、図６に示すように、メガセルをチップのセル領域１
０の中央に配置した場合、他のセルの配線がメガセルの
周囲を回りこんで、その結果、配線長が長くなったり、
或いはメガセルの周囲の配線が混雑する。例えば、図６
においては、図中Ａ〜Ｄに示す領域に配線が混雑する箇
所が存在し、配線トラックが減少して配線不可能なネッ
トが出てくるなどの不具合が発生する。
ゲートアレイ用自動配置配線ツールでは、このメガセル
を含んだチップに対して、適切なフロアプランを与えな
ければ良好な配置並びに配線結果が得られない。例え
ば、図６に示すように、メガセルをチップのセル領域１
０の中央に配置した場合、他のセルの配線がメガセルの
周囲を回りこんで、その結果、配線長が長くなったり、
或いはメガセルの周囲の配線が混雑する。例えば、図６
においては、図中Ａ〜Ｄに示す領域に配線が混雑する箇
所が存在し、配線トラックが減少して配線不可能なネッ
トが出てくるなどの不具合が発生する。
【０００６】この発明は上述した問題点を解決するため
になされたものにして、メガセルの端子位置までを考慮
したシーオブゲート対応のフロアプラン作成ツールを提
供することをその目的とする。
になされたものにして、メガセルの端子位置までを考慮
したシーオブゲート対応のフロアプラン作成ツールを提
供することをその目的とする。
【０００７】
【課題を解決するための手段】この発明のシーオブゲー
ト対応フロアプラン作成方法は、メガセルがチップ上に
多く用いられるシーオブゲートのチップフロアプランで
あって、メガセルのチップ上の配置位置を決定し、その
配置位置から配線の効率を最適にするメガセルの端子位
置を算出し、その位置に端子を引き出すように、レイア
ウトを修正し、フロアプランを作成することを特徴す
る。
ト対応フロアプラン作成方法は、メガセルがチップ上に
多く用いられるシーオブゲートのチップフロアプランで
あって、メガセルのチップ上の配置位置を決定し、その
配置位置から配線の効率を最適にするメガセルの端子位
置を算出し、その位置に端子を引き出すように、レイア
ウトを修正し、フロアプランを作成することを特徴す
る。
【０００８】又、この発明のシーオブゲート対応フロア
プラン作成装置は、メガセルの各素子間の接続情報及び
基本形端子等のデータが格納されたネットリスト格納
部、メガセルの図形レイアウト等のデータが格納された
メガセルレイアウトデータ格納部、前記ネットリスト格
納部からメガセルを抽出し、メガセルのリストを作成す
るリスト作成手段、リスト内のメガセルについて前記メ
ガセルレイアウトデータ格納部のデータに基いて、メガ
セルの面積の大きいものから、チップの四隅に配置を行
なう配置手段、この配置手段で決定されたメガセルの配
置位置に応じて、最適な位置へ端子の位置を変更しメガ
セルのレイアウトを変更するレイアウト手段、とを備え
てなる。
プラン作成装置は、メガセルの各素子間の接続情報及び
基本形端子等のデータが格納されたネットリスト格納
部、メガセルの図形レイアウト等のデータが格納された
メガセルレイアウトデータ格納部、前記ネットリスト格
納部からメガセルを抽出し、メガセルのリストを作成す
るリスト作成手段、リスト内のメガセルについて前記メ
ガセルレイアウトデータ格納部のデータに基いて、メガ
セルの面積の大きいものから、チップの四隅に配置を行
なう配置手段、この配置手段で決定されたメガセルの配
置位置に応じて、最適な位置へ端子の位置を変更しメガ
セルのレイアウトを変更するレイアウト手段、とを備え
てなる。
【０００９】
【作用】この発明によれば、最適な位置へ端子の位置を
変更するので、配線長を最小にすよることができる。ま
た、配線不可能なネットがなくなるので、自動配置配線
による最適なレイアウト結果が得られる。更に、メガセ
ルの端子位置を必要に応じて変更するので、メガセルラ
イブラリを配線位置に持たなくて良い。従って、ライブ
ラリを必要以上大きくすることもない。
変更するので、配線長を最小にすよることができる。ま
た、配線不可能なネットがなくなるので、自動配置配線
による最適なレイアウト結果が得られる。更に、メガセ
ルの端子位置を必要に応じて変更するので、メガセルラ
イブラリを配線位置に持たなくて良い。従って、ライブ
ラリを必要以上大きくすることもない。
【００１０】
【実施例】以下、この発明の一実施例を図面を参照して
説明する。図１は、この発明に用いられるフロアパター
ン作成装置を示す。
説明する。図１は、この発明に用いられるフロアパター
ン作成装置を示す。
【００１１】図１に示すように、この発明のフロアパタ
ーン作成装置は、各制御及び演算処理を行なうＣＰＵ
１、メガセル、マクロセル等の各素子間の接続情報及び
メガセル、マクロセルの基本形、端子等のデータが格納
されたネットリスト格納部２、メガセルの図形、レイア
ウト等のデータが格納されたメガセルレイアウトデータ
格納部３、チップ全体の面積、及びゲートの最小単位等
のデータが格納されたマスタ情報格納部４、及びＣＰＵ
１の各制御プログラムが格納されたプログラムＲＯＭ
５、とを備える。
ーン作成装置は、各制御及び演算処理を行なうＣＰＵ
１、メガセル、マクロセル等の各素子間の接続情報及び
メガセル、マクロセルの基本形、端子等のデータが格納
されたネットリスト格納部２、メガセルの図形、レイア
ウト等のデータが格納されたメガセルレイアウトデータ
格納部３、チップ全体の面積、及びゲートの最小単位等
のデータが格納されたマスタ情報格納部４、及びＣＰＵ
１の各制御プログラムが格納されたプログラムＲＯＭ
５、とを備える。
【００１２】そして、このプログラムＲＯＭ５には、Ｃ
ＰＵ１が図２に示す動作を行なうようにプログラムが書
き込まれている。
ＰＵ１が図２に示す動作を行なうようにプログラムが書
き込まれている。
【００１３】このＣＰＵ１は、プログラムＲＯＭ５のプ
ログラムに基づきネットリスト格納部２からメガセルを
抽出し、メガセルのリストを作成する。更に、メガセル
レイアウトデータ格納部３よりリスト内のメガセルにつ
いての面積を算出し、各メガセルの面積の大きいものか
ら、チップの四隅に配置を行なう。続いて、決定された
メガセルの配置位置に応じて、最適な位置へ端子の位置
を変更しメガセルのレイアウトを変更する。
ログラムに基づきネットリスト格納部２からメガセルを
抽出し、メガセルのリストを作成する。更に、メガセル
レイアウトデータ格納部３よりリスト内のメガセルにつ
いての面積を算出し、各メガセルの面積の大きいものか
ら、チップの四隅に配置を行なう。続いて、決定された
メガセルの配置位置に応じて、最適な位置へ端子の位置
を変更しメガセルのレイアウトを変更する。
【００１４】フロアプラン作成装置にて、チップ上にお
ける各セルの配置が決定されると、この配置データが自
動配線処理部６に送られ、自動配線処理部６で各セル間
の配置処理が行なわれる。
ける各セルの配置が決定されると、この配置データが自
動配線処理部６に送られ、自動配線処理部６で各セル間
の配置処理が行なわれる。
【００１５】次に、この発明の動作につき、図２の動作
フローチャートに基き、更に説明する。
フローチャートに基き、更に説明する。
【００１６】まず、論理回路図をもとに作成されたネッ
トリストを格納したネットリスト格納部２からメガセル
を抽出し、メガセルのリストを作成し、このリストをＣ
ＰＵ１内部のワーキングメモリエリアに格納する（ステ
ップＳ１）。
トリストを格納したネットリスト格納部２からメガセル
を抽出し、メガセルのリストを作成し、このリストをＣ
ＰＵ１内部のワーキングメモリエリアに格納する（ステ
ップＳ１）。
【００１７】続いて、ＣＰＵ１はメガセルレイアウトデ
ータ格納部３より、リスト内のメガセルについて、メガ
セルの面積の大きいものから、四隅に配置を行なう（ス
テップＳ２）。図３に示すように、チップのセル領域１
０の四隅にＲＯＭ１１，１３ＲＡＭ１２，１４のメガセ
ルが配置される。
ータ格納部３より、リスト内のメガセルについて、メガ
セルの面積の大きいものから、四隅に配置を行なう（ス
テップＳ２）。図３に示すように、チップのセル領域１
０の四隅にＲＯＭ１１，１３ＲＡＭ１２，１４のメガセ
ルが配置される。
【００１８】そして、配置すべきメガセルがまだあるか
チェックを行ない、配置すべきメガセルがある場合には
ステップＳ４に進み、配置すべきメガセルがない場合に
はステップに進む（ステップＳ３）。
チェックを行ない、配置すべきメガセルがある場合には
ステップＳ４に進み、配置すべきメガセルがない場合に
はステップに進む（ステップＳ３）。
【００１９】ステップＳ４では、次に配置を行なうメガ
セルと、既に配置済のメガセルの間の接続強度を調べ
て、その強度の大きいメガセルの横にセル配置領域の四
辺に接するように配置を行なう。
セルと、既に配置済のメガセルの間の接続強度を調べ
て、その強度の大きいメガセルの横にセル配置領域の四
辺に接するように配置を行なう。
【００２０】その後、メガセル１１〜１５の配置位置を
みて、端子をチップの中心方向に引き出し、メガセルの
でレイアウトを変更する（ステップＳ５）。この処理
は、セル領域１０の外側、即ち、Ｉ／Ｏセル２０側に位
置する端子１５が存在すると、配線が混雑するので、図
３及び図４に示すように、図３のＲＯＭ１１、１３およ
びＲＡＭ１２、１４の夫々のチップ端子になる端子１５
を中心側に移動する。
みて、端子をチップの中心方向に引き出し、メガセルの
でレイアウトを変更する（ステップＳ５）。この処理
は、セル領域１０の外側、即ち、Ｉ／Ｏセル２０側に位
置する端子１５が存在すると、配線が混雑するので、図
３及び図４に示すように、図３のＲＯＭ１１、１３およ
びＲＡＭ１２、１４の夫々のチップ端子になる端子１５
を中心側に移動する。
【００２１】この実施例に示すように、メガセル、この
実施例ではＲＡＭ１４においては、端子の配線領域分の
面積が増加する場合があるしかし、この場合でも自動配
線の引きまわしによる配線トラックの所有増加よりも効
率は良い。
実施例ではＲＡＭ１４においては、端子の配線領域分の
面積が増加する場合があるしかし、この場合でも自動配
線の引きまわしによる配線トラックの所有増加よりも効
率は良い。
【００２２】また、この実施例においては、ＲＯＭ１
１，１３はもとは同じライブラリであるが端子位置のみ
をレイアウト変更している。
１，１３はもとは同じライブラリであるが端子位置のみ
をレイアウト変更している。
【００２３】そして、変更したメガセルのレイアウトを
登録し（ステップＳ６）、次に、メガセルの配置位置を
登録する（ステップＳ７）。
登録し（ステップＳ６）、次に、メガセルの配置位置を
登録する（ステップＳ７）。
【００２４】ステップＳ８において、全てのメガセルに
ついて、端子の位置の最適化を行なったか否かチェック
し、まだ終了していない場合にはステップＳ５へ戻り、
前述の動作を繰り返す。
ついて、端子の位置の最適化を行なったか否かチェック
し、まだ終了していない場合にはステップＳ５へ戻り、
前述の動作を繰り返す。
【００２５】全てのメガセルの処理が終了するとステッ
プＳ９にて、メガセル以外のセルの自動配置を行なう。
プＳ９にて、メガセル以外のセルの自動配置を行なう。
【００２６】その後、ステップ１０において、各データ
を自動配線処理部６に送り、自動配線を実行する。
を自動配線処理部６に送り、自動配線を実行する。
【００２７】このように、この発明の手法を用いると、
ゲートアレイ用に作成された自動配置配線ツールが苦手
とするメガセルの処理を助け、良好なレイアウト結果が
得られる。
ゲートアレイ用に作成された自動配置配線ツールが苦手
とするメガセルの処理を助け、良好なレイアウト結果が
得られる。
【００２８】
【発明の効果】以上説明したように、この発明によれ
ば、配線長を最小にすることができ、且つ配線不可能な
ネットがなくなるので、自動配置配線による最適なレイ
アウト結果が得られる。また、メガセルライブラリを配
線位置に持たなくて良いので、ライブラリを必要以上大
きくすることもない。
ば、配線長を最小にすることができ、且つ配線不可能な
ネットがなくなるので、自動配置配線による最適なレイ
アウト結果が得られる。また、メガセルライブラリを配
線位置に持たなくて良いので、ライブラリを必要以上大
きくすることもない。
【図１】この発明のフロアパターン作成装置のブロック
図である。
図である。
【図２】この発明の実施例の動作を説明するフローチャ
ートである。
ートである。
【図３】この発明におけるチップ上のメガセル配置例を
示す模式図である。
示す模式図である。
【図４】この発明におけるチップ上のメガセル配置例を
示す模式図である。
示す模式図である。
【図５】シーオブゲートの設計例を示す模式図である。
【図６】メガセルの良くない配置例を示す模式図であ
る。
る。
１ ＣＰＵ
２ ネットリスト格納部
３ メガセルレイアウトデータ格納部
４ マスタ情報格納部
５ ＲＯＭ
６ 自動配線処理部
Claims (2)
- 【請求項１】 ランダムアクセスメモリ、リードオンリ
ーメモリ等の大規模マクロセル（以下、メガセルとい
う。）がチップ上に多く用いられるシーオブゲートのチ
ップフロアプランであって、メガセルのチップ上の配置
位置を決定し、その配置位置から配線の効率を最適にす
るメガセルの端子位置を算出し、その位置に端子を引き
出すように、レイアウトを修正し、フロアプランを作成
することを特徴するシーオブゲート対応フロアプラン作
成方法。 - 【請求項２】 メガセルの各素子間の接続情報及び基本
形端子等のデータが格納されたネットリスト格納部、メ
ガセルの図形レイアウト等のデータが格納されたメガセ
ルレイアウトデータ格納部、前記ネットリスト格納部か
らメガセルを抽出し、メガセルのリストを作成するリス
ト作成手段、このリスト内のメガセルについて前記メガ
セルレイアウトデータ格納部のデータに基いて、メガセ
ルの面積の大きいものから、チップの四隅に配置を行な
う配置手段、この配置手段で決定されたメガセルの配置
位置に応じて、端子の位置を最適な位置へ変更してメガ
セルのレイアウトを変更するレイアウト手段、とを備え
てなるシーオブゲート対応フロアプラン作成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194733A JPH0521760A (ja) | 1991-07-09 | 1991-07-09 | シーオブゲート対応フロアプラン作成方法及び作成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194733A JPH0521760A (ja) | 1991-07-09 | 1991-07-09 | シーオブゲート対応フロアプラン作成方法及び作成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521760A true JPH0521760A (ja) | 1993-01-29 |
Family
ID=16329332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3194733A Pending JPH0521760A (ja) | 1991-07-09 | 1991-07-09 | シーオブゲート対応フロアプラン作成方法及び作成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521760A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4415121A1 (de) * | 1994-04-29 | 1994-10-13 | Klaus Lepold | Vorrichtung zum Reinigen verschmutzter Flüssigkeiten |
| US8661388B2 (en) | 2006-01-03 | 2014-02-25 | Mediatek Inc. | Method of packing-based macro placement and semiconductor chip using the same |
-
1991
- 1991-07-09 JP JP3194733A patent/JPH0521760A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4415121A1 (de) * | 1994-04-29 | 1994-10-13 | Klaus Lepold | Vorrichtung zum Reinigen verschmutzter Flüssigkeiten |
| US8661388B2 (en) | 2006-01-03 | 2014-02-25 | Mediatek Inc. | Method of packing-based macro placement and semiconductor chip using the same |
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