JP3556767B2 - 半導体集積回路装置の設計装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置及びその設計装置に係り、詳しくは所定の機能、例えばＲＡＭ（ランダムアクセスメモリ）セル、ＲＯＭ（リードオンリメモリ）セル等のマクロセル（特定セル）を搭載したマクロ埋め込み型セルアレイ（エンベデッドアレイ）の作成において、任意のサイズの入出力セル（以下、Ｉ／Ｏセルという）を搭載可能とする設計装置に関する。
【０００２】
近年、エンベデッドアレイは開発期間を短縮できることから種々の電子機器に使用されるが、顧客要求の多様化に対応するために、様々な機能／特性を持つＩ／Ｏセルをそれぞれのセルを構成するために必要な数の素子を備えたサイズで作成し、それを用いて半導体集積回路装置を設計することができる半導体集積回路装置の設計装置が必要とされる。
【０００３】
【従来の技術】
従来のエンベデッドアレイの作成におけるＩ／Ｏセルを配置するための配置領域（以下、サイトという）は、一定のサイズの領域がＩ／Ｏセルの配置領域の最小単位として決定されており、複数のサイトが半導体チップの周辺に規則正しく配置される。サイトはＩ／Ｏセルを構成する素子のバルク層のパターンも定義されている。
【０００４】
Ｉ／Ｏセルの配線層又はビアパターンはこのサイトのサイズに基づいて作成されている。従って、サイトに配置すべきすべてのＩ／Ｏセルは、サイトの整数倍のサイズで作成しなければならなかった。また、Ｉ／Ｏセル内の電源配線や内部領域の周辺の電源配線も固定化して処理していた。
【０００５】
【発明が解決しようとする課題】
さて、ある機能のＩ／Ｏセルを作成する際、実際には１つ又は複数のサイト（バルク層）の領域のすべてを使用しなくても必要な機能を実現することができる。
【０００６】
しかし、１つのサイトが最小単位になっているため、Ｉ／Ｏセルがそのサイトの一部分しか使用していなくても、バルク層がウェルで分離されているため、そのサイトは別のＩ／Ｏセルを構成するために使用することができない。
【０００７】
本発明は上記問題点を解決するためになされたものであって、その目的は、種々のサイズのＩ／Ｏセルを、チップ上に搭載することができる半導体集積回路装置の設計装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するため、請求項１の発明は、半導体チップの辺に平行に複数の入出力セルが配置され、複数の入出力セルの駆動能力は異なりかつ少なくとも半導体チップの辺と直交する方向におけるサイズが異なる半導体集積回路装置を製造するためのデータを作成するようにした半導体集積回路装置の設計装置であって、半導体チップにおける入出力セルの配置を定義した複数のサイトの情報を記憶した第１の記憶手段と、複数のサイトに配置するための入出力セルに関してセルサイズ及び該入出力セルを構成する素子のパターン情報を記憶した第２の記憶手段と、半導体集積回路装置の論理結線情報を記憶した第３の記憶手段と、論理結線情報及びサイト情報に基づいて複数の入出力セルの配置位置を決定する第１のセル配置部とを備える。
【０００９】
請求項２の発明は、配置された複数の入出力セルのサイズに基づいて、同一のサイズの入出力セルのみを含む島の情報を抽出する島情報抽出部と、論理結線情報にない入出力セルとして、島を構成する入出力セルのサイズと同一のサイズの入出力セルを選択して配置する第２のセル配置部とを備える。
【００１０】
請求項３の発明は、連続した各島の範囲内において、各島を構成する入出力セル上を通過する電源配線を決定するセル電源配線部を備える。
請求項４の発明は、島情報に基づいて入出力セル領域と内部セル領域との境界情報を抽出する境界情報抽出部と、抽出された境界情報に基づいてその境界に沿うように内部セル領域のための電源配線を決定する内部電源配線部とを備える。
【００１１】
（作用）
請求項１の発明では、サイトに対してサイズの異なる種々の入出力セルが配置され、配置された入出力セルに合うバルク層が後で埋め込まれることにより、サイズの異なる入出力セルの配置が可能となる。
【００１２】
請求項２の発明では、島情報を抽出して、論理結線情報にない入出力セルもその島の論理結線情報に存在する入出力セルと同じサイズのセルを配置することにより、同じサイズを持った入出力セル領域を凹凸のない連続した領域とすることができる。そのため、入出力セルへの電源供給確保及び内部セル領域周辺の電源配線処理の容易化が可能になる。
【００１３】
請求項３の発明では、個々の入出力セル特有の電源配線は、その島の間だけ配線することにより、それぞれの入出力セルに必要な電源を確保することが可能になる。
【００１４】
請求項４の発明では、種々のサイズの入出力セルが配置されたことにより凹凸となった入出力セル領域と内部セル領域との境界情報を抽出し、その境界に沿うように内部電源配線を行うことにより、内部セル領域をより有効に利用することが可能になる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の一形態を図面に従って説明する。
図１は本実施例における半導体集積回路装置の設計装置１０を示す。この設計装置１０は、半導体集積回路装置としてのエンベデッドアレイを製造するために使用されるチップマスターデータの作成を行う。
【００１６】
設計装置１０はＣＡＤ装置からなり、プロセッシングユニットとしての中央処理装置（以下、ＣＰＵという）１１、主記憶としての半導体メモリ１２、磁気ディスク装置１３、キーボード１４、表示器１５及びプリンタ１６を備える。ＣＰＵ１１、半導体メモリ１２、磁気ディスク装置１３、キーボード１４、表示器１５及びプリンタ１６はシステムバス１７によって互いに接続されている。
【００１７】
半導体メモリ１２にはＣＰＵ１１が実行するプログラムとその実行に必要な各種データが予め記憶されるとともに、当該プログラムデータに基づくＣＰＵ１１の処理結果等が一時記憶される。キーボード１４には図示しないマウスが接続されており、キーボード１４又はマウスは、半導体メモリ１２に記憶されているプログラムの実行時に必要なデータを入力したり、磁気ディスク装置１３、表示器１５及びプリンタ１６に処理結果等の出力命令を入力するために用いられる。
【００１８】
磁気ディスク装置１３は、図２に示すように、第１の記憶手段としてのバルクライブラリ２９、第２の記憶手段としてのセルライブラリ２７、パッケージライブラリ２８、及び第３の記憶手段としてのレイアウトデータベース３０を備える。
【００１９】
パッケージライブラリ２８は各パッケージに関して、パッケージピンとボンディングパッドとの対応情報を記憶している。このパッケージピンとボンディングパッドとの対応情報には、入出力信号用のパッケージピンとボンディングパッドとの対応情報、電源用のパッケージピンとボンディングパッドとの対応情報等が含まれる。
【００２０】
バルクライブラリ２９は半導体チップのサイト情報（Ｉ／Ｏセルや内部セルを配置するための配置位置の情報）を記憶するとともに、図６に示すチップのコーナー部５８のバルク情報（フィギュア）等を記憶している。図３（ａ）はＩ／Ｏセルを配置するためのサイト３１を示している。各サイト３１はＩ／Ｏセルを配置するための原点３３（▲で示す）の情報のみを備えており、バルク情報は備えていない。
【００２１】
セルライブラリ２７は前記サイト３１に配置される各Ｉ／Ｏセルに関して、Ｉ／Ｏセルのサイズや電源配線の座標、Ｉ／Ｏセルのバルク情報等を記憶するとともに、各サイト３１に対応するボンディングパッド３２（図３（ａ）に示す）のサイズの情報を記憶している。図３（ｂ）はサイズが異なるＩ／Ｏセル３４，３６，３８を示しており、各Ｉ／Ｏセル３４，３６，３８は該Ｉ／Ｏセルの原点３５，３７，３９（▲で示す）の情報を含む。また、各Ｉ／Ｏセル３４，３６，３８のサイズは矩形状のフレームの４つの頂点の座標で定義されている。図５（ａ）は各Ｉ／Ｏセル３４，３６，３８上の電源配線４１，４２，４３，４４，４５，４６を示している。
【００２２】
レイアウトデータベース３０は製造すべき集積回路の論理結線情報及びピンアサイン情報等を記憶している。論理結線情報は半導体集積回路を構成する種々のセル及びＩ／Ｏセルの情報と、これらのセル及びＩ／Ｏセルの入出力端子を接続するネットの情報とを含む。ピンアサイン情報は各ボンディングパッドにどのＩ／Ｏセルを接続すべきかを示す情報である。また、レイアウトデータベース３０には各サイズのＩ／Ｏセルで形成する島領域情報、Ｉ／Ｏセル領域と内部セル領域との境界情報、各セルの配置情報等が記憶される。
【００２３】
ＣＰＵ１１は半導体メモリ１２に記憶された所定のプログラムデータに基づいて動作し、図２に示すように、第１のセル配置部２１、島情報抽出部２２、第２のセル配置部２３、セル電源配線部２４、境界情報抽出部２５、及び内部電源配線部２６として動作する。
【００２４】
第１のセル配置部２１は、バルクライブラリ２９から図３（ａ）に示すサイト情報を読み込むとともに、パッケージライブラリ２８から使用するパッケージの情報を読み込む。また、セル配置部２１は、レイアウトデータベース３０から論理結線情報とピンアサイン情報とを読み込むとともに、バルクライブラリ２９からサイト情報を読み込む。そして、セル配置部２１はパッケージ情報とピンアサイン情報とに基づいて図４（ａ）に示すように、電源Ｖ_ＤＤ，Ｖ_ＳＳ用の電源セル５１，５２を配置すべきサイトの位置を決定する。また、セル配置部２１はセルライブラリ２７からボンディングパッド３２の詳細情報を読み込むとともに、論理結線情報に存在するＩ／Ｏセル３４，３６，３８等の詳細情報を読み込む。そして、セル配置部２１は、論理結線情報に存在するＩ／Ｏセル３４，３６，３８を配線経路を考慮しながら図４（ｂ）に示すように斜線で示す位置のサイト３１に配置する。この際、図３（ｃ）に示すように、サイト３１の原点３２と各Ｉ／Ｏセル３４，３６，３８の原点３５，３７，３９とが重なるようにＩ／Ｏセル３４，３６，３８を配置する。
【００２５】
そして、第１のセル配置部２１は電源セル５１，５２の配置位置の情報及び論理結線情報に存在するＩ／Ｏセル３４，３６，３８の配置情報をレイアウトデータベース３０に設定する。
【００２６】
島情報抽出部２２は、レイアウトデータベース３０からＩ／Ｏセルの配置結果の情報を読み込み、セルライブラリ２７から配置した各Ｉ／Ｏセル３４，３６，３８の詳細情報を読み込み、さらに、バルクライブラリ２９からサイト情報を入力する。そして、島情報抽出部２２は、図４（ｂ）に示すように、配置された各Ｉ／Ｏセル３４，３６，３８のサイズ毎に島１，２，３の範囲を抽出し、島１，２，３の範囲の情報をレイアウトデータベース３０に設定する。
【００２７】
第２のセル配置部２３は、レイアウトデータベース３０から島の範囲情報を読み込み、セルライブラリ２７からＩ／Ｏセルの詳細情報を読み込み、さらに、バルクライブラリ２９からサイト情報を読み込む。セル配置部２３は、配置された島の範囲情報に基づいて、図４（ｃ）に示すように、各島の中に配置すべき論理結線情報にないＩ／Ｏセルのサイズが、論理結線情報に存在するＩ／Ｏセルのサイズと一致するようにＩ／Ｏセルを選択しそれを配置するとともに、電源セル５１，５２のサイズが、論理結線情報に存在するＩ／Ｏセルのサイズと一致するように電源セル５１，５２を選択する。そして、セル配置部２３は電源セル５１，５２の配置情報及び論理結線情報にないＩ／Ｏセル３４，３６，３８の配置情報をレイアウトデータベース３０に設定する。
【００２８】
セル電源配線部２４は、レイアウトデータベース３０から配置されたＩ／Ｏセルの情報（論理結線情報に存在するＩ／Ｏセル、論理結線情報にないＩ／Ｏセル及び電源セル）及び各島の範囲情報を読み込み、セルライブラリ２７からＩ／Ｏセルの詳細情報を読み込み、さらに、バルクライブラリ２９からサイト情報を読み込む。セル電源配線部２４は、図５（ｂ）に示すように配置されたすべてのセル上の電源配線４１，４３，４５を接続するとともに、電源配線４２，４４，４６を接続することによって、複数の島１〜３に共通の電源配線５３，５４を決定する。また、セル電源配線部２４は、島１における電源配線５５を決定するとともに、島３における電源配線５６，５７を決定する。また、図６に示すように、半導体チップのコーナー部５８はＩ／Ｏセル内の固定化した配線パターンで接続することができないため、セル電源配線部２４はコーナー部５８の電源配線５９，６０を自動配線する。
【００２９】
そして、セル電源配線部２４は複数の島１〜３に共通の電源配線５３，５４の情報、電源配線５５，５６，５７の情報及び電源配線５９，６０の情報をレイアウトデータベース３０に設定する。
【００３０】
境界情報抽出部２５は、レイアウトデータベース３０から配置されたＩ／Ｏセルの情報（論理結線情報に存在するＩ／Ｏセル、論理結線情報にないＩ／Ｏセル及び電源セル）を読み込み、セルライブラリ２７からＩ／Ｏセルの詳細情報を読み込み、さらに、バルクライブラリ２９からサイト情報を読み込む。境界情報抽出部２５は、配置されたＩ／Ｏセルの情報に基づいて、Ｉ／Ｏセル配置領域と内部セル領域との境界情報を抽出する。これは、図７（ａ）に示すように、内部セル領域の周囲に直線状の内部電源配線６１，６２が形成されると、内部セル領域にデッドスペースＤＳが生じるのを防止するためである。境界情報抽出部２５は、抽出した境界情報をレイアウトデータベース３０に設定する。
【００３１】
内部電源配線部２６は、レイアウトデータベース３０からＩ／Ｏセル配置領域と内部セル領域との境界情報を読み込み、図７（ｂ）に示すようにこの境界に沿うように内部電源配線６３，６４を決定する。内部電源配線部２６は内部電源配線６３，６４の情報をレイアウトデータベース３０に設定する。
【００３２】
図８は上記の設計装置１０によって処理された半導体チップ７０のイメージ図である。
さて、本実施の形態は、以下の効果がある。
【００３３】
（１）Ｉ／Ｏセル３４，３６，３８の配置位置を定義するサイト３１は、Ｉ／Ｏセル３４のサイズを並べておき、Ｉ／Ｏセル３４，３６，３８を、サイト３１の原点３２とＩ／Ｏセル３４，３６，３８の原点３５，３７，３９とを重ねるように作成している。そして、サイト３１と配置するＩ／Ｏセルとは原点位置と回転コードによる対応をとるのみで、サイト３１のサイズ（長さ）とＩ／Ｏセル３４，３６，３８のサイト（長さ）の一致をとらないようにする。また、Ｉ／Ｏセル３４，３６，３８がバルク層の情報を持っている。従って、サイト３１に対してサイズの異なる種々の入出力セル３４，３６，３８が配置され、配置された入出力セルに合うバルク層が後で埋め込まれることにより、サイズの異なる入出力セルの配置が可能となる。
【００３４】
（２）島情報を抽出して、論理結線情報にない入出力セルもその島の他のＩ／Ｏセル３４，３６，３８と同じサイズのセルを配置することにより、同じサイズを持った入出力セル領域を凹凸のない連続した領域とすることができる。そのため、入出力セル３４，３６，３８への電源供給確保及び内部セル領域周辺の電源配線処理の容易化が可能になる。
【００３５】
（３）個々の入出力セル３４，３８に特有の電源配線は、その島の間だけ配線することにより、それぞれの入出力セル３４，３８に必要な電源を確保することが可能になる。
【００３６】
（４）種々のサイズの入出力セル３４，３６，３８が配置されたことにより凹凸となった入出力セル領域と内部セル領域との境界情報を抽出し、その境界に沿うように内部電源配線６３，６４を行うことにより、内部セル領域をより有効に利用することが可能になる。
【００３７】
なお、上記の形態において、Ｉ／Ｏセル３４，３６，３８の配置位置を定義するサイト３１は、Ｉ／Ｏセル３６のサイズ（最小サイズ）を並べておいてもよい。
【００３８】
【発明の効果】
以上詳述したように、請求項１の発明は、サイズの異なる入出力セルの配置を行うことができる。
【００３９】
請求項２の発明は、同じサイズを持った入出力セル領域を凹凸のない連続した領域とすることができ、入出力セルへの電源供給確保及び内部セル領域周辺の電源配線処理の容易化が可能になる。
【００４０】
請求項３の発明は、個々の入出力セルに特有の電源を確保することが可能になる。
請求項４の発明は、内部セル領域をより有効に利用することが可能になる。
【図面の簡単な説明】
【図１】実施の形態の設計装置を示すブロック図
【図２】図１のＣＰＵを種々の動作に基づいて示す概念図
【図３】サイト及びＩ／Ｏセルと、Ｉ／Ｏセルの配置を示す説明図
【図４】Ｉ／Ｏセルの配置処理を示す説明図
【図５】Ｉ／Ｏセル上の電源配線の配線処理を示す説明図
【図６】コーナー部の電源配線の配線処理を示す説明図
【図７】内部電源配線の配線処理を示す説明図
【図８】半導体チップのイメージ図
【符号の説明】
２１ 第１のセル配置部
２２ 島情報抽出部
２３ 第２のセル配置部
２４ セル電源配線部
２５ 境界情報抽出部
２６ 内部電源配線部
２７ 第２の記憶手段としてのセルライブラリ
２９ 第１の記憶手段としてのバルクライブラリ
３０ 第３の記憶手段としてのレイアウトデータベース
３１ サイト
３４，３６，３８ 入出力セル

Claims (4)

1. 半導体チップの辺に平行に複数の入出力セルが配置され、複数の入出力セルの駆動能力は異なりかつ少なくとも半導体チップの辺と直交する方向におけるサイズが異なる半導体集積回路装置を製造するためのデータを作成するようにした半導体集積回路装置の設計装置であって、
   半導体チップにおける入出力セルの配置を定義した複数のサイトの情報を記憶した第１の記憶手段と、
   複数のサイトに配置するための入出力セルに関してセルサイズ及び該入出力セルを構成する素子のパターン情報を記憶した第２の記憶手段と、
   半導体集積回路装置の論理結線情報を記憶した第３の記憶手段と、
   前記論理結線情報及びサイト情報に基づいて複数の入出力セルの配置位置を決定する第１のセル配置部と
   を備える半導体集積回路装置の設計装置。
2. 配置された複数の入出力セルのサイズに基づいて、同一のサイズの入出力セルのみを含む島の情報を抽出する島情報抽出部と、
   前記論理結線情報にない入出力セルとして、島を構成する入出力セルのサイズと同一のサイズの入出力セルを選択して配置する第２のセル配置部と
   を備える請求項１に記載の半導体集積回路装置の設計装置。
3. 連続した各島の範囲内において、各島を構成する入出力セル上を通過する電源配線を決定するセル電源配線部を備える請求項２に記載の半導体集積回路装置の設計装置。
4. 前記島情報に基づいて入出力セル領域と内部セル領域との境界情報を抽出する境界情報抽出部と、
   抽出された境界情報に基づいてその境界に沿うように内部セル領域のための電源配線を決定する内部電源配線部と
   を備える請求項２又は３に記載の半導体集積回路装置の設計装置。

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