JP2919412B2 - マクロセル及びそのレイアウト方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マクロセル及びそ
のレイアウト方法に関し、特にゲートアレイ、セルベー
スＩＣなどのＡＳＩＣ（Ａｐｐｌｉｃａｉｏｎ Ｓｐｅ
ｃｉｆｉｃ ＩＣ）において、ＮＡＮＤゲート、フリッ
プフロップなどの基本ファンクションセルから構成され
るマクロセルを有するマクロセル及びそのレイアウト方
法に関する。

【０００２】

【従来の技術】最近、半導体集積回路の回路規模が急速
に増大してきており、これに伴いチップを階層的に設計
するのが一般的である。図５を参照して説明すると、チ
ップ１００はＰＬＬ２０１、乗算器２０２などからなる
マクロセル１０１，ＲＡＭ２０３，ＲＯＭ２０４を含む
メモリブロック１０２、設計者が自由にレイアウト可能
なユーザ論理回路１０３と、入出力バッファを含むＩ／
Ｏブロック１０４から構成される。

【０００３】さらに、ＰＬＬ２０１、乗算器２０２、ユ
ーザ論理回路１０３は、ＮＡＮＤゲート、フリップフロ
ップなどの基本ファンクションセル３０１から構成さ
れ、ゲートアレイにおいては、基本ファンクションセル
３０１は、２ＮＡＮＤゲートなどを基本単位とする基本
セル４０１を格子状に多数繰り返して配列した基本セル
列を用いて構成される。

【０００４】半導体集積回路の回路規模の増大ととも
に、マクロセル１０１の回路規模も増大する一方であ
り、マクロセル１０１を基本ファンクションセル３０１
を用いて効率的に配置及び配線することが重要となって
いる。

【０００５】次に、従来のマクロセル１０１のレイアウ
ト方法について図面を参照して説明する。

【０００６】図６は、従来のマクロセル１０１のレイア
ウト方法を示したフローチャートである。

【０００７】初めに、ステップＳ１において、プロセス
及び搭載可能なゲート数などにより決まるゲートアレイ
の下地情報、基本ファンクションセル３０１の外形情報
及びコンタクト、スルーホールについての位置情報など
を含むマスタ情報１と、マクロセル１０１を構成する基
本ファンクションセル３０１間の回路接続情報２と、マ
クロセル１０１内部で基本ファンクションセル３０１間
の配線を行う際に配線禁止領域を指定する配線禁止情報
３とを入力して、基本ファンクションセル３０１を下地
上に規定されたグリッドを参照して自動配置する。

【０００８】次にステップＳ２で、基本ファンクション
セル３０１間の概略的な配線を行った後、ステップＳ３
の詳細配線で、マクロセル１０１に含まれる基本ファン
クションセル間の全ての配線を計算機を使用して自動的
に行う。

【０００９】次に、ステップＳ３で作成したマクロセル
１０１の入出力端子からマクロセル１０１の外部に配線
可能か否かをステップＳ４で、レイアウト設計者がＣＲ
Ｔ画面又はモニター図面を見ながら判定し、配線可能と
判定すればマクロセルデータ４を作成し、配線ができな
いと判定すれば、ステップＳ５でマニュアルによる修正
が可能かどうかを判定する。

【００１０】すなわち、マニュアルによる修正が可能な
場合は、ステップＳ６でマクロセル１０１の入出力端子
からマクロセル１０１の外部への引き出し配線経路に関
係する基本ファンクションセル３０１の配置と配線を部
分的に修正して、マクロセル１０１の入出力端子からマ
クロセル１０１の外部へ配線が引き出しできるように
し、マクロセルデータ４を作成する。

【００１１】また、ステップＳ５で部分的なレイアウト
修正では、入出力端子からマクロセル１０１の外部に配
線が引き出せない場合、ステップＳ１に戻ってマクロセ
ル１０１に含まれる全ての基本ファンクションセル３０
１の配置をやり直していた。

【００１２】最近、マクロセル１０１に含まれる基本フ
ァンクションセル３０１の数が急速に増大しており、マ
クロセル１０１の入出力端子からマクロセル１０１の外
部に配線が引き出せない場合が多発している。このた
め、何回も図６のステップＳ１からステップＳ５の工程
を繰り返し、マクロセル１０１の設計期間が非常に長く
かかっていた。

【００１３】次に、図７及び図８を参照して図６のレイ
アウト設計フローのステップＳ４における問題点につい
て説明する。

【００１４】図７は、基本ファンクションセル１１〜１
３，２１〜２３，３１〜３３などを用いて設計したマク
ロセル１０１Ａを示す概略的平面図であり、図８は基本
ファンクションセル１１〜１３，２１〜２２，３１の部
分を拡大し、マクロセル１０１Ａ内の配線の一部６１〜
６５とともに示した概略的平面図である。

【００１５】図７において、基本ファンクションセル１
１〜１３，２１〜２３，３１にはそれぞれ配線禁止領域
４１〜４４とマクロセル１０１Ａの入出力端子５１〜５
６が設けられている。

【００１６】また、図８において基本ファンクションセ
ル１１は、マクロセル１０１Ａの左下隅に位置するの
で、基本ファンクションセル１１内に位置する入出力端
子５１からマクロセル１０１Ａの外部へは、下側又は左
側に配線を引き出すことが望ましい。同様に、入出力端
子５２，５３からはそれぞれ下側に、入出力端子５４，
５５からはそれぞれ左側又は下側に、入出力端子５６か
らは左側に配線を引き出すことが望ましい。

【００１７】ところで、入出力端子５１，５２からはそ
れぞれ配線７１，７２でマクロセル１０１Ａの左側及び
下側に配線を引き出すことが可能であるが、入出力端子
５３は、配線６３があるために下側に引き出すことがで
きない。また、入出力端子５４，５５はそれぞれ配線６
１，６４及び配線６２，６５により取り囲まれており、
マクロセル１０１Ａの外部に配線を引き出すことができ
ない。

【００１８】このように、マクロセル１０１Ａ内に存在
するマクロセル１０１Ａから外部へ引き出すための入出
力端子５１〜５６は、配線禁止領域４１〜４４及びマク
ロセル１０１Ａを構成する基本ファンクションセル１１
〜１３，２１〜２３，３１〜３３間を接続する内部配線
により配線の制約を受け、マクロセル１０１Ａの外部に
配線を引き出せないという問題がある。

【００１９】上記の問題を解決する方式として、特開平
４−２５６０７３号公報に、優先して引き出すピンのグ
ループ周囲の領域を他のグループのピンと接続する配線
経路として使用しないように配線禁止領域を設定する技
術が記載されている。しかしながら、この公知例では、
グループ内のピンを囲み、グループ内の全てのピンから
の引き出し線がスルーホールを打てる位置を含む領域を
配線禁止領域とするため、この技術をマクロセル１０１
Ａに適用すると、マクロセル１０１Ａ内の入出力端子５
１〜５６からマクロセル１０１Ａの外部への自動配線処
理ができなくなるという問題がある。

【００２０】すなわち、マクロセル１０１Ａに対し配線
禁止領域４１〜４４に加え、例えば基本ファンクション
セル１１〜１３，２１〜２３，３１〜３３を覆うように
配線禁止領域を設けたとすると、計算機を用いて自動的
に入出力端子５１〜５６からマクロセル１０１Ａの外部
に向かう配線を生成することは不可能となる。

【００２１】

【発明が解決しようとする課題】上述した従来のマクロ
セルのレイアウト方法は、基本ファンクションセルを配
置するときに取り込む回路接続情報に、マクロセル内の
入出力端子からマクロセルの外部へ配線するための回路
接続情報が欠けているため、マクロセル内の概略配線を
行う際に、マクロセル内の入出力端子からマクロセルの
外部に配線ができないという問題がある。

【００２２】さらに、マクロセルの入出力端子がマクロ
セルの外部に配線できない場合、マクロセルに含まれる
全ての基本ファンクションセルの配置をやり直すため、
設計期間が大幅に長くなるという問題がある。

【００２３】このため、本発明の目的はマクロセルの集
積度が増大してもマクロセルの外部への配線が可能なマ
クロセル及びそのレイアウト方法を提供することにあ
る。

【００２４】また、本発明の他の目的は、マクロセル内
に存在する入出力端子からマクロセルの外部に配線が可
能であり、マクロセルを効率よくレイアウトすることが
可能なマクロセルのレイアウト方法を提供することにあ
る。

【００２５】

【課題を解決するための手段】そのため、本発明による
マクロセルは、論理回路の基本要素である複数の基本フ
ァンクションセルからなるマクロセルにおいて、前記マ
クロセルは、前記マクロセルの外部と接続するための入
出力端子と、前記入出力端子から前記マクロセルの外部
に配線を引き出すための配線禁止領域とを備え、前記配
線禁止領域が、前記入出力端子の近辺に前記入出力端子
を有する前記基本ファンクションセルの上辺と下辺また
は左辺と右辺を縦断または横断するように設けられてい
ることを特徴としている。

【００２６】さらに、本発明によるマクロセルのレイア
ウト方法は、半導体基板上に論理回路の基本要素である
基本ファンクションセルを複数形成し、回路接続情報に
より前記基本ファンクションセル間を配線して構成した
特定機能を有するマクロセルのレイアウト方法におい
て、前記マクロセルの外部に接続する入出力端子を有す
る前記基本ファンクションセルを抽出するステップと、
前記入出力端子の引き出し方向を決定するステップと、
同一引き出し方向の前記入出力端子を有する前記基本フ
ァンクションセルをグループ化するステップと、前記基
本ファンクションセルの同一グループを配置し、これら
の配置された基本ファンクションセル内に存在する前記
入出力端子の近辺に配線禁止領域を設け、前記マクロセ
ル内の配線を行うステップを有することを特徴としてい
る。

【００２７】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を用いて説明する。

【００２８】図１は本発明のマクロセル及びそのレイア
ウト方法の第１の実施の形態を示すフローチャート、図
２は図１のフローチャートに基づいて設計したマクロセ
ル１０１Ｂの本実施の形態に関係する部分を抽出して示
した概略的平面図である。なお、従来例と共通の構成要
素及びステップには共通の参照文字／数字を付してあ
る。

【００２９】最初に、ステップＳ１１において、マクロ
セル１０１Ｂを構成する基本ファンクションセルの中で
マクロセル１０１Ｂの外部に接続する入出力端子を有す
る基本ファンクションセルを抽出する。

【００３０】次に、ステップＳ１２でプロセス及び搭載
可能なゲート数などにより決まるゲートアレイの下地情
報、基本ファンクションセル３０１の外形情報及びコン
タクト、スルーホールについての位置情報などを含むマ
スタ情報１と、マクロセル１０１Ｂ内部で基本ファンク
ションセル３０１間の配線を行う際に配線禁止領域を指
定する配線禁止情報３などをもとにマクロセル１０１Ｂ
の上辺、下辺、左辺及び右辺のうちどの辺にマクロセル
１０１Ｂ内に存在する入出力端子からマクロセル１０１
Ｂの外部に配線を引き出すかを決定する。例えば、第１
番目にマクロセル１０１Ｂの下辺に引き出し方向を決定
する。

【００３１】次に、ステップＳ１３で同一引き出し方向
の入出力端子を有する基本ファンクションセルをまとめ
てグループ化する。各々の基本ファンクションセルに対
する上下左右各辺の引き出し方向へのグループ化は、フ
ロアプランやマクロセル間の接続情報及びマクロセルと
Ｉ／Ｏセル１０４との接続情報をもとに、レイアウト設
計者がマニュアルで決定するか、上記の情報をもとに自
動で決定する。

【００３２】次に、ステップＳ１４でグループ化した基
本ファンクションセルの配置段数を決定し、ステップＳ
１５でグループ化した基本ファンクションセルをマクロ
セル配置領域内に配置する。例えば、図２においてエク
スクルーシブオアゲート１１ａ〜１１ｃ、フリップフロ
ップ１２a〜１２ｃ、加算器１３ａ〜１３ｃはそれぞれ
３段の縦積み構成としているが、仮にエクスクルーシブ
オアゲート１１ａ〜１１ｃに加え、さらに３個のエクス
クルーシブオアゲート１１ｄ〜１１ｆの入出力端子から
下辺に引き出す場合は、６段の縦積み構成とせずに３段
縦積み構成のエクスクルーシブオアゲート１１ａ〜１１
ｃの隣に、３段縦積み構成のエクスクルーシブオアゲー
ト１１ｄ〜１１ｆを配置する。

【００３３】また、フリップフロップ１２ａ〜１２ｃに
加え、さらに２個のフリップフロップ１２ｄ，１２ｅの
入出力端子から下辺に引き出す場合は、フリップフロッ
プ１２ｄ，１２ｅを２段縦積み構成とし、３段縦積み構
成のフリップフロップ１２ａ〜１２ｃの隣に配置する。

【００３４】このように、グループ化した基本ファンク
ションセルの配置段数の高さができるだけ均等になるよ
うにグループをさらに分割して配置段数を決定する。

【００３５】次に、ステップＳ１６で入出力端子周辺に
配置段数と同数の配線禁止領域を設定する。図２におい
て、エクスクルーシブオアゲート１１ａ〜１１ｃ、フリ
ップフロップ１２ａ〜１２ｃ、加算器１３ａ〜１３ｃ
は、それぞれ３段の縦積み構成であり、入出力端子５１
ａ〜５１ｃ，５２ａ〜５２ｃ，５３ａ〜５３ｃからそれ
ぞれ下辺に配線を引き出すので、配線禁止領域８０ａ〜
８０ｄ、８１ａ〜８１ｄ、８２ａ〜８２ｄはそれぞれ３
本分の配線幅で、それぞれエクスクルーシブオアゲート
１１ａ〜１１ｃ、フリップフロップ１２ａ〜１２ｃ、加
算器１３ａ〜１３ｃ内に配置される。また、エクスクル
ーシブオアゲート１１ｂ，１１ｃ、フリップフロップ１
２ｂ，１２ｃ及び加算機１３ｂ，１３ｃ内にそれぞれ配
置される配置禁止領域は、配置禁止領域８０ａ〜８０
ｄ、８１ａ〜８１ｄ及び８０ａ〜８０ｄとそれぞれ同様
である。

【００３６】また、配線禁止領域８０ｂ，８０ｄ，８１
ｂ，８１ｄ，８２ｂ，８２ｄは、従来の配線禁止情報３
にもとづく配線禁止領域４１〜４３とは別に、入出力端
子５１ａ，５２ａ，５３ａから配線禁止領域８０ａ，８
０ｃ，８１ａ，８１ｃ，８２ａ，８２ｃを介して配線を
マクロセル１０１Ｂの下辺に引き出すために用いる配線
禁止領域である。

【００３７】次に、ステップＳ１７でマクロセル１０１
Ｂの外部に接続する入出力端子が存在する基本ファンク
ションセルをマクロセル１０１Ｂ内に全て配置したかど
うかの判定を行う。第１番目にマクロセル１０１Ｂの下
辺方向に配線を引き出す基本ファンクションセルのグル
ープを配置したので、次にマクロセル１０１Ｂの上辺方
向に配線を引き出す基本ファンクションセルを上述した
方法で配置する。同様に、左辺及び右辺についてもステ
ップＳ１２〜ステップＳ１６を繰り返す。

【００３８】次に、従来と同様にステップＳ２で概略配
線を行った後、ステップＳ３で詳細配線を行い、ステッ
プＳ１８において、ステップＳ１６で設定した配線禁止
領域を解除しマクロセルレイアウトデータ４を作成す
る。

【００３９】従って、マクロセル１０１Ｂ、メモリセル
１０２，ユーザ論理回路１０３，Ｉ／Ｏセル１０４を用
いてチップ１００をレイアウトする際、入出力端子５１
ａ〜５１ｃ，５２ａ〜５２ｃ，５３ａ〜５３ｃからマク
ロセル１０１Ｂの配線禁止領域８０ａ〜８０ｄ，８１ａ
〜８１ｄ，８２ａ〜８２ｄを介してマクロセル１０１Ｂ
の下辺に容易に配線を引き出すことが可能である。ま
た、基本ファンクションセルを試行錯誤で入出力端子を
マクロセルの外部に引き出し可能となるまで繰り返し配
置し、設計期間が大幅に長くなるという従来例の問題を
解決することができる。

【００４０】次に、本発明の第２の実施の形態について
図面を用いて説明する。

【００４１】図３は本発明のマクロセル及びそのレイア
ウト方法の第２の実施の形態を示すフローチャート、図
４は図３のフローチャートに基づいて設計したマクロセ
ル１０１Ｃの本実施の形態に関係する部分を抽出して示
した概略的平面図である。

【００４２】最初に、ステップＳ１９において、マスタ
情報１、回路接続情報２、配線禁止情報３をもとにマク
ロセル１０１Ｃを構成する全ての基本ファンクションセ
ルを、マクロセル１０１Ｃの配置領域内に設計者がマニ
ュアルで配置するか計算機を用いて自動的に配置する。

【００４３】次に、ステップＳ１１でマクロセル１０１
Ｃの外部に接続する入出力端子を有する基本ファンクシ
ョンセルを抽出する。図４では、３０１Ａ，３０１Ｂ，
３０１Ｃの３つの基本ファンクションセルがマクロセル
１０１Ｃの外部へ配線を引き出すための入出力端子５
７，５８，５９を有している。

【００４４】次に、ステップＳ２０で、入出力端子５７
〜５９の近辺からマクロセル１０１Ｃの各辺に至る領域
に設ける水平方向及び垂直方向の配線禁止領域の配線レ
ベルを決定する。例えば、水平方向及び垂直方向として
第２層及び第３層の金属配線層を用いる。

【００４５】次に、ステップＳ２１で入出力端子の左右
にマクロセル１０１Ｃの左辺及び右辺と入出力端子を結
ぶ配線禁止領域を設ける。図４において、入出力端子５
７の左右に配線禁止領域９１ａを設ける。同様に、入出
力端子５８，５９の左右にそれぞれ配線禁止領域９１
ｂ，９１ｃを設ける。

【００４６】次に、ステップＳ２２においてステップＳ
２１と同様に、入出力端子の上下にマクロセル１０１Ｃ
の上辺及び下辺と入出力端子を結ぶ配線禁止領域を設け
る。図４において、入出力端子５７の上下に配線禁止領
域９０ｃを設ける。同様に、入出力端子５８，５９の上
下にそれぞれ配線禁止領域９０ａ，９０ｂを設ける。な
お、４５〜４８は、配線禁止情報３に基づいて配置され
ている基本ファンクションセル内の配線禁止領域であ
る。

【００４７】次に、ステップＳ２３において、外部に接
続する入出力端子に対しステップＳ２１及びステップＳ
２２での配線禁止領域の設定を全て完了したかどうかを
判定し、完了していない場合はステップＳ２１に戻って
配線禁止領域の設定を続行し、完了した場合はステップ
Ｓ２の概略配線を行うが、これ以降は第１の実施の形態
と同様なので説明を省略する。

【００４８】本実施の形態は、入出力端子５７〜５９の
上下左右にマクロセル１０１Ｃの外部に配線を引き出す
配線チャネルを配線禁止領域９０ａ〜９０ｃ及び配線禁
止領域９１ａ〜９１ｃとして設定するので、マクロセル
１０１Ｃの入出力端子からマクロセル１０１Ｃの外部に
引き出す配線群全体としては、より短い配線で引き出す
ことが可能であり、高速動作をするマクロセルに対して
極めて有効である。

【００４９】また、マクロセル１０１Ｃの入出力端子５
７〜５９から上下左右のいずれの辺にも配線が引き出し
可能なので、チップをレイアウトする際、マクロセル１
０１Ｃと他のマクロセル１０１、メモリセル１０２及び
Ｉ／Ｏセル１０４間の配線を容易に行うことができるだ
けでなく、配線長を小さくすることができるのでチップ
としての高速動作が可能である。

【００５０】

【発明の効果】以上説明したように、本発明によるマク
ロセル及びそのレイアウト方法は、マクロセルの外部と
配線する入出力端子の近辺に配線禁止領域を設けてマク
ロセルを構成する基本ファンクションセル間の配線を行
うので、マクロセルの外部に容易に入出力端子から配線
を引き出すことが可能である。

【００５１】また、マクロセルのレイアウト設計におい
てマニュアルによる修正が無くなるので、マクロセルの
設計期間を大幅に短縮することができる。

【００５２】さらに、マクロセルのどの辺からも入出力
端子が引き出し可能なので、チップをレイアウトする際
に配線性が向上するとともに、配線長が短くなり高速動
作が可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のマクロセルのレイ
アウト方法を示すフローチャートである。

【図２】本発明の第１の実施の形態のマクロセルを示す
概略的平面図である。

【図３】本発明の第２の実施の形態のマクロセルのレイ
アウト方法を示すフローチャートである。

【図４】本発明の第２の実施の形態のマクロセルを示す
概略的平面図である。

【図５】チップの階層構造を表す説明図である。

【図６】従来のマクロセルのレイアウト方法を示すフロ
ーチャートである。

【図７】従来のマクロセルを示す概略的平面図である。

【図８】図７の一部の拡大図である。

【符号の説明】

１ マスタ情報 ２ 回路接続情報 ３ 配線禁止情報 ４ マクロセルレイアウトデータ １１〜１３，２１〜２３，３１〜３３，３０１，３０１
Ａ〜３０１Ｃ 基本ファンクションセル １１ａ〜１１ｃ エクスクルーシブオアゲート １２ａ〜１２ｃ フリップフロップ １３ａ〜１３ｃ 加算器 ４１〜４８，８０ａ〜８０ｄ，８１ａ〜８１ｄ，８２ａ
〜８２ｄ，９０ａ〜９０ｃ，９１ａ〜９１ｃ 配線禁
止領域 ５１〜５９，５１ａ〜５１ｃ，５２ａ〜５２ｃ，５３ａ
〜５３ｃ 入出力端子 ６１〜６５ マクロセル内部の基本ファンクションセ
ル間を接続する配線 ７１，７２ 入出力端子からマクロセル外部への配線 １００ チップ １０１，１０１Ａ，１０１Ｂ，１０１Ｃ マクロセル １０２ メモリセル １０３ ユーザ論理回路 １０４ Ｉ／Ｏセル ２０１ ＰＬＬ ２０２ 乗算器 ２０３ ＲＡＭ ２０４ ＲＯＭ ４０１ 基本セル

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/82 G06F 17/50 H01L 27/04

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に論理回路の基本要素であ
   る基本ファンクションセルを複数形成し、回路接続情報
   により前記基本ファンクションセル間を配線して構成し
   た特定機能を有するマクロセルのレイアウト方法におい
   て、 前記マクロセルの外部に接続する入出力端子を有する前
   記基本ファンクションセルを抽出するステップと、 前記入出力端子の引き出し方向を決定するステップと、 同一引き出し方向の前記入出力端子を有する前記基本フ
   ァンクションセルをグループ化するステップと、 前記基本ファンクションセルの同一グループを配置し、
   これらの配置された基本ファンクションセル内に存在す
   る前記入出力端子の近辺に配線禁止領域を設け、前記マ
   クロセル内の配線を行うステップを有することを特徴と
   するマクロセルのレイアウト方法。
2. 【請求項２】 前記基本ファンクションセルは、前記基
   本ファンクションセルの構成要素である基本セルを前記
   半導体基板上にアレイ状に固定して配置した基本セル領
   域に配置されることを特徴とする請求項１記載のマクロ
   セルのレイアウト方法。
3. 【請求項３】 前記同一グループの基本ファンクション
   セルの配置段数を決定するステップと、 前記入出力端子近辺に配置段数と同数の配線本数が通過
   可能な配線禁止領域を設けるステップとを有することを
   特徴とする請求項１記載のマクロセルのレイアウト方
   法。
4. 【請求項４】 前記同一グループの基本ファンクション
   セルの配置段数を決定するステップにおいて、配置段数
   の高さが他の前記同一グループの基本ファンクションセ
   ルの配置段数とほぼ等しくなるように、前記同一グルー
   プの基本ファンクションセルをさらにグループ分けする
   ことを特徴とする請求項３記載のマクロセルのレイアウ
   ト方法。
5. 【請求項５】 前記基本ファンクションセルをグループ
   化するステップにおいて、同一グループは同一機能を有
   する基本ファンクションセルで構成されることを特徴と
   する請求項１記載のマクロセルのレイアウト方法。
6. 【請求項６】 前記配線禁止領域は、前記マクロセルの
   少なくとの一辺に達する直線上の領域であることを特徴
   とする請求項１記載のマクロセルのレイアウト方法。
7. 【請求項７】 論理回路の基本要素である複数の基本フ
   ァンクションセルからなるマクロセルにおいて、 前記マクロセルは、前記マクロセルの外部と接続するた
   めの入出力端子と、前記入出力端子から前記マクロセル
   の外部に配線を引き出すための配線禁止領域とを備え、 前記配線禁止領域が、前記入出力端子の近辺に前記入出
   力端子を有する前記基本ファンクションセルの上辺と下
   辺または左辺と右辺を縦断または横断するように設けら
   れていることを特徴とするマクロセル。
8. 【請求項８】 同一機能を有し前記入出力端子からの配
   線引き出し方向が同一である複数の前記基本ファンクシ
   ョンセルが隣接して配置され、前記配線禁止領域が隣接
   している前記基本ファンクションセル間で連続している
   ことを特徴とする請求項７記載のマクロセル。