JPH03265158A - 半導体マクロセルの自動作成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術（第５図、第６図） 発明が解決しようとする課題（第７図）課題を解決する
ための手段（第１図） 作用 実施例（第２図〜第４図） 発明の効果 〔概　要〕 半導体マクロセルの自動作成方法、特にスタンダードセ
ル方式の集積回路において、自動設計処理（セルコンパ
イラ）システムによりマクロセルを自動作成する方法に
関し、 該マクロセルの物理サイズやそのセル端子ピッチが異な
っていた場合であっても、該マクロセルの物理サイズの
伸張処理に基づいてその配置配線処理をし、半導体回路
全体のレイアウト面積の縮小化を図ることを目的とし、 自動設計処理システムにより複数のサブセルを配置して
半導体マクロセルを作成する方法であって、予めサブセ
ルに許容される設計条件に基づいて該サブセルの伸張位
置データの作成処理をし、前記伸張位置データに基づい
て複数のサブセルの配置処理及び伸張処理をすることこ
とを含み構成する。

きるマクロセルの自動作成方法が望まれている。

（産業上の利用分野〕 本発明は、半導体マクロセルの自動作成方法に関するも
のであり、更に詳しく言えばスタンダードセル方式の集
積回路において、自動設計処理（セルコンパイラ）シス
テムによりマクロセルを自動作成する方法に関するもの
である。

近年、半導体集積回路装置（ＬＳＩ）の大規模化、高密
度化、その動作の高速化等の要求に伴いＬＳＩの製造過
程において、アンドゲートやナントゲート等の回路素子
やその間を配線構成したマクロセルをチップ面積内に効
率良く配置する要求がある。

しかし、マクロセルの物理サイズが異なる場合、該マク
ロセル間の配線領域面積が多くなり、半導体回路全体の
レイアウト面積が設計要求を満足できず、その集積化の
向上の妨げとなることがある。

そこで、マクロセルの配置を工夫して半導体回路全体の
レイアウト面積の縮小化をすることがで〔従来の技術〕 第５〜７図は、従来例に係る半導体マクロセルの自動作
成方法の説明図である。

第５図は、従来例に係る自動設計処理システムの構成図
である。

図において、アンドゲートやナントゲート等の回路素子
やその間を配線構成したマクロセル間を配置配線する自
動設計処理（セルコンパイラ）システムは、キーボード
１．デイスプレィ２．設計データファイルメモリ３．リ
ストデータファイルメモリ４．マスクパターンデータフ
ァイルメモリ５及び自動配置／配線制御袋Ｍ６から成る
。

ここで、マクロセルとはアンドゲートやナントゲートを
用いてカウンタ等を構成したものであり、そのソフト情
報としてはパターン情報や結線情報等が決定されている
ものをいう。

第６図は、従来例に係るマクロセルの自動作成方法のフ
ローチャートである。

図において、まず、ステップＰ１で設計ＬＳＩに使用す
るマクロセルフの決定をする。次に、ステップＰ２でマ
クロセルのフロアプランの決定をする。

次いで、ステップＰ３で当該制御装置を起動して各マク
ロセルフを作成する。この際に、複数のサブセルのライ
ブラリデータが設計データファイルメモリ３から読み出
される。また、フロアプランに基づいてサブセルが配置
され、そのサブセル間が配線されることにより、マクロ
セル（コンパイルドセル）７が作成される。

該マクロセルフは、セル端子位置や物理サイズが固定さ
れている。また、マクロセルフの個々のセル端子ピッチ
やその物理サイズも異なっている。

さらに、マクロセルフ上の配＃！領域も限定されたもの
である。

次いで、ステップＰ４でチップ全体のレイアウトをする
。この際に、例えば、第７図のように物理サイズとセル
端子ピッチの異なる二つのマクロセルＮｏ１．Ｎｏ２間
が配線される。その配線状態は、配ｍ　ｆｉｅｆ　Ｊｕ
！：の輻Ｗを保ってそのセル端子間が自動配線される。

これにより、設計ＬＳＩのマスクパターンデータが作成
され、そのデータがファイルメモリ５に格納される。

〔発明が解決しようとする課題〕

ところで、従来例によればステップＰ３で作成された物
理サイズ、セル端子ピッチが異なるマクロセルＮｏｌ、
Ｎｏ２が配置され、その間がステップＰ４で自動配線さ
れている。

このため、物理サイズが固定されたマクロセルＮｏｌ、
Ｎｏ２のセル端子間の配線やその接続位置を調整するた
めの幅Ｗの配線可能領域（チャネル領域）８が必要とな
る。また、第７図のように物理サイズの小さいマクロセ
ルＮｏｌの周辺に無駄なチップ占有領域を生ずることが
ある。これは、第７図の問題点を説明するレイアウトパ
ターン図において、−点鎖線で囲まれた領域９を基準に
すると、マクロセルＮｏｌ、Ｎｏ２の物理サイズの差に
よるものと、セル端子ピッチの相違に基づく配線可能領
域８の増大により生ずるものである。

コレにより、マクロセルＮＯＩ、ＮＯ２の配線本数が増
加すると益々配線可能領域８の幅Ｗの増大が余儀無くさ
れる。このことで、半導体回路全体のレイアウト面積が
増加し、半導体回路装置の高集積化、高密度化の妨げと
なるという問題がある。

本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、マクロセルの物理サイズやそのセル端子ピッチ
が異なっていた場合であっても、該マクロセルの物理サ
イズの伸張処理に基づいてその配置配線処理をし、半導
体回路全体のレイアウト面積の縮小化を図ることを可能
とする半導体マクロセルの自動作成方法の提供を目的と
する。

〔課題を解決するための手段〕

第１図（ａ）、（ｂ）は、本発明に係る半導体マクロセ
ルの自動作成方法の原理図を示している。

その方法は、自動設計処理システムにより複数のサブセ
ルＳＣを配置して半導体マクロセルＭＣを作成する方法
であって、同図（ｂ）に示すようにステップＰＩで予め
、サブセルＳＣに許容される設計条件に基づいて該サブ
セルＳＣの伸張位置データの作成処理をし、ステップＰ
２で前記伸張位置データに基づいて複数のサブセルＳＣ
の配置処理及び伸張処理をすることを特徴とし、上記目
的を達成する。

〔作　用〕

本発明によれば、予め、サブセルＳＣに許容される設計
条件により作成処理された伸張位置データに基づいて、
複数のサブセルＳＣの配置処理及び伸張処理がされる。

例えば、複数のサブセルＳＣの配置処理に基づいて形成
された物理サイズ及びセル端子ピッチが異なる二つの半
導体マクロセルＭＣ間に配線要求があった場合、まず、
物理サイズの小さい半導体マクロセルＭＣが伸張位置デ
ータに基づいて分割処理される。次いで、分割処理され
た領域に配線可能な伸張領域が形成される。この際の伸
張領域は、例えば、物理サイズの大きい半導体マクロセ
ルＭＣの一辺の長さに合致するように物理サイズの小さ
い半導体マクロセルＭＣの伸張処理をしたときに生ずる
ものである。これにより、物理サイズが可変する半導体
マクロセルの自動配置配線処理を効率良く行うことがで
きる。

このため、半導体マクロセルＭＣ間の配線本数が増加し
た場合であっても、セル端子間の配線やその接続位置を
調整するための領域を伸張領域において行うことができ
る。このことで、３亥マクロセル間の配線可能領域（チ
ャネル領￥ｉ）の幅Ｗを従来例に比べて縮小することが
可能となる。

これにより、半導体マクロセルＭＣ間の配置間隔が縮小
化が図られることから、配置余裕が生じて半導体回路全
体のレイアウト面積が減少し、半導体回路装置の高集積
化、高密度化の向上を図ることが可能となる。

〔実施例〕

次に図を参照しながら本発明の実施例について説明をす
る。

第２〜４図は、本発明の実施例に係る半導体マクロセル
の自動作成方法を説明する図であり、第２図は、本発明
の実施例に係る自動設計処理システムの構成国を示して
いる。

図において、１１はキーボードであり、入力データカー
ドに指定された半導体マクロセルの物理サイズやその論
理データを入力するものである。

１２はデイスプレィであり、半導体レイアウトパターン
を表示するものである。

１３は設計データファイルメモリであり、サブセルライ
ブラリとして複数のサブセルの物理マスクパターンデー
タが格納されている。サブセルの物理マスクパターンは
、その各配線層の配線ピッチの最大公約数より小さな値
でグリソト化されたグリッド方式に基づいてレイアウト
表示される。

また、本発明の実施例ではサブセル内に従来例にはない
伸張位置データが設定されている。この伸張位置データ
は、予め設計条件として割り当てられたレイアウト層、
専ら配線パターン層となる部分をＸ、Ｙ方向又はその両
方向に伸張可能とした領域情報である。該データは、半
導体マクロセル間の配線処理の際に、伸張領域を形成す
るものである。

１４はリストデータファイルメモリであり、サブセルや
半導体マクロセルの入力ボート数、ビット数、ワード数
等の論理的なサイズ情報を格納するものである。

１５はマスクパターンデータファイルであり、複数のサ
ブセルを配置配線されたＬＳＩマスクパターンデータを
格納するものである。ＬＳＩマスクパターンデータは、
その後、レジスト等の露光処理に用いられるものである
。

１６は自動配置／配線制御装置であり、論理コンパイラ
と物理コンパイラから成る。論理コンパイラは、入力デ
ータカードに指定された論理的なサイズ情報からそのネ
ットリストを生成するものである。物理コンパイラは、
設計要求された半導体マクロセルに係るサブセルライブ
ラリを続出し、それに基づいてサブセルを配置配線する
ものであ１７は物理サイズ伸張処理手段であり、伸張位
置データに基づいて半導体マクロセルを配置変更及び指
定された半導体マクロセル間の配線処理を実行するもの
である。該伸張処理手段１７は、従来例には無く、本発
明により新たに付加されたものである。

これにより、ＡＬＵ、乗算器、加算器等の半導体マクロ
セルを自動作成する自動設計処理システムを構成する。

次に、半導体マクロセルの自動作成方法について説明を
する。

第３図は、本発明の実施例に係る半導体マクロセルの自
動作成方法のフローチャートであり、第４図（ａ）〜（
ｅ）は、それを補足するレイアウトパターン図を示して
いる。

第３図において、まず、ステップＰ１で当該システムに
より自動作成しようとするＬＳＩに使用するマクロセル
を決定する。

次いで、ステップＰ２でマクロセルのフロアプランを決
定する。これまでは、従来例と同様の処理内容である。

本発明では、以下の処理内容が異なっている。

すなわち、ステップＰ３で予め、サブセルＳＣに許容さ
れる設計条件に基づいて伸張位置データの作成処理をす
る。この際に、本発明の実施例ではトランジスタ回路や
配線パターンを組み入れたサブセル内に伸張処理されて
も支障のないレイアウト層、専ら配線パターン層となる
部分を伸張領域となるように伸張位置データを設定して
いる。

例えば、第４図（ａ）のように、物理サイズの異なる複
数のサブセルＳＣＩ〜ＳＣ４の斜線で示した部分を伸張
位置データに係る９１　Ｍ　Ａとする。

さらに、ステップＰ４で伸張位置データに基づいて複数
のサブセルＳＣＩ〜ＳＣ４の配置処理及び伸張処理をす
る。ここで、当該制御装置が起動されることにより、複
数のサブセル５ＣＩ−３Ｃ４のライブラリデータが設計
データファイルメモリ１３から読み出される。また、フ
ロアプランに基づいてサブセルが配置される。その配置
基準は、伸張位置データに係る領域Ａが、例えば、Ｙ方
向に連続するようにサブセル間が配置処理される（第４
図（ｂ）参照）。

また、サブセル間に配線パターンＬＰがレイアウト処理
される。これにより、半導体マクロセル（コンパイルド
セル）ＭＣＩが自動作成される（第４図（ｃ）参照）。

ここで、従来例のように領域９において、第４図（ｄ）
に示すような物理サイズが半導体マクロセルＭＣＩより
も大きく、セル端子ピンチｐｉ＜ｐ２が異なる他の半導
体マクロセルＭＣ２間に配線要求があったものと仮定す
る。

この場合、伸張位置データに基づいて伸張処理をする。

この伸張処理方法は、第４図（ｅ）のように物理サイズ
の大きい他の半導体マクロセルＭＣ２のを基準する０例
えば、その物理サイズが小さい半導体マクロセルＭＣＩ
を分割処理してセル端子ピッチｐ１がｐ２に等しくなる
ようにする。

また、分割処理は伸張位置データに基づいて実行し、そ
の分割位置は先の伸張位置データに係る領域Ａを基準と
する。これにより、該領域Ａは伸張処理の結果、配線可
能な伸張領域Ｂとなる。

なお、半導体マクロセルＭＣ２のセル端子ピンチＰ２が
基準となることから半導体マクロセルＭＣＩのセル端子
ピッチＰ１の整合調整は同図破線円内図のようにチャネ
ル領域ＣＡ又は新たに形成された伸張領域Ｂにおいて行
われる。

これにより、物理サイズとセル端子ピッチｐ１゜ｐ２の
異なる二つの半導体マクロセルＭＣＩ、　ＭＣ２間が自
動配線がされる。その配線状態は、配線領域の輻Ｗを保
ってそのセル端子間が自動配線される。また、Ｃは配置
余裕であり、同図（ｅ）において、−点鎖線で囲まれた
領域９を基準にすると半導体マクロセルＭＣＩの物理サ
イズが変更されたこと、及び配線ｅ！ＩｋＡの幅Ｗの縮
小化により生じたものである（第４図（ｅ）参照）。

次いで、ステフプＰ５でチップ全体のレイアウトをする
。。

コレニヨリ、設計ＬＳＩのマスクパターンデータが作成
され、そのデータがファイルメモリ１５に格納される。

このようにして、本発明の実施例によれば、予め、サブ
セルＳＣに許容される設計条件により作成処理された伸
張位置データに基づいて複数のサブセルＳＣＩ〜ＳＣ４
の配置処理及び伸張処理がされる。

例えば、複数のサブセルＳＣＩ〜ＳＣ４の配置処理に基
づいて形成された物理サイズ及びセル端子ピッチｐｉ、
ｐ２が異なる二つの半導体マクロセルＭＣＩ、　ＭＣ２
間に配線要求があった場合、まず、物理サイズの小さい
半導体マクロセルＭＣＩが伸張位置データに基づいて分
割処理される。次いで、分割処理された領域に配線可能
な伸張領域Ｂが形成される。これにより、物理サイズが
可変する半導体マクロセルＭＣＩの自動配置配線処理が
される。

このため、半導体マクロセルＭＣ１，ＭＣ２間の配線本
数が増加した場合であっても、セル端子間の配線やその
接続位置を調整するための領域を伸張領域Ｂにおいて行
うことができる。このことで、該マクロセルＭＣＩ、　
　ＭＣ２間の配線領域の＃ＭＷを従来例の配ｗＡ領域の
輻Ｗに比べて少なくすることが可能となる。

これにより、半導体マクロセルＭＣＩ、　ＭＣ２間の配
置間隔が縮小化されることから、配置余裕Ｃが生じて半
導体回路全体のレイアウト面積が減少し、半導体回路装
置の高集積化、高密度化の向上を図ることが可能となる
。

〔発明の効果〕

以上説明したように、本発明によれば伸張位置データに
基づいて複数のサブセルＳｃの配置処理及び伸張処理を
することにより、物理サイズが可変する半導体マクロセ
ルの自動作成処理をすることができる。

このため、半導体マクロセルの物理サイズ及びセル端子
ピンチが異なり、その間の配線本数が増加した場合であ
っても、従来例に比べて該マクロセル間の配線領域の幅
を増加することなく効率良く配線処理をすることが可能
となる。このことで、該マクロセル間のチャネル領域を
従来例に比べて縮小することが可能となる。

これにより、半導体チップ面積に配置余裕を生じ、半導
体回路装置の高集積化、高密度化の向上を図ることが可
能となる。

【図面の簡単な説明】

第１図は、本発明に係る半導体マクロセルの自動作成方
法の原理図、 第２図は、本発明の実施例に係る自動設計処理システム
の構成図、 第３図は、本発明の実施例に係る半導体マクロセルの自
動作成方法のフローチャート、第４図は、本発明の実施
例に係るフローチャートを補足するレイアウトパターン
図、 第５図は、従来例に係る自動設計処理システムの構成図
、 第６図は、従来例に係る半導体マクロセル間の自動配線
処理のフローチャート、 第７図は、従来例に係る問題点を説明するレイアウトパ
ターン図である。 （符号の説明） ＳＣ・・・サブセル、 ＭＣ・・・半導体マクロセル。

Claims (1)

【特許請求の範囲】
1. 　自動設計処理システムにより複数のサブセル（ＳＣ）
   を配置して半導体マクロセル（ＭＣ）を作成する方法で
   あって、予め、サブセル（ＳＣ）に許容された設計条件
   に基づいて該サブセル（ＳＣ）の伸張位置データの作成
   処理をし、前記伸張位置データに基づいて複数のサブセ
   ル（ＳＣ）の配置処理及び伸張処理をすることを特徴と
   する半導体マクロセルの自動作成方法。