JP2001127161A - 集積回路 - Google Patents

集積回路

Info

Publication number
JP2001127161A
JP2001127161A JP2000283925A JP2000283925A JP2001127161A JP 2001127161 A JP2001127161 A JP 2001127161A JP 2000283925 A JP2000283925 A JP 2000283925A JP 2000283925 A JP2000283925 A JP 2000283925A JP 2001127161 A JP2001127161 A JP 2001127161A
Authority
JP
Japan
Prior art keywords
integrated circuit
level
array
spare
standard cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000283925A
Other languages
English (en)
Inventor
Anthony Shadato John
アンソニー シャダト ジョン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nokia of America Corp
Original Assignee
Lucent Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lucent Technologies Inc filed Critical Lucent Technologies Inc
Publication of JP2001127161A publication Critical patent/JP2001127161A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17764—Structural details of configuration resources for reliability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778—Structural details for adapting physical parameters
    • H03K19/17796—Structural details for adapting physical parameters for physical disposition of blocks

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【課題】 新規な集積回路を提供する。 【解決手段】 自身内に散在した予備ゲート論理を有す
るアレイ状の標準セル論理からなる集積回路において、
予備ゲート論理は、上位レベルコンダクタを通して標準
セル論理に接続可能である。上位２または３金属レベル
及び関連するバイアはマスクプログラム可能であり、マ
スクプログラム可能上位レベルからその下の標準セル論
理への相互接続は、標準セルアレイ全体に散在する通常
のアレイ状コンダクタバイア及びプログラムレベルによ
って完成するループ構造を生成する上昇した出力端子を
使用して行われる。任意の標準セル論理を除去するた
め、標準セルの出力端子ループをマスクプログラム可能
金属レベルまで上昇させりことができる。予備ゲート論
理は標準のセル論理よりも少ない論理ゲートからなるの
で、標準セルＡＳＩＣアレイに伴う生産の経済性が可能
になり、最上位金属レベルしか変更不要なので、経済的
かつ迅速に論理エラーを修理し、論理機能性の変更を実
現できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はプログラム可能な状
態で予備の論理ゲートを含む標準的セル・アレイを有す
る集積回路に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）の製造費は、アクティ
ブ・デバイス（例えばトランジスタ）および関連の相互
接続部を含む所望の回路パターンを形成するのに必要な
処理ステップの数およびリソグラフィ・サイズに関連す
る。これらのステップは、通常は半導体である基板を獲
得し、複数の複数のドーパント拡散部を形成し、基板内
および基板上の領域および導電パターンを絶縁するのに
必要なステップである。これらの形成ステップは複数の
リソグラフィ・ステップを含み、種々の機構のサイズ、
形状および位置を画定する。今日の商業的集積回路生産
では、通常は０．２５マイクロメートル（「ミクロ
ン」）の最小リソグラフィ線幅を使用し、近い将来には
恐らく０．１８ミクロンまで減少し、その後も続いて減
少する。この先進の処理技術により、往々にして１００
万個のトランジスタを使用し、多くの場合は１０００万
個以上ものトランジスタを使用する非常に複雑な集積回
路を生産することができる。これによって実現できる機
能も、非常に複雑であることが多い。
【０００３】集積回路を設計するプロセスは、所望の回
路の機能性を実現する（つまり回路の合成）ばかりでな
く、その機能性を集積回路上の上述した機構の精密な位
置および幾何学的形状に翻訳（つまりレイアウト）しな
ければならない。残念亜柄、集積回路の合成およびレイ
アウトは極めて複雑であるので、通常はＩＣが十分に機
能するまでに多くの設計エラーを修正しなければならな
い。これは、実際のエラー数が比較的少なく、通常は数
千以上の論理ゲートのうち数個しかなくても、当てはま
る。つまり、エラー率はＩＣ上のゲート総数の２０パー
セントを大幅に下回ることが多く、通常は約５パーセン
トであるが、それでもエラーを修正しなければならな
い。これらの誤りを修正するため、往々にして、上述し
た機構の画定に使用するリソグラフィ・マスクの全く新
しいセットを構築する必要がある。典型的なＩＣ生産プ
ロセスでは、マスクのセットは通常少なくとも１２のマ
スクから成り、２０以上であることが多く、マスクのセ
ット当たり１０万ドル以上かかる。集積回路の１つの一
般的形態は「特定用途向け集積回路」（ＡＳＩＣ）であ
り、これはアレイ状の「標準セル」を使用して所望の機
能を実現する。標準セルの設計は、一般に、ライブラリ
と呼ばれるグループとして考えられる標準機能または物
理セルのセットによって実現される。ライブラリ内の個
々のセルが別個のゲート・レベルの機能を実現する。例
えばＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＡＤＤ、反転、マルチ
プレックス、レジスタ、ラッチ、ドライバなどである。
【０００４】標準セルのレイアウトは、カスタム・トラ
ンジスタのレイアウトによって識別され、したがって物
理セルの位置またはタイプを変更するには、全てのマス
ク・レベルを変更する必要があり、その費用が伴う。物
理的に、標準セルのレイアウトは、個々のセルをセル行
に入れ、セルは通常は全て同じ高さである（しかし、そ
うである必要はない）。行は、信号コンダクタを配置し
た配線通路によって分離してもよい。あるいは、行を突
き合わせることができ、この場合は配線通路を削除す
る。標準セルの設計は、往々にして特定用途向け集積回
路（ＡＳＩＣ）と呼ばれ、通常は比較的短い設計間隔、
生産性、費用、ダイのサイズ、パワーおよび性能など、
種々の要素の最高の組合せをＩＣ産業に提供する。しか
し、重大な欠点は、ＩＣを最初に設計した後、論理回路
の変更に必要な時間および費用である。また、マスクを
注文する前に上述したように複雑なＡＳＩＣ設計を徹底
的に試験することは、非常に困難である。ＡＳＩＣ技術
では、最初の設計では十分に接続しないが、その後のマ
スクの改正時に小さい変更を加えられる余分な標準セル
を行に含めることが知られている。しかし、従来技術は
機能回路に余分なセルを含めるため、全部の金属レベル
をプログラムする必要がある。その結果、初期設計の後
に、全部のマスク・レベルを再設計する必要なく小さい
設計変更を導入できる必要がある。
【０００５】さらに、従来技術は、必要なセル・タイプ
が必要な位置から遠い場合、性能上のペナルティが強い
られることがある。つまり、使用可能な特定のセルとそ
の位置が、通常は必要な設計変更にとって最適ではな
い。これは、セル配置エンジンのネットリストをベース
にした方法により、予備ゲートの配置を制御できないせ
いである。よく遭遇する別の欠点は、例えば３２ビット
のシフト・レジスタを設計に追加するなど、特定の設計
変更が、問題の領域に局所的な予備ゲートの容量を超え
ることである。また、固定した予備ゲートが不適切なゲ
ート・タイプであることもある。
【０００６】回路基板設計の技術では、個々のワイヤお
よびゲートを留め、必要に応じて設計を修繕することに
よって、システムの機能性に小さい変更を実行すること
が知られている。これは、回路改修の「ホワイト・ワイ
ヤ」アプローチと呼ばれる。しかし、これは、個々のワ
イヤを任意の必要な方向で回路基板にはんだ付けする能
力を用いる。つまり、初期設計の後に回路の種々の部分
にアクセスすることがあり、この機能は集積回路では使
用可能ではない。したがって、集積回路の場合、回路の
機能性変更には他の技術が採用されてきた。例えば、当
技術分野では種々の形態のプログラム可能論理が知られ
ている。１つの形態は「書替え可能ゲート・アレイ」で
あり、これはソフトウェア制御の論理ゲートおよび経路
指示コンダクタを使用して基板搭載集積回路の種々の論
理構成を選択することができる。例えば、米国特許第
５，３８４，４９７号公報参照。別の変形では、現場で
の、つまり製造後のＦＰＧＡのプログラミングに電気溶
断ヒューズを使用する。しかし、プログラミングの融通
性と引き替えに、ＦＰＧＡはＡＳＩＣの同等物より遅い
傾向がある。また、ＦＰＧＡはＡＳＩＣほど密ではな
く、通常は１０分の１以下の密度であり、したがってよ
り費用がかかる。
【０００７】プログラム可能論理の別の形態はゲート・
アレイであり、これはトランジスタの固定パターンを使
用し、そこで金属コンダクタ・レベルのカスタム・レイ
アウトによって論理セルをプログラムする。ゲート・ア
レイを変更するには、通常、全ての金属マスク・レベル
を変更する必要がある。ゲート・アレイは全ての配線を
再構築するので、論理の変更に必要な設計間隔は長く、
費用がかかる。例えば、６レベルの金属テクノロジーで
は、ゲート・アレイの設計変更の間隔は、通常は標準セ
ルの設計変更の２分の１以上である。さらに、ゲートの
密度は標準セル設計のわずか２分の１程度である。ゲー
ト・アレイのゲートの速度はＡＳＩＣの場合と同様であ
るが、全体的な論理速度は、信号ルートの効率が低いの
で、通常は約１０から２０パーセント遅い。さらに別の
タイプのプログラム可能デバイスは、レーザで構成可能
または単一マスクで構成可能であり、試作に有用で、大
量生産のためには密度を高めて固定したコンパクトな設
計にすることができるゲート・アレイを使用する。例え
ば、米国特許第５，５６５，７５８号公報参照。
【０００８】機能ブロック・レベルでテクノロジーを混
合し、ブロックが通常は１，０００以上のゲートから成
るよう、幾つかの試みがなされてきた。所与の機能ブロ
ックの全ゲートは、所与のテクノロジー（例えば標準セ
ルまたはゲート・アレイ）である。戦略は、より構成可
能なテクノロジーに、それほど限定されず、したがって
安定性が低い論理を実装し、標準セルに安定した論理を
実装することである。その結果、幾つかのテクノロジー
形態で実装された別個の機能ブロックが組み合わされ
る。しかし、ブロック・ベースでテクノロジーを混合す
ると、論理を異なるテクノロジー・ベースのブロックに
分離する必要があり、ブロック間の配線が比較的長くな
る。これにより、設計自体に余分な努力が加わり、長い
ブロック間配線のために性能を妥協する。また、これら
従来技術の設計は、往々にしてＩＣ論理の主要部分であ
る論理の標準セル部分を変更するため、プログラムを変
更することができないが、経済的に大量生産できる。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は高集積度でありながら安価に製造することができる新
規な集積回路を提供することである。
【００１０】
【課題を解決するための手段】前記課題は、自身内に含
まれる予備ゲート論理を有するアレイ状の標準セル論理
からなる集積回路により解決される。予備ゲートは、下
位レベル・コンダクタを中間コンダクタ・レベルまで上
げるアレイ状のバイアスを通して、アレイの少なくとも
一部の標準セルに接続可能である。これで、集積回路設
計の論理は、上位レベル・コンダクタのパターンを変更
することにより、変更することができる。
【００１１】
【発明の実施の形態】上位金属レベルを変更することに
よってＩＣの論理を変更することができる集積回路（Ｉ
Ｃ）およびプログラム技術に関して、以下詳細に説明す
る。技術の一態様は、物理レベルのフロア・プランによ
って予め決定した方法で、予備ゲートを標準セル論理ア
レイに分配する。予備ゲートは、通常、例示的実施形態
のアレイ全体に対称的に分散するクラスタであり、した
がってアレイの全部品で同等に簡単に変更することがで
きる。しかし、非対称の分散が可能であり、したがって
変更を必要とする可能性が高い周辺に、より多くの予備
ゲートを配置することができる。本明細書では、分離し
た予備ゲート・クラスタをより詳細に例示しているが、
予備ゲートは列状のセルを部分的に、または列全体を占
有してもよい。予備ゲートは通常、標準セル・アレイの
任意の部分で任意の標準セルにアクセスするが、多くの
場合、アレイの一部の標準セルへのアクセスも有用であ
る。
【００１２】現在の技術では、集積回路の初期設計で
は、予備論理は標準セル・アレイに接続されていない。
通常は１回の変更で１０個から１００個の範囲のゲート
に関わるその後の小さい設計変更は、上述したコンダク
タ・レベルのマスクのプログラミングによって、設計に
プログラム可能論理を挿入することにより実現すること
ができる。通常、最も上の２または３コンダクタ・レベ
ルをプログラミングに使用するが、所望に応じて使用数
を増加できる。例示的実施形態では、プログラミングは
上位２レベルの金属と、２金属レベルのそれぞれからそ
の下の金属レベルまでのウィンドウとを使用して達成さ
れ、これを２レベル・プログラミングと呼ぶことができ
る。その下にあるコンダクタ・レベルの使用も参照し、
これは２−１／２レベル・プログラミングと呼ぶことが
できる。つまり３金属レベルと２バイア・レベルをプロ
グラミングする。この技術で追加するゲートは、通常、
アレイ中のゲートの２０パーセント未満である。予備ゲ
ート論理は、従来のゲート・アレイに使用するのと同様
のプログラム可能ゲート種であることが最も多く、コン
ダクタ・レベルを変更することによって予備ゲート論理
自体をプログラムすることができる。しかし、代替的に
予備ゲート論理として標準セルを使用することが可能で
ある。
【００１３】以下の説明のために、５レベルの金属テク
ノロジーと仮定する。「金属１」が最低金属レベル（つ
まり半導体基板に最も近い）、「金属５」が最上金属レ
ベルである。しかし、本発明は、相互接続レベルがこれ
より多い、または少ないテクノロジーにも適用すること
ができる。さらに、非金属コンダクタを相互接続に、最
も典型的には局所相互接続を提供する下位レベルに使用
することができる。これらのコンダクタ・タイプは、ド
ーピングしたポリシリコン、金属ケイ化物、窒化チタ
ン、および他のタイプを含むことができる。
【００１４】「アクセス端子」は、元の標準セル配線に
配置され、下位レベルの標準セル配線を中間「インタフ
ェース」コンダクタ・レベルまで上げる働きをする。こ
れによって、予備ゲート論理をアレイ内の既存の標準セ
ル配線に取り付けることが可能になる。「上層予備ゲー
トＩ／Ｏ端子」により、予備ゲートの入出力をインタフ
ェース・レベルまで上げ、元の標準セルの代わりに、ま
たはそれに加えて予備ゲート論理を挿入することが可能
になる。「挿入ループ」は、最下位プログラミング・コ
ンダクタ・レベルまで上げた標準セルのＩ／Ｏ端子であ
る。これで、本発明により標準セル配線は、「上位」コ
ンダクタ・レベル、つまり初期設計で固定される最下位
コンダクタ・レベルより上にあるレベルのみを改修する
ことによって、アクセスと除去の両方を実行できる。そ
の結果、元の設計を改修する場合に、マスク・セットの
費用が低下し、他にも種々の利点がある。
【００１５】第１の例示的実施形態では、金属４および
５レベルと、金属３と４の間のウィンドウを、小さい論
理変更に使用する。複数の論理変更が可能であり、この
概念は、所望に応じてこれより大きい変更の支援に拡張
することができる。
【００１６】図１を参照する。集積回路（ＩＣ）１００
は、例示的に「Ｘ」（例えば１０２）とマークされ、コ
ア論理内に埋め込まれた予備ゲート・クラスタからなる
標準セル論理アレイ１０１を含む。コア論理は、当技術
分野で知られている技術により、配線通路によって分離
した列に配列できる標準セルからなる。標準セル・アレ
イの１つの形態が、米国特許第４，３１９，３９６号公
報に記載されているが、他も可能である。本明細書で使
用する約束は、金属３および５コンダクタの好ましい方
向は水平である、つまり標準セル列に平行に延在する、
ということである。これで、金属２および４コンダクタ
は、列に対して優先的に垂直になる。しかし、この好ま
しい方向を逆転しても、本発明の技術を適用することが
できる。ＩＣは、標準セル・アレイ以外の回路を含んで
もよく、例示的にはメモリ・アレイ１０３、アナログ回
路１０４、乗算器１０５、１０６およびディジタル信号
プロセッサ１０７を実現するカスタム・ブロックであ
る。図示のタイプの配置構成は、単一の標準セル・アレ
イが他のブロック間の区域を満たし、平坦なレイアウト
・スタイルの標準セルと呼ぶ。しかし、標準セル区域は
それ自体を、ブロックにさらに分割することができ、こ
れは「ブロック・ベース」の標準セル・レイアウトと呼
ばれ、各ブロックが本発明の技術ではアレイと見なされ
る。
【００１７】図２を参照する。単一の予備ゲート・クラ
スタ２０１を有する標準セル・コア２００の例示的部分
が図示されている。予備ゲート・クラスタは、例示的に
電源バス・コンダクタ２０２と境界を接し、これは図示
のように下に引いたリング構造でありＶｄｄがＶｓｓの
上（またはその逆）にある。あるいは、電力をセル列に
分配するストラップおよびジャンパを使用する同心リン
グを使用してもよい。予備ゲート・クラスタは、中間コ
ンダクタ・レベル、例示的には金属レベル３まで上昇し
た入出力（Ｉ／Ｏ）端子を提供し、例えば２０３は出力
端子、２０４および２０５は入力端子である。端子は、
金属２レベルの経路指示の障害を最小にするため、例示
的ケースの１列当たり１本のトラック上に整列する。
【００１８】図３には、４列の標準セルが例示的に図示
されている。例示的実施形態では、セルの列は水平に延
在するものとする。垂直のコンダクタ経路指示が金属２
および４で実行され、水平の経路指示が金属３および５
で実行される。金属２、３、４および５では大域配線が
実行され、この例では金属１に大域コンダクタが配置さ
れていない。「アクセス・トラック」とは、プレース・
アンド・ルート・コンピュータ援用設計（ＣＡＤ）ツー
ルで確保されるコンダクタ・トラックであり、金属３レ
ベルから金属２レベルへのバイアが固定された（つまり
プログラムできない）間隔で配置される。アクセス・ト
ラックは１行当たり１個配置できるが、所望に応じて他
の比率も可能である。つまり、１列当たり１本のアクセ
ス・トラックにすると、予備ゲートを標準セル・アレイ
の全ゲートに完全に接続することができ、トラックを少
なくすると、部分的に接続できる。例示的実施形態で
は、金属３の接触ヘッドを全ての金属２のランナに取り
付けるため、標準セル１本当たり１本の金属３トラック
が割り当てられる。このような金属３トラックが２本、
３０１および３０２として指示されている。元の設計の
一部であるＩ／Ｏ端子が３０３として図示され、その後
の設計変更用に上位コンダクタ・レベルに接触できるア
クセス端子が３０４として図示されている。これによ
り、金属３が、下にある全てのルートおよびセル端子へ
のインタフェース・レベルとして確立される。インタフ
ェース・レベルは最下位コンダクタ・レベルより上であ
るが、最上位コンダクタ・レベルより下にあるので、本
明細書では「中間」レベルとも呼ぶ。この構造は、プロ
グラミング・レベル、この場合は金属４および５と、レ
ベル３と４との間のウィンドウが、設計中の任意のセル
間ワイヤにアクセスまたは接触できることを意味する。
【００１９】標準セル配線にアクセスするには、１）コ
アを通して大域的に通常の方法でアクセス・トラックを
開き、２）中間コンダクタ・レベル、この場合は金属３
にアクセス端子を配置すると、下位レベルの連結性が中
間レベルに上昇する。金属２の大域トラックに加えて、
金属３インタフェース・レベルに接触するよう、バイア
を通して上昇させる（「押し上げる」）予備ゲートの金
属１端子にも関係することができる。重大な態様は、こ
れらの機構を下にある配線レベル、例示的にはレベル１
および２に配置することであり、これは通常は固定され
（つまりマスクをプログラムできない）、生産プロセス
のその後により簡単にアクセスし、改修できるようにす
る。アクセス・トラック中の幾つかのアクセス端子は、
上位コンダクタ・レベルを変更してチップ設計を変更し
た後でも、接続されないままであることが分かる。所望
に応じて、中間コンダクタ・レベル自体を他の方法でプ
ログラムしない、つまりＩＣ設計の改訂の結果として変
更しなくてもよい。しかし、プログラミング目的にも中
間コンダクタ・レベルを使用すると有利であることが多
い。したがって、本発明の第２の実施形態では、金属３
レベル・コンダクタを変更して、例えば入出力ループに
よって生成される上位コンダクタ・レベルの輻輳を最小
にすることができる。これについては、以下の挿入ルー
プの検討で、さらに例示する。
【００２０】本発明の例示的実施形態の別の態様は、下
流のセルに接触する前に、少なくとも１セットのバイア
を通して少なくとも最下位プログラミング・レベル、こ
の例示的場合は金属３または４まで上昇させた標準セル
・ゲートの出力端子に関する。これで、プログラミング
・レベルによって標準セル・ゲートを予備ゲートに置換
することができる。セル出力部は最下位プログラミング
・レベルによって標準セル・アレイのセル入力部に接続
されるので、このレベルの変更を利用して、任意のゲー
トを切断することができる。これは図４に図示され、こ
こでアレイの予備ゲート論理部分の予備ＮＡＮＤゲート
（４００）は、標準セル・アレイのＡＮＤゲート（４０
１）を置換する。これは、ＮＡＮＤゲート４００の入力
部をＡＮＤゲート４０１の入力部に接続することによっ
て達成される。これらの入力部はインバータ４０２およ
び排他的ＯＲゲート４０３の出力部（それぞれライン４
０５および４０６）に接続されたままであることに留意
されたい。これらの出力部が両方の入力ロードを同時に
ドライブするからである。しかし、ＡＮＤゲート４０１
の出力部は４０８で、乗算器４０４への入力部であるラ
イン４０７から切断される。したがって、ＮＡＮＤゲー
ト４００の出力は、ＡＮＤゲート４０１の出力部と競合
せず、ライン４０７をドライブすることができる。した
がって、予備ゲート論理を挿入して元の標準セル論理を
交換することができた。この置換は、中間レベル３まで
プログラミング金属レベル（例えばレベル４および５）
および関連するバイアをマスク変更することによって容
易に達成できる。これは、全ての出力が上述したように
これらのレベルまで持ち上がられるからである。これ
は、金属３または金属４までの全マスク・レベルをセー
ブし、これは例示的ケースではマスク費用の約７５パー
セントになる。
【００２１】本発明の技術を使用して、他の種々の論理
回路置換を同様に達成できることが分かる。標準セル・
アレイのゲートの出力部を、全てのケースで切断する必
要があるとは限らない。例えば、ゲートのドライブ機能
を増加させることが望ましい場合、元のゲートと予備ゲ
ートの出力の両方を互いに接続することができる。アク
セス・トラックおよびセル出力ループで標準セル配線の
スキームを変更することによって、その結果得られる標
準セル配線が上位コンダクタ・レベルからアクセスし、
構成できることに留意されたい。
【００２２】前記のように、部分的連結性は、所与の予
備ゲートで全ての標準セル・アレイにアクセスできると
は限らないことを意味する。したがって、標準セルの部
分的連結性が存在する場合、論理変更は、図５に示すよ
うに、より大きいセル・グループを置換することによっ
て達成される。この技術は、問題の全てのワイヤが使用
可能になるまで、元の標準セル論理の一部を複製する。
元の標準セル論理は、ゲート５０３、５０６、５０８お
よび乗算器５１３からなる。置換を遂行するには、ゲー
ト５０９および５１０を、アクセス端子５０７および５
０５でその入力部をゲート５０８および５０６の入力部
接続することによって置換する。さらに、乗算器５１１
の選択ラインは、アクセス端子５１２で乗算器５１３の
選択ラインに接続され、乗算器５１１の上位入力部はア
クセス端子５１４で乗算器５１３の上位入力部に接続さ
れる。乗算器５１３の出力部は、挿入ループ５１５を切
断することによって、出力ライン５１６から切断され
る。また、乗算器５１１の出力部は、プログラム可能レ
ベルを変更して５１６を５１１の出力部の上昇した予備
ゲートＩ／Ｏ端子に接続することによって、出力ライン
に接続される。この改修では、アクセス端子５０１およ
び５０２は予備ゲート回路に接続したままであり、挿入
ループ５０４は改修されていない。部分的連結性は、完
全な連結性が実現可能ではない、または望ましくない種
々の状況で有用である。
【００２３】図６は、例示的ＩＣの断面は、初期設計の
半導体基板６００上に種々のコンダクタ・レベルを示
す。つまり、予備ゲートにアクセスするよう上位コンダ
クタ・レベルをプログラム変更しても、標準セル・アレ
イの設計は変更されていない。レベル間の誘電レベル
は、通常は二酸化シリコン、ドーピングしたガラス、ま
たは当技術分野で知られている他の材料であり、理解し
やすいよう図示されていない。標準セル・アレイの「ソ
ース・ゲート」６０１は、バイア６０２を通して金属２
レベルのランディング・パッド６０３まで、およびバイ
ア６０４を通して金属３レベルのランディング・パッド
６０５まで、そして最終的にバイア６０６を通して金属
４レベルのランナ６０７まで上昇させる出力端子からな
る。これで、ランナは出力を、バイア６０８を通して金
属３レベルのランディング・パッド６０９へ、およびバ
イア６１０を通して金属２レベルのランディング・パッ
ド６１１まで、そして最終的にバイア６１２を通して標
準セル・アレイの「宛先セル」６１３の入力部まで下方
向に供給する。ソース・ゲート６０１の入力は、別のソ
ース・セル（図示せず）からの金属２レベルのコンダク
タ６１５からバイア６１４を通して供給される。
【００２４】前記の図６の全構造は、標準セル・コンダ
クタには普通であると見なすことができる。しかし、予
備ゲート６２０へのアクセスのため、斜線で示す追加構
造を設けてもよい。これは、入力ランナ６１５を金属３
レベルのランディング・パッド６１７まで上昇させる追
加バイア６１６、および入力ランナ６１５を金属２レベ
ルのランディング・パッド６１９まで上昇させる追加バ
イア６１８を含む。バイアおよびランディング・パッド
６１５〜６１９は、金属２ランナ（例えば６１５）上に
一定間隔で配置されたアクセス端子からなることに留意
されたい。アクセス端子は元の設計では使用されず、予
備ゲートの変更を実現するために設けてあることが分か
る。予備ゲート６２０には、図示のようにバイアおよび
ランディング・パッド６２１〜６２８を通して金属３中
間レベルまで上昇させるＩ／Ｏ端子を設ける。金属レベ
ル５は、金属５レベルと金属４レベルの間にさらに別の
バイア（図示せず）をさらに使用することにより、金属
３アクセス・トラックとインタフェースをとることもで
きる。アクセス端子６１７および６１９までのバイア６
１６、６１８あ、標準セル・アレイの初期設計に一定間
隔で配置され、したがってこれらのバイアの配置を遂行
するリソグラフィ・マスクは配線改修時に変更する必要
がないことに留意されたい。同様に、予備ゲート６２０
に関連するアクセス端子６２４および６２８までのバイ
アは初期設計に含まれ、その後のプログラミングで変更
する必要はない。
【００２５】中間コンダクタ・レベルは、例示的実施形
態では金属３であり、従来技術のレイアウト技術では存
在しないアクセス・トラックを提供する。つまり、金属
２から金属３までのバイアは、最初にプログラムされた
上位コンダクタ・レベルのレイアウトに関係なく、規定
された位置に配置される。例えば、アクセス端子６１
７、６１９および関連するバイア６１６、６１８は、プ
ログラム可能上位レベルコンダクタから下方向の金属２
ランナ６１５までのアクセスを提供する。アクセス・バ
イアおよび上昇したＩ／Ｏ端子は、標準セルの設計には
通常存在しない。バイアおよび上昇した端子を追加する
には、設計努力が必要であり、中間（例えば金属３）レ
ベルの配線機能が低下し、配線の障害が加わることに留
意されたい。しかし、本明細書で教示するよう、これは
予備ゲートの置換を実現する機能を加える。
【００２６】以上の検討から、本発明の技術は従来技術
の設計には存在しない以下の種々の構造を使用すること
が分かる。
【００２７】（１）アクセス端子が元の標準セル配線に
配置され、下位レベルの標準セル配線を中間コンダクタ
・レベルまで上昇させる働きをする。
【００２８】（２）上昇した予備ゲートＩ／Ｏ端子が予
備ゲートの入出力端子に配置され、これらの端子を中間
コンダクタ・レベルまで上昇させる働きをする。これは
元の設計には何の機能も果たさず、予備ゲートに信号連
結性を提供することによって、その後の改修にのみ使用
されることに留意されたい。
【００２９】（３）挿入ループは、入力ループまたは出
力ループでよく、最下位プログラミング・コンダクタ・
レベルまで上昇させた標準セルのＩ／Ｏ端子である。こ
れは、元の設計の機能連結性を提供するが、さらに接続
を切断し、予備ゲートを元の設計に挿入する機能を提供
する。
【００３０】従来技術の設計では、多くのセル出力部
が、通常は金属２および下位レベルとの配線を完成す
る。出力部の一部は、配線輻輳のために金属４または金
属５まで上昇させる。しかし、本発明の技術では、修理
のためにアクセス可能にされる標準セル・アレイのセル
の入出力部は全て、少なくとも最下位プログラム・レベ
ル（例示的ケースでは金属３または金属４）まで上昇す
る。
【００３１】図７には、元の設計を改修した後のコンダ
クタ構造が図示されており、元のソース・ゲート６０１
の予備ゲート６２０を置換する挿入ループを示す。予備
セルを所望のポイントでアレイに接続するため、金属４
レベルのランナをバイア７０３から金属４コンダクタの
元のランナ６０７に設ける。これは、予備ゲート６２０
の出力部を標準セル・アレイの宛先ゲート６１３の入力
部に接続する。また、バイア６０６が除去され、それに
よって元のソース・ゲート６０１が宛先ゲート６１３を
ドライブするのを防止する。さらに、ランナ７０２が金
属３レベルでアクセス端子（つまりランディング・パッ
ド）６１９からアクセス端子６２４に追加され、元のソ
ース・セルを予備ゲート・セルの入力部に接続する。大
抵のケースで、コンダクタ６１５のソース（図示せず）
からの入力は、元のソース・ゲート６０１から切断する
必要はない。入力が通常は、一度に２つ以上の入力部を
ドライブできる高インピーダンスのロードを提供するか
らである。
【００３２】コンダクタ７０１および７０２、さらにバ
イア７０３は、元の設計が完成した後、ＩＣを再プログ
ラミングする間に、修理または改修のための所望の変更
を実行するため、規定される。図示のように金属４コン
ダクタ７０１によって予備ゲートの出力部を接続するの
ではなく、予備ゲート接続を例えば金属５コンダクタま
で、さらに押し上げられることも明白である。あるい
は、予備セルの接続は、中間レベル、例示的ケースの場
合は金属３を使用し、さらに上昇させずに遂行すること
ができる。そのケースでは、中間レベルは、アクセス端
子を提供する機能とプログラム可能経路指示の機能との
両方を果たす。選択される実際の接続レベルは、往々に
して経路指示の１次方向（上記で規定したように水平ま
たは垂直）に依存するか、経路指示の輻輳の緩和、所望
の信号遅延の獲得、または種々の他の要素に依存する。
【００３３】アクセス・ポートおよびプログラム・レベ
ルの出力レベルに関する以上の概念は、従来技術の標準
セル配線にはないことに留意されたい。その目的は、他
の目的でバグを固定したり、論理を変更したりするのと
同様に、上位レベルのマスクを変更することによって論
理を再プログラムできるようにすることである。したが
って、標準セル配線は大部分が、通常の標準セル配線ト
ポロジーの外観および感触を維持する。つまり、通常は
ＦＰＧＡスタイルの論理またはマスクで構成可能なゲー
ト・アレイ論理に関連する固定配線アレイに似ていな
い。しかし、通常、本発明の実現時にはその後の配線変
更を可能にするため、元の設計の最上位コンダクタ・レ
ベルで経路指示を「開く」ことが望ましい。これは、最
上位コンダクタ・レベルに伴う「コスト・ファンクショ
ン」を増加させることにより、典型的なプレース・アン
ド・ルート設計ソフトウェアで遂行することができる。
これで、コンピュータ援用設計は、元の設計では最上位
レベルより下のレベルに配置するコンダクタを多くし、
最上位レベルには少なくするようになる。
【００３４】本発明の別の態様は、標準セル論理の完全
または部分的なアクセスおよび切断制御により、標準セ
ル論理を他の論理形態と組み合わせることが可能である
との認識である。これによって、異なるレベルのプログ
ラミングおよび変更機能を生成することができ、実際に
は新しい論理形態を生成することができる。従来技術で
は、ＦＰＧＡ論理のブロックをＡＳＩＣに追加し、Ｍこ
れを標準セルの設計に配線することが可能である。問題
は、このような従来技術の組合せでは、金属マスクを全
て再生成し、２形態の論理間にある任意の標準セル配線
またはインタフェース配線を変更する必要があることで
ある。通常は長いインタフェース・ワイヤも必要であ
り、性能が低下する。これは、組合せの有用性を大幅に
制限する。上記で検討した概念１および２を使用するこ
とにより、構成可能な論理ブロックを標準セルと組み合
わせることができる。これで、標準セルから予備ゲート
・インタフェースへの配線を変更するには、プログラミ
ング・レベルのみ再生成すればよい。その結果、費用お
よび時間が大幅に節約され、変更するのに必要なコンダ
クタ長の変動性が制限される。
【００３５】代替的にまたは追加的に、本発明の技術
は、元の設計のコア論理内に分配した余分な予備ゲート
に使用することができる。したがって、配線スキーム
は、ブロック・ベースで、または低レベルの近接分配方
法でも、標準セル論理と他の形態の論理との混合を支援
する。その正味の効果または結果は、新しい形態の論理
アレイ、つまりマスク・プログラム可能標準セルを生成
することである。マスク・プログラム可能とは、変更を
実現するため、マスクの全セットではなく、レベル、つ
まりプログラミング・レベルの小さいサブセットのみを
再生成する必要があることを指す。標準セルとは、論理
が主に標準セルであり、高性能高密度低電力という極め
て重要な特徴を共有することを指し、このため標準セル
論理は非常に魅力的なものとなる。したがって、この標
準セル配線スキームを別の論理形態と結合すると、それ
がゲート・アレイでも、予備ハード・ゲート、ＦＰＧ
Ａ、レーザ・プログラム可能、または他の論理形態で
も、以前には存在していない論理形態の組合せが生成さ
れる。
【００３６】上記で予備ゲートの分散クラスタの使用を
例示したが、予備ゲートは標準セル・アレイ全体または
その一部のみに延在する列に配置してもよい。例えば、
図８は予備ゲートの完全な列８０１、８０２および８０
３、および部分的列８０４を有する標準セル・アレイ８
００を示す。所望に応じて、予備ゲートのクラスタも含
んでよい。クラスタは８０５および８０６のように正方
形、または８０７および８０８のように長方形でよく、
さらに他の変形も可能である。本明細書では、予備ゲー
トのグループは、３：１以下、より典型的には２：１以
下の縦横比を有する場合、「クラスタ」と見なす。クラ
スタは１０００未満の予備ゲート、より典型的には２０
０未満の予備ゲートを有し、任意選択で上述したように
パワー・バス・リングと境界を接する。このような形状
は全て、本明細書では散布した予備ゲートと見なされ
る。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
２つの上位金属レベルと、その下の金属レベルへのウィ
ンドウという手段を通して、標準セル配線に完全にアク
セスし、改修することができる。これらのレベルはプロ
グラミング・レベルを構成し、その下の金属レベルは下
位信号レベルになる。その利点は、変更が比較的少な
く、最上位レベルのマスクによって標準セル設計の大き
な予備ゲート変更機能が可能になって、試作間隔の時間
および費用が削減され、種々の従来技術と比較して、変
更の信頼性が改善されたことである。上位レベルおよび
ウィンドウのみで標準セル配線にアクセスできることに
より、バグが発見されるので、標準セルＩＣの配線がは
るかに簡単に改修できる。
【図面の簡単な説明】
【図１】予備ゲート・クラスタを伴う標準セル・アレイ
を有する集積回路を示す。
【図２】標準セル・アレイに配置された予備ゲート・ク
ラスタを示す。
【図３】下にあるコンダクタ・レベルにアクセスするた
めのアクセス・トラックを有する４列の標準セルを示
す。
【図４】標準セル論理を置換する予備ゲート論理を示
す。
【図５】部分的に接続性がある予備ゲート論理の置換を
示す。
【図６】初期設計のコンダクタ・レベルを有する集積回
路の断面を示す。
【図７】設計変更を実現するようプログラムされた改修
コンダクタ・レベルを有する図６の集積回路を示す。
【図８】分散クラスタ、さらに完全な列および部分的列
を含む散布予備ゲートの異なる幾何学的形状を示す。
【符号の説明】
１００ 本発明の集積回路 １０１ 標準セル論理アレイ １０２ 予備ゲートクラスタ １０３ メモリアレイ １０４ アナログ回路 １０５，１０６ 乗算器 ２０１ 単一予備ゲートクラスタ ２０２ 電源バスコンダクタ ２０３ 出力端子 ２０４，２０５ 入力端子 ３０１，３０２ 金属３トラック ３０３ Ｉ／Ｏ端子 ３０４ アクセス端子 ４００ 予備ＮＡＮＤゲート ４０１ ＡＮＤゲート ４０２ インバータ ４０３ 排他的ＯＲゲート ４０４ 乗算器 ５０３，５０６，５０８，５０９，５１０ ゲート ５１１，５１３ 乗算器 ５１２，５１４ アクセス端子 ５０４，５１５ 挿入ループ ６０１ ソースゲート ６０２，６０４，６０６，６０８，６１０，６１４ バ
イア ６０３，６０５，６０９，６１１ ランディングパッド ６０７ ランナ ６１３ 宛先ゲート ６１５ 入力ランナ ６１６，６１８ 追加バイア ６１７，６１９ アクセス端子 ６２０ 予備ゲート ７０１，７０２ コンダクタ ７０３ バイア ８００ 標準セルアレイ ８０１，８０２，８０３ 完全列 ８０４ 部分的列 ８０５，８０６，８０７，８０８ クラスタ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ジョン アンソニー シャダト アメリカ合衆国、18017 ペンシルバニア、 ベスレハム、ブリダル パス ロード 311

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 自身内に散在する予備ゲートを有するア
    レイ状の標準セルから成る集積回路であって、 前記予備ゲートが、プログラム可能な状態でマスク・プ
    ログラム可能な上位レベルのコンダクタに接続する中間
    コンダクタへと下位レベルの固定コンダクタを上昇させ
    るバイアの固定アレイを通して、アレイの標準セルの少
    なくとも一部に接続可能である、ことを特徴とする集積
    回路。
  2. 【請求項２】 前記予備ゲートが、プログラム可能ゲー
    トおよび標準セルからなる群から選択されるタイプであ
    る、ことを特徴とする請求項１に記載の集積回路。
  3. 【請求項３】 前記マスク・プログラム可能上位レベル
    ・コンダクタが、前記集積回路および関連するバイアの
    最上位２金属コンダクタ・レベルからなる、ことを特徴
    とする請求項１に記載の集積回路。
  4. 【請求項４】 前記中間コンダクタ・レベルもプログラ
    ム可能である、ことを特徴とする請求項３に記載の集積
    回路。
  5. 【請求項５】 前記中間コンダクタ・レベルが第３金属
    コンダクタ・レベルであり、前記上位レベル・コンダク
    タが第４レベルおよび第５レベルの金属コンダクタから
    なる、ことを特徴とする請求項１に記載の集積回路。
  6. 【請求項６】 前記予備ゲートの数が、前記標準セル・
    アレイのゲート数の２０パーセント未満である、ことを
    特徴とする請求項１に記載の集積回路。
  7. 【請求項７】 前記予備ゲートが、前記アレイに分散す
    るクラスタに配置される、ことを特徴とする請求項１に
    記載の集積回路。
  8. 【請求項８】 前記予備ゲートが前記アレイ上の列に配
    置される、ことを特徴とする請求項１に記載の集積回
    路。
  9. 【請求項９】 前記予備ゲートが、前記標準セルが配置
    された列の方向に直交する列に配置される、ことを特徴
    とする請求項１に記載の集積回路。
  10. 【請求項１０】 前記予備ゲートが、前記標準セルが配
    置された列の方向に平行な列に配置される、ことを特徴
    とする請求項１に記載の集積回路。
  11. 【請求項１１】 自身内に散在する予備ゲートを有する
    アレイ状の標準セルから成る集積回路であって、 前記予備ゲートが、少なくとも１セットのバイアを通し
    て、前記標準セルの実装に使用する最下位コンダクタ・
    レベルより上にある少なくとも中間コンダクタ・レベル
    まで上昇する入出力端子を有する、ことを特徴とする集
    積回路。
  12. 【請求項１２】 前記予備ゲートが、少なくとも１セッ
    トのバイアを通して、前記標準セルの実装に使用する最
    下位コンダクタ・レベルより上にある少なくとも中間コ
    ンダクタ・レベルまで上昇する入出力端子を有する、こ
    とを特徴とする請求項１１に記載の集積回路。
  13. 【請求項１３】 前記予備ゲートが、プログラム可能ゲ
    ートおよび標準セルからなる群から選択されるタイプで
    ある、ことを特徴とする請求項１１に記載の集積回路。
  14. 【請求項１４】 前記マスク・プログラム可能上位レベ
    ル・コンダクタが、前記集積回路および関連するバイア
    の最上位２金属コンダクタ・レベルからなる、ことを特
    徴とする請求項１１に記載の集積回路。
  15. 【請求項１５】 前記中間コンダクタ・レベルもプログ
    ラム可能である、ことを特徴とする請求項１４に記載の
    集積回路。
  16. 【請求項１６】 前記予備ゲートの数が、前記標準セル
    ・アレイのゲート数の２０パーセント未満である、こと
    を特徴とする請求項１１に記載の集積回路。
  17. 【請求項１７】 前記予備ゲートが、前記アレイに分散
    するクラスタに配置される、ことを特徴とする請求項１
    １に記載の集積回路。
  18. 【請求項１８】 前記予備ゲートが前記アレイ上の連続
    的な列に配置される、ことを特徴とする請求項１１に記
    載の集積回路。
  19. 【請求項１９】 前記予備ゲートが、前記標準セルが配
    置された列の方向に直交する列に配置される、ことを特
    徴とする請求項１１に記載の集積回路。
  20. 【請求項２０】 前記予備ゲートが、前記標準セルが配
    置された列の方向に平行な列に配置される、ことを特徴
    とする請求項１１に記載の集積回路。
  21. 【請求項２１】 自身内に散在した予備ゲートを有する
    アレイ状の標準セルからなる集積回路の製造方法であっ
    て、プログラム可能な状態でマスク・プログラム可能な
    上位レベルのコンダクタに接続する中間コンダクタへと
    下位レベルの固定コンダクタを上昇させるバイアの固定
    アレイを通して、アレイの標準セルの少なくとも一部
    に、予備ゲートの少なくとも一部を接続することからな
    るステップを含む、ことを特徴とする集積回路の製造方
    法。
  22. 【請求項２２】 前記予備ゲートが、プログラム可能ゲ
    ート及び標準セルからなる群から選択されるタイプであ
    る、ことを特徴とする請求項２１に記載の方法。
  23. 【請求項２３】 前記マスク・プログラム可能上位レベ
    ル・コンダクタが、前記集積回路および関連するバイア
    の最上位２金属コンダクタ・レベルからなる、ことを特
    徴とする請求項２１に記載の方法。
  24. 【請求項２４】 前記中間コンダクタ・レベルもプログ
    ラム可能である、ことを特徴とする請求項２１に記載の
    方法。
  25. 【請求項２５】 前記中間コンダクタ・レベルが第３金
    属コンダクタ・レベルであり、前記上位レベル・コンダ
    クタが第４レベルおよび第５レベルの金属コンダクタか
    らなる、ことを特徴とする請求項２１に記載の方法。
  26. 【請求項２６】 前記予備ゲートの数が、前記標準セル
    ・アレイのゲート数の２０パーセント未満である、こと
    を特徴とする請求項２１に記載の方法。
  27. 【請求項２７】 前記予備ゲートが、前記アレイに分散
    するクラスタに配置される、ことを特徴とする請求項２
    １に記載の方法。
  28. 【請求項２８】 前記予備ゲートが前記アレイ上の連続
    的な列に配置される、ことを特徴とする請求項２１に記
    載の方法。
  29. 【請求項２９】 前記予備ゲートが、前記標準セルが配
    置された列の方向に直交する列に配置される、ことを特
    徴とする請求項２１に記載の方法。
  30. 【請求項３０】 前記予備ゲートが、前記標準セルが配
    置された列の方向に平行な列に配置される、ことを特徴
    とする請求項２１に記載の方法。
JP2000283925A 1999-09-21 2000-09-19 集積回路 Pending JP2001127161A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/400029 1999-09-21
US09/400,029 US6404226B1 (en) 1999-09-21 1999-09-21 Integrated circuit with standard cell logic and spare gates

Publications (1)

Publication Number Publication Date
JP2001127161A true JP2001127161A (ja) 2001-05-11

Family

ID=23581940

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000283925A Pending JP2001127161A (ja) 1999-09-21 2000-09-19 集積回路

Country Status (2)

Country Link
US (1) US6404226B1 (ja)
JP (1) JP2001127161A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227035A (ja) * 2007-03-12 2008-09-25 Nec Electronics Corp スペアセル用のセルデータ、半導体集積回路の設計方法及び半導体集積回路。

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2768860B1 (fr) * 1997-09-25 1999-11-26 Sgs Thomson Microelectronics Structure et procede de reparation de circuits integres
US6538470B1 (en) * 2000-09-18 2003-03-25 Altera Corporation Devices and methods with programmable logic and digital signal processing regions
US6600341B2 (en) 2001-05-01 2003-07-29 Lattice Semiconductor Corp. Integrated circuit and associated design method using spare gate islands
US6814296B2 (en) 2001-05-01 2004-11-09 Lattice Semiconductor Corp. Integrated circuit and associated design method with antenna error control using spare gates
US6523156B2 (en) * 2001-06-08 2003-02-18 Library Technologies, Inc. Apparatus and methods for wire load independent logic synthesis and timing closure with constant replacement delay cell libraries
US6650139B1 (en) * 2001-06-20 2003-11-18 Lsi Logic Corporation Modular collection of spare gates for use in hierarchical integrated circuit design process
US6931616B2 (en) * 2001-08-23 2005-08-16 Cadence Design Systems, Inc. Routing method and apparatus
US6742172B2 (en) * 2002-03-29 2004-05-25 Altera Corporation Mask-programmable logic devices with programmable gate array sites
US6768142B2 (en) * 2002-05-08 2004-07-27 Lsi Logic Corporation Circuit component placement
US7112994B2 (en) * 2002-07-08 2006-09-26 Viciciv Technology Three dimensional integrated circuits
US6992503B2 (en) 2002-07-08 2006-01-31 Viciciv Technology Programmable devices with convertibility to customizable devices
US8643162B2 (en) 2007-11-19 2014-02-04 Raminda Udaya Madurawe Pads and pin-outs in three dimensional integrated circuits
FR2846491B1 (fr) * 2002-10-25 2005-08-12 Atmel Corp Architecture comprenant des cellules de remplacement pour reparer des erreurs de conception dans des circuits integres apres fabrication
US20040098688A1 (en) * 2002-11-19 2004-05-20 Cadence Design Systems, Inc. Method, system, and article of manufacture for implementing long wire metal-fill
US7231624B2 (en) * 2002-11-19 2007-06-12 Cadence Design Systems, Inc. Method, system, and article of manufacture for implementing metal-fill with power or ground connection
US7328419B2 (en) * 2002-11-19 2008-02-05 Cadence Design Systems, Inc. Place and route tool that incorporates a metal-fill mechanism
US7287324B2 (en) * 2002-11-19 2007-10-30 Cadence Design Systems, Inc. Method, system, and article of manufacture for implementing metal-fill on an integrated circuit
US6880143B1 (en) * 2002-11-22 2005-04-12 Cadence Design Systems, Inc. Method for eliminating via blocking in an IC design
US6917219B2 (en) * 2003-03-12 2005-07-12 Xilinx, Inc. Multi-chip programmable logic device having configurable logic circuitry and configuration data storage on different dice
US6870395B2 (en) * 2003-03-18 2005-03-22 Lattice Semiconductor Corporation Programmable logic devices with integrated standard-cell logic blocks
US6801051B1 (en) * 2003-04-16 2004-10-05 Advanced Micro Devices, Inc. System and method for providing capacitive spare fill cells in an integrated circuit
US7215140B1 (en) 2003-05-30 2007-05-08 Altera Corporation Programmable logic device having regions of non-repairable circuitry within an array of repairable circuitry and associated configuration hardware and method
US7082592B1 (en) 2003-06-16 2006-07-25 Altera Corporation Method for programming programmable logic device having specialized functional blocks
US7030651B2 (en) 2003-12-04 2006-04-18 Viciciv Technology Programmable structured arrays
US7698358B1 (en) 2003-12-24 2010-04-13 Altera Corporation Programmable logic device with specialized functional block
US7180324B2 (en) * 2004-05-28 2007-02-20 Altera Corporation Redundancy structures and methods in a programmable logic device
JP2006049780A (ja) * 2004-08-09 2006-02-16 Elpida Memory Inc 半導体集積回路装置
US20060097339A1 (en) * 2004-11-10 2006-05-11 Sullivan Thomas J Integrated circuits including auxiliary resources
US7265573B1 (en) 2004-12-18 2007-09-04 Altera Corporation Methods and structures for protecting programming data for a programmable logic device
US7694258B1 (en) * 2005-08-01 2010-04-06 Cadence Design Systems, Inc. Method and apparatus for inserting metal fill in an integrated circuit (“IC”) layout
US7984651B2 (en) * 2006-11-10 2011-07-26 Penrith Corporation Transducer array imaging system
US8304813B2 (en) * 2007-01-08 2012-11-06 SanDisk Technologies, Inc. Connection between an I/O region and the core region of an integrated circuit
US8166439B2 (en) * 2007-12-28 2012-04-24 International Business Machines Corporation Techniques for selecting spares to implement a design change in an integrated circuit
EP2075915A1 (en) * 2007-12-29 2009-07-01 STMicroelectronics Design and Application S.R.O. Flexible layout for integrated mask-programmable logic devices and manufacturing process thereof
US8141028B2 (en) * 2008-01-15 2012-03-20 International Business Machines Corporation Structure for identifying and implementing flexible logic block logic for easy engineering changes
US8181148B2 (en) * 2008-01-15 2012-05-15 International Business Machines Corporation Method for identifying and implementing flexible logic block logic for easy engineering changes
US8247845B2 (en) * 2008-01-28 2012-08-21 Infineon Technologies Ag Electrostatic discharge (ESD) protection circuit placement in semiconductor devices
US7838959B2 (en) 2008-01-29 2010-11-23 Infineon Technologies Ag Radio frequency (RF) circuit placement in semiconductor devices
GB2457126B (en) * 2008-01-29 2012-03-14 Ibm Device and method for routing interconnections in an integrated circuit design
US8230375B2 (en) 2008-09-14 2012-07-24 Raminda Udaya Madurawe Automated metal pattern generation for integrated circuits
US20100148218A1 (en) * 2008-12-10 2010-06-17 Panasonic Corporation Semiconductor integrated circuit device and method for designing the same
KR101523952B1 (ko) * 2008-12-31 2015-06-01 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101677760B1 (ko) * 2009-12-11 2016-11-29 삼성전자주식회사 핀 익스텐션을 이용하여 오류 교정이 가능한 반도체 장치 및 그 설계 방법
US8810280B2 (en) 2011-10-06 2014-08-19 Oracle International Corporation Low leakage spare gates for integrated circuits
WO2015015319A2 (en) * 2013-05-03 2015-02-05 Blackcomb Design Automation Inc. Architecture of spare wiring structures for improved engineering change orders
US9436792B2 (en) 2014-08-22 2016-09-06 Samsung Electronics Co., Ltd. Method of designing layout of integrated circuit and method of manufacturing integrated circuit
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
TWI824467B (zh) 2016-12-14 2023-12-01 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) * 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313119A (en) * 1991-03-18 1994-05-17 Crosspoint Solutions, Inc. Field programmable gate array
JPH05166396A (ja) * 1991-12-12 1993-07-02 Mitsubishi Electric Corp 半導体メモリ装置
JP2909328B2 (ja) * 1992-11-02 1999-06-23 株式会社東芝 フィールドプログラマブルゲートアレイ
US5777887A (en) * 1995-05-12 1998-07-07 Crosspoint Solutions, Inc. FPGA redundancy
US5696943A (en) * 1995-07-27 1997-12-09 Advanced Micro Devices, Inc. Method and apparatus for quick and reliable design modification on silicon
US5892249A (en) * 1996-02-23 1999-04-06 National Semiconductor Corporation Integrated circuit having reprogramming cell
US5959905A (en) * 1997-10-31 1999-09-28 Vlsi Technology, Inc. Cell-based integrated circuit design repair using gate array repair cells
US6222211B1 (en) * 1999-11-19 2001-04-24 Han-Ping Chen Memory package method and apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227035A (ja) * 2007-03-12 2008-09-25 Nec Electronics Corp スペアセル用のセルデータ、半導体集積回路の設計方法及び半導体集積回路。

Also Published As

Publication number Publication date
US6404226B1 (en) 2002-06-11

Similar Documents

Publication Publication Date Title
JP2001127161A (ja) 集積回路
USRE39469E1 (en) Semiconductor integrated circuit with mixed gate array and standard cell
KR900003832B1 (ko) 반도체 집적회로장치의 배선방법
US6938226B2 (en) 7-tracks standard cell library
US6613611B1 (en) ASIC routing architecture with variable number of custom masks
US5132571A (en) Programmable interconnect architecture having interconnects disposed above function modules
US6463575B1 (en) Cell-layout method in integrated circuit devices
JP3621354B2 (ja) 半導体集積回路の配線方法及び構造
US6091090A (en) Power and signal routing technique for gate array design
US7394156B2 (en) Semiconductor integrated circuit device and method of producing the same
JPH10335612A (ja) 高密度ゲートアレイセル構造およびその製造方法
JPH0529456A (ja) 半導体集積回路装置
US4499484A (en) Integrated circuit manufactured by master slice method
US5990502A (en) High density gate array cell architecture with metallization routing tracks having a variable pitch
KR930003838B1 (ko) 유니트 블록(unit block)구조를 갖는 바이폴라 집적회로
US6885043B2 (en) ASIC routing architecture
JP2007250933A (ja) 半導体集積回路およびそのレイアウト設計方法
JP2001306641A (ja) 半導体集積回路の自動配置配線方法
US7091614B2 (en) Integrated circuit design for routing an electrical connection
EP0135019B1 (en) Interconnection of elements on integrated cirrcuit substrate
JP3644138B2 (ja) 半導体集積回路及びその配置配線方法
US6492205B1 (en) Utilization of macro power routing area for buffer insertion
CN1316596C (zh) 布线图形产生方法
JPH02121349A (ja) 半導体集積回路装置
JP2001035922A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051115

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060418