KR101677760B1 - 핀 익스텐션을 이용하여 오류 교정이 가능한 반도체 장치 및 그 설계 방법 - Google Patents

핀 익스텐션을 이용하여 오류 교정이 가능한 반도체 장치 및 그 설계 방법 Download PDF

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Abstract

복수의 메탈 레이어들로 구성된 반도체 장치에 있어서, 미리 정해지는 기능(function)을 수행하는 적어도 하나의 리페어 블록; 상기 리페어 블록의 상기 미리 정해지는 기능을 대체하는 스페어 블록; 및 상기 복수의 메탈 레이어들 중 오류 교정을 위해 미리 지정된 적어도 하나의 리페어 레이어를 포함하되, 상기 리페어 블록의 적어도 하나의 핀은 상기 리페어 레이어로 제1 핀 익스텐션을 통해 연결되고, 상기 스페어 블록의 적어도 하나의 핀은 상기 리페어 레이어까지 확장되도록 구성되며, 상기 리페어 블록의 리페어 요구시, 상기 리페어 레이어와 상기 리페어 블록 간의 상기 제1 핀 익스텐션의 연결을 해제하고, 상기 스페어 블록의 상기 적어도 하나의 핀은 제2 핀 익스텐션을 통해 상기 리페어 레이어에 연결됨을 특징으로 하는 반도체 장치를 제안한다. 반도체 장치 제작 후 오류가 있을 때 미리 정해진 하나의 층 또는 그 이상의 메탈 레이어만을 다시 제작하여 짧은 교정 기간 안에 저비용으로 오류를 교정할 수 있다.
반도체 칩, 리페어 블록, 오류 교정, 스페어 블록, 핀 익스텐션, 리페어 레이어

Description

핀 익스텐션을 이용하여 오류 교정이 가능한 반도체 장치 및 그 설계 방법{SEMICONDUCTOR APPARATUS CAPABLE OF ERROR REVISION USING PIN EXTENSION TECHNIQUE AND DESIGN METHOD THEREFOR}
본 발명은 반도체 장치 및 설계 방법에 관한 것으로서, 특히 스페어 셀을 이용하여 실리콘 칩의 디버깅 또는 리페어가 가능한 반도체 장치 및 설계 방법에 관한 것이다.
반도체 공정기술이 고도로 발전하고 회로가 점점 복잡해짐에 따라 반도체 설계 과정에서의 오류 발생 가능성 또한 증가하고 있다. 실리콘 칩을 제작한 후에 오류가 발견되면 마스크(Mask)를 다시 제작해야 하므로 초집적 공정일수록 오류 수정을 위한 비용이 증가하고 일정이 많이 소요된다.
일반적으로 스탠다드 셀(standard cell)은 다수의 하부 메탈 레이어(lower metal layer)를 포함한다. 실리콘 칩의 제작 과정에서 오류가 발생하면 메탈 레이어 교정(metal layer revision)을 해야 하며, 하부 메탈 레이어(lower metal layer)부터 공정을 다시 진행해야 하므로 칩을 확보하기까지의 조립(fabrication) 기간이 늘어나고 변경이 필요한 마스크(Mask)의 수가 증가하게 된다. 조립 기간 및 제작할 마스크 수의 증가는 곧바로 비용의 증가를 초래한다.
일반적으로 반도체 칩의 설계와 제작에는 컴퓨터 지원 설계 툴(computer aided design tool; CAD 툴), 보다 구체적으로는 전자 설계 자동화 툴(electronic design automation tool: 이하 'EDA 툴' 이라 함)이 이용된다. 반도체 칩의 설계에 이용되는 EDA 툴은 P&R(place & route) 과정 외에도 레이아웃(layout) 과정 등을 수행할 수 있는데, P&R 과정에서는 셀 또는 블록과 메탈 레이어 간의 연결정보를 표현하는 넷리스트(netlist)가 구성된다.
오류가 있어 리페어(repair)해야하는 블록(block)과 스페어 블록(spare block)간의 상호 연결(interconnection) 방법은 스탠다드 메탈(standard metal) 방법과 프로그래머블 인터커넥션(Programmable interconnection) 방법이 있다.
스탠다드 메탈(Standard metal) 방법은 메쉬(mesh) 구조의 와이어 매트릭스 (wire matrix)를 미리 배치하고 리페어(repair)가 필요할 때 상기 와이어 매트릭스 상의 비아(VIA: vertical interconnect access)를 수정하여 연결하는 방식이다.
스탠다드 메탈 방법은 비아를 수정하여 메탈 레이어의 교정이 가능하나, 블록 또는 셀들 간에 인터커넥션(interconnection)되어야 할 연결의 수에 비례하여 메쉬 구조의 와이어 메트릭스를 형성해야 하므로 라우팅 오버헤드(routing overhead)가 매우 크다.
프로그래머블 인터커넥션(Programmable interconnection) 방법은 스위치 블록(switch block)으로 스페어 블록(Spare block)과 리페어할 블록을 연결하는 방식으로서, 오류 있는 블록을 스페어 블록으로 대체하여 연결함으로써 오류를 교정하 는 방법이다.
프로그래머블 인터커넥션 방법은 다수의 스위치 블록(switch block)이 필요하고, 인터커넥션(interconnection)될 연결의 수가 변경되는 경우 프로그래머블 인터커넥션 블록(programmable interconnection block을 전반적으로 변경해야만 한다. 또한, 프로그래머블 인터커넥션 방법은 메탈 레이어 교정을 위한 프로그래머블 인터커넥션 블록이 차지하는 면적이 본래 기능을 위한 블록에 비해 크다. 따라서, 프로그래머블 인터커넥션 블록의 사용으로 인한 소모전력과 딜레이(delay)가 커져 비효율적이다.
프로그래머블 인터커넥션 방법에 비해 성능(performance)가 우수하고 소비 전력이 적은 스탠다드 메탈 방법으로 반도체 칩을 설계하면서도 종래 기술과 달리 복잡한 메쉬 구조의 와이어 매트릭스를 필요로 하지 않는 메탈 레이어 교정 방법을 제공한다.
하부 메탈 레이어의 교정 없이도 스페어 블록과 리페어할 블록 간의 상호 연결을 가능하게 함으로써, 반도체 칩 제작 후 오류가 있을 때, 짧은 시간에 저비용으로 오류를 교정하는 메탈 레이어 교정 기술을 제공한다.
EDA 툴(Electronic Design Automation tool)을 이용하여 실리콘 칩을 설계할 때, 별도의 컨스트레인트(constraint)를 부여하지 않고도 리페어할 블록의 핀 익스텐션을 스페어 블록으로 대체할 수 있도록 하는 방법을 제공한다.
설계중인 또는 제작중인 반도체 칩의 오류 발생시 포함하는 모든 메탈 레이어를 수정하는 방식이 아닌 일부의 메탈 레이어(metal layer)만을 변경하는 방식으로 오류를 교정할 수 있는 방안을 제공한다.
본 발명의 일 실시예에 따른 장치는; 복수의 메탈 레이어들로 구성된 반도체 장치에 있어서, 미리 정해지는 기능(function)을 수행하는 적어도 하나의 리페어 블록; 상기 리페어 블록의 상기 미리 정해지는 기능을 대체하는 스페어 블록; 및 상기 복수의 메탈 레이어들 중 오류 교정을 위해 미리 지정된 적어도 하나의 리페어 레이어를 포함하되, 상기 리페어 블록의 적어도 하나의 핀은 상기 리페어 레이어로 제1 핀 익스텐션을 통해 연결되고, 상기 스페어 블록의 적어도 하나의 핀은 상기 리페어 레이어까지 확장되도록 구성되며, 상기 리페어 블록의 리페어 요구시, 상기 리페어 레이어와 상기 리페어 블록 간의 상기 제1 핀 익스텐션의 연결을 해제하고, 상기 스페어 블록의 상기 적어도 하나의 핀은 제2 핀 익스텐션을 통해 상기 리페어 레이어에 연결됨을 특징으로 한다.
본 발명의 다른 실시예에 따른 장치는; 반도체 장치에 있어서, 상기 반도체 장치의 제1 블록 및 제2 블록에 연결되며, 상기 제1 블록 및 제2 블록 간의 미리 정해지는 기능을 수행하는 리페어 블록과, 상기 리페어 블록이 리페어될 때 상기 리페어 블록을 대체하는 스페어 블록과, 오류 교정을 위한 리페어 레이어와 상기 리페어 블록을 상기 제1 블록 및 상기 제2 블록에 연결하는 리페어 레이어의 일부를 포함하는 복수의 메탈 레이어들을 포함한다.
본 발명의 일 실시예에 따른 방법은; 복수의 메탈 레이어들로 구성된 반도체 장치의 설계 방법에 있어서, 오류 발생 가능성이 있는 리페어 블록의 적어도 하나의 핀을, 상기 복수의 메탈 레이어들 중 오류 교정을 위해 미리 지정된 적어도 하나의 리페어 레이어로 제1 핀 익스텐션을 통해 연결하는 과정; 상기 리페어 블록을 대체하는 스페어 블록의 적어도 하나의 핀을 상기 리페어 레이어까지 확장되도록 구성하는 과정; 및 리페어 요구시, 상기 리페어 레이어와 상기 리페어 블록 간의 상기 제1 핀 익스텐션의 연결을 해제하고, 상기 스페어 블록의 상기 적어도 하나의 핀을 제2 핀 익스텐션을 통해 상기 리페어 레이어로 연결하는 과정을 포함한다.
반도체 칩 제작 후 오류가 있을 때 미리 정해진 하나의 층 또는 그 이상의 메탈 레이어만을 다시 제작하여 짧은 교정 기간 안에 저비용으로 오류를 교정할 수 있다.
제안한 커스텀 셀과 스페어 셀의 연결 방법을 적용하면, EDA 툴(electronic design automation tool)로 리-스핀(re-spin) 자동화 작업이 가능하므로 설계자의 수작업에 의해 발생하는 오류의 가능성을 배제할 수 있고, 리페어를 수행하는데 소모되는 개발 시간을 줄일 수 있다.
일반 EDA 툴에서 많은 수작업 및 컨스트레인트(Constraint)를 인가하지 않고서도 리페어를 위한 신호 입출력을 오류 교정을 위해 지정된 메탈 레이어까지 핀 익스텐션할 수 있다.
칩 제작 후에 오류가 발견되면 익스텐션된 핀들을 사용하여 오류가 발생한 셀 또는 블록의 연결을 끊고 스페어 셀 또는 스페어 블록으로 연결을 대체하는 것이 용이하다.
스페어 셀의 논리 기능 프로그래밍을 위하여, 스페어 셀의 일부 신호 입출력을 미리 정해진 리페어 레이어까지 핀 익스텐션으로 연결하여 리페어 과정에서 다양하게 연결할 수 있다.
일반 EDA 툴의 리페어를 위한 특별한 기능 없이도 넷리스트(netlist)의 변경만으로 오류 교정을 할 수 있다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 동일한 구성들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로써 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라 질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 핀 익스텐션으로 스페어 블록을 연결함으로써 메탈 레이어를 교정하는 반도체 장치의 구조를 도시한다.
도 1(a)는 메탈 레이어의 리페어 전의 리페어 블록들과 스페어 블록들, 제1 및 제2 블록과의 연결 관계의 평면도이다.
도 1(b)는 메탈 레이어의 리페어 후의 리페어 블록들과 스페어 블록들, 제1 및 제2 블록과의 연결 관계의 평면도이다.
이하 명세서 전반에 걸쳐, 셀 또는 블록이라는 용어가 사용되는데, 셀이란 반도체 칩의 설계과정에서 사용되는 용어이며, 표준 라이브러리(standard library)에서도 사용되는 용어로서 회로의 기본 단위를 지칭한다. 또한, 블록은 일정 개수 이상의 셀이 모인 단위를 지칭하는 것으로 한다. 각 셀 또는 블록은 신호가 입출력 될 수 있는 하나 이상의 단자(또는 메탈 와이어)를 포함하게 된다. 또한, 핀이란 셀 또는 블록의 신호 입출력 단자를 지칭하는 용어로 사용하였으며, 핀 익스텐션은 상기 입출력 단자의 확장을 의미한다.
이하에서, 달리 언급하지 않는한 리페어 블록(repair block)은 리페어할 블록을 가리키는 것으로 한다. 또한 스페어 블록(spare block)은 오류로 인해 대체 되어야 할 블록(즉, 리페어 블록)을 대체하는 블록 또는 예비의 블록을 의미하는 용어이다.
오류의 교정은 리페어할(즉, 오류가 있는) 블록의 제1 및 제2 블록들과의 연 결을 끊고, 상기 연결이 끊어진 제1 및 제2 블록들과 상기 리페어 블록을 대체할 스페어 블록을 연결함으로써 이루어진다.
즉, 제1 블록(100)과 제2 블록(108) 사이에서 미리 정해지는 기능(function)을 수행하는 복수의 로직 블록들(102, 104, 106) 중 로직 블록2(104)에 오류가 존재한다고 하면, 리페어 전에는 로직 블록2(104)와 제1 블록(100) 및 제2 블록(108)이 연결되어 있으나, 오류 있는 로직 블록2(104)와 제1 및 제2 블록(100,108)의 연결을 끊고 상기 로직 블록2(104)를 대체할 스페어 블록(106)을 상기 제1 및 제2 블록(100,108)과 연결함으로써 리페어가 이루어진다.
리페어 블록(106)과 제1 및 제2 블록(100,108)과의 연결을 쉽게 끊고 스페어 블록과의 연결을 쉽게 연결하기 위하여, 오류의 가능성이 있는 로직 블록들(102,104,106)과 제1 및 제2 블록(100,108)과의 연결은 별도의 메탈 레이어인 리페어 레이어(repair layer)(110,120)를 통하도록 한다. 이렇게 함으로써, 일부의 리페어 레이어(110,120)만을 수정하여 오류의 교정이 가능하며 상기 리페어 레이어(110,120)에 해당하는 메탈 레이어만을 다시 제작하므로 짧은 교정(revision) 기간 안에 오류를 교정할 수 있다.
도 1에서는 예로써 두 개의 레이어(110,120)를 리페어 레이어로 정하여 오류 교정에 사용하고 있으나, 하나의 리페어 레이어만을 사용하여 리페어 하는 것도 가능하며, 하나 이상의 리페어 레이어를 사용할 수 있음은 자명하다. 여기서 리페어 레이어는 반도체 칩을 구성하는 다수의 메탈 레이어 중 가장 상위의 메탈 레이어로 지정되는 것이 바람직하다. 이는 가장 상위의 메탈 레이어를 변경하는 것이, 중간에 위치한 메탈 레이어를 변경하는 것에 비하여 교정에 있어 보다 용이하기 때문이다.
일부 리페어 레이어를 이용하여 오류를 리페어하는 과정을 측면에서 도시하는 도 1(c) 및 도 1(d)를 참조하여 설명한다.
도 1(c)는 메탈 레이어의 리페어 전의 리페어 블록들과 스페어 블록들, 제1 및 제2 블록과의 연결 관계의 측면도이다.
도 1(d)는 메탈 레이어의 리페어 후의 리페어된 블록들과 스페어 블록들, 제1 및 제2 블록과의 연결 관계의 측면도이다.
리페어 전에, 오류의 가능성이 있는 로직 블록들(102,104)의 핀(Pin)(130,132,134,136)은 상기 리페어 레이어로 정한 두 개의 메탈 레이어(110,120)까지 익스텐션(extension)된다. 상기 로직 블록들(102,104)을 대체 가능한 스페어 블록(106)의 핀(138,140)은 상기 리페어 레이어(110 또는 120) 상에 형성되어, 상기 리페어 레이어(110,120)를 통해 다른 블록과 연결될 수 있다. 즉, 상기 스페어 블록(106)의 핀(138,140)은 상기 리페어 레이어(110 또는 120)까지 익스텐션 가능하도록 구성된다.
리페어 과정은 리페어(repair)할 블록과 제1 및 제2 블록의 연결을 상기 리페어 레이어에서 끊고, 스페어 블록과 제1 및 제2 블록들을 상기 리페어 레이어에서 연결함으로써 일부의 메탈 레이어만을 수정하여 오류를 교정하는 것이 가능해 진다. 예를 들어, 로직 블록2(104)에 오류가 있어서 리페어를 수행해야 할 때, 로직 블록2(104)의 핀들(134,136)은 리페어 레이어(120)와의 연결이 끊어지고 스페어 블록(106)의 핀들(138,140)이 상기 리페어 레이어(120)와 연결됨으로써 상기 스페 어 블록(106)이 상기 제1 및 제2 블록(100,108)에 연결된다.
앞서 설명하였듯이 리페어 전의 로직 블록들(102,104)과 리페어 레이어(110,120)와의 연결은 핀 익스텐션(pin extension)에 의해 이루어질 수 있다. 또한, 리페어 과정에서 스페어 블록(106)과 리페어 레이어(120)와의 연결도 핀 익스텐션에 의해 이루어진다.
한편, 도 1(c)에서 리페어 전의 스페어 블록(106)의 핀(138,140)은 어떤 메탈 레이어에도 연결되어 있지 않은 상태이다. 또한, 도 1(d)에서 리페어 후의 로직 블록2(104)(핀(138,140))의 연결이 끊어진 핀도 아무런 메탈 레이어에 연결되어 있지 않는 상태이다. 이와 같이, 어느 곳에도 연결되어 있지 않은 핀들은 EDA 툴의 P&R(Place & Route; 이하 ‘P&R’이라 함) 과정에서 플로팅(floating) 된 입력으로 취급되어 최적화 과정에서 삭제되거나 오류로 인식될 수 있다.
어떤 메탈 레이어에도 연결이 되지 않거나, 특정 메탈 레이어와의 연결이 끊어진 핀들은 Vdd(전원 단자) 또는 Vss(접지 점)와 연결됨으로써 P&R과정에서 플로팅(floating)되는 것을 막을 수 있다. 선택적으로, 상기 Vdd 또는 Vss에 연결되는 핀들은 리페어 레이어의 높이까지 익스텐션되고 리페어 레이어에 연결되지는 않고 Vdd 또는 Vss에 연결되도록 한다.
반도체 칩 설계에 사용되는 일반 EDA 툴을 이용하여 핀 익스텐션을 지원하기 위한 방안에 대하여 설명한다.
앞서 설명한 핀 익스텐션을 위해 익스텐션된(extended) 핀에 대해 별도의 컨스트레인트(constraints; 설정)를 주지 않으면, EDA 툴의 레이아웃(Layout) 과정 중에 EDA 툴(구체적으로는, P&R 툴)의 최적화 기능에 의해 상기 익스텐션된 핀은 제거되어 오류 교정을 수행할 수 없게 된다. 따라서, 핀 익스텐션을 이용하려면 일반 EDA 툴(구체적으로는, P&R 툴)의 기능을 개선해야만 한다.
EDA 툴의 기능 개선 없이도 핀 익스텐션을 이용할 수 있기 위하여, 커스텀 셀(custom cell)이 제공된다. 즉, 커스텀 셀을 사용함으로써 P&R 툴의 기능 개선 없이 핀 익스텐션을 사용하여 오류 교정을 위한 스페어 블록의 연결을 설계자가 임의로 조정할 수 있다.
도 2는 커스텀 셀의 구조를 설명하는 도면이다.
커스텀 셀(200)(custom cell)은 메탈 와이어로써, 리페어 블록 또는 스페어 블록의 핀이 익스텐션되어 연결될 수 있는 지점인, 적어도 하나의 컨택(contact)(i1’, i2’)을 갖는다. 즉, 커스텀 셀이란 핀 익스텐션을 통해 블록들의 상호 연결을 가능케 하는 메탈 와이어를 통칭하는 개념이다. 또한, 컨택은 핀이 익스텐션되어 연결되는 지점을 지칭하며, 전극, 접점 등을 포함하는 개념이다.
상기 언급하였듯이, 리페어 블록 및 스페어 블록과 다른 블록 사이를 연결하기 위해서 미리 지정된 메탈 레이어(즉, 리페어 레이어)까지 핀 익스텐션이 수행되는데, 통상의 EDA 툴은 플로팅(floating)되는 핀을 제거하거나 오류로 처리한다. 따라서 커스텀 셀에 리페어 블록 혹은 스페어 블록의 익스텐션된 핀을 연결 시킴으로써 해당 핀이 플로팅되지 않게 되며, 통상의 EDA 툴로도 특별한 컨스트레인트를 추가하거나 기능을 개선함이 없이 핀 익스텐션을 효과적으로 사용할 수 있게 된다.
도 3는 커스텀 셀을 이용하여 핀 익스텐션을 사용하는 반도체 장치의 구조를 설명하는 도면이다.
도 3(a)는 커스텀 셀의 배치 전의 핀 익스텐션을 도시하고 있다.
도 3(b)는 핀 익스텐션이 필요한 위치에 커스텀 셀을 배치한 상태를 도시하고 있다.
도 3(a)와 같이 핀 익스텐션이 필요한 경우에, 도 3(b)와 같이 핀 익스텐션이 필요한 위치에 커스텀 셀(200)이 배치된다. 예를 들어, EDA 툴을 사용하는 경우에 설계자는 넷리스트(Netlist)상에서 핀 익스텐션을 통해 연결되어야 할 메탈 와이어들(310,312) 사이에 커스텀 셀(200)이 삽입되도록 지정함으로써 커스텀 셀을 필요한 위치에 배치할 수 있다.
여기에서 상기 커스텀 셀이 위치하는 곳은 앞서 설명한 오류 교정을 위한 리페어 레이어(repair layer)일 수 있다. 즉, 커스텀 셀을 이용함으로써, 오류가 있는 회로의 블록을 대체하기 위해 필요한 블록들의 입출력 신호를 효과적으로 리페어 레이어까지 핀 익스텐션을 통해 연결할 수 있는 것이다.
도 3(c)는 EDA 툴에 의해 자동적으로 생성된 비아(300)를 도시하고 있다.
설계자가 EDA 툴의 넷리스트(netlist)를 변경하기만 하면(즉, 메탈 와이어들 사이에 커스텀 셀을 배치하기만 하면), 메탈 와이어들(310,312)의 컨택 i1, i2는 각각 커스텀 셀(200)의 컨택 i1’, i2’ 과 연결되도록 EDA 툴이 자동으로 비아(via)을 추가한다. 여기서 비아(Via)란 핀 익스텐션이 EDA 툴에 의해 생성되는 것을 말하며, 오류 교정을 위한 핀 익스텐션으로 동작한다.
따라서, 커스텀 셀의 삽입, 제거, 특정 메탈 레이어로의 위치 설정만으로 핀 익스텐션(일례로 비아)을 통해 셀 또는 블록 간의 연결을 효과적으로 조정할 수 있다. 또한 일반 EDA 툴에서 핀 익스텐션을 위해 필요한 추가적인 작업(예를 들면, 별도의 컨스트레인트를 설정하는 작업)을 하지 않아도, 리페어될 블록의 핀을 지정된 메탈 레이어까지 핀 익스텐션 할 수 있게 된다. 결과적으로, 일반 EDA 툴에 리페어를 위한 별도의 기능을 추가함이 없이도 설계자는 넷리스트를 변경함으로써 오류 교정을 할 수 있다.
도 4은 커스텀 셀을 배치함으로써 연결이 필요한 메탈 와이어들 간에 핀 익스텐션이 형성되는 반도체 장치의 구조를 설명한 도면이다.
도 4(a)는 핀 익스텐션이 필요한 셀 또는 블록의 주위에 커스텀 셀(200)이 배치된 상태를 도시하고 있다.
도 4(b)는 EDA 툴이 커스텀 셀(200)과 셀(400) 또는 블록들과 연결되는 메탈 와이어 사이에서 비아(via)를 형성한 상태를 도시하고 있다. EDA 툴을 사용하여 커스텀 셀(200)를 부분 리-스핀(re-spin) 또는 리-라우팅(re-routing)함으로써 자동적으로 비아(300)(즉, 핀 익스텐션)이 형성된다. 상기 리-스핀 또는 리-라우팅이란 EDA 툴을 이용하여 P&R(Place & Route) 동작을 다시 수행하는 것을 말한다.
도 5은 스페어 셀의 논리 기능을 지원할 수 있도록 스페어 셀의 일부 신호 단자(즉, 핀)에 핀 익스텐션을 적용한 실시예를 도시하고 있다.
도시한 바와 같이, 스페어 셀(500)의 핀 일부를 리페어 레이어까지 핀 익스텐션하여, 리페어 수행 시에 리페어 레이어에서 적절히 연결함으로써, 스페어 셀의 논리 기능을 프로그래밍하는데 커스텀 셀(200)을 이용할 수 있다.
도 5(a)는 스페어 셀(500)의 논리 기능 프로그래밍을 예상하여 논리 기능에 사용될 수 있는 일부 핀들을 각각 하나의 컨택을 갖는 다수의 커스텀 셀들(506,508,510,512)까지 익스텐션한 상태를 도시하고 있다.
도 5(b) 및 도 5(c)는 리페어 후에 핀 익스텐션된 스페어 셀(500)의 일부 핀들이 논리 기능 프로그래밍에 활용된 예들을 각각 도시하고 있다.
즉, 도 5(b)에서는 스페어 셀(500)의 일부 핀과 연결된 커스텀 셀 508은 커스텀 셀 512과 연결되고, 커스텀셀 506은 커스텀 셀 510과 연결되는 방식으로 스페어 셀의 논리 기능 프로그래밍에 사용되고 있으며, 도 5(c)에서는 스페어 셀의 일부 핀과 연결된 커스텀 셀 508은 커스텀 셀 510과 연결되고, 커스텀 셀 506은 커스텀 셀 512와 연결되는 방식으로 스페어 셀의 논리 기능 프로그래밍에 사용되고 있음을 알 수 있다.
앞서 설명한 동작은, 프로그램 코드를 탑재한 특정 EDA 툴을 이용하는 경우뿐만 아니라, EDA 툴의 P&R 과정이나 레이아웃 과정 없이 직접 반도체 장치에 구현될 수 있음은 물론이다. 즉, 커스텀 셀의 적용은 EDA 툴을 이용하여 반도체 장치를 설계 하는 경우뿐만 아니라, EDA 툴의 설계 과정 없이 반도체 장치를 제작하는 경우에도 사용될 수 있으며, 이로써, 오류 있는 블록의 교정 작업을 단순화하여 시간 및 비용을 획기적으로 절감할 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이 다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 핀 익스텐션으로 스페어 블록을 연결함으로써 메탈 레이어를 교정하는 반도체 장치의 구조를 설명한 도면;
도 2는 커스텀 셀의 구조를 설명하는 도면;
도 3는 커스텀 셀을 이용하여 핀 익스텐션을 적용하는 반도체 장치의 구조를 설명하는 도면;
도 4은 커스텀 셀을 배치함으로써 연결이 필요한 메탈 와이어들 간에 핀 익스텐션이 형성되는 반도체 장치의 구조를 설명하는 도면;
도 5은 스페어 셀의 논리 기능을 지원할 수 있도록 스페어 셀의 일부 신호 단자(즉, 핀)에 핀 익스텐션을 적용한 실시예를 설명하는 도면이다.

Claims (20)

  1. 복수의 메탈 레이어들로 구성된 반도체 장치에 있어서,
    미리 정해지는 기능(function)을 수행하는 적어도 하나의 리페어 블록;
    상기 리페어 블록의 상기 미리 정해지는 기능을 대체하는 스페어 블록; 및
    상기 복수의 메탈 레이어들 중 오류 교정을 위해 미리 지정된 적어도 하나의 리페어 레이어를 포함하고,
    상기 리페어 레이어는 적어도 하나의 핀과 연결될 수 있는 적어도 하나의 컨택(contact)을 포함하는 커스텀 셀(custom cell)을 포함하며,
    상기 리페어 블록의 적어도 하나의 핀은 상기 리페어 블록의 적어도 하나의 핀을 확장한 제1 핀 익스텐션을 통해 상기 리페어 레이어에 연결되고, 상기 스페어 블록의 적어도 하나의 핀은 상기 리페어 레이어까지 확장되도록 구성되며,
    상기 리페어 블록의 리페어 요구 시, 상기 리페어 레이어와 상기 리페어 블록 간의 상기 제1 핀 익스텐션의 연결을 해제하고, 상기 스페어 블록의 상기 적어도 하나의 핀은 상기 스페어 블록의 적어도 하나의 핀을 확장한 제2 핀 익스텐션을 통해 상기 리페어 레이어에 연결됨을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 리페어 레이어에 위치하는 상기 커스텀 셀의 컨택과 상기 리페어 블록의 핀이 연결됨으로써 상기 제1 핀 익스텐션을 형성함을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 스페어 블록의 적어도 하나의 핀은 전원 공급 단자 (Vdd) 및 접지 점 (Vss) 중 하나에 연결됨을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 리페어 레이어는 상기 복수의 메탈 레이어들 중 가장 상위에 위치함을특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 리페어 레이어와 상기 리페어 블록 간의 상기 제1 핀 익스텐션의 연결 해제되면, 상기 리페어 블록의 해당 핀은 상기 복수의 메탈 레이어들 중 어느 것에도 더 이상 연결되지 않음을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 핀 익스텐션은 비아(VIA: vertical interconnect access)를 포함함을 특징으로 하는 반도체 장치.
  8. 삭제
  9. 복수의 메탈 레이어들로 구성된 반도체 장치의 설계 방법에 있어서,
    오류 발생 가능성이 있는 리페어 블록의 적어도 하나의 핀을, 상기 복수의 메탈 레이어들 중 오류 교정을 위해 미리 지정된 적어도 하나의 리페어 레이어로 제1 핀 익스텐션을 통해 연결하는 과정;
    상기 리페어 블록을 대체하는 스페어 블록의 적어도 하나의 핀을 상기 리페어 레이어까지 확장되도록 구성하는 과정; 및
    리페어 요구시, 상기 리페어 레이어와 상기 리페어 블록 간의 상기 제1 핀 익스텐션의 연결을 해제하고, 상기 스페어 블록의 상기 적어도 하나의 핀을 제2 핀 익스텐션을 통해 상기 리페어 레이어로 연결하는 과정을 포함하며,
    상기 리페어 레이어는 적어도 하나의 핀과 연결될 수 있는 적어도 하나의 컨택(contact)을 포함하는 커스텀 셀(custom cell)을 포함함을 특징으로 하는 반도체 장치의 설계 방법.
  10. 삭제
  11. 제9항에 있어서,
    상기 제1 핀 익스텐션은 상기 리페어 레이어에 위치하는 상기 커스텀 셀의 컨택과 상기 리페어 블록의 핀이 연결됨으로써 형성됨을 특징으로 하는 반도체 장치의 설계 방법.
  12. 제9항에 있어서,
    상기 스페어 블록의 적어도 하나의 핀은 전원 공급 단자 (Vdd) 및 접지 점 (Vss) 중 하나에 연결됨을 특징으로 하는 반도체 장치의 설계 방법.
  13. 제9항에 있어서,
    상기 리페어 레이어는 상기 복수의 메탈 레이어들 중 가장 상위에 위치함을특징으로 하는 반도체 장치의 설계 방법.
  14. 제9항에 있어서,
    상기 리페어 레이어와 상기 리페어 블록 간의 상기 제1 핀 익스텐션의 연결 해제되면, 상기 리페어 블록의 해당 핀은 상기 복수의 메탈 레이어들 중 어느 것에도 더 이상 연결되지 않음을 특징으로 하는 반도체 장치의 설계 방법.
  15. 제9항에 있어서,
    상기 제1 핀 익스텐션은 비아(VIA: vertical interconnect access)를 포함함을 특징으로 하는 반도체 장치의 설계 방법.
  16. 반도체 장치에 있어서,
    상기 반도체 장치의 제1 블록 및 제2 블록에 연결되며, 상기 제1 블록 및 제2 블록 간의 미리 정해지는 기능을 수행하는 리페어 블록과,
    상기 리페어 블록이 리페어될 때 상기 리페어 블록의 미리 정해지는 기능을 대체하는 스페어 블록과,
    오류 교정을 위한 리페어 레이어와 상기 리페어 블록을 상기 제1 블록 및 상기 제2 블록에 연결하는 리페어 레이어의 일부를 포함하는 복수의 메탈 레이어들을 포함하고,
    상기 리페어 블록은 제1 핀 익스텐션을 통해 상기 리페어 블록을 상기 리페어 레이어의 일부에 연결하는 제1 핀과, 상기 제1 핀에 연결되는 적어도 하나의 컨택(contact)을 포함하는 커스텀 셀(custom cell)을 포함하고, 상기 스페어 블록은 상기 스페어 블록이 상기 리페어 블록을 대체할 때, 제2 핀 익스텐션을 통해 상기 스페어 블록을 상기 리페어 레이어의 일부에 연결하는 제2 핀과, 상기 제2 핀에 연결되는 적어도 하나의 컨택을 포함하는 스페어 셀을 포함함을 특징으로 하는 반도체 장치.
  17. 삭제
  18. 제16항에 있어서,
    상기 제1 핀 익스텐션을 위한 제1 비아(VIA: vertical interconnect access)와 상기 제2 핀 익스텐션을 위한 제2 비아를 더 포함함을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 리페어 블록이 리페어될 때, 상기 리페어 블록은 상기 제1 핀 익스텐션의 연결을 해제함으로써 상기 리페어 레이어로부터 연결 해제되고, 상기 스페어 블록은 상기 제2 핀 익스텐션을 통해 상기 리페어 레이어에 연결됨을 특징으로 하는 반도체 장치.
  20. 제16항에 있어서,
    상기 리페어 레이어는 상기 복수의 메탈 레이어들 중 가장 상위의 메탈 레이어에 위치함을 특징으로 하는 반도체 장치.
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