KR102303301B1 - 반도체 장치의 설계 방법 및 설계 시스템 - Google Patents

반도체 장치의 설계 방법 및 설계 시스템 Download PDF

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Abstract

반도체 설계 방법 및 설계 시스템이 제공된다. 반도체 장치의 설계 방법은, 제1 스케일링 강화 회로 레이아웃을 포함하는 제1 표준 셀 레이아웃(layout)을 제공하고, 마커층(marker layer)을 이용하여 제1 표준 셀 레이아웃 내에 포함된 제1 스케일링 강화 회로 레이아웃을 정의하고, 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 스왑(swap)하여 제2 표준 셀 레이아웃을 설계하고, 제2 표준 셀 레이아웃에 대해 검증(verification)을 수행하는 것을 포함한다.

Description

반도체 장치의 설계 방법 및 설계 시스템{Method of designing semiconductor device, system for designing semiconductor device}
본 발명은 반도체 장치의 설계 방법 및 설계 시스템에 관한 것이다.
반도체 장치는 반도체 웨이퍼와 같은 기판 상에 디바이스 및 이들의 상호 연결을 패터닝함으로써 만들어진다.
설계자가 회로의 다양한 구성 요소를 서로 작용하게 위치시키고 연결시키도록 하는 전자 디자인 오토메이션(electronic design automation, EDA)을 사용하여 집적 회로를 설계하는 것을 통해 반도체 장치가 제조될 수 있다. 다시 말해, 전자 디자인 오토메이션을 이용하여, 반도체 장치의 레이아웃이 생성될 수 있다.
반도체 장치의 레이아웃은 회로 구성 요소와, 연결 배선과, 다양한 층들의 물리적인 위치 및 크기를 포함한다.
이러한 반도체 장치의 레이아웃을 반도체 기판 상에 옮김으로써, 반도체 장치가 제조될 수 있다. 하지만, 이와 같은 레이아웃을 이용하여 반도체 장치를 제조하기 전에, 반도체 장치의 레이아웃은 검증 프로세스를 거치게 된다.
레이아웃의 검증 프로세스는 반도체 장치의 레이아웃이 디자인 룰에 부합되는지를 통해 이루어질 수 있다. 하지만, 이와 같은 디자인 룰에 완전히 부합되는 반도체 장치의 레이아웃을 생성하게 되면, 반도체 장치의 스케일링을 감소시키는데 한계가 있다.
본 발명이 해결하고자 하는 기술적 과제는, 반도체 장치의 크기를 감소시킬 수 있는 반도체 장치의 설계 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 반도체 장치의 크기를 감소시킬 수 있는 반도체 장치의 설계 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 제1 스케일링 강화 회로 레이아웃을 포함하는 제1 표준 셀 레이아웃(layout)을 제공하고, 마커층(marker layer)을 이용하여 제1 표준 셀 레이아웃 내에 포함된 제1 스케일링 강화 회로 레이아웃을 정의하고, 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 스왑(swap)하여 제2 표준 셀 레이아웃을 설계하고, 제2 표준 셀 레이아웃에 대해 검증(verification)을 수행하는 것을 포함한다.
실시예에서, 상기 제1 표준 셀 레이아웃은, 상기 제1 스케일링 강화 회로 레이아웃을 참조하는 제1 영역을 포함하는 제3 표준 셀 레이아웃과, 상기 제1 스케일링 강화 회로 레이아웃을 참조하는 제2 영역을 포함하는 제4 표준 셀 레이아웃을 포함하고, 상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 스왑하는 것은, 상기 제1 및 제2 영역이 참조하는 상기 제1 스케일링 강화 회로 레이아웃을 상기 제2 스케일링 강화 회로 레이아웃으로 스왑하는 것을 포함할 수 있다.
실시예에서, 상기 제1 표준 셀 레이아웃은, 상기 제1 스케일링 강화 회로 레이아웃이 배치된 제1 영역을 포함하는 제3 표준 셀 레이아웃과, 상기 제1 스케일링 강화 회로 레이아웃이 배치된 제2 영역을 포함하는 제4 표준 셀 레이아웃을 포함하고, 상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 스왑하는 것은, 상기 제3 표준 셀 레이아웃에 배치된 상기 제1 스케일링 강화 회로 레이아웃을 상기 제2 스케일링 강화 회로 레이아웃으로 스왑하고, 상기 제4 표준 셀 레이아웃에 배치된 상기 제1 스케일링 강화 회로 레이아웃을 상기 제2 스케일링 강화 회로 레이아웃으로 스왑하는 것을 포함할 수 있다.
실시예에서, 상기 제2 표준 셀 레이아웃을 이용하여 로직 블록 레이아웃을 업데이트하는 것을 더 포함할 수 있다.
실시예에서, 상기 로직 블록 레이아웃을 업데이트하는 것은, 상기 로직 블록 레이아웃에 포함된 상기 제1 스케일링 강화 회로 레이아웃을 제거한 후, 상기 제1 스케일링 강화 회로 레이아웃이 제거된 위치에 상기 제2 스케일링 강화 회로 레이아웃을 배치시키는 것을 포함할 수 있다.
실시예에서, 상기 제2 표준 셀 레이아웃은 제1 영역과, 상기 제1 영역에 인접하여 위치하는 제2 영역을 포함하고, 상기 제2 표준 셀 레이아웃을 설계하는 것은, 상기 제2 표준 셀 레이아웃의 제1 영역에 배치된 상기 제1 스케일링 강화 회로 레이아웃을 상기 제2 스케일링 강화 회로 레이아웃으로 스왑하고, 상기 제2 표준 셀 레이아웃의 제2 영역을 디자인 룰을 이용하여 설계하는 것을 포함할 수 있다.
실시예에서, 상기 제2 스케일링 강화 회로 레이아웃은, GDS(graphic database system) 파일, GDS instance 파일 또는 hard macro 파일 중 하나의 형태로 제공될 수 있다.
실시예에서, 상기 제1 표준 셀 레이아웃(layout)은 제1 영역과, 상기 제1 영역에 인접하여 위치하는 제2 영역을 포함하고, 상기 제1 영역에는 디자인 룰 위배층(design rule violation layer)을 포함하는 상기 제1 스케일링 강화 회로 레이아웃이 배치되고, 상기 제2 영역에는 디자인 룰에 따라 설계된 회로 레이아웃이 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 설계 방법은, 디자인 룰 위배층(design rule violation layer)을 포함하는 상기 제2 스케일링 강화 회로 레이아웃을 제공하고, 상기 제2 스케일링 강화 회로 레이아웃과 다르고 디자인 룰 위배층을 포함하는 제1 스케일링 강화 회로 레이아웃을 포함하는 제1 표준 셀 레이아웃(layout)을 제공하고, 상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 스왑(swap)하여 제2 표준 셀 레이아웃을 설계하고, 상기 제2 표준 셀 레이아웃에 대해 검증(verification)을 수행하는 것을 포함할 수 있다.
실시예에서, 마커층을 이용하여 상기 제1 표준 셀 레이아웃 내에 포함된 상기 제1 스케일링 강화 회로 레이아웃을 정의하는 것을 더 포함할 수 있다.
실시예에서, 상기 제1 표준 셀 레이아웃은 제1 영역과, 상기 제1 영역에 인접하여 위치하는 제2 영역을 포함하고, 상기 제1 영역에는 상기 제1 스케일링 강화 회로 레이아웃이 배치되고, 상기 제2 영역에는 디자인 룰에 따라 설계된 회로 레이아웃이 배치될 수 있다.
실시예에서, 상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 스왑하는 것은, 상기 제1 표준 셀 레이아웃의 상기 제1 영역에 배치된 상기 제1 스케일링 강화 회로 레이아웃을 상기 제2 스케일링 강화 회로 레이아웃으로 스왑하는 것을 포함하고, 상기 제1 표준 셀 레이아웃의 상기 제2 영역에 배치된 회로 레이아웃은 스왑되지 않을 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템은, 프로세서; 및 상기 프로세서를 이용하여 실행되는 업데이트 모듈이 저장된 저장부를 포함하되, 상기 업데이트 모듈은, 제1 스케일링 강화 회로 레이아웃을 포함하는 제1 표준 셀 레이아웃(layout)을 제공받고, 마커층을 이용하여 상기 제1 표준 셀 레이아웃 내에 포함된 상기 제1 스케일링 강화 회로 레이아웃을 정의하고, 상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 스왑(swap)하여 제2 표준 셀 레이아웃을 형성한다.
실시예에서, 상기 제2 스케일링 강화 회로 레이아웃은, GDS(graphic database system) 파일, GDS instance 파일 또는 hard macro 파일 중 하나의 형태로 상기 업데이트 모듈에 제공될 수 있다.
실시예에서, 상기 업데이트 모듈이, 상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 스왑하는 것은, 상기 GDS instance 파일 형태로 제공된 상기 제1 스케일링 강화 회로 레이아웃을 상기 GDS instance 파일 형태로 제공된 상기 제2 스케일링 강화 회로 레이아웃으로 교체하는 것을 포함할 수 있다.
실시예에서, 상기 업데이트 모듈이, 상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 스왑하는 것은, 상기 GDS 파일 형태로 제공된 상기 제1 스케일링 강화 회로 레이아웃을 상기 GDS 파일 형태로 제공된 상기 제2 스케일링 강화 회로 레이아웃으로 교체하는 것을 포함할 수 있다.
실시예에서, 상기 제1 표준 셀 레이아웃(layout)은 제1 영역과, 상기 제1 영역에 인접하여 위치하는 제2 영역을 포함하고, 상기 제1 영역에는 디자인 룰 위배층(design rule violation layer)을 포함하는 상기 제1 스케일링 강화 회로 레이아웃이 배치되고, 상기 제2 영역에는 디자인 룰에 따라 설계된 회로 레이아웃이 배치될 수 있다.
실시예에서, 상기 제1 스케일링 강화 회로 레이아웃은 특정 기능을 수행하는 상기 제1 표준 셀 레이아웃의 일부일 수 있다.
실시예에서, 상기 업데이트 모듈은, 상기 제1 표준 셀 레이아웃을 포함하는 제1 로직 블록 레이아웃을 제공받고, 상기 제1 로직 블록 레이아웃의 상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 스왑(swap)하여 제2 로직 블록 레이아웃을 형성할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 설계 시스템은, 프로세서; 및 상기 프로세서를 이용하여 업로드(upload)되거나 다운로드(download)되는 데이터 파일이 저장된 저장부를 포함하되, 상기 데이터 파일은, 표준 셀 레이아웃의 설계에 사용되고 디자인 룰 위배층(design rule violation layer)을 포함하는 스케일링 강화 회로 레이아웃을 포함한다.
실시예에서, 상기 스케일링 강화 회로 레이아웃은, 상기 표준 셀 레이아웃 내에서 상기 스케일링 강화 회로 레이아웃을 정의하는 마커층을 포함할 수 있다.
실시예에서, 상기 표준 셀 레이아웃은 제1 영역과, 상기 제1 영역에 인접하여 위치하는 제2 영역을 포함하고, 상기 스케일링 강화 회로 레이아웃은 상기 표준 셀 레이아웃의 상기 제1 영역에 배치되고, 상기 상기 표준 셀 레이아웃의 상기 제2 영역에는, 디자인 룰에 따라 설계된 회로 레이아웃이 배치될 수 있다.
실시예에서, 상기 저장부는, 상기 디자인 룰을 더 저장할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 순서도이다.
도 2는 도 1의 S100에 대한 상세 순서도이다.
도 3 내지 도 5는 도 2에 도시된 설계 방법을 설명하기 위한 도면들이다.
도 6a는 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템의 블록도이다.
도 6b 내지 도 8은 도 1에 도시된 설계 방법을 설명하기 위한 도면들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 설계 시스템의 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 순서도이다.
도 11은 도 10의 S220에 대한 상세 순서도이다.
도 12 및 도 13은 도 11에 도시된 설계 방법을 설명하기 위한 도면들이다.
도 14 및 도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면들이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치의 설계 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 순서도이다.
도 1을 참조하면, 데이터 파일을 생성한다(S100).
예를 들어, 스케일링 강화 회로 레이아웃을 포함하는 데이터 파일을 생성할 수 있다. 이하, 도 2 내지 도 5를 참조하여, 이에 대해 보다 구체적으로 설명한다.
도 2는 도 1의 S100에 대한 상세 순서도이다. 도 3 내지 도 5는 도 2에 도시된 설계 방법을 설명하기 위한 도면들이다.
도 2 및 도 3을 참조하면, 타겟 표준 셀(100) 중 일부 영역을 디자인 룰 위배 필요 영역(105)으로 정의한다(S11).
타겟 표준 셀(100)은 로직 회로를 구성하는데 필요한 기본적인 셀일 수 있다. 즉, 타겟 표준 셀(100)은 특정 기능을 수행하는 회로 구성 요소일 수 있다.
예를 들어, 타겟 표준 셀(100)은 NAND 회로, NOR 회로, 인버터 회로, 플립플럽(Flip Flop) 회로 등을 나타내는 표준 셀일 수 있지만, 본 발명이 이에 제한되는 것은 아니다.
디자인 룰 위배 필요 영역(105)은, 타겟 표준 셀(100)의 일부이므로, 다자인 룰 위배 필요 영역(105) 자체로 특정 기능을 수행하지는 않을 수 있다. 즉, 디자인 룰 위배 필요 영역(105)은, 특정 기능을 수행하는 표준 셀의 일부일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 디자인 룰 위배 필요 영역(105)이 타겟 표준 셀(100)의 특정 기능을 수행하는 영역으로 정의되도록 본 발명이 변형되어 실시될 수도 있다.
디자인 룰 위배 필요 영역(105)은, 하나의 표준 셀의 일부일 수도 있지만, 여러 종류의 표준 셀의 일부일 수도 있다. 즉, 여러 종류의 표준 셀에 들어가는 공통적인 부분을 디자인 룰 위배 필요 영역(105)으로 정의할 수도 있다.
디자인 룰 위배 필요 영역(105)은, 예를 들어, 타겟 표준 셀(100) 중 스케일링 향상 및 제조 공정 향상이 필요한 부분으로 정의될 수 있다. 즉, 디자인 룰 위배 필요 영역(105)은, 제조 공정 상 프로세스 도전(process challenge)이 높은 부분으로 정의될 수 있다.
예를 들어, 크로스 커플(cross-couple)을 주어진 표준 셀의 영역 내에 구현할 경우, 공정 마진을 고려한 대각선 모양의 컨택 플러그가 표준 셀 내에 설계되어야 할 수 있다. 이와 같은 복잡한 구조는 디자인 룰로 기술하기에는 어려운 측면이 있다. 혹은, 복잡한 구조를 디자인 룰로 기술하였다고 하여도, 디자인 룰 개발자의 의도와 동일한 구조로 레이아웃을 만들기는 매우 어려울 수 있다.
따라서, 디자인 룰로 기술되기 어렵거나, 기술되더라도 동일한 레이아웃을 만들기 어려운 부분 또는 영역을 디자인 룰 위배 필요 영역(105)으로 정의할 수 있다.
도 3에서 도시되는 디자인 룰 위배 필요 영역(105)은 설명의 편의성을 위한 것일 뿐, 본 발명이 도시된 예시에 제한되는 것은 아니다.
다시 도 2를 참조하면, 스케일링 다운의 이점을 이루기 위해, 디자인 룰 위배 필요 영역(105)으로 정의된 부분을 제조 공정 관점에서 최적화한다(S12).
즉, 제조 공정 관점에서, 디자인 룰 위배 필요 영역(105)의 레이아웃을 최적화할 수 있다.
여기서, 디자인 룰 위배 필요 영역(105)에 포함되어 있는 모든 층의 레이아웃을 최적화할 필요는 없다. 즉, 디자인 룰 위배 필요 영역(105)에 포함된 여러 층 중 적어도 일부 층에 대해서, 제조 공정 관점에서 레이아웃이 최적화될 수 있다.
따라서, 디자인 룰 위배 필요 영역(105) 중 적어도 일부 층에 대한 제조 공정을 최적화하여, 디자인 룰 위배층을 설계할 수 있다.
다음, 도 2를 참조하면, 제조 공정의 최적화를 통해 설계한 디자인 룰 위배층을 포함하는 제1 스케일링 강화 회로 레이아웃(120)을 설계한다(S13). 앞서 설명한 것과 같이, 제1 스케일링 강화 회로 레이아웃(120)은 디자인 룰 위배 필요 영역(105)을 제조 공정 관점에서 최적화한 레이아웃일 수 있다.
디자인 룰 위배 필요 영역(105)은, 타겟 표준 셀(100)의 일부이기 때문에, 디자인 룰 위배 필요 영역(105)을 바탕으로 설계된 제1 스케일링 강화 회로 레이아웃(120)도 타겟 표준 셀 레이아웃의 일부일 수 있다. 따라서, 제1 스케일링 강화 회로 레이아웃(120)를 바탕으로 제작된 부분은 특정 기능을 수행하지 못할 수 있다.
설명의 편의를 위해, 도 3에 도식된 디자인 룰 위배 필요 영역(105)을 제조 공정 관점에서 최적화된 디자인 룰 위배층으로 가정하고 설명한다. 즉, 본 실시예에서, 디자인 룰 위배층과 제1 스케일링 강화 회로 레이아웃(120)이 동일한 것으로 가정하고 설명을 이어나간다.
하지만, 본 발명이 이에 제한되는 것은 아니며, 디자인 룰 위배 필요 영역(105)에 포함된 다수의 층 중 일부만을 최적화하여 다자인 룰 위배층을 설계할 수 있음은 물론이다.
다시, 도 2, 도 4 및 도 5를 참조하면, 제1 스케일링 강화 회로 레이아웃(120)을 골든 스케일링 강화 레이아웃(110)으로 지정한다(S14). 또한, 지정된 골든 스케일링 강화 레이아웃(110)이 등록될 수 있다.
본 발명의 몇몇 실시예에서, 제1 스케일링 강화 회로 레이아웃(120)과 골든 스케일링 강화 레이아웃(110)은 실질적으로 동일한 레이아웃일 수 있다.
골든 스케일링 강화 레이아웃(110)은, 예를 들어, 도 4의 (a)와 같이 회로 레이아웃만을 포함한 형태일 수도 있고, 도 4의 (b)와 같이 마커층(marker layer)(115)를 포함하는 골든 스케일링 강화 레이아웃(110m)의 형태일 수도 있다.
이어서, 도 5에 도시된 것과 같이, 제1 스케일링 강화 회로 레이아웃(120)을 포함하는 제1 데이터 파일(120f)을 생성한다. 이렇게 생성된 제1 데이터 파일(120f)은 후술할 다른 엔터티(예를 들어, 도 6a의 60, 예를 들어, 집적 회로 설계자)에 제공될 수 있다.
제1 데이터 파일(120f)에 포함되는 제1 스케일링 강화 회로 레이아웃(120)은 도 4의 (b)에서 도시되는 것과 같이 마커층(115)을 포함할 수 있지만, 본 발명이 이에 제한되는 것은 아니다.
집적 회로 설계자는 다자인 룰에 따라서 집적 회로를 설계하는 것이 스케일링 관점에서는 불리할 수 있지만, 집적 회로를 구현하는 관점에서는 유리할 수 있다.
만약, 집적 회로 설계자가 다자인 룰에 벗어나는 집적 회로 레이아웃을 설계하였을 경우, 디자인 룰에 위배되는 레이아웃이 실제 집적 회로로 구현될 수 있을지는 미지수이다. 즉, 집적 회로 제작자가 제조 공정을 최적화하여 디자인 룰에 위배되는 레이아웃을 집적 회로로 구현을 하면 다행이지만, 그렇지 않을 경우, 집적 회로 설계를 다시 해야 할 수 있기 때문이다.
반면, 집적 회로 제작자는 제조 공정을 최적화함으로써, 디자인 룰에 위배되는 집적 회로의 레이아웃도 실제 집적 회로로 구현할 수 있다. 집적 회로 제작자가 디자인 룰에 위배되는 집적 회로의 레이아웃을 구현할 수 있는 이유는 집적 회로 제작자는 제조 공정 조건 등을 조절하여, 디자인 룰에 벗어나는 복잡한 패턴 등을 구현할 수 있기 때문이다.
또한, 집적 회로 레이아웃을 이용하여 포토 마스크를 제작할 때, 집적 회로 제작자는 예를 들어, 광 근접 보정(Optical Proximity Correction, OPC) 방법 등을 이용할 수 있기 때문이다. 즉, 집적 회로 제작자는 포토 마스크를 제작하는 단계의 조건 등을 조절함으로써, 디자인 룰에 벗어나는 복잡한 패턴 등을 구현할 수 있다.
집적 회로 설계자는 디자인 룰에 근거하여 집적 회로 레이아웃을 설계하지만, 집적 회로 제작자는 실제 제조 공정의 최적화를 통해, 집적 회로를 구현한다. 따라서, 집적 회로 제작자는 디자인 룰에 벗어나거나, 디자인 룰로 표현하기 매우 복잡한 구조를 제조 공정 관점에서 최적화할 수 있고, 이를 스케일링 강화 회로 레이아웃으로 만들 수 있다.
그러므로, 스케일링 강화 회로 레이아웃을 이용한 표준 셀 레이아웃의 설계는, 디자인 룰에 따르는 표준 셀 레이아웃의 설계보다 표준 셀의 크기를 감소시킬 수 있다.
이상에서는, 도 3 및 도 4에 도시된 하나의 골든 스케일링 강화 레이아웃(110)을 설계하는 것에 대해서 설명하였지만, 본 발명이 이에 제한되는 것은 아니다. 즉, 타겟 표준 셀(100)에서, 디자인 룰 위배 필요 영역(105)과 다른 구조를 갖는 영역을 추가적인 디자인 룰 위배 필요 영역으로 정의하고, 이에 대한 스케일링 강화 회로 레이아웃을 설계할 수 있음은 물론이다.
또는, 도 3의 타겟 표준 셀(100)과 다른 타켓 표준 셀에서, 도 3의 디자인 룰 위배 필요 영역(105)과 다른 구조를 갖는 영역을 추가적인 디자인 룰 위배 필요 영역으로 정의하고, 이에 대한 스케일링 강화 회로 레이아웃을 설계할 수 있음은 물론이다.
한편, 도 5에 도시된 제2 데이터 파일(130f)에 포함된 제2 스케일링 강화 회로 레이아웃(130)은, 상술한 추가적인 디자인 룰 위배 필요 영역을 제조 공정을 최적화하여 설계한 레이아웃일 수 있다.
다시 도 1을 참조하면, 스케일링 강화 회로 레이아웃을 포함하는 데이터 파일을 제공한다(S105).
구체적으로, 예를 들어, 도 5에 도시된 제1 스케일링 강화 회로 레이아웃(120)을 포함하는 제1 데이터 파일(120f)과, 제1 스케일링 강화 회로 레이아웃(120)과 다른 제2 스케일링 강화 회로 레이아웃(130)을 포함하는 제2 데이터 파일(130f)을 제공할 수 있다.
본 발명의 몇몇 실시예에서, 제1 데이터 파일(120f) 및 제2 데이터 파일(130f)을 받으면서, 집적 회로 설계에 필요한 디자인 룰을 포함하는 디자인 룰 매뉴얼을 더 제공할 수 있다.
디자인 룰은 집적 회로 제작자에 의해 제공되는 여러 변수들일 수 있다. 이와 같은 디자인 룰을 통해, 집적 회로 설계자는 집적 회로 레이아웃을 통해 만들어질 포토 마스크 세트(photo mask set)의 정확성을 검증할 수 있다.
디자인 룰은 예를 들어, 그라운드 규칙(ground rule)과 특별한 구조(special structure) 등을 포함할 수 있다. 여기에서, 특별한 구조는 그라운드 규칙보다 마진(margin)을 좀 더 엄격하게 적용하는 구조를 의미할 수 있다. 즉, 특별한 구조 역시 디자인 룰의 일종일 수 있다.
디자인 룰은 예를 들어, 폭에 대한 규칙(width rule), 최소 면적 규칙(minimum area rule), 공간 규칙(space rule), 울타리 규칙(enclosure rule), 대칭 규칙(symmetry rule), 배열 규칙(alignment rule) 등을 포함할 수 있다.
디자인 룰은 예를 들어, 집적 회로 설계자에게 문서 형식으로 제공될 수 있다.
다자인 룰과 달리, 제1 스케일링 강화 회로 레이아웃(120) 및 제2 스케일링 강화 회로 레이아웃(130)은 그래픽 파일 형태로 집적 회로 설계자에게 제공될 수 있다.
제1 데이터 파일(120f) 및 제2 데이터 파일(130f)은 예를 들어, 그래픽 데이터베이스 시스템(graphic database system, GDS) 파일, 그래픽 데이터베이스 시스템 인스턴스(GDS instance) 파일, 또는 하드 매크로(hard macro) 파일 중 하나의 형태일 수 있지만, 본 발명이 이에 제한되는 것은 아니다. 즉, 제1 데이터 파일(120f) 및 제2 데이터 파일(130f)은 회로의 레이아웃을 나타낼 수 있는 그래픽 파일 형식이면 충분하다.
다시 말하면, 제1 스케일링 강화 회로 레이아웃(120) 및 제2 스케일링 강화 회로 레이아웃(130)은 예를 들어, 그래픽 데이터베이스 시스템, 그래픽 데이터베이스 시스템 인스턴스, 또는 하드 매크로 중 하나의 형태로 집적 회로 설계자에게 제공될 수 있다.
본 발명의 몇몇 실시예에서, 이러한 데이터 파일들(120f, 130f)은 미리 정한 시스템을 통해, 집적 회로 제작자로부터 집적 회로 설계자에게 제공될 수 있다. 이하, 도 6a를 참조하여, 이에 대해 보다 구체적으로 설명하도록 한다.
도 6a는 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템의 블록도이다.
도 6a를 참조하면, 설계 시스템(70)은, 프로세서(72), 저장부(74)를 포함할 수 있다.
저장부(74)에는 제1 엔터티(50, 예를 들어, 집적 회로 제작자)로부터 제공받은 데이터 파일(76)이 저장될 수 있다. 제1 엔터티(50)는 전술한 방법으로 설계된, 제1 스케일링 강화 회로 레이아웃(120)을 포함하는 제1 데이터 파일(120f)과, 제1 스케일링 강화 회로 레이아웃(120)과 다른 제2 스케일링 강화 회로 레이아웃(130)을 포함하는 제2 데이터 파일(130f)을 저장부(74)에 업로드할 수 있다.
이렇게 저장부(74)에 저장된 데이터 파일(76)은 예를 들어, 다운로드를 통해 제2 엔터티(60, 예를 들어, 집적 회로 설계자)에 제공될 수 있다. 즉, 제1 스케일링 강화 회로 레이아웃(120)을 포함하는 제1 데이터 파일(120f)과, 제1 스케일링 강화 회로 레이아웃(120)과 다른 제2 스케일링 강화 회로 레이아웃(130)을 포함하는 제2 데이터 파일(130f)이 제2 엔터티(60)에 제공될 수 있다.
프로세서(72)는 이러한 데이터 파일 업로드 또는 다운로드 과정에서 시스템이 미리 정한 동작을 수행하는데에 이용될 수 있다.
본 발명의 몇몇 실시예에서, 저장부(74)는 제1 엔터티(50)로부터 제2 엔터티(60)에 제공되는 디자인 룰을 더 저장할 수도 있다. 즉, 디자인 룰 역시 도시된 설계 시스템(70)을 통해 제1 엔터티(50)로부터 제2 엔터티(60)에 제공될 수 있다.
본 발명의 몇몇 실시예에서, 이러한 설계 시스템(70)은 예를 들어, 웹(web) 인터페이스를 이용하여 구현될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 설계 시스템(70)의 구현 환경은 얼마든지 변형될 수 있다.
다시, 도 1을 참조하면, 제공받은 디자인 룰과 스케일링 강화 회로 레이아웃을 이용하여 표준 셀 레이아웃을 설계한다(S110). 그리고, 설계된 표준 셀 레이아웃을 포함하는 로직 블록 레이아웃을 설계한다(S120). 그리고, 로직 블록 레이아웃에 포함된 스케일링 강화 회로 레이아웃이 표준 셀 레이아웃을 설계하는 과정 또는 로직 블록 레이아웃을 설계하는 과정에서 변경되었는지 여부를 검사한다(S130).
이하, 도 6b 내지 도 8을 참조하여, 이에 대해 보다 구체적으로 설명한다.
도 6b 내지 도 8은 도 1에 도시된 설계 방법을 설명하기 위한 도면들이다.
도 1, 도 5 및 도 6b를 참조하면, 제공받은 디자인 룰과, 제1 데이터 파일(120f)과 제2 데이터 파일(130f)을 이용하여, 제1 내지 제4 표준 셀 레이아웃(300, 310, 320, 330)을 설계한다.
도 6b의 (a)를 참조하여, 디자인 룰과 제1 데이터 파일(120f)을 이용하여, 제1 표준 셀 레이아웃(300)을 설계하는 것에 대해서 예시적으로 설명한다.
제1 표준 셀 레이아웃(300)은, 제1 영역(300a)과, 제2 영역(300b)과, 제3 영역(300c)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 제1 표준 셀 레이아웃의 제2 영역(300b)은 제1 표준 셀 레이아웃의 제1 영역(300a) 및 제1 표준 셀 레이아웃의 제3 영역(300c)에 인접하는 영역일 수 있다. 즉, 제1 표준 셀 레이아웃의 제2 영역(300b)은 제1 표준 셀 레이아웃의 제1 영역(300a) 주변 및 제1 표준 셀 레이아웃의 제3 영역(300c)의 주변에 위치할 수 있다.
실시예에서, 제1 표준 셀 레이아웃의 제1 영역(300a) 및 제1 표준 셀 레이아웃의 제3 영역(300c)은 제1 표준 셀 레이아웃(300)의 서로 다른 영역일 수 있다.
제1 표준 셀 레이아웃의 제1 영역(300a)을 제1 데이터 파일(120f)을 이용하여 설계할 수 있다. 제1 표준 셀 레이아웃의 제1 영역(300a)을 설계하는 것은, 제1 표준 셀 레이아웃의 제1 영역(300a)에 제1 스케일링 강화 회로 레이아웃(120)을 배치하는 것일 수 있다.
다시 말하면, 집적 회로 설계자는 제1 스케일링 강화 회로 레이아웃(120)을 그래픽 데이터 형식으로 받기 때문에, 추가적인 설계 과정 없이, 제1 스케일링 강화 회로 레이아웃(120)은 제1 표준 셀 레이아웃의 제1 영역(300a)에 배치될 수 있다.
제1 표준 셀 레이아웃의 제1 영역(300a)을 설계할 때, 제1 표준 셀 레이아웃의 제3 영역(300c)도 설계할 수 있다. 즉, 제1 표준 셀 레이아웃의 제3 영역(300c)에 제1 스케일링 강화 회로 레이아웃(120)이 배치될 수 있다.
이어서, 제1 표준 셀 레이아웃의 제2 영역(300b)을 디자인 룰을 이용하여 설계한다. 구체적으로, 제1 표준 셀 레이아웃의 제2 영역(300b)을 설계하는 것은 디자인 룰을 이용하여 제1 스케일링 강화 회로 레이아웃(120)이 배치된 제1 표준 셀 레이아웃의 제1 영역(300a)의 주변 및 제1 표준 셀 레이아웃의 제3 영역(300c)을 설계하는 것을 포함할 수 있다.
제1 표준 셀 레이아웃의 제2 영역(300b)을 설계할 때, 제1 표준 셀 레이아웃의 제1 영역(300a) 및 제3 영역(300c)에 배치된 제1 스케일링 강화 회로 레이아웃(120) 및 제1 표준 셀 레이아웃(300)의 주변 패턴 등이 고려될 수 있다.
다음으로, 제1 표준 셀 레이아웃(300)과 서로 다른 기능을 수행하는 제2 표준 셀 레이아웃(310)과, 제3 표준 셀 레이아웃(320)과, 제4 표준 셀 레이아웃(330)을 설계하는 것에 대해서 설명한다.
제1 내지 제4 표준 셀 레이아웃(300, 310, 320, 330)은 각각 서로 다른 기능을 수행하는 표준 셀 레이아웃일 수 있다.
또한, 도 6b는 4개의 표준 셀 레이아웃(300, 310, 320, 330)을 나타내고 있지만, 설명의 편의성을 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다.
나아가, 도 6b는 서로 다른 제1 및 제2 스케일링 강화 회로 레이아웃(120, 130)을 이용하여 표준 셀 레이아웃을 설계하는 것을 나타내고 있지만, 설명의 편의성을 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다.
도 6b의 (b)에서, 제2 표준 셀 레이아웃(310)은 제1 영역(310a)과, 제2 영역(300b)을 포함할 수 있다. 제1 표준 셀 레이아웃의 제2 영역(300b)은 제1 표준 셀 레이아웃의 제1 영역(300a) 주변에 위치할 수 있다.
제2 표준 셀 레이아웃(310)은 제1 표준 셀 레이아웃(300)과 달리, 하나의 제1 스케일링 강화 회로 레이아웃(120)을 포함할 수 있다.
도 6b의 (a) 및 (b)에서, 서로 다른 기능을 수행하는 제1 표준 셀 레이아웃(300) 및 제2 표준 셀 레이아웃(310)은 동일한 제1 스케일링 강화 회로 레이아웃(120)을 포함할 수 있다.
도 6b의 (c)를 참조하여, 디자인 룰과, 제1 데이터 파일(120f)과, 제2 데이터 파일(130f)을 이용하여, 제3 표준 셀 레이아웃(320)을 설계하는 것에 대해서 설명한다.
제3 표준 셀 레이아웃(320)은 제1 영역(320a)과, 제2 영역(320b)과, 제3 영역(320c)을 포함할 수 있다.
제3 표준 셀 레이아웃의 제2 영역(320b)은 제3 표준 셀 레이아웃의 제1 영역(320a) 및 제3 표준 셀 레이아웃의 제3 영역(320c)에 인접하는 영역일 수 있다. 제3 표준 셀 레이아웃의 제2 영역(320b)은 제3 표준 셀 레이아웃의 제3 영역(320c) 주변 및 제3 표준 셀 레이아웃의 제3 영역(320c)의 주변에 위치할 수 있다.
제3 표준 셀 레이아웃의 제1 영역(320a)은 제1 데이터 파일(120f)을 이용하여 설계할 수 있다. 제3 표준 셀 레이아웃의 제1 영역(320a)을 설계하는 것은, 제3 표준 셀 레이아웃의 제1 영역(320a)에 제1 스케일링 강화 회로 레이아웃(120)을 배치하는 것을 포함할 수 있다.
또한, 제3 표준 셀 레이아웃의 제3 영역(320c)은 제2 데이터 파일(130f)을 이용하여 설계할 수 있다. 제3 표준 셀 레이아웃의 제3 영역(320c)을 설계하는 것은, 제3 표준 셀 레이아웃의 제3 영역(320c)에 제2 스케일링 강화 회로 레이아웃(130)을 배치하는 것을 포함할 수 있다.
이어서, 제3 표준 셀 레이아웃의 제2 영역(320b)은 디자인 룰을 이용하여 설계할 수 있다. 구체적으로, 제3 표준 셀 레이아웃의 제2 영역(320b)을 설계하는 것은 디자인 룰을 이용하여 제1 스케일링 강화 회로 레이아웃(120)이 배치된 제3 표준 셀 레이아웃의 제1 영역(320a)의 주변 및 제2 스케일링 강화 회로 레이아웃(130)이 배치된 제3 표준 셀 레이아웃의 제3 영역(320c)을 설계하는 것을 포함할 수 있다.
제3 표준 셀 레이아웃의 제2 영역(320b)을 설계할 때, 제1 스케일링 강화 회로 레이아웃(120)과, 제2 스케일링 강화 회로 레이아웃(130)과, 제3 표준 셀 레이아웃(320)의 주변 패턴 등이 고려될 수 있다.
도 6b의 (d)에서, 제4 표준 셀 레이아웃(330)은 스케일링 강화 회로 레이아웃을 포함하지 않고, 디자인 룰을 이용하여 전체적으로 설계될 수 있다.
이와 같이, 설계된 제1 내지 제4 표준 셀 레이아웃(300, 310, 320, 330)은 그래픽 데이터 형식으로 형성될 수 있다. 이러한 설계 과정은, 예를 들어, 제2 엔터티(도 6a의 60, 예를 들어, 집적 회로 설계자)에 의해 수행될 수 있다.
이렇게 만들어진 그래픽 데이터 형식의 제1 내지 제4 표준 셀 레이아웃(300, 310, 320, 330)은 로직 블록 레이아웃을 설계하는 설계자에게 제공될 수 있다.
도 1에 도시되지 않았지만, 디자인 룰 체커(design rule checker, DRC)를 이용하여, 각각의 제1 내지 제4 표준 셀 레이아웃(300, 310, 320, 330)에 대해 다자인 룰을 검사할 수 있다.
각각의 제1 내지 제4 표준 셀 레이아웃(300, 310, 320, 330)의 디자인 룰을 검사할 때, 제1 스케일링 강화 회로 레이아웃(120) 및/또는 제2 스케일링 강화 회로 레이아웃(130)이 배치된 표준 셀 레이아웃의 일부는 디자인 룰 체커를 통해 검사하지 않을 수 있다.
제1 스케일링 강화 회로 레이아웃(120) 및/또는 제2 스케일링 강화 회로 레이아웃(130)에 포함된 마커층을 통해, 제1 스케일링 강화 회로 레이아웃(120) 및/또는 제2 스케일링 강화 회로 레이아웃(130)이 배치된 위치가 정의되고, 검증자가 이를 손쉽게 확인할 수 있다.
또는, 본 발명의 몇몇 실시예에서, 각각의 제1 내지 제4 표준 셀 레이아웃(300, 310, 320, 330)의 디자인 룰을 검사할 때, 제1 스케일링 강화 회로 레이아웃(120) 및/또는 제2 스케일링 강화 회로 레이아웃(130)이 배치된 표준 셀 레이아웃의 일부는 디자인 룰을 만족하는 것으로 처리할 수도 있다.
각각의 제1 내지 제4 표준 셀 레이아웃(300, 310, 320, 330)에 대해 디자인 룰을 검사할 경우, 이 후에 설명되는 로직 블록 레이아웃을 설계한 후 로직 블록 레이아웃의 디자인 룰 검사는 생략될 수도 있다.
다음, 도 1, 도 6b 및 도 7을 참고하면, 제1 내지 제4 표준 셀 레이아웃(300, 310, 320, 330)을 포함하는 로직 블록 레이아웃(400)을 설계한다.
로직 블록 설계자는 로직 블록 레이아웃(400)을 통해 구현하고자 하는 로직 집적 회로를 제작할 수 있도록, 로직 블록 레이아웃(400) 내에 제1 내지 제4 표준 셀 레이아웃(300, 310, 320, 330)를 배치한다.
제1 내지 제4 표준 셀 레이아웃(300, 310, 320, 330) 중 적어도 하나의 표준 셀 레이아웃은 제1 스케일링 강화 회로 레이아웃(120) 및/또는 제2 스케일링 강화 회로 레이아웃(130)을 포함할 수 있다.
따라서, 로직 블록 레이아웃(400)은 제1 스케일링 강화 회로 레이아웃(120) 및/또는 제2 스케일링 강화 회로 레이아웃(130)을 포함할 수 있다. 제1 스케일링 강화 회로 레이아웃(120) 및/또는 제2 스케일링 강화 회로 레이아웃(130)은 로직 블록 레이아웃(400)의 일부 영역에 배치될 수 있다.
이와 같이 설계된 로직 블록 레이아웃(400)은 그래픽 데이터 형식으로 형성될 수 있다. 이러한 설계 과정은, 예를 들어, 제2 엔터티(도 6a의 60, 예를 들어, 집적 회로 설계자)에 의해 수행될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 경우에 따라, 이러한 설계 과정은, 예를 들어, 제1 엔터티(도 6a의 50 예를 들어, 집적 회로 제작자)에 의해 수행될 수도 있다.
이러한 설계 과정이 예를 들어, 제2 엔터티(도 6a의 60, 예를 들어, 집적 회로 설계자)에 의해 수행된 경우, 그래픽 데이터 형식의 로직 블록 레이아웃(400)은 제1 엔터티(도 6a의 50, 예를 들어, 집적 회로 제작자)에 제공될 수 있다.
도 1에 도시되지 않았지만, 디자인 룰 체커를 이용하여, 로직 블록 레이아웃(400)에 대해 다자인 룰을 검사할 수 있다.
로직 블록 레이아웃(400)의 디자인 룰을 검사할 때, 로직 블록 레이아웃(400) 중, 제1 스케일링 강화 회로 레이아웃(120) 및/또는 제2 스케일링 강화 회로 레이아웃(130)이 배치된 부분은 디자인 룰 체커를 통해 검사하지 않을 수 있다.
또는, 로직 블록 레이아웃(400)의 디자인 룰을 검사할 때, 제1 스케일링 강화 회로 레이아웃(120) 및/또는 제2 스케일링 강화 회로 레이아웃(130)이 배치된 부분은 디자인 룰을 만족하는 것으로 처리할 수도 있다.
다음, 도 1 및 도 8을 참조하면, 로직 블록 레이아웃(400)에 포함된 제1 스케일링 강화 회로 레이아웃(120)이 표준 셀 레이아웃(300, 310, 320, 330)을 설계하는 과정 또는 로직 블록 레이아웃(400)을 설계하는 과정에서 변경되었는지 여부를 검사할 수 있다.
로직 블록 레이아웃(400)에 포함된 제1 스케일링 강화 회로 레이아웃(120)의 원본은 도 4를 통해 설명한 골든 스케일링 강화 레이아웃(110)일 수 있다. 즉, 골든 스케일링 강화 레이아웃(110)을 이용하여, 로직 블록 레이아웃(400)에 포함된 제1 스케일링 강화 회로 레이아웃(120)이 표준 셀 레이아웃 또는 로직 블록 레이아웃 설계 과정에서 변경되었는지를 확인할 수 있다.
도 6의 (a)에 도시된 제1 표준 셀 레이아웃(300)의 설계 과정을 참고하여 예시적으로 설명한다. 제1 표준 셀 레이아웃의 제2 영역(300b)은 제1 스케일링 강화 회로 레이아웃(120)이 제1 표준 셀 레이아웃의 제1 영역(300a)에 배치된 후 설계된다.
즉, 디자인 룰을 이용하여 제1 표준 셀 레이아웃의 제2 영역(300b)를 설계하는 과정에서 설계자의 의도 또는 실수에 의해 제1 표준 셀 레이아웃의 제1 영역(300a)에 배치된 제1 스케일링 강화 회로 레이아웃(120)이 변경될 수 있다.
제1 스케일링 강화 회로 레이아웃(120)은 제조 공정 관점에서 레이아웃이 최적화되어 있다. 설계 과정 중 제1 스케일링 강화 회로 레이아웃(120)이 변경되고, 변경된 제1 스케일링 강화 회로 레이아웃을 이용하여 포토 마스크를 제작할 경우, 이와 같은 포토 마스크를 통해 제작된 로직 집적 회로는 설계자의 의도대로 동작되지 않을 수 있다. 변경된 제1 스케일링 강화 회로 레이아웃을 이용하여 포토 마스크를 제작하였기 때문에, 이를 이용하여 제작된 로직 집적 회로도 변경되었을 가능성이 있기 때문이다.
골든 스케일링 강화 레이아웃(110)을 이용하여, 로직 블록 레이아웃(400)에 포함된 제1 스케일링 강화 회로 레이아웃(120)를 검증함으로써, 제조 공정의 안정성 및 로직 블록 레이아웃을 통해 제조된 로직 집적 회로의 성능도 보장될 수 있다.
이러한 검증 과정은, 예를 들어, 제1 엔터티(도 6a의 50, 예를 들어, 집적 회로 제작자)에 의해 수행될 수 있다.
이러한 검증 과정은, 예를 들어, 검증 시스템에 의해 수행될 수 있다. 이하, 도 9를 참조하여, 이러한 검증 시스템에 대해 보다 구체적으로 설명한다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 설계 시스템의 블록도이다.
도 7 내지 도 9를 참조하면, 설계된 로직 블록 레이아웃(400)을 검증하는 집적 회로 검증 시스템(500)은, 제1 입력 모듈(510)과, 제1 저장부(530)과, 검증 모듈(520)과, 표시부(540)을 포함할 수 있다.
제1 입력 모듈(510)은 제1 스케일링 강화 회로 레이아웃(120)을 포함하는 로직 블록 레이아웃(400)을 입력받을 수 있다. 제1 입력 모듈(510)은 그래픽 데이터 형식으로 입력받을 수 있다.
제1 저장부(530)는 제1 스케일링 강화 회로 레이아웃(120)의 원본인 골든 스케일링 강화 레이아웃(110)이 저장된 부분일 수 있지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 스케일링 강화 회로 레이아웃(120)의 원본인 골든 스케일링 강화 레이아웃(110)을 입력 받는 별도의 입력 모듈이 추가적으로 있을 수 있음은 물론이다.
검증 모듈(520)은 제1 입력 모듈(510)로 입력 받은 로직 블록 레이아웃(400) 내의 제1 스케일링 강화 회로 레이아웃(120)을 제1 저장부(530)의 골든 스케일링 강화 레이아웃(110)과 비교하여, 제1 스케일링 강화 회로 레이아웃(120)이 설계 과정에서 변형되었는지 여부를 판단할 수 있다.
검증 모듈(520)은 제1 스케일링 강화 회로 레이아웃(120)에 포함된 마커층을 확인함으로써, 로직 블록 레이아웃(400) 내의 어느 위치에 제1 스케일링 강화 회로 레이아웃(120)이 배치되었는지를 읽어낼 수 있다.
표시부(540)는 검증 모듈(520)을 통해 검증한 제1 스케일링 강화 회로 레이아웃(120)의 변형 여부를 알려줄 수 있다.
다음 도 10 내지 도 13을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 설계 방법에 대해 설명한다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 순서도이다. 도 11은 도 10의 S220에 대한 상세 순서도이다. 도 12 및 도 13은 도 11에 도시된 설계 방법을 설명하기 위한 도면들이다.
도 10을 참조하면, 스케일링 강화 회로 레이아웃과 디자인 룰을 이용하여, 표준 셀 레이아웃을 설계한다(S200).
이하에서는, 앞서 설명한 제1 스케일링 강화 회로 레이아웃(120)을 포함하는 제2 표준 셀 레이아웃(310)이 설계된 것으로 가정하고 설명을 이어간다.
제2 표준 셀 레이아웃(310)은 제1 스케일링 강화 회로 레이아웃(120)을 포함할 수 있다. 또한, 제1 스케일링 강화 회로 레이아웃(120)은 마커층(도 4의 115)을 포함할 수 있다.
다시 도 10을 참조하면, 제2 표준 셀 레이아웃(310)을 포함하는 로직 블록 레이아웃(예를 들어, 도 7의 400)을 설계한다(S210). 이상의 과정은 전술한바 중복된 자세한 설명은 생략한다.
다음 도 10을 참고하면, 로직 블록 레이아웃 내의 제1 스케일링 강화 회로 레이아웃을 업데이트된 제2 스케일링 강화 회로 레이아웃으로 스왑한다(S220).
이하에서는, 로직 블록 레이아웃이 설계된 후, 로직 블록 레이아웃 내의 제1 스케일링 강화 회로 레이아웃을 스왑하는 것을 예로 설명할 것이나, 필요에 따라, 로직 블록 레이아웃을 설계하는 단계가 생략될 수도 있다. 다시 말해, 표준 셀 레이아웃이 설계된 후, 표준 셀 레이아웃 내의 제1 스케일링 강화 회로 레이아웃이 스왑되는 것으로 본 실시예가 변형되어 실시될 수도 있다.
도 11을 참조하면, 먼저 제2 스케일링 강화 회로 레이아웃을 설계한다(S222).
예를 들어, 앞서 도 2를 참조하여 설명한 방법을 통해 제2 스케일링 강화 회로 레이아웃(도 12의 121)을 설계할 수 있다. 제1 스케일링 강화 회로 레이아웃(도 12의 120)의 최적화에 사용된 제조 공정 등이 변화하였을 때, 변화된 제조 공정 등을 반영하기 위해 제1 스케일링 강화 회로 레이아웃(도 12의 120)을 업데이트하여, 제2 스케일링 강화 회로 레이아웃(도 12의 121)을 설계할 수 있다.
제2 스케일링 강화 회로 레이아웃(121)은 제1 스케일링 강화 회로 레이아웃(120)과 동일한 디자인 룰 위배 필요 영역(105)을 포함할 수 있다.
이어서, 설계된 제2 스케일링 강화 회로 레이아웃에 마커층을 형성한다(S224).
예를 들어, 도 4에 도시된 것과 같은 마커층(115)을 제2 스케일링 강화 회로 레이아웃에 형성할 수 있다.
다음, 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 변경한다(S226).
본 발명의 몇몇 실시예에서, 이러한 변경은 예를 들어, 도 12와 도 13에 도시된 것과 같이, 표준 셀 레이아웃(도 12 및 도 13의 700, 710) 단위에서 수행될 수 있다.
도 12를 참조하면, 본 발명의 몇몇 실시예에서, 스케일링 강화 회로 레이아웃이 GDS instance 파일 형태로 제공되는 경우, 즉, 제1 표준 셀 레이아웃(700)이 스케일링 강화 회로 레이아웃을 참조하는 형태로 설계될 경우, 이러한 변경은, 제1 표준 셀 레이아웃(700)이 참조하는 스케일링 강화 회로 레이아웃을 변경하는 형태로 수행될 수 있다.
예를 들어, 도 12의 (a)를 참조하면, 제1 스케일링 강화 회로 레이아웃(120)을 참조하는 제1 표준 셀 레이아웃(700)을 제공될 수 있다. 이 경우, 도시된 것과 같이, 제1 표준 셀 레이아웃(700)은 GDS instance 파일 형태로 제공된 제1 스케일링 강화 회로 레이아웃(120)을 참조하는 형태로 설계되어 있을 수 있다. 다시 말해, 각 제1 표준 셀 레이아웃(700)에 제1 스케일링 강화 회로 레이아웃(120)이 배치된 것이 아니라, 각 제1 표준 셀 레이아웃(700)이 하나의 제1 스케일링 강화 회로 레이아웃(120)을 참조하고 있을 수 있다.
각 제1 표준 셀 레이아웃(700) 내에서 제1 스케일링 강화 회로 레이아웃(120)이 차지하는 영역은 예를 들어, 마커층(도 4의 115)를 이용하여 정의할 수 있다.
이 경우, 도 12의 (b)와 같이, 각 제1 표준 셀 레이아웃(700)이 참조하는 제1 스케일링 강화 회로 레이아웃(120)을 제2 스케일링 강화 회로 레이아웃(121)으로 변경함으로써, 제2 스케일링 강화 회로 레이아웃(121)을 포함하는 제2 표준 셀 레이아웃(710)을 설계할 수 있다.
다시 말해, 제1 스케일링 강화 회로 레이아웃(120)을 포함하는 제1 표준 셀 레이아웃(700)을 제1 표준 셀 레이아웃(700)이 참조하는 GDS instance 만을 변경함으로써, 제2 스케일링 강화 회로 레이아웃(121)을 포함하는 제2 표준 셀 레이아웃(710)으로 변경할 수 있다.
도 13을 참조하면, 본 발명의 다른 몇몇 실시예에서, 스케일링 강화 회로 레이아웃이 GDS 파일 형태로 제공되는 경우, 즉, 제1 표준 셀 레이아웃(700)에 스케일링 강화 회로 레이아웃이 배치되는 형태로 설계될 경우, 이러한 변경은, 제1 표준 셀 레이아웃(700)에 배치된 스케일링 강화 회로 레이아웃을 변경하는 형태로 수행될 수 있다.
예를 들어, 도 13의 (a)를 참조하면, 제1 스케일링 강화 회로 레이아웃(120)이 배치된 제1 표준 셀 레이아웃(700)을 제공될 수 있다. 이 경우, 도시된 것과 같이, 제1 표준 셀 레이아웃(700)은 GDS 파일 형태로 제공된 제1 스케일링 강화 회로 레이아웃(120)이 배치된 형태로 설계되어 있을 수 있다. 다시 말해, 각 제1 표준 셀 레이아웃(700)이 제1 스케일링 강화 회로 레이아웃(120)을 참조하는 형태로 설계된 것이 아니라, 각 제1 표준 셀 레이아웃(700)에 제1 스케일링 강화 회로 레이아웃(120)이 배치되어 있을 수 있다.
각 제1 표준 셀 레이아웃(700) 내에서 제1 스케일링 강화 회로 레이아웃(120)이 차지하는 영역은 예를 들어, 마커층(도 4의 115)를 이용하여 정의할 수 있다.
이 경우, 도 13의 (b)와 같이, 각 제1 표준 셀 레이아웃(700)에 배치된 제1 스케일링 강화 회로 레이아웃(120)을 제2 스케일링 강화 회로 레이아웃(121)으로 변경함으로써, 제2 스케일링 강화 회로 레이아웃(121)을 포함하는 제2 표준 셀 레이아웃(710)을 설계할 수 있다.
다시 말해, 제1 표준 셀 레이아웃(700)에 배치된 제1 스케일링 강화 회로 레이아웃(120)을 제2 스케일링 강화 회로 레이아웃(121)으로 바꾸어 배치함으로써 제1 표준 셀 레이아웃(700)을 제2 표준 셀 레이아웃(710)으로 변경할 수 있다.
다시 도 11을 참조하면, 스케일링 강화 회로 레이아웃이 변경된 표준 셀 레이아웃에 대해 검증을 수행한다(S228).
구체적으로, 제1 스케일링 강화 회로 레이아웃(120)을 포함하는 제1 표준 셀 레이아웃(700)이 제2 스케일링 강화 회로 레이아웃(121)을 포함하는 제2 표준 셀 레이아웃(710)으로 변경됨에 따라 필요한 검증을 수행할 수 있다.
이러한 검증이 완료되면, 이어서 제2 스케일링 강화 회로 레이아웃(121)을 포함하는 제2 표준 셀 레이아웃(710)을 이용하여 로직 블록 레이아웃을 변경할 수 있다(S229).
한편, 본 발명의 다른 몇몇 실시예에서, 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 변경하는 것(S226)은, 앞서 설명한 실시예와 달리, 로직 블록 레이아웃 단위에서도 수행될 수도 있다.
도 14 및 도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면들이다.
먼저 도 14를 참조하여, 스케일링 강화 회로 레이아웃이 GDS instance 파일 형태로 제공되는 경우, 즉, 제1 표준 셀 레이아웃(700)이 스케일링 강화 회로 레이아웃을 참조하는 형태로 설계될 경우에 대해 설명한다.
도 14의 (a) 및 (b)에서, 로직 블록 레이아웃(400)에 포함된 각 표준 셀 레이아웃(700)이 참조하는 제1 스케일링 강화 회로 레이아웃(120)을 제거한다. 도시된 것과 같이, 로직 블록 레이아웃(400) 중, 제1 스케일링 강화 회로 레이아웃(120)이 제거된 영역은 참조 대상이 없어 빈 공간(blank)으로 정의될 수 있다.
로직 블록 레이아웃(400)에서, 제1 스케일링 강화 회로 레이아웃(120)이 정의된 영역은 제1 스케일링 강화 회로 레이아웃(120)에 포함된 마커층을 이용하여 확인할 수 있다.
이어서, 도 14의 (b) 및 (c)에서, 로직 블록 레이아웃(400)에 포함된 각 표준 셀 레이아웃(700)이 제2 스케일링 강화 회로 레이아웃(121)을 참조하도록 변경한다.
이를 통해, 업데이트된 로직 블록 레이아웃(401)을 설계할 수 있다.
다음 도 15를 참조하여, 스케일링 강화 회로 레이아웃이 GDS 파일 형태로 제공되는 경우, 즉, 제1 표준 셀 레이아웃(700)에 스케일링 강화 회로 레이아웃이 배치된 형태로 설계될 경우에 대해 설명한다.
도 15의 (a) 및 (b)에서, 로직 블록 레이아웃(400)에 포함된 각 표준 셀 레이아웃(700)에 배치된 제1 스케일링 강화 회로 레이아웃(120)을 제거한다. 도시된 것과 같이, 로직 블록 레이아웃(400) 중, 제1 스케일링 강화 회로 레이아웃(120)이 제거된 영역은 빈 공간(blank)으로 정의될 수 있다.
로직 블록 레이아웃(400)에서, 제1 스케일링 강화 회로 레이아웃(120)이 정의된 영역은 제1 스케일링 강화 회로 레이아웃(120)에 포함된 마커층을 이용하여 확인할 수 있다.
이어서, 도 15의 (b) 및 (c)에서, 로직 블록 레이아웃(400)에 포함된 각 표준 셀 레이아웃(700)에 제2 스케일링 강화 회로 레이아웃(121)을 배치한다.
이를 통해, 업데이트된 로직 블록 레이아웃(401)을 설계할 수 있다.
이와 같이 본 발명의 실시예들에 따른 반도체 장치의 설계 방법에서는, 제조 공정의 변화에 따라, 스케일링 강화 회로 레이아웃을 업데이트하고, 업데이트된 스케일링 강화 회로 레이아웃을 기존의 스케일링 강화 회로 레이아웃과 교환하는 간단한 과정을 통해, 표준 셀 레이아웃이나 로직 블록 레이아웃이 다시 설계될 수 있다.
만약, 그래픽 데이터 형식의 스케일링 강화 레이아웃을 사용하지 않는다면, 로직 블록 레이아웃을 업데이트하는데 매우 오랜 시간이 소요되게 된다. 즉, 디자인 룰 매뉴얼을 업데이트하고, 프로세스 디자인 키트(process design kit, PDK)를 업데이트한다. 이어서, 업데이트된 프로세스 디자인 키트 등을 이용하여, 표준 셀 레이아웃들을 업데이트하고, 업데이트된 표준 셀 레이아웃을 이용하여 로직 블록 레이아웃을 업데이트한다.
이와 같은 일련의 복잡한 절차를 거쳐 로직 블록 레이아웃이 업데이트되지만, 본 발명의 집적 회로 설계 방법을 이용하면, 스케일링 강화 레이아웃을 간단하게 교체함으로써, 로직 블록 레이아웃이 업데이트될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치의 설계 시스템의 블록도이다.
도 16을 참조하면, 검증 시스템(600)은 프로세서(610)와 저장부(620)를 포함할 수 있다.
저장부(620)에는 업데이트 모듈(630)이 저장될 수 있다. 업데이트 모듈(630)은 앞서 설명한 스케일링 강화 회로 레이아웃(120)을 스왑하는 동작을 수행할 수 있다.
구체적으로, 업데이트 모듈(630)은 제1 표준 셀 레이아웃(700)이나 제1 로직 블록 레이아웃(400)에 포함된 스케일링 강화 회로 레이아웃을 스왑하여, 제2 표준 셀 레이아웃(710)이나 제2 로직 블록 레이아웃(401)을 형성할 수 있다.
이 때, 제1 표준 셀 레이아웃(700)이나 제1 로직 블록 레이아웃(400)에 포함된 스케일링 강화 회로 레이아웃은 마커층(도 4의 115)에 의해 정의될 수 있다.
프로세서(610)는 업데이트 모듈(630)이 이러한 동작을 수행하는데 이용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
S100~S130: 반도체 장치의 설계 방법
S222~S229: 스케일링 강화 회로 레이아웃의 스왑 방법
70, 500, 600: 반도체 장치의 설계 시스템

Claims (20)

  1. 전자 저장 매체 내에 제1 스케일링 강화 회로 레이아웃을 포함하는 제1 표준 셀 레이아웃(layout)을 나타내는 데이터를 전기적으로 제공하고,
    마커층(marker layer)을 이용하여 상기 제1 표준 셀 레이아웃 내에 포함된 상기 제1 스케일링 강화 회로 레이아웃을 전기적으로 정의하고,
    상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 전기적으로 스왑(swap)하여 상기 전자 저장 매체 내에 제2 표준 셀 레이아웃을 나타내는 데이터를 전기적으로 설계하고,
    상기 마커층에 의해 정의된 위치를 이용하여 상기 제2 표준 셀 레이아웃에 대해 전기적으로 검증(verification)을 수행하고,
    반도체 웨이퍼 상에 전자 장치와 전자 회로의 상호 접속을 패턴하기 위해서 상기 제2 표준 셀 레이아웃을 나타내는 데이터를 이용하여, 상기 전자 회로가 상기 제2 표준 셀 레이아웃을 포함하도록 하는 것을 포함하는 반도체 장치의 설계 방법.
  2. 제 1항에 있어서,
    상기 제1 표준 셀 레이아웃은,
    상기 제1 스케일링 강화 회로 레이아웃을 참조하는 제1 영역을 포함하는 제3 표준 셀 레이아웃과,
    상기 제1 스케일링 강화 회로 레이아웃을 참조하는 제2 영역을 포함하는 제4 표준 셀 레이아웃을 포함하고,
    상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 전기적으로 스왑하는 것은,
    상기 제1 및 제2 영역이 참조하는 상기 제1 스케일링 강화 회로 레이아웃을 상기 제2 스케일링 강화 회로 레이아웃으로 전기적으로 스왑하는 것을 포함하는 반도체 장치의 설계 방법.
  3. 제 1항에 있어서,
    상기 제1 표준 셀 레이아웃은,
    상기 제1 스케일링 강화 회로 레이아웃이 배치된 제1 영역을 포함하는 제3 표준 셀 레이아웃과,
    상기 제1 스케일링 강화 회로 레이아웃이 배치된 제2 영역을 포함하는 제4 표준 셀 레이아웃을 포함하고,
    상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 전기적으로 스왑하는 것은,
    상기 제3 표준 셀 레이아웃에 배치된 상기 제1 스케일링 강화 회로 레이아웃을 상기 제2 스케일링 강화 회로 레이아웃으로 전기적으로 스왑하고,
    상기 제4 표준 셀 레이아웃에 배치된 상기 제1 스케일링 강화 회로 레이아웃을 상기 제2 스케일링 강화 회로 레이아웃으로 전기적으로 스왑하는 것을 포함하는 반도체 장치의 설계 방법.
  4. 제 1항에 있어서,
    상상기 제2 표준 셀 레이아웃을 이용하여 로직 블록 레이아웃을 전기적으로 업데이트하는 것을 더 포함하는 반도체 장치의 설계 방법.
  5. 제 4항에 있어서,
    상기 로직 블록 레이아웃을 전기적으로 업데이트하는 것은,
    상기 로직 블록 레이아웃에 포함된 상기 제1 스케일링 강화 회로 레이아웃을 전기적으로 제거한 후, 상기 제1 스케일링 강화 회로 레이아웃이 제거된 위치에 상기 제2 스케일링 강화 회로 레이아웃을 전기적으로 배치시키는 것을 포함하는 반도체 장치의 설계 방법.
  6. 제 1항에 있어서,
    상기 제2 표준 셀 레이아웃은 제1 영역과, 상기 제1 영역에 인접하여 위치하는 제2 영역을 포함하고,
    상기 제2 표준 셀 레이아웃을 전기적으로 설계하는 것은,
    상기 제2 표준 셀 레이아웃의 제1 영역에 배치된 상기 제1 스케일링 강화 회로 레이아웃을 상기 제2 스케일링 강화 회로 레이아웃으로 전기적으로 스왑하고,
    상기 제2 표준 셀 레이아웃의 제2 영역을 디자인 룰을 이용하여 전기적으로 설계하는 것을 포함하는 반도체 장치의 설계 방법.
  7. 제 6항에 있어서,
    상기 제2 스케일링 강화 회로 레이아웃은, GDS(graphic database system) 파일, GDS instance 파일 또는 hard macro 파일 중 하나의 형태로 제공되는 반도체 장치의 설계 방법.
  8. 제 1항에 있어서,
    상기 제1 표준 셀 레이아웃(layout)은 제1 영역과, 상기 제1 영역에 인접하여 위치하는 제2 영역을 포함하고,
    상기 제1 영역에는 디자인 룰 위배층(design rule violation layer)을 포함하는 상기 제1 스케일링 강화 회로 레이아웃이 배치되고,
    상기 제2 영역에는 디자인 룰에 따라 설계된 회로 레이아웃이 배치되는 반도체 장치의 설계 방법.
  9. 전자 저장 매체 내에 제2 디자인 룰 위배층(design rule violation layer)을 포함하는 제2 스케일링 강화 회로 레이아웃을 나타내는 데이터를 전기적으로 제공하고,
    상기 전자 저장 매체 내에 상기 제2 스케일링 강화 회로 레이아웃과 다르고 제1 디자인 룰 위배층을 포함하는 제1 스케일링 강화 회로 레이아웃을 포함하는 제1 표준 셀 레이아웃(layout)을 나타내는 데이터를 전기적으로 제공하고,
    상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 전기적으로 스왑(swap)하여 제2 표준 셀 레이아웃을 전기적으로 설계하고,
    상기 제2 표준 셀 레이아웃에 대해 전기적으로 검증(verification)을 수행하고,
    반도체 웨이퍼 상에 전자 장치와 전자 회로의 상호 접속을 패턴하기 위해서 상기 제2 표준 셀 레이아웃을 나타내는 데이터를 이용하여, 상기 전자 회로가 상기 제2 표준 셀 레이아웃을 포함하도록 하는 것을 포함하는 반도체 장치의 설계 방법.
  10. 제 9항에 있어서,
    마커층을 이용하여 상기 제1 표준 셀 레이아웃 내에 포함된 상기 제1 스케일링 강화 회로 레이아웃을 전기적으로 정의하는 것을 더 포함하는 반도체 장치의 설계 방법.
  11. 제 9항에 있어서,
    상기 제1 표준 셀 레이아웃은 제1 영역과, 상기 제1 영역에 인접하여 위치하는 제2 영역을 포함하고,
    상기 제1 영역에는 상기 제1 스케일링 강화 회로 레이아웃이 배치되고,
    상기 제2 영역에는 디자인 룰에 따라 설계된 회로 레이아웃이 배치되는 반도체 장치의 설계 방법.
  12. 제 11항에 있어서,
    상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 전기적으로 스왑하는 것은, 상기 제1 표준 셀 레이아웃의 상기 제1 영역에 배치된 상기 제1 스케일링 강화 회로 레이아웃을 상기 제2 스케일링 강화 회로 레이아웃으로 전기적으로 스왑하는 것을 포함하고,
    상기 제1 표준 셀 레이아웃의 상기 제2 영역에 배치된 회로 레이아웃은 스왑되지 않는 반도체 장치의 설계 방법.
  13. 프로세서; 및
    상기 프로세서를 이용하여 실행되는 업데이트 모듈이 저장된 저장부를 포함하되,
    상기 업데이트 모듈은,
    제1 스케일링 강화 회로 레이아웃을 포함하는 제1 표준 셀 레이아웃(layout)을 제공받고,
    마커층을 이용하여 상기 제1 표준 셀 레이아웃 내에 포함된 상기 제1 스케일링 강화 회로 레이아웃을 정의하고,
    상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 스왑(swap)하여 제2 표준 셀 레이아웃을 형성하는 반도체 장치의 설계 시스템.
  14. 제 13항에 있어서,
    상기 제2 스케일링 강화 회로 레이아웃은, GDS(graphic database system) 파일, GDS instance 파일 또는 hard macro 파일 중 하나의 형태로 상기 업데이트 모듈에 제공되는 반도체 장치의 설계 시스템.
  15. 제 14항에 있어서,
    상기 업데이트 모듈이, 상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 스왑하는 것은, 상기 GDS instance 파일 형태로 제공된 상기 제1 스케일링 강화 회로 레이아웃을 상기 GDS instance 파일 형태로 제공된 상기 제2 스케일링 강화 회로 레이아웃으로 교체하는 것을 포함하는 반도체 장치의 설계 시스템.
  16. 제 14항에 있어서,
    상기 업데이트 모듈이, 상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 스왑하는 것은, 상기 GDS 파일 형태로 제공된 상기 제1 스케일링 강화 회로 레이아웃을 상기 GDS 파일 형태로 제공된 상기 제2 스케일링 강화 회로 레이아웃으로 교체하는 것을 포함하는 반도체 장치의 설계 시스템.
  17. 제 13항에 있어서,
    상기 제1 표준 셀 레이아웃(layout)은 제1 영역과, 상기 제1 영역에 인접하여 위치하는 제2 영역을 포함하고,
    상기 제1 영역에는 디자인 룰 위배층(design rule violation layer)을 포함하는 상기 제1 스케일링 강화 회로 레이아웃이 배치되고,
    상기 제2 영역에는 디자인 룰에 따라 설계된 회로 레이아웃이 배치되는 반도체 장치의 설계 시스템.
  18. 제 13항에 있어서,
    상기 제1 스케일링 강화 회로 레이아웃은 특정 기능을 수행하는 상기 제1 표준 셀 레이아웃의 일부인 반도체 장치의 설계 시스템.
  19. 제 13항에 있어서,
    상기 업데이트 모듈은,
    상기 제1 표준 셀 레이아웃을 포함하는 제1 로직 블록 레이아웃을 제공받고,
    상기 제1 로직 블록 레이아웃의 상기 제1 스케일링 강화 회로 레이아웃을 제2 스케일링 강화 회로 레이아웃으로 스왑(swap)하여 제2 로직 블록 레이아웃을 형성하는 반도체 장치의 설계 시스템.
  20. 프로세서; 및
    상기 프로세서를 이용하여 업로드(upload)되거나 다운로드(download)되는 데이터 파일이 저장된 저장부를 포함하되,
    상기 데이터 파일은, 표준 셀 레이아웃의 설계에 사용되고 디자인 룰 위배층(design rule violation layer)을 포함하는 스케일링 강화 회로 레이아웃을 포함하는 반도체 장치의 설계 시스템.
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