KR102230450B1 - 반도체 장치의 설계 방법 및 설계 시스템 - Google Patents

반도체 장치의 설계 방법 및 설계 시스템 Download PDF

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Abstract

반도체 설계 방법 및 설계 시스템이 제공된다. 상기 반도체 장치의 설계 방법은, 액티브 영역(active region)과 더미 영역(dummy region)을 포함하는 표준 셀 레이아웃(layout)을 제공하고, 상기 액티브 영역 내의 제1 액티브 핀과 제2 액티브 핀 사이의 제1 핀 피치(fin pitch) 및 상기 더미 영역 내의 제1 더미 핀과 제2 더미 핀 사이의 제2 핀 피치를 결정하고, 상기 제1 및 제2 핀 피치를 이용하여, 상기 액티브 영역 내에 상기 제1 및 제2 액티브 핀과, 상기 더미 영역 내에 상기 제1 및 제2 더미 핀이 배치되도록 설계하고, 상기 표준 셀 레이아웃에 대해 검증(verification)을 수행하는 것을 포함한다.

Description

반도체 장치의 설계 방법 및 설계 시스템{Method of designing semiconductor device, system for designing semiconductor device}
본 발명은 반도체 장치의 설계 방법 및 설계 시스템에 관한 것이다.
반도체 장치는 반도체 웨이퍼와 같은 기판 상에 디바이스 및 이들의 상호 연결을 패터닝함으로써 만들어진다.
설계자가 회로의 다양한 구성 요소를 서로 작용하게 위치시키고 연결시키도록 하는 전자 디자인 오토메이션(electronic design automation, EDA)을 사용하여 집적 회로를 설계하는 것을 통해 반도체 장치가 제조될 수 있다. 다시 말해, 전자 디자인 오토메이션을 이용하여, 반도체 장치의 레이아웃이 생성될 수 있다.
반도체 장치의 레이아웃은 회로 구성 요소와, 연결 배선과, 다양한 층들의 물리적인 위치 및 크기를 포함한다.
이러한 반도체 장치의 레이아웃을 반도체 기판 상에 옮김으로써, 반도체 장치가 제조될 수 있다. 하지만, 이와 같은 레이아웃을 이용하여 반도체 장치를 제조하기 전에, 반도체 장치의 레이아웃은 검증 프로세스를 거치게 된다.
본 발명이 해결하고자 하는 기술적 과제는, 표준 셀 내의 트랙 수와 핀 피치를 최적화할 수 있는 반도체 장치의 설계 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 표준 셀 내의 트랙 수와 핀 피치를 최적화할 수 있는 반도체 장치의 설계 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 액티브 영역(active region)과 더미 영역(dummy region)을 포함하는 표준 셀 레이아웃(layout)을 제공하고, 상기 액티브 영역 내의 제1 액티브 핀과 제2 액티브 핀 사이의 제1 핀 피치(fin pitch) 및 상기 더미 영역 내의 제1 더미 핀과 제2 더미 핀 사이의 제2 핀 피치를 결정하고, 상기 제1 및 제2 핀 피치를 이용하여, 상기 액티브 영역 내에 상기 제1 및 제2 액티브 핀과, 상기 더미 영역 내에 상기 제1 및 제2 더미 핀이 배치되도록 설계하고, 상기 표준 셀 레이아웃에 대해 검증(verification)을 수행하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀 피치와 상기 제2 핀 피치는 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 액티브 핀과 상기 제1 더미 핀 사이의 제3 핀 피치를 결정하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 핀 피치는 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 표준 셀 레이아웃 상에 제1 내지 제n 메탈 라인이 배치되도록 설계하는 것을 더 포함하되, 상기 제1 내지 제n 메탈 라인은, 인접한 메탈 라인들 사이의 제1 내지 제(n-1) 메탈 피치가 동일할 수 있다.
본 발명의 몇몇 실시예에서, 상기 표준 셀 레이아웃의 셀 높이(cell height)는 CH이고, 상기 제1 내지 제(n-1) 메탈 피치는 각각 MetP이고, CH = R*MetP 이고, R은 유리수(rational number)일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 액티브 핀과 상기 제1 더미 핀 사이의 피치는 제4 핀 피치이고, 상기 제1 핀 피치, 상기 제2 핀 피치, 및 상기 제4 핀 피치는 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 표준 셀 레이아웃의 적어도 하나의 경계선(boundary line) 상에 제3 더미 핀이 배치되도록 설계하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 마커(marker)를 이용하여 상기 액티브 영역과 상기 더미 영역을 정의하는 것을 더 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 설계 방법은, 액티브 영역(active region)과 더미 영역(dummy region)을 포함하는 표준 셀 레이아웃(layout)을 제공하고, 상기 액티브 영역 내에 제1 핀 피치를 갖는 복수 개의 액티브 핀을, 상기 더미 영역 내에 제2 핀 피치를 갖는 복수 개의 더미 핀을 배치하도록 제1 및 제2 핀 피치를 결정하고, 상기 표준 셀 레이아웃에서 셀 높이(cell height) 방향으로 마주보는 경계선(boundary line) 상에 각각 더미 핀이 배치되도록, 액티브 핀과 더미 핀 사이의 제3 핀 피치를 결정하고, 상기 제1 내지 제3 핀 피치를 이용하여, 상기 액티브 영역 내에 상기 복수 개의 액티브 핀과, 상기 더미 영역 내에 상기 복수 개의 더미 핀이 배치되도록 설계하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 핀 피치는 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브 영역 내에 상기 복수 개의 액티브 핀과, 상기 더미 영역 내에 상기 복수 개의 더미 핀이 배치되도록 설계하는 것은, 상기 경계선 상에 각각 제1 더미 핀과 제2 더미 핀을 배치하고, 상기 액티브 영역 내에 상기 복수 개의 액티브 핀을 배치하고, 상기 더미 영역 내에 상기 복수 개의 더미 핀을 배치할 수 있다.
본 발명의 몇몇 실시예에서, 상기 표준 셀 레이아웃 상에 복수 개의 메탈 라인이 배치되도록 설계하는 것을 더 포함하되, 상기 복수 개의 메탈 라인은, 인접한 메탈 라인들 사이의 메탈 피치가 동일할 수 있다.
본 발명의 몇몇 실시예에서, 상기 셀 높이는 CH이고, 상기 메탈 피치는 MetP이고, CH = R*MetP 이고, R은 유리수(rational number)일 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템은, 프로세서, 및 상기 프로세서를 이용하여 실행되는 연산 모듈이 저장된 저장부를 포함하되, 상기 연산 모듈은, 액티브 영역(active region)과 더미 영역(dummy region)을 포함하는 표준 셀 레이아웃(layout)을 제공받고, 상기 액티브 영역 내의 제1 액티브 핀과 제2 액티브 핀 사이의 제1 핀 피치(fin pitch) 및 상기 더미 영역 내의 제1 더미 핀과 제2 더미 핀 사이의 제2 핀 피치를 결정하고, 상기 제1 및 제2 핀 피치를 이용하여, 상기 액티브 영역 내에 상기 제1 및 제2 액티브 핀과, 상기 더미 영역 내에 상기 제1 및 제2 더미 핀이 배치되도록 설계한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀 피치와 상기 제2 핀 피치는 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 연산 모듈은, 상기 제2 액티브 핀과 상기 제1 더미 핀 사이의 제3 핀 피치를 더 결정할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 핀 피치는 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 연산 모듈은, 상기 표준 셀 레이아웃의 적어도 하나의 경계선(boundary line) 상에 제3 더미 핀이 배치되도록 설계할 수 있다.
본 발명의 몇몇 실시예에서, 상기 연산 모듈은, 상기 표준 셀 레이아웃 상에 제1 내지 제n 메탈 라인이 배치되도록 설계하는 것을 더 포함하되, 상기 제1 내지 제n 메탈 라인은, 인접한 메탈 라인들 사이의 제1 내지 제(n-1) 메탈 피치가 동일할 수 있다.
본 발명의 몇몇 실시예에서, 상기 표준 셀 레이아웃의 셀 높이(cell height)는 CH이고, 상기 제1 내지 제(n-1) 메탈 피치는 각각 MetP이고, CH = R*MetP 이고, R은 유리수(rational number)일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 순차적으로 나타낸 흐름도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 구체적으로 나타낸 블록도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법에 따라 설계된 표준 셀 레이아웃의 예시적 도면들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법에 따라 설계된 표준 셀 레이아웃의 수치를 예시적으로 도시한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템의 블록도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 설계 방법을 순차적으로 나타낸 흐름도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 설계 방법을 순차적으로 나타낸 흐름도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 설계 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 순차적으로 나타낸 흐름도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 구체적으로 나타낸 블록도이다. 도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법에 따라 설계된 표준 셀 레이아웃의 예시적 도면들이다. 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법에 따라 설계된 표준 셀 레이아웃의 수치를 예시적으로 도시한 그래프이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 액티브 영역(AR)과 더미 영역(DR)을 포함하는 표준 셀 레이아웃(layout)을 제공한다(S100).
그리고, 액티브 영역(AR) 내의 복수 개의 액티브 핀 사이의 핀 피치와, 더미 영역(DR) 내의 복수 개의 더미 핀 사이의 핀 피치를 결정한다(S110).
상기의 과정에서 결정된 핀 피치를 이용하여 액티브 영역(AR) 내에 복수 개의 액티브 핀을 배치하고, 더미 영역(DR) 내에 복수 개의 더미 핀을 배치하도록 설계한다(S120).
그리고, 표준 셀 레이아웃의 셀 높이(cell height; CH)를 고려하여, 복수 개의 액티브 핀과 복수 개의 더미 핀의 배치 설계를 검증(verification)한다(S130).
표준 셀(STD cell)이란, 로직 회로를 구성하는데 필요한 기본적인 셀일 수 있다. 즉, 표준 셀은 특정 기능을 수행하는 회로 구성 요소일 수 있다.
예를 들어, 표준 셀은 NAND 회로, NOR 회로, 인버터 회로, 플립플럽(Flip Flop) 회로 등을 나타내는 표준 셀일 수 있지만, 본 발명이 이에 제한되는 것은 아니다.
도 3을 참조하면, 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)이 도시되어 있다.
제1 액티브 영역(AR1)에는 제1 액티브 핀(10), 제2 액티브 핀(11), 제3 액티브 핀(12)이 포함될 수 있고, 제2 액티브 영역(AR2)에는 제4 액티브 핀(13), 제5 액티브 핀(14), 제6 액티브 핀(15)이 포함되어 있다.
제1 액티브 핀(10)과 제2 액티브 핀(11) 사이의 핀 피치는 AFP1, 제2 액티브 핀(11)과 제3 액티브 핀(12) 사이의 핀 피치는 AFP2이다. 그리고, 제4 액티브 핀(13)과 제5 액티브 핀(14) 사이의 핀 피치는 AFP3, 제5 액티브 핀(14)과 제6 액티브 핀(15) 사이의 핀 피치는 AFP4이다. 여기에서, AFP1, AFP2, AFP3, AFP4는 모두 동일한 핀 피치일 수 있다.
제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)을 제외한 나머지 영역은 더미 영역(DR)으로 정의할 수 있다. 더미 영역(DR)에는 제1 더미 핀(20), 제2 더미 핀(21), 제3 더미 핀(22), 제4 더미 핀(23)이 포함될 수 있다.
표준 셀 레이아웃의 경계선(boundary line)에는 더미 핀이 배치되지 않고, 상부 경계선과 제1 더미 핀(20) 사이의 핀 피치는 0.5*DFP1이고, 하부 경계선과 제4 더미 핀(23) 사이의 핀 피치는 0.5*DFP1이다.
제1 더미 핀(20)과 제1 액티브 핀(10) 사이의 핀 피치는 TFP1이고, 제3 액티브 핀(12)과 제2 더미 핀(21) 사이의 핀 피치는 TFP2이고, 제2 더미 핀(21)과 제3 더미 핀(22) 사이의 핀 피치는 DFP2이고, 제3 더미 핀(22)과 제4 액티브 핀(13) 사이의 핀 피치는 TFP3이고, 제6 액티브 핀(15)과 제4 더미 핀(23) 사이의 핀 피치는 TFP4이다.
도 3의 경우에서, AFP(x), DFP(y), TFP(z)의 값은 모두 동일할 수 있다. 그리고, 표준 셀 레이아웃의 셀 높이(CH)는 AFP(x), DFP(y), TFP(z)를 모두 더한 값이 된다.
즉, [수학식 1]에 따라, 표준 셀 레이아웃의 셀 높이(CH) 및 각각의 핀 피치를 결정할 수 있다.
[수학식 1]
Figure 112015026519306-pat00001
예를 들어, 크로스 커플(cross-couple)을 주어진 표준 셀 레이아웃 내에 구현할 경우, 공정 마진을 고려한 대각선 모양의 컨택 플러그가 표준 셀 내에 설계되어야 할 수 있다. 이와 같은 복잡한 구조는 디자인 룰로 기술하기에는 어려운 측면이 있다. 혹은, 복잡한 구조를 디자인 룰로 기술하였다고 하여도, 디자인 룰 개발자의 의도와 동일한 구조로 레이아웃을 만들기는 매우 어려울 수 있다.
따라서, 표준 셀 레이아웃의 셀 높이(CH)를 고려하여, 복수 개의 액티브 핀과 복수 개의 더미 핀을 최적으로 배치 설계하기 위해 본 발명에 따른 반도체 장치의 설계 방법을 이용할 수 있다.
표준 셀 레이아웃 상에는 제1 내지 제n 메탈 라인이 배치되도록 설계할 수 있다. 이 때, 제1 내지 제n 메탈 라인은, 인접한 메탈 라인들 사이의 제1 내지 제(n-1) 메탈 피치가 동일하도록 설계할 수 있다.
이 경우에, 제1 내지 제(n-1) 메탈 피치를 각각 MetP로 정의한다면, 다음과 같은 [수학식 2]에 따라, R을 결정할 수 있다.
[수학식 2]
Figure 112015026519306-pat00002
여기에서 R은 유리수(rational number)이다.
도 5를 참조하면, 표준 셀 레이아웃의 예시적인 수치에 대해 나타나 있다. 본 발명에 따른 반도체 장치의 설계 방법에서, R은 예를 들어, 8.75, 9.25, 7.625 등일 수 있다.
R이 8.75인 경우에는, 도 3에 도시된 것과 같이 AFP(x), DFP(y), TFP(z)의 값은 모두 동일할 수 있고, AFP(x), DFP(y), TFP(z)의 값은 각각 42nm일 수 있다.
도 4를 참조하면, 제3 액티브 영역(AR3)과 제4 액티브 영역(AR4)이 도시되어 있다.
제3 액티브 영역(AR3)에는 제7 액티브 핀(30), 제8 액티브 핀(31), 제9 액티브 핀(32)이 포함될 수 있고, 제4 액티브 영역(AR4)에는 제10 액티브 핀(33), 제11 액티브 핀(34), 제12 액티브 핀(35)이 포함되어 있다.
제7 액티브 핀(30)과 제8 액티브 핀(31) 사이의 핀 피치는 AFP1, 제8 액티브 핀(31)과 제9 액티브 핀(32) 사이의 핀 피치는 AFP2이다. 그리고, 제10 액티브 핀(33)과 제11 액티브 핀(34) 사이의 핀 피치는 AFP3, 제11 액티브 핀(34)과 제12 액티브 핀(35) 사이의 핀 피치는 AFP4이다. 여기에서, AFP1, AFP2, AFP3, AFP4는 모두 동일한 핀 피치일 수 있다.
제3 액티브 영역(AR3)과 제4 액티브 영역(AR4)을 제외한 나머지 영역은 더미 영역(DR)으로 정의할 수 있다. 더미 영역(DR)에는 제5 더미 핀(40), 제6 더미 핀(41), 제7 더미 핀(42), 제8 더미 핀(43), 제9 더미 핀(44), 제10 더미 핀(45)이 포함될 수 있다.
이 때, 표준 셀 레이아웃의 경계선(boundary line)에는 더미 핀이 배치될 수 있다. 즉, 표준 셀 레이아웃의 상부 경계선 상에는 제5 더미 핀(40)이 배치되고, 표준 셀 레이아웃의 하부 경계선 상에는 제10 더미 핀(45)이 배치될 수 있다. 제5 더미 핀(40)과 제6 더미 핀(41) 사이의 핀 피치는 DFP1이고, 제9 더미 핀(44)과 제10 더미 핀(45) 사이의 핀 피치는 DFP3일 수 있다.
제6 더미 핀(41)과 제7 액티브 핀(30) 사이의 핀 피치는 TFP1이고, 제9 액티브 핀(32)과 제7 더미 핀(42) 사이의 핀 피치는 TFP2이고, 제7 더미 핀(42)과 제8 더미 핀(43) 사이의 핀 피치는 DFP2이고, 제8 더미 핀(43)과 제10 액티브 핀(33) 사이의 핀 피치는 TFP3이고, 제12 액티브 핀(35)과 제9 더미 핀(44) 사이의 핀 피치는 TFP4이다.
도 4의 경우에서, AFP(x), DFP(y), TFP(z)의 값은 서로 다를 수 있다. 그리고, 표준 셀 레이아웃의 셀 높이(CH)는 AFP(x), DFP(y), TFP(z)를 모두 더한 값이 된다.
즉, 상기의 [수학식 1]에 따라, 표준 셀 레이아웃의 셀 높이(CH) 및 각각의 핀 피치를 결정할 수 있다.
표준 셀 레이아웃 상에는 제1 내지 제n 메탈 라인이 배치되도록 설계할 수 있다. 이 때, 제1 내지 제n 메탈 라인은, 인접한 메탈 라인들 사이의 제1 내지 제(n-1) 메탈 피치가 동일하도록 설계할 수 있다.
이 경우에, 제1 내지 제(n-1) 메탈 피치를 각각 MetP로 정의한다면, 상기의 [수학식 2]에 따라, R을 결정할 수 있다.
도 5를 참조하면, R이 9인 경우에는, AFP(x)는 42nm, DFP(y)는 42nm 또는 48nm, TFP(z)는 42nm 또는 45nm일 수 있다.
이와 같은 방법으로, R에 적절한 유리수 값을 대입하여, AFP(x), DFP(y), TFP(z)의 값을 결정할 수 있다. AFP(x), DFP(y)를 결정한 후, CH값과 비교하여 TFP(z)의 값을 결정할 수도 있다.
도 2를 참조하여, 본 발명에 따른 반도체 장치의 설계 방법을 구체적으로 설명한다.
우선, 디자인 룰에 따라 집적 회로를 설계한다(100).
집적 회로 설계자는 다자인 룰에 따라서 집적 회로를 설계하는 것이 스케일링 관점에서는 불리할 수 있지만, 집적 회로를 구현하는 관점에서는 유리할 수 있다.
만약, 집적 회로 설계자가 다자인 룰에 벗어나는 집적 회로 레이아웃을 설계하였을 경우, 디자인 룰에 위배되는 레이아웃이 실제 집적 회로로 구현될 수 있을지는 미지수이다. 즉, 집적 회로 제작자가 제조 공정을 최적화하여 디자인 룰에 위배되는 레이아웃을 집적 회로로 구현을 하면 다행이지만, 그렇지 않을 경우, 집적 회로 설계를 다시 해야 할 수 있기 때문이다.
반면, 집적 회로 제작자는 제조 공정을 최적화함으로써, 디자인 룰에 위배되는 집적 회로의 레이아웃도 실제 집적 회로로 구현할 수 있다. 집적 회로 제작자가 디자인 룰에 위배되는 집적 회로의 레이아웃을 구현할 수 있는 이유는 집적 회로 제작자는 제조 공정 조건 등을 조절하여, 디자인 룰에 벗어나는 복잡한 패턴 등을 구현할 수 있기 때문이다.
또한, 집적 회로 레이아웃을 이용하여 포토 마스크를 제작할 때, 집적 회로 제작자는 예를 들어, 광 근접 보정(Optical Proximity Correction, OPC) 방법 등을 이용할 수 있기 때문이다. 즉, 집적 회로 제작자는 포토 마스크를 제작하는 단계의 조건 등을 조절함으로써, 디자인 룰에 벗어나는 복잡한 패턴 등을 구현할 수 있다.
집적 회로 설계자는 디자인 룰에 근거하여 집적 회로 레이아웃을 설계하지만, 집적 회로 제작자는 실제 제조 공정의 최적화를 통해, 집적 회로를 구현한다. 따라서, 집적 회로 제작자는 디자인 룰에 벗어나거나, 디자인 룰로 표현하기 매우 복잡한 구조를 제조 공정 관점에서 최적화할 수 있다.
표준 셀 레이아웃의 설계에 있어서, 액티브 영역(AR)과 더미 영역(DR)을 정의하여, 복수 개의 액티브 핀과 복수 개의 더미 핀을 배치 설계한다면, 최적화된 셀 높이(CH)를 결정할 수 있고, 메탈 피치(MetP)에 따라 최적화된 트랙 수(Track Number; TN)를 결정할 수도 있다.
그러므로, 디자인 룰에 따르는 표준 셀 레이아웃의 설계보다 표준 셀의 크기를 감소시킬 수 있다.
집적 회로 설계자는 최적화된 트랙 수(TN)를 결정하고, 이에 따른 핀 피치도 결정할 수 있다(200). 이 때, 상기에서 설명한 방법을 이용하여, 최적화된 트랙 수(TN)와 핀 피치를 결정한다.
즉, 최대의 액티브 영역(AR)을 정의하고(201), 더미 영역(DR)을 정의한다(202). 상기에서 설명한 방법을 이용하여, 액티브 핀 피치를 결정하고(203), 더미 핀 피치를 결정하여(204), 더미 핀과 액티브 핀 사이의 핀 피치도 결정할 수 있다(205).
이에 따라, 집적 회로 설계자는 표준 셀 레이아웃을 디자인하고(206), 검증 단계(207)를 거쳐 표준 셀 레이아웃 디자인을 완성한다(208). 검증 단계에서, 표준 셀 레이아웃이 최적화되지 않았다고 판단된다면, 다시 상기의 방법을 시도(210)하여 최적화된 표준 셀 레이아웃을 설계할 수 있다.
본 발명의 몇몇 실시예에서, 표준 셀 레이아웃의 설계 순서를 변경하여 집적 회로 설계에 필요한 디자인 룰을 포함하는 디자인 룰 매뉴얼을 더 제공할 수 있다.
디자인 룰은 집적 회로 제작자에 의해 제공되는 여러 변수들일 수 있다. 이와 같은 디자인 룰을 통해, 집적 회로 설계자는 집적 회로 레이아웃을 통해 만들어질 포토 마스크 세트(photo mask set)의 정확성을 검증할 수 있다.
디자인 룰은 예를 들어, 그라운드 규칙(ground rule)과 특별한 구조(special structure) 등을 포함할 수 있다. 여기에서, 특별한 구조는 그라운드 규칙보다 마진(margin)을 좀 더 엄격하게 적용하는 구조를 의미할 수 있다. 즉, 특별한 구조 역시 디자인 룰의 일종일 수 있다.
디자인 룰은 예를 들어, 폭에 대한 규칙(width rule), 최소 면적 규칙(minimum area rule), 공간 규칙(space rule), 울타리 규칙(enclosure rule), 대칭 규칙(symmetry rule), 배열 규칙(alignment rule) 등을 포함할 수 있다.
디자인 룰은 예를 들어, 집적 회로 설계자에게 문서 형식으로 제공될 수 있다.
표준 셀 레이아웃에 관한 데이터 파일은 예를 들어, 그래픽 데이터베이스 시스템(graphic database system, GDS) 파일, 그래픽 데이터베이스 시스템 인스턴스(GDS instance) 파일, 또는 하드 매크로(hard macro) 파일 중 하나의 형태일 수 있지만, 본 발명이 이에 제한되는 것은 아니다. 즉, 표준 셀 레이아웃에 관한 데이터 파일은 회로의 레이아웃을 나타낼 수 있는 그래픽 파일 형식이면 충분하다.
다시 말하면, 표준 셀 레이아웃은 예를 들어, 그래픽 데이터베이스 시스템, 그래픽 데이터베이스 시스템 인스턴스, 또는 하드 매크로 중 하나의 형태로 집적 회로 설계자에게 제공될 수 있다.
본 발명의 몇몇 실시예에서, 이러한 표준 셀 레이아웃은 미리 정한 시스템을 통해, 집적 회로 제작자로부터 집적 회로 설계자에게 제공될 수 있다.
이하에서는 도 6을 참조하여, 이러한 반도체 장치의 설계 시스템에 대하여 설명하기로 한다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템의 블록도이다.
도 6을 참조하면, 설계 시스템(70)은, 프로세서(72), 저장부(74)를 포함할 수 있다.
저장부(74)에는 제1 엔터티(50, 예를 들어, 집적 회로 제작자)로부터 제공받은 데이터 파일(76)이 저장될 수 있다. 제1 엔터티(50)는 전술한 방법으로 설계된, 표준 셀 레이아웃을 포함하는 데이터 파일(76)을 저장부(74)에 업로드할 수 있다.
이렇게 저장부(74)에 저장된 데이터 파일(76)은 예를 들어, 다운로드를 통해 제2 엔터티(60, 예를 들어, 집적 회로 설계자)에 제공될 수 있다. 즉, 표준 셀 레이아웃을 포함하는 데이터 파일(76)이 제2 엔터티(60)에 제공될 수 있다.
프로세서(72)는 이러한 데이터 파일 업로드 또는 다운로드 과정에서 시스템이 미리 정한 동작을 수행하는데에 이용될 수 있다.
본 발명의 몇몇 실시예에서, 저장부(74)는 제1 엔터티(50)로부터 제2 엔터티(60)에 제공되는 디자인 룰을 더 저장할 수도 있다. 즉, 디자인 룰 역시 도시된 설계 시스템(70)을 통해 제1 엔터티(50)로부터 제2 엔터티(60)에 제공될 수 있다.
본 발명의 몇몇 실시예에서, 이러한 설계 시스템(70)은 예를 들어, 웹(web) 인터페이스를 이용하여 구현될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 설계 시스템(70)의 구현 환경은 얼마든지 변형될 수 있다.
다시, 도 2를 참조하면, 제공받은 디자인 룰과 표준 셀 레이아웃을 이용하여 액티브 영역(AR) 내에 배치되는 복수 개의 액티브 핀과 더미 영역(DR) 내에 배치되는 복수 개의 더미 핀의 배치를 결정한다. 이 때, 각각의 핀 피치를 결정하여 액티브 영역(AR) 내에 배치되는 복수 개의 액티브 핀과 더미 영역(DR) 내에 배치되는 복수 개의 더미 핀의 배치를 결정할 수 있다.
표준 셀 레이아웃을 설계하는 과정에서 최적화된 표준 셀 레이아웃이 결정되었는지를 검증할 수 있다.
이하에서는, 본 발명의 다른 실시예에 따른 반도체 장치의 설계 방법에 대해 설명한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 설계 방법을 순차적으로 나타낸 흐름도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치의 설계 방법은, 액티브 영역(AR)과 더미 영역(DR)을 포함하는 표준 셀 레이아웃을 제공한다(S100).
그리고, 액티브 영역(AR) 내에 제1 핀 피치(P1)를 갖는 복수 개의 액티브 핀을, 더미 영역(DR) 내에 제2 핀 피치(P2)를 갖는 복수 개의 더미 핀을 배치하도록 제1 핀 피치(P1)와 제2 핀 피치(P2)를 결정한다. 그리고, 표준 셀 레이아웃에서 셀 높이(CH) 방향으로 마주보는 경계선 상에 각각 더미 핀이 배치되도록 액티브 핀과 더미 핀 사이이 제3 핀 피치(P3)를 결정한다(S115).
구체적으로, 표준 셀 레이아웃에서 셀 높이(CH) 방향으로 마주보는 경계선 상에 제1 더미 핀(DF1)과 제2 더미 핀(DF2)을 배치하고, 액티브 영역(AR) 내에 복수 개의 액티브 핀을 배치하고, 더미 영역(DR) 내에 복수 개의 더미 핀을 배치하여, 제1 내지 제3 핀 피치(P1~P3)를 결정할 수 있다.
이어서, 액티브 영역(AR) 내에 복수 개의 액티브 핀을 배치하고, 더미 영역(DR) 내에 복수 개의 더미 핀을 배치하도록 설계한다(S120).
이어서, 표준 셀 레이아웃의 배치 설계에 관하여 검증 단계를 수행한다(S130).
여기에서, 제1 내지 제3 핀 피치(P1~P3)는 서로 다를 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 설계 방법을 순차적으로 나타낸 흐름도이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치의 설계 방법은, 액티브 영역(AR)과 더미 영역(DR)을 포함하는 표준 셀 레이아웃을 제공한다(S100). 이 때, 마커(marker)를 이용하여 액티브 영역(AR)과 더미 영역(DR)을 정의하는 것을 더 포함할 수 있다.
그리고, 액티브 영역(AR) 내에 제1 핀 피치(P1)를 갖는 복수 개의 액티브 핀을, 더미 영역(DR) 내에 제2 핀 피치(P2)를 갖는 복수 개의 더미 핀을 배치하도록 제1 핀 피치(P1)와 제2 핀 피치(P2)를 결정한다(S110).
그리고, 액티브 영역(AR) 내에 복수 개의 액티브 핀을 배치하고, 더미 영역(DR) 내에 복수 개의 더미 핀을 배치하도록 설계한다(S120).
그리고, 표준 셀 레이아웃 상에 제1 내지 제n 메탈 라인이 배치되도록 설계한다(S125). 이 때, 제1 내지 제n 메탈 라인은, 인접한 메탈 라인들 사이의 제1 내지 제(n-1) 메탈 피치가 동일하도록 설계할 수 있다.
이 경우에, 제1 내지 제(n-1) 메탈 피치를 각각 MetP로 정의한다면, 상기에서 설명한 [수학식 2]에 따라, R을 결정할 수 있다.
이어서, 표준 셀 레이아웃의 배치 설계에 관하여 검증 단계를 수행한다(S130).
이와 같이 본 발명의 실시예들에 따른 반도체 장치의 설계 방법에서는, 제조 공정의 변화에 따라, 표준 셀 레이아웃을 업데이트하고, 표준 셀 레이아웃이나 로직 블록 레이아웃이 다시 설계될 수 있다.
만약, 그래픽 데이터 형식의 표준 셀 레이아웃을 사용하지 않는다면, 로직 블록 레이아웃을 업데이트하는데 매우 오랜 시간이 소요되게 된다. 즉, 디자인 룰 매뉴얼을 업데이트하고, 프로세스 디자인 키트(process design kit, PDK)를 업데이트한다. 이어서, 업데이트된 프로세스 디자인 키트 등을 이용하여, 표준 셀 레이아웃들을 업데이트하고, 업데이트된 표준 셀 레이아웃을 이용하여 로직 블록 레이아웃을 업데이트할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 설계 시스템의 블록도이다.
도 9를 참조하면, 검증 시스템(600)은 프로세서(610)와 저장부(620)를 포함할 수 있다.
저장부(620)에는 업데이트 모듈(630)이 저장될 수 있다. 업데이트 모듈(630)은 앞서 설명한 표준 셀 레이아웃을 설계하고 업데이트하는 동작을 수행할 수 있다.
구체적으로, 업데이트 모듈(630)은 표준 셀 레이아웃 내의 액티브 핀과 더미 핀들 각각의 핀 피치를 연산하여 로직 블록 레이아웃을 형성할 수 있다.
프로세서(610)는 업데이트 모듈(630)이 이러한 동작을 수행하는데 이용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
S100~S130: 반도체 장치의 설계 방법
70, 600: 반도체 장치의 설계 시스템

Claims (20)

  1. 액티브 영역(active region)과 더미 영역(dummy region)을 포함하는 표준 셀 레이아웃(layout)을 제공하고,
    상기 액티브 영역 내의 제1 액티브 핀과 제2 액티브 핀 사이의 제1 핀 피치(fin pitch) 및 상기 더미 영역 내의 제1 더미 핀과 제2 더미 핀 사이의 제2 핀 피치를 결정하고,
    상기 제1 및 제2 핀 피치를 이용하여, 상기 액티브 영역 내에 상기 제1 및 제2 액티브 핀과, 상기 더미 영역 내에 상기 제1 및 제2 더미 핀이 배치되도록 설계하고,
    상기 표준 셀 레이아웃에 대해 검증(verification)을 수행하되, 상기 표준 셀 레이아웃이 상기 검증을 통과하지 않으면 상기 제1 및 제2 핀 피치를 다시 결정하고,
    상기 표준 셀 레이아웃이 상기 검증을 통과하면 상기 표준 셀 레이아웃을 업데이트하는 것을 포함하는 반도체 장치의 설계 방법.
  2. 제 1항에 있어서,
    상기 제1 핀 피치와 상기 제2 핀 피치는 서로 다른 반도체 장치의 설계 방법.
  3. 제 1항에 있어서,
    상기 제2 액티브 핀과 상기 제1 더미 핀 사이의 제3 핀 피치를 결정하는 것을 더 포함하는 반도체 장치의 설계 방법.
  4. 제 3항에 있어서,
    상기 제1 내지 제3 핀 피치는 서로 다른 반도체 장치의 설계 방법.
  5. 제 1항에 있어서,
    상기 표준 셀 레이아웃 상에 제1 내지 제n 메탈 라인이 배치되도록 설계하는 것을 더 포함하되,
    상기 제1 내지 제n 메탈 라인은, 인접한 메탈 라인들 사이의 제1 내지 제(n-1) 메탈 피치가 동일한 반도체 장치의 설계 방법.
  6. 제 5항에 있어서,
    상기 표준 셀 레이아웃의 셀 높이(cell height)는 CH이고, 상기 제1 내지 제(n-1) 메탈 피치는 각각 MetP이고, CH = R*MetP 이고, R은 유리수(rational number)인 반도체 장치의 설계 방법.
  7. 제 6항에 있어서,
    상기 제2 액티브 핀과 상기 제1 더미 핀 사이의 피치는 제4 핀 피치이고,
    상기 제1 핀 피치, 상기 제2 핀 피치, 및 상기 제4 핀 피치는 서로 다른 반도체 장치의 설계 방법.
  8. 제 7항에 있어서,
    상기 표준 셀 레이아웃의 적어도 하나의 경계선(boundary line) 상에 제3 더미 핀이 배치되도록 설계하는 것을 더 포함하는 반도체 장치의 설계 방법.
  9. 액티브 영역(active region)과 더미 영역(dummy region)을 포함하는 표준 셀 레이아웃(layout)을 제공하고,
    상기 액티브 영역 내에 제1 핀 피치를 갖는 복수 개의 액티브 핀을, 상기 더미 영역 내에 제2 핀 피치를 갖는 복수 개의 더미 핀을 배치하도록 제1 및 제2 핀 피치를 결정하고,
    상기 표준 셀 레이아웃에서 셀 높이(cell height) 방향으로 마주보는 경계선(boundary line) 상에 각각 더미 핀이 배치되도록, 액티브 핀과 더미 핀 사이의 제3 핀 피치를 결정하고,
    상기 제1 내지 제3 핀 피치를 이용하여, 상기 액티브 영역 내에 상기 복수 개의 액티브 핀과, 상기 더미 영역 내에 상기 복수 개의 더미 핀이 배치되도록 설계하고,
    상기 표준 셀 레이아웃에 대해 검증을 수행(verification)하되, 상기 표준 셀 레이아웃이 상기 검증을 통과하지 않으면 상기 제1 내지 제3 핀 피치를 다시 결정하고,
    상기 표준 셀 레이아웃이 상기 검증을 통과하면 상기 표준 셀 레이아웃을 업데이트하는 것을 포함하는 반도체 장치의 설계 방법.
  10. 제 9항에 있어서,
    상기 제1 내지 제3 핀 피치는 서로 다른 반도체 장치의 설계 방법.
  11. 제 9항에 있어서,
    상기 액티브 영역 내에 상기 복수 개의 액티브 핀과, 상기 더미 영역 내에 상기 복수 개의 더미 핀이 배치되도록 설계하는 것은,
    상기 경계선 상에 각각 제1 더미 핀과 제2 더미 핀을 배치하고,
    상기 액티브 영역 내에 상기 복수 개의 액티브 핀을 배치하고,
    상기 더미 영역 내에 상기 복수 개의 더미 핀을 배치하는 반도체 장치의 설계 방법.
  12. 제 9항에 있어서,
    상기 표준 셀 레이아웃 상에 복수 개의 메탈 라인이 배치되도록 설계하는 것을 더 포함하되,
    상기 복수 개의 메탈 라인은, 인접한 메탈 라인들 사이의 메탈 피치가 동일한 반도체 장치의 설계 방법.
  13. 제 12항에 있어서,
    상기 셀 높이는 CH이고, 상기 메탈 피치는 MetP이고, CH = R*MetP 이고, R은 유리수(rational number)인 반도체 장치의 설계 방법.
  14. 프로세서; 및
    상기 프로세서를 이용하여 실행되는 연산 모듈이 저장된 저장부를 포함하되,
    상기 연산 모듈은,
    액티브 영역(active region)과 더미 영역(dummy region)을 포함하는 표준 셀 레이아웃(layout)을 제공받고,
    상기 액티브 영역 내의 제1 액티브 핀과 제2 액티브 핀 사이의 제1 핀 피치(fin pitch) 및 상기 더미 영역 내의 제1 더미 핀과 제2 더미 핀 사이의 제2 핀 피치를 결정하고,
    상기 제1 및 제2 핀 피치를 이용하여, 상기 액티브 영역 내에 상기 제1 및 제2 액티브 핀과, 상기 더미 영역 내에 상기 제1 및 제2 더미 핀이 배치되도록 설계하고,
    상기 표준 셀 레이아웃에 대해 검증을 수행(verification)하되, 상기 표준 셀 레이아웃이 상기 검증을 통과하지 않으면 상기 제1 및 제2 핀 피치를 다시 결정하고,
    상기 표준 셀 레이아웃이 상기 검증을 통과하면 상기 표준 셀 레이아웃을 업데이트하는 반도체 장치의 설계 시스템.
  15. 제 14항에 있어서,
    상기 제1 핀 피치와 상기 제2 핀 피치는 서로 다른 반도체 장치의 설계 시스템.
  16. 제 14항에 있어서,
    상기 연산 모듈은, 상기 제2 액티브 핀과 상기 제1 더미 핀 사이의 제3 핀 피치를 더 결정하는 반도체 장치의 설계 시스템.
  17. 제 16항에 있어서,
    상기 제1 내지 제3 핀 피치는 서로 다른 반도체 장치의 설계 시스템.
  18. 제 16항에 있어서,
    상기 연산 모듈은, 상기 표준 셀 레이아웃의 적어도 하나의 경계선(boundary line) 상에 제3 더미 핀이 배치되도록 설계하는 반도체 장치의 설계 시스템.
  19. 제 14항에 있어서,
    상기 연산 모듈은, 상기 표준 셀 레이아웃 상에 제1 내지 제n 메탈 라인이 배치되도록 설계하는 것을 더 포함하되,
    상기 제1 내지 제n 메탈 라인은, 인접한 메탈 라인들 사이의 제1 내지 제(n-1) 메탈 피치가 동일한 반도체 장치의 설계 시스템.
  20. 제 19항에 있어서,
    상기 표준 셀 레이아웃의 셀 높이(cell height)는 CH이고, 상기 제1 내지 제(n-1) 메탈 피치는 각각 MetP이고, CH = R*MetP 이고, R은 유리수(rational number)인 반도체 장치의 설계 시스템.
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