KR20140046655A - 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로 - Google Patents

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Abstract

본 발명의 기술적 사상에 따른 반도체 집적 회로는 적어도 하나의 핀 트랜지스터를 가지는 적어도 하나의 셀을 포함하고, 상기 적어도 하나의 셀은, 제1 방향을 따라 연장되고 서로 평행하게 배치되는 복수의 활성 핀들을 포함하고, 상기 복수의 활성 핀들의 제1 피치는 고정된 값을 가지는 제1 영역, 및 상기 복수의 활성 핀들과 평행하게 배치되는 적어도 하나의 더미 핀을 포함하고, 상기 적어도 하나의 더미 핀의 제2 피치는 가변적인 값을 가지는 제2 영역을 포함한다.

Description

핀 트랜지스터 및 이를 포함하는 반도체 집적 회로{Fin Transistor and Semiconductor integrated circuit including the same}
본 발명의 기술적 사상은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는, 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로에 관한 것이다.
핀 트랜지스터(fin Field Effect Transistor, finFET) 또는 핀 타입 트랜지스터(fin type transistor)는 기판 상에 돌출된 핀 구조물(fin structure)을 가지는 입체형 트랜지스터이다. 이러한 핀 트랜지스터는 돌출된 핀 구조물의 전면을 모두 채널 영역으로 이용할 수 있기 때문에 채널 길이를 충분히 확보할 수 있다. 따라서, 단 채널 효과(short channel effect)를 방지 또는 최소화할 수 있으며, 이에 따라 종래의 평면형 트랜지스터에서 단 채널 효과에 따른 누설 전류의 발생 및 면적 문제를 개선할 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 셀의 높이 변화에 관계 없이 고정된 피치를 가지는 활성 핀들을 포함하는 반도체 집적 회로를 제공하는 데에 있다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 다른 과제는 셀의 높이 변화에 관계 없이 고정된 피치를 가지는 활성 핀들을 포함하는 핀 트랜지스터를 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 반도체 집적 회로 적어도 하나의 핀 트랜지스터를 가지는 적어도 하나의 셀을 포함하고, 상기 적어도 하나의 셀은, 제1 방향을 따라 연장되고 서로 평행하게 배치되는 복수의 활성 핀들을 포함하고, 상기 복수의 활성 핀들의 제1 피치는 고정된 값을 가지는 제1 영역; 및 상기 복수의 활성 핀들과 평행하게 배치되는 적어도 하나의 더미 핀을 포함하고, 상기 적어도 하나의 더미 핀의 제2 피치는 가변적인 값을 가지는 제2 영역을 포함한다.
실시예들에 있어서, 상기 제2 피치는 상기 적어도 하나의 셀의 제2 방향의 사이즈를 기초로 하여 변경되고, 상기 제2 방향은 상기 제1 방향에 수직일 수 있다.
실시예들에 있어서, 상기 제2 피치는 상기 적어도 하나의 셀에서 상기 제1 방향을 따라 연장되고 서로 평행하는 배치되는 금속 라인들의 개수를 기초로 하여 변경될 수 있다.
실시예들에 있어서, 상기 금속 라인들은 상기 제1 및 제2 영역들의 상부에 배치될 수 있다.
실시예들에 있어서, 상기 제2 영역은, 상기 복수의 활성 핀들에 전원을 공급하는 전원 라인이 배치되는 전원 영역; 및 상기 적어도 하나의 셀에 대한 입출력 단자들이 배치되는 중간 영역 중 적어도 하나를 포함할 수 있다.
실시예들에 있어서, 상기 제2 피치는 상기 제1 피치보다 크거나 상기 제1 피치와 같은 값을 가질 수 있다.
실시예들에 있어서, 상기 복수의 활성 핀들 및 상기 적어도 하나의 더미 핀의 너비는 실질적으로 동일할 수 있다.
실시예들에 있어서, 상기 적어도 하나의 더미 핀은 서로 인접한 제1 및 제2 더미 핀들을 포함하고, 상기 복수의 활성 핀들 중 인접한 두 활성 핀들 사이의 스페이스는 일정하고, 상기 제1 및 제2 더미 핀들 사이의 스페이스는 가변적일 수 있다.
실시예들에 있어서, 상기 제1 영역의 제2 방향의 사이즈는, 상기 제1 영역에 포함된 상기 복수의 활성 핀들의 개수와 상기 제1 피치의 곱에 대응되고, 상기 제2 방향은 상기 제1 방향에 수직일 수 있다.
실시예들에 있어서, 상기 제1 영역은 제1 활성 영역 및 제2 활성 영역을 포함하고, 상기 제2 영역은, 상기 적어도 하나의 셀의 제1 셀 바운더리와 상기 제1 활성 영역 사이에 배치되는 제1 더미 영역; 상기 제1 활성 영역과 상기 제2 활성 영역의 사이에 배치되는 제2 더미 영역; 및 상기 적어도 하나의 셀의 제2 셀 바운더리와 상기 제2 활성 영역 사이에 배치되는 제3 더미 영역을 포함할 수 있다.
실시예들에 있어서, 상기 제1 및 제3 더미 영역들은 상기 복수의 활성 핀들에 전원을 공급하는 전원 라인이 배치되는 전원 영역에 대응될 수 있다.
실시예들에 있어서, 상기 제2 더미 영역은 상기 적어도 하나의 셀에 대한 입출력 단자들이 배치되는 중간 영역에 대응될 수 있다.
실시예들에 있어서, 상기 제1 더미 영역의 제2 방향의 사이즈는, 상기 제3 더미 영역의 상기 제2 방향의 사이즈와 실질적으로 동일하고, 상기 제1 및 제3 더미 영역들 각각의 상기 제2 방향의 사이즈는, 상기 제2 더미 영역의 상기 제2 방향의 사이즈의 반값에 대응되며, 상기 제2 방향은 상기 제1 방향에 수직일 수 있다.
실시예들에 있어서, 상기 제1 더미 영역은 제1 더미 핀을 포함하고, 상기 제2 더미 영역은 제2 및 제3 더미 핀들을 포함하며, 상기 제3 더미 영역은 제4 더미 핀을 포함하고, 상기 제2 더미 핀과 상기 제3 더미 핀 사이의 스페이스는, 상기 적어도 하나의 셀의 상기 제1 바운더리와 상기 제1 더미 핀 사이의 제1 간격 또는 상기 적어도 하나의 셀의 상기 제2 바운더리와 상기 제4 더미 핀 사이의 제2 간격의 두 배 이상일 수 있다.
또한, 본 발명의 다른 기술적 사상에 따른 핀 트랜지스터는, 일 방향을 따라 연장되고 서로 평행하게 배치되는 복수의 활성 핀들; 및 상기 복수의 활성 핀들과 평행하게 배치되는 적어도 하나의 더미 핀을 포함하고, 상기 복수의 활성 핀들의 제1 피치는 고정된 값을 가지고, 상기 적어도 하나의 더미 핀의 제2 피치는 가변적인 값을 가진다.
본 발명의 기술적 사상에 따른 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로는 셀의 높이 변화에 따라 가변적인 피치를 가지는 복수의 더미 핀들을 포함함으로써, 복수의 활성 핀들은 셀의 높이 변화에 관계 없이 고정된 피치를 가질 수 있다. 이에 따라, 높이가 서로 다른 다양한 셀들에 대해서 동일한 피치를 가지는 활성 핀들의 패턴을 이용함으로써, 반도체 집적 회로의 설계 및 공정을 용이하게 수행할 수 있다.
또한, 복수의 더미 핀들이 배치되는 영역을 전원 라인이 배치되는 전원 영역 또는 입출력 핀들이 배치되는 중간 영역으로 이용하고, 복수의 더미 핀들의 피치를 복수의 활성 핀들의 피치보다 크거나 같게 설정함으로써, 전원 라인 또는 입출력 핀들의 배치에 필요한 공간을 충분히 확보할 수 있고, 이로써, 전원 라인 또는 입출력 핀들에 대한 레이아웃의 자유도가 증가할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로를 나타내는 레이아웃이다.
도 2는 도 1의 레이아웃을 가지는 반도체 장치의 일 예를 나타내는 사시도이다.
도 3은 도 2의 II-II' 선에 따른 단면도이다.
도 4는 도 1의 레이아웃을 가지는 반도체 장치의 다른 예를 나타내는 사시도이다.
도 5는 도 4의 III-III' 선에 따른 단면도이다.
도 6은 도 1의 반도체 집적 회로의 상부 층을 나타내는 레이아웃이다.
도 7은 도 6의 상부 층을 가지는 반도체 집적 회로의 일 예를 나타내는 레이아웃이다.
도 8은 도 6의 상부 층을 가지는 반도체 집적 회로의 다른 예를 나타내는 레이아웃이다.
도 9는 본 발명의 일 실시예에 따른 반도체 집적 회로의 상부 층의 일 예를 나타내는 레이아웃이다.
도 10은 본 발명의 일 실시예에 따라, 도 9의 상부 층을 가지는 반도체 집적 회로를 나타내는 레이아웃이다.
도 11은 도 9의 상부 층을 가지는 반도체 집적 회로의 비교 예를 나타내는 레이아웃이다.
도 12는 본 발명의 일 실시예에 따른 반도체 집적 회로의 상부 층의 다른 예를 나타내는 레이아웃이다.
도 13은 본 발명의 일 실시예에 따라, 도 12의 상부 층을 가지는 반도체 집적 회로를 나타내는 레이아웃이다.
도 14는 도 12의 상부 층을 가지는 반도체 집적 회로의 비교 예를 나타내는 레이아웃이다.
도 15는 본 발명의 일 실시예에 따른 반도체 집적 회로의 상부 층의 또 다른 예를 나타내는 레이아웃이다.
도 16은 본 발명의 일 실시예에 따라, 도 15의 상부 층을 가지는 반도체 집적 회로를 나타내는 레이아웃이다.
도 17은 도 15의 상부 층을 가지는 반도체 집적 회로의 비교 예를 나타내는 레이아웃이다.
도 18은 본 발명의 일 실시예에 따라, 전원 영역을 가지는 반도체 집적 회로를 나타내는 레이아웃이다.
도 19는 본 발명의 일 실시예에 따라, 중간 영역을 가지는 반도체 집적 회로를 나타내는 레이아웃이다.
도 20은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 메모리 카드를 나타내는 개략도이다.
도 21은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로(100)를 나타내는 레이아웃이다.
도 1을 참조하면, 반도체 집적 회로(100)는 굵은 실선으로 표시된 셀 바운더리(cell boundary)에 의해 한정되는 적어도 하나의 셀(CELL)을 포함할 수 있다. 셀(CELL)은 복수의 활성 핀들(active fins)(110), 복수의 더미(dummy) 핀들(120), 복수의 게이트 전극들(130), 복수의 소스/드레인 컨택들(contacts)(140), 두 입력 단자들(150), 두 입력 콘택들(155), 출력 단자(160) 및 두 전원 라인들(VDD, VSS)을 포함할 수 있다.
본 실시예에서, 셀(CELL)은 표준 셀(standard cell)일 수 있다. 이러한 표준 셀 기반의 레이아웃 설계 기법은, 반복적으로 쓰이는 논리합(OR) 게이트 또는 논리곱(AND) 게이트 등과 같은 소자들을 표준 셀로서 미리 설계하여 컴퓨터 시스템에 저장한 후, 레이아웃 설계 시 표준 셀을 필요한 곳에 배치 및 배선함으로써 레이아웃 설계에 소요되는 시간을 단축할 수 있다.
복수의 활성 핀들(110)은 제1 내지 제6 활성 핀들(111 내지 116)을 포함할 수 있고, 복수의 더미 핀들(120)은 제1 내지 제4 더미 핀들(121 내지 124)을 포함할 수 있다. 그러나, 복수의 활성 핀들(110)의 개수는 6개로 한정되지 않고, 실시예에 따라 다양하게 변경될 수 있다. 일 실시예에서, 복수의 활성 핀들(110)의 개수는 6개보다 많을 수 있고, 다른 실시예에서, 복수의 활성 핀들(110)의 개수는 6개보다 적을 수도 있다. 또한, 복수의 더미 핀들(120)의 개수도 4개로 한정되지 않고, 실시예에 따라 다양하게 변경될 수 있다.
본 실시예에서, 제1 내지 제6 활성 핀들(111 내지 116) 및 제1 내지 제4 더미 핀들(121 내지 124) 각각은 실질적으로 동일한 너비(W)를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 제1 내지 제6 활성 핀들(111 내지 116) 각각의 너비는 서로 다를 수 있고, 제1 내지 제4 더미 핀들(121 내지 124) 각각의 너비는 실질적으로 동일할 수 있다. 또 다른 실시예에서, 제1 내지 제6 활성 핀들(111 내지 116) 각각의 너비는 서로 다를 수 있고, 제1 내지 제4 더미 핀들(121 내지 124) 각각의 너비도 서로 다를 수도 있다.
제1 내지 제3 활성 핀들(111, 112, 113) 및 제1 및 제2 더미 핀들(121, 122)는 제1 한정 층(DL1)에 배치되고, 제4 내지 제6 활성 핀들(114, 115, 116) 및 제3 및 제4 더미 핀들(123, 124)는 제2 한정 층(DL2)에 배치될 수 있다. 셀(CELL)을 한정하는 셀 바운더리에서, 상부의 바운더리, 즉, 제1 더미 핀(121) 위의 바운더리는 제1 셀 바운더리(CB1)라고 지칭될 수 있고, 하부의 바운더리, 즉, 제4 더미 핀(124) 아래의 바운더리는 제2 셀 바운더리(CB2)라고 지칭될 수 있다.
서로 인접하게 배치되는 복수의 활성 핀들(110)은 하나의 핀 트랜지스터(fin Field Effect Transistor, finFET)를 구성할 수 있다. 이로써, 하나의 핀 트랜지스터를 구성하는 활성 핀들의 개수에 비례하여 핀 트랜지스터에서 채널 너비가 증가할 수 있으므로, 핀 트랜지스터에 흐르는 전류량이 증가할 수 있다. 핀 트랜지스터에서 채널 너비에 대해서는 도 3 및 도 5를 참조하여 후술하기로 한다.
본 실시예에서, 제1 한정 층(DL1)은 P+ 불순물이 도핑된 PMOS 한정 층이고, 제2 한정 층(DL2)은 N+ 불순물이 도핑된 NMOS 한정 층일 수 있다. 이로써, 제1 한정 층(DL1)에 배치된 제1 내지 제3 활성 핀들(111, 112, 113)은 PMOS 핀 트랜지스터를 구성하고, 제2 한정 층(DL2)에 배치된 제4 내지 제6 활성 핀들(114, 115, 116)은 NMOS 핀 트랜지스터를 구성할 수 있다.
구체적으로, 제1 내지 제3 활성 핀들(111, 112, 113)의 상부에 두 개의 게이트 전극들(130) 및 세 개의 소스/드레인 컨택들(140)이 배치되므로, 제1 내지 제3 활성 핀들(111, 112, 113)은 병렬 연결된 두 개의 PMOS 핀 트랜지스터들을 구성할 수 있다. 또한, 제4 내지 제6 활성 핀들(114, 115, 116)의 상부에는 두 개의 게이트 전극들(130) 및 두 개의 소스/드레인 컨택들(140)이 배치되므로, 제4 내지 제6 활성 핀들(114, 115, 116)은 직렬 연결된 두 개의 NMOS 핀 트랜지스터들을 구성할 수 있다.
본 실시예에서, 셀(CELL)은 제1 방향(예를 들어, X 방향)에 따라 연장되고 서로 평행하게 배치되는 복수의 활성 핀들(110)을 포함하는 제1 영역(R1) 및 복수의 활성 핀들(110)과 평행하게 배치되는 복수의 더미 핀들(120)을 포함하는 제2 영역(R2)을 포함할 수 있다. 이때, 제1 영역(R1)은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)을 포함할 수 있고, 제2 영역(R2)은 제1 더미 영역(DR1), 제2 더미 영역(DR2) 및 제3 더미 영역(DR3)을 포함할 수 있다.
셀(CELL)의 제2 방향(예를 들어, Y 방향)의 사이즈는 H이고, 제1 더미 영역(DR1)의 제2 방향의 사이즈는 H1이며, 제1 활성 영역(AR1)의 제2 방향의 사이즈는 H2이고, 제2 더미 영역(DR2)의 제2 방향의 사이즈는 H3이며, 제2 활성 영역(AR2)의 제2 방향의 사이즈는 H4이고, 제3 더미 영역(DR3)의 제2 방향의 사이즈는 H5이다. 이때, 제2 방향은 제1 방향에 대해 실질적으로 수직일 수 있다. 이하에서는, 셀(CELL), 제1 내지 제3 더미 영역들(DR1, DR2, DR3) 및 제1 및 제2 활성 영역들(AR1, AR2)의 제2 방향의 사이즈를 '높이'라고 지칭하기로 한다.
제1 활성 영역(AR1)은 제1 방향을 따라 서로 평행하게 배치되는 제1 내지 제3 활성 핀들(111, 112, 113)을 포함하고, 제1 내지 제3 활성 핀들(111, 112, 113)의 제1 피치(P1)는 고정된 값을 가질 수 있다. 이와 유사하게, 제2 활성 영역(AR2)은 제1 방향을 따라 서로 평행하게 배치되는 제4 내지 제6 활성 핀들(114, 115, 116)을 포함하고, 제4 내지 제6 활성 핀들(114, 115, 116)의 제1 피치(P1)는 고정된 값을 가질 수 있다.
여기서, 제1 피치(P1)는 제1 내지 제6 활성 핀들(111 내지 116) 각각의 너비(W) 및 인접한 두 활성 핀들 사이의 스페이스(S1)의 합으로 나타낼 수 있다(즉, P1 = W + S1). 이로써, 제1 활성 영역(AR1)의 높이(H2)는 제1 활성 영역(AR1)에 포함된 제1 내지 제3 활성 핀들(111, 112, 113)의 개수(즉, 3)와 제1 피치(P1)의 곱에 대응된다(즉, H2 = 3*P1 = 3*(W+S1)). 이와 유사하게, 제2 활성 영역(AR2)의 높이(H4)는 제2 활성 영역(AR2)에 포함된 제4 내지 제6 활성 핀들(114, 115, 116)의 개수(즉, 3)와 제1 피치(P1)의 곱에 대응된다(즉, H4 = 3*P1 = 3*(W+S1)).
이와 같이, 본 실시예에 따르면, 셀(CELL)의 높이(H)가 변경되어 반도체 집적 회로(100)를 구현하기 위하여 새로운 라이브러리(library)가 이용되더라도 복수의 활성 핀들(110)의 제1 피치(P1)는 고정된 값을 가짐으로써, 복수의 활성 핀들(110)을 모델링하기 위한 시뮬레이션 툴(simulation tool), 예를 들어, 스파이스 모델(spice model)을 변경하지 않아도 된다. 다시 말해, 셀(CELL)의 높이(H)에 관계 없이 복수의 활성 핀들(110)의 제1 피치(P1)가 고정된 값을 가지는 하나의 시뮬레이션 툴을 이용하여 다양한 라이브러리를 지원할 수 있다.
제1 더미 영역(DR1)은 복수의 활성 핀들(110)과 평행하게 배치되는 제1 더미 핀(121)을 포함하고, 제1 더미 핀(121)의 제2 피치(P2)는 가변적인 값을 가질 수 있다. 이와 유사하게, 제2 더미 영역(DR2)은 복수의 활성 핀들(110)과 평행하게 배치되는 제2 및 제3 더미 핀들(122, 123)을 포함하고, 제2 및 제3 더미 핀들(122, 123)의 제2 피치(P2)는 가변적인 값을 가질 수 있다. 이와 유사하게, 제3 더미 영역(DR3)은 복수의 활성 핀들(110)과 평행하게 배치되는 제4 더미 핀(124)을 포함하고, 제4 더미 핀(124)의 제2 피치(P2)는 가변적인 값을 가질 수 있다.
일 실시예에서, 제1 더미 핀(121)과 제1 셀 바운더리(CB1) 사이의 간격(S3)은 제4 더미 핀(124)과 제2 셀 바운더리(CB2) 사이의 간격(S4)과 실질적으로 동일할 수 있다. 다른 실시예에서, 제2 및 제3 더미 핀들(122, 123) 사이의 스페이스(S2)은 제1 더미 핀(121)과 제1 셀 바운더리(CB1) 사이의 간격(S3) 및 제4 더미 핀(124)과 제2 셀 바운더리(CB2) 사이의 간격(S4)의 두 배에 대응될 수 있다.
제1 더미 핀(121)에 인접하게 배치된 다른 셀(미도시)에 포함된 제4 더미 핀(미도시)과 셀(CELL)에 포함된 제1 더미 핀(121) 사이의 스페이스는, 제2 더미 핀(122)과 제3 더미 핀(123) 사이의 스페이스인 S2와 동일할 수 있다. 마찬가지로, 제4 더미 핀(124)에 인접하게 배치된 다른 셀(미도시)에 포함된 제1 더미 핀(미도시)과 셀(CELL)에 포함된 제4 더미 핀(124) 사이의 스페이스는, 제2 더미 핀(122)과 제3 더미 핀(123) 사이의 스페이스인 S2와 동일할 수 있다.
여기서, 제2 피치(P2)는 제1 내지 제4 더미 핀들(121 내지 124) 각각의 너비(W) 및 인접한 두 더미 핀들(122, 123) 사이의 스페이스(S2)의 합으로 나타낼 수 있다(즉, P2 = W + S2). 이때, 제2 피치(P2)는 제1 피치(P1)보다 크거나 제1 피치(P1)와 같은 값을 가질 수 있다. 제1 더미 영역(DR1)의 높이(H1)는 W + (S1)/2 + S3에 대응되고, 제2 더미 영역(DR2)의 높이(H3)는 2W + S1 + S2에 대응되며, 제3 더미 영역(DR3)의 높이(H5)는 W + (S1)/2 + S4에 대응된다.
일 실시예에서, 제1 더미 영역(DR1)의 높이(H1)와 제3 더미 영역(DR3)의 높이(H5)는 실질적으로 동일할 수 있다. 다른 실시예에서, 제1 더미 영역(DR1)의 높이(H1)와 제3 더미 영역(DR3)의 높이(H5)는 제2 더미 영역(DR2)의 높이(H2)의 반 값에 대응할 수 있다. 다시 말해, 제2 더미 영역(DR2)의 높이(H2)는 제1 더미 영역(DR1)의 높이(H1)와 제3 더미 영역(DR3)의 높이(H5)의 두 배에 대응할 수 있다. 또 다른 실시예에서, 제2 더미 영역(DR2)의 높이(H2)는 제1 더미 영역(DR1)의 높이(H1)와 제3 더미 영역(DR3)의 높이(H5)의 두 배보다 클 수 있다.
본 실시예에서, 제2 피치(P2)는 셀(CELL)의 높이(H)를 기초로 하여 변경될 수 있다. 셀(CELL)의 높이(H)는, 셀(CELL)의 상부 층에 포함되고 제1 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치되는 금속 라인들의 개수를 기초로 하여 변경될 수 있다. 이에 따라, 제2 피치(P2)는 금속 라인들의 개수를 기초로 하여 변경될 수 있다. 이에 대해서는 도 6을 참조하여 후술하기로 한다.
본 실시예에서, 제1 더미 영역(DR1)은 복수의 활성 핀들(110)에 전원(예를 들어, 전원 전압)을 공급하는 제1 전원 라인(VDD)이 배치되는 전원 영역으로 이용될 수 있다. 또한, 제3 더미 영역(DR3)은 복수의 활성 핀들(110)에 전원(예를 들어, 접지 전압)을 공급하는 제2 전원 라인(VSS)이 배치되는 전원 영역으로 이용될 수 있다.
상술한 바와 같이, 본 실시예에 따르면, 제2 피치(P2)는 제1 피치(P1)보다 크거나 같다. 그러므로, 제1 더미 영역(DR1)의 높이(H1) 및 제3 더미 영역(DR3)의 높이(H5)는, 복수의 활성 핀들과 복수의 더미 핀들의 피치가 동일한 종래의 반도체 집적 회로에 비해 크거나 같을 수 있다. 따라서, 반도체 집적 회로(100)에서 제1 및 제2 전원 라인들(VDD, VSS)의 배치에 필요한 공간을 충분히 확보할 수 있고, 이로써, 제1 및 제2 전원 라인들(VDD, VSS)의 배치에 대한 자유도가 커질 수 있다.
본 실시예에서, 제2 더미 영역(DR2)은 셀(CELL)에 대한 입출력 단자들이 배치되는 중간 영역(예를 들어, MOL(middle of line) 영역)으로 이용될 수 있다. 구체적으로, 제2 더미 영역(DR2)은 입력 콘택들(155)과 같은 핀(pin)이 배치될 수 있다.
상술한 바와 같이, 본 실시예에 따르면, 제2 피치(P2)는 제1 피치(P1)보다 크거나 같다. 그러므로, 제2 더미 영역(DR2)의 높이(H3)는, 복수의 활성 핀들과 복수의 더미 핀들의 피치가 동일한 종래의 반도체 집적 회로에 비해 크거나 같을 수 있다. 따라서, 반도체 집적 회로(100)에서 핀들의 배치에 필요한 공간을 충분히 확보할 수 있고, 이로써, 핀들의 배치에 대한 자유도가 커질 수 있다.
도 2는 도 1의 레이아웃을 가지는 반도체 장치의 일 예를 나타내는 사시도이다.
도 3은 도 2의 II-II' 선에 따른 단면도이다.
도 2 및 3을 참조하면, 반도체 장치(100a)는 벌크 형(bulk type) 핀 트랜지스터일 수 있다. 반도체 장치(100a)는 기판(102), 제1 절연층(104), 제2 절연층(106), 제2 및 제3 활성 핀들(112, 113), 제2 및 제3 더미 핀들(122, 123) 및 게이트 전극(130)을 포함할 수 있다.
기판(102)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체(Silicon-On-Insulator, SOI), 실리콘-온-사파이어(Silicon-On-Sapphire), 게르마늄, 실리콘-게르마늄 및 갈륨 비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다.
제2 및 제3 활성 핀들(112, 113), 제2 및 제3 더미 핀들(122, 123)은 기판(102)과 연결되게 배치될 수 있다. 일 실시예에서, 제2 및 제3 활성 핀들(112, 113)은 기판(102)에서 수직 부분으로 돌출된 부분을 n+ 또는 p+로 도핑한 활성 영역일 수 있고, 제2 및 제3 더미 핀들(122, 123)은 기판(102)에서 수직 부분으로 돌출된 부분을 도핑하지 않은 영역일 수 있다. 다른 실시예에서, 제2 및 제3 활성 핀들(112, 113) 및 제2 및 제3 더미 핀들(122, 123) 모두 n+ 또는 p+로 도핑한 활성 영역일 수도 있다.
제2 및 제3 활성 핀들(112, 113)의 각각은 너비(W) 및 높이(Hfin)를 가질 수 있으며, 이로써, 제2 및 제3 활성 핀들(112, 113)의 각각의 채널 너비(또는, 유효 채널 너비)는 (Hfin*2 + W)일 수 있다. 이때, 높이(Hfin)는 제2 절연층(106)의 상면에서 제2 및 제3 활성 핀들(112, 113) 각각의 상면까지의 높이를 나타낸다. N개의 활성 핀들이 하나의 핀 트랜지스터를 구성하는 경우, 핀 트랜지스터의 채널 너비(또는, 유효 채널 너비)는 (Hfin*2 + W) * N일 수 있다.
본 실시예에서, 제2 및 제3 활성 핀들(112, 113) 사이의 스페이스(S1)는 고정된 값을 가지고, 제2 및 제3 더미 핀들(122, 123) 사이의 스페이스(S2)는 가변적인 값을 가질 수 있다. 또한, 제2 및 제3 더미 핀들(122, 123) 사이의 스페이스(S2)는 제2 및 제3 활성 핀들(112, 113) 사이의 스페이스(S1)보다 크거나 같다.
제1 및 제2 절연층들(104, 106)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 제1 절연층(104)은 제2 및 제3 활성 핀들(112, 113) 및 제2 및 제3 더미 핀들(122, 123) 상에 배치될 수 있다. 제1 절연층(104)은 제2 및 제3 활성 핀들(112, 113)과 게이트 전극(130) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 제2 절연층(106)은 제2 및 제3 활성 핀들(112, 113) 및 제2 및 제3 더미 핀들(122, 123) 사이의 스페이스에서 소정 높이를 가지도록 배치될 수 있다. 제2 절연층(106)은 제2 및 제3 활성 핀들(112, 113) 및 제2 및 제3 더미 핀들(122, 123) 사이에 배치됨으로써, 소자 분리막으로써 이용될 수 있다.
게이트 전극(130)은 제1 및 제2 절연층들(104, 106)의 상부에 배치될 수 있다. 이로써, 게이트 전극(130)은 제2 및 제3 활성 핀들(112, 113), 제2 및 제3 더미 핀들(122, 123) 및 제2 절연층(106)을 둘러싸는 구조를 가질 수 있다. 다시 말해, 제2 및 제3 활성 핀들(112, 113) 및 제2 및 제3 더미 핀들(122, 123)은 게이트 전극(130)의 내부에 배치되는 구조를 가질 수 있다. 게이트 전극(130)은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.
도 4는 도 1의 레이아웃을 가지는 반도체 장치의 다른 예를 나타내는 사시도이다.
도 5는 도 4의 III-III' 선에 따른 단면도이다.
도 4 및 도 5를 참조하면, 반도체 장치(100b)는 SOI 형 핀 트랜지스터일 수 있다. 반도체 장치(100b)는 기판(102), 제1 절연층(104'), 제2 절연층(106'), 제2 및 제3 활성 핀들(112', 113'), 제2 및 제3 더미 핀들(122', 123'), 및 게이트 전극(130)을 포함할 수 있다. 본 실시예에 따른 반도체 장치(100b)는 도 2 및 도 3에 도시된 반도체 장치(100a)의 변형 실시예이므로, 이하에서는, 반도체 장치(100a)와의 차이점을 중심으로 설명하고, 중복된 부분에 대한 설명은 생략하기로 한다.
본 실시예에서, 제2 및 제3 활성 핀들(112', 113') 사이의 스페이스(S1)는 고정된 값을 가지고, 제2 및 제3 더미 핀들(122', 123') 사이의 스페이스(S2)는 가변적인 값을 가질 수 있다. 또한, 제2 및 제3 더미 핀들(122', 123') 사이의 스페이스(S2)는 제2 및 제3 활성 핀들(112', 113') 사이의 스페이스(S1)보다 크거나 같다.
제1 절연층(104')은 기판(102) 상에 배치될 수 있다. 제2 절연층(106')은 제2 및 제3 활성 핀들(112', 113') 및 제2 및 제3 더미 핀들(122', 123')과 게이트 전극(130) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 제2 및 제3 활성 핀들(112', 113') 및 제2 및 제3 더미 핀들(122', 123')은 반도체 물질, 예를 들어, 실리콘 또는 도핑된 실리콘 일 수 있다.
게이트 전극(130)은 제2 절연층(106')의 상부에 배치될 수 있다. 이로써, 게이트 전극(130)은 제2 및 제3 활성 핀들(112', 113'), 제2 및 제3 더미 핀들(122', 123') 및 제2 절연층(106')을 둘러싸는 구조를 가질 수 있다. 다시 말해, 제2 및 제3 활성 핀들(112', 113') 및 제2 및 제3 더미 핀들(122', 123')은 게이트 전극(130)의 내부에 배치되는 구조를 가질 수 있다.
도 6은 도 1의 반도체 집적 회로의 상부 층(100U)을 나타내는 레이아웃이다.
도 6을 참조하면, 도 1의 반도체 집적 회로(100)의 상부 층(100U)은 제1 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치된 복수의 금속 라인들(metal lines)(ML1, ML2, ..., ML(n-1), MLn)을 포함할 수 있다. 이때, 복수의 금속 라인들(ML1, ML2, ..., ML(n-1), MLn) 각각의 너비는 Wm이고, 복수의 금속 라인들(ML1, ML2, ..., ML(n-1), MLn) 중 인접한 두 금속 라인들 사이의 스페이스는 Sm이다. 따라서, 복수의 금속 라인들(ML1, ML2, ..., ML(n-1), MLn)은 너비(Wm)와 스페이스(Sm)의 합인 제3 피치(P3)를 가질 수 있다(즉, P3 = Wm + Sm).
셀(CELL)을 포함하는 반도체 집적 회로(100)의 상부에는, 셀(CELL)에 형성된 핀 트랜지스터들에 대한 배선을 위하여 복수의 금속 층들(미도시)이 배치될 수 있다. 복수의 금속 층들의 각각은 복수의 금속 라인들(미도시)을 포함할 수 있다. 이때, 복수의 금속 층들 중 적어도 하나는 도 6에 도시된 바와 같이, 제1 방향을 따라 서로 평행하게 배치되는 복수의 금속 라인들(ML1, ML2, ..., ML(n-1), MLn)을 포함할 수 있다. 예를 들어, 상부 층(100U)은 셀(CELL)의 상부에 배치되는 복수의 금속 층들 중 밑에서 두 번째 층일 수 있다.
셀(CELL)의 제2 방향(예를 들어, Y 방향)의 사이즈, 즉, 높이(H)는 제1 방향을 따라 서로 평행하게 배치되는 복수의 금속 라인들(ML1, ML2, ..., ML(n-1), MLn)의 개수를 기초로 하여 결정될 수 있다. 이로써, 복수의 금속 라인들(ML1, ML2, ..., ML(n-1), MLn)의 배치와 복수의 금속 라인들(ML1, ML2, ..., ML(n-1), MLn)에 대한 라우팅(routing)이 용이해질 수 있다.
핀 트랜지스터를 포함하는 반도체 집적 회로(100)의 경우에는, 핀 트랜지스터를 구성하는 활성 핀들(111 내지 116)이 제1 방향을 따라 서로 평행하게 배치되며, 활성 핀들(111 내지 116)은 일정한 피치를 기초로 하여 배치된다. 이와 같이, 복수의 금속 라인들(ML1, ML2, ..., ML(n-1), MLn)과 활성 핀들(111 내지 116)이 모두 제1 방향을 따라 서로 평행하게 배치되는 경우, 복수의 금속 라인들(ML1, ML2, ..., ML(n-1), MLn)의 개수가 변경됨에 따라 셀(CELL)의 높이(H)가 변경될 수 있다.
따라서, 셀(CELL)의 변경된 높이(H)를 반영하여, 활성 핀들(111 내지 116)의 피치를 변경해야 한다. 활성 핀들(111 내지 116)의 피치가 변경되면 핀 트랜지스터에 흐르는 전류 량이 변경되고, 이에 따라, 반도체 집적 회로(100)에 포함된 소자들의 제조를 위한 공정 전반에 걸친 수정이 요구될 수 있다. 또한, 셀(CELL)의 높이(H)가 변경될 때마다 활성 핀들(111 내지 116)의 피치를 변경할 경우, 활성 핀들(111 내지 116)에 대한 다양한 피치를 지원하지 위한 다수의 시뮬레이션 툴들을 준비해야 한다.
도 7은 도 6의 상부 층(100U)을 가지는 반도체 집적 회로(100A)의 일 예를 나타내는 레이아웃이다.
도 7을 참조하면, 반도체 집적 회로(100A)는 셀(CELL')을 포함할 수 있고, 셀(CELL')의 제2 방향(예를 들어, Y 방향)의 사이즈, 즉, 높이(H)는 도 6의 상부 층(100U)의 높이(H)와 동일하게 결정될 수 있다. 따라서, 셀(CELL')의 높이(H)는 상부 층(100U)에 포함된 금속 라인들(ML1, ML2, ..., ML(n-1), MLn)의 개수를 기초로 하여 변경될 수 있다.
셀(CELL')은 복수의 활성 핀들(111 내지 116) 및 복수의 더미 핀들(121 내지 124)을 포함할 수 있다. 도 7에서는 편의상 셀(CELL')에 포함된 복수의 활성 핀들(111 내지 116) 및 복수의 더미 핀들(121 내지 124)만을 도시하였다. 그러나, 도 1에 도시된 바와 유사하게, 셀(CELL')은 게이트 전극, 소스/드레인 컨택들, 입력 단자들, 출력 단자 등을 더 포함할 수 있다.
복수의 활성 핀들(111 내지 116) 및 복수의 더미 핀들(121 내지 124) 각각의 너비(W')는 실질적으로 동일할 수 있다. 또한, 복수의 활성 핀들(111 내지 116) 및 복수의 더미 핀들(121 내지 124) 중 인접하는 두 핀들 사이의 스페이스(S')는 실질적으로 동일할 수 있다. 이로써, 복수의 활성 핀들(111 내지 116) 및 복수의 더미 핀들(121 내지 124)의 피치(P')는 너비(W')와 스페이스(S')의 합(즉, P' = W' + S')으로 실질적으로 동일할 수 있다.
본 실시예에서, 너비(W')와 스페이스(S')은 고정된 값을 가질 수 있다. 이때, 셀(CELL')에서 고정된 너비(W')와 스페이스(S')를 가지는 복수의 활성 핀들(111 내지 116) 및 복수의 더미 핀들(121 내지 124)이 배치되면, 셀(CELL')에는 나머지 영역(remainder)(RM)이 생기게 된다. 상부 층(100U)에 배치되는 금속 라인들(ML1, ML2, ..., ML(n-1), MLn)의 개수가 증가함에 따라(즉, n이 증가함에 따라) 셀(CELL')의 높이(H)가 증가하게 되는데, 셀(CELL')의 높이(H)가 증가할수록 나머지 영역(RM)의 높이도 증가하게 된다.
이와 같이, 셀(CELL')의 높이(H)가 변경됨에도 불구하고 활성 핀들(111 내지 116) 및 더미 핀들(121 내지 124)의 피치를 변경하지 않을 경우에는, 셀(CELL')의 높이(H)가 증가함에 따라 셀(CELL')에서 나머지 영역(RM)의 높이가 증가하게 된다. 그리고, 나머지 영역(RM)이 증가하면, 인접한 셀들에 공통으로 연결되기 위하여 인접한 셀들 사이에 배선(예를 들어, 전원 배선)을 배치하는 것이 용이하지 않게 된다.
도 8은 도 6의 상부 층(100U)을 가지는 반도체 집적 회로(100B)의 다른 예를 나타내는 레이아웃이다.
도 8을 참조하면, 반도체 집적 회로(100B)는 셀(CELL")을 포함할 수 있고, 셀(CELL")의 제2 방향(예를 들어, Y 방향)의 사이즈, 즉, 높이(H)는 도 6의 상부 층(100U)의 높이(H)와 동일하게 결정될 수 있다. 따라서, 셀(CELL")의 높이(H)는 상부 층(100U)에 포함된 금속 라인들(ML1, ML2, ..., ML(n-1), MLn)의 개수를 기초로 하여 변경될 수 있다.
셀(CELL")은 복수의 활성 핀들(111 내지 116) 및 복수의 더미 핀들(121 내지 124)을 포함할 수 있다. 도 8에서는 편의상 셀(CELL")에 포함된 복수의 활성 핀들(111 내지 116) 및 복수의 더미 핀들(121 내지 124)만을 도시하였다. 그러나, 도 1에 도시된 바와 유사하게, 셀(CELL")은 게이트 전극, 소스/드레인 컨택들, 입력 단자들, 출력 단자 등을 더 포함할 수 있다.
복수의 활성 핀들(111 내지 116) 및 복수의 더미 핀들(121 내지 124) 각각의 너비(W")는 실질적으로 동일할 수 있다. 본 실시예에서, 복수의 활성 핀들(111 내지 116)의 제1 피치(P1")는 고정된 값을 가지고, 복수의 더미 핀들(121 내지 124)의 제2 피치(P2")는 가변적인 값을 가질 수 있다. 이때, 복수의 더미 핀들(121 내지 124)의 제2 피치(P2")는 셀(CELL")의 높이(H)를 기초로 하여 변경될 수 있고, 셀(CELL")의 높이(H)는 제1 방향을 따라 평행하게 배치되는 복수의 금속 라인들(ML1, ML2, ..., ML(n-1), MLn)의 개수를 기초로 하여 변경될 수 있다.
구체적으로, 복수의 활성 핀들(111 내지 116) 중 인접하는 두 활성 핀들 사이의 스페이스(S1")는 고정된 값을 가지고, 이로써, 복수의 활성 핀들(111 내지 116)의 제1 피치(P1")는 고정된 값을 가질 수 있다(즉, P1" = W"+ S1"). 한편, 복수의 더미 핀들(121 내지 124) 중 인접하는 두 더미 핀들 사이의 스페이스(S2")는 가변적인 값을 가지고, 이로써, 복수의 더미 핀들(121 내지 124)의 제2 피치(P2")는 가변적인 값을 가질 수 있다(즉, P2" = W" + S2"). 이때, 두 더미 핀들 사이의 스페이스(S2")는 셀(CELL")의 높이(H)를 기초로 하여 변경될 수 있고, 셀(CELL")의 높이(H)는 제1 방향을 따라 평행하게 배치되는 복수의 금속 라인들(ML1, ML2, ..., ML(n-1), MLn)의 개수를 기초로 하여 변경될 수 있다.
본 실시예에서, 제1 더미 핀(121)과 제1 셀 바운더리(CB1) 사이의 간격(S3")은 제2 더미 핀(122)과 제3 더미 핀(123) 사이의 간격(S2")의 반 값에 대응할 수 있다. 또한, 제4 더미 핀(124)과 제2 셀 바운더리(CB2) 사이의 간격(S4")은 제2 더미 핀(122)과 제3 더미 핀(123) 사이의 간격(S2")의 반 값에 대응할 수 있다.
이와 같이, 본 실시예에 따르면, 셀(CELL")의 높이(H)가 변경되는 경우, 활성 핀들(111 내지 116)의 제1 피치(P1)는 변경하지 않고, 더미 핀들(121 내지 124)의 제2 피치(P2)만 변경할 수 있다. 따라서, 활성 핀들(111 내지 116)에 대한 고정된 제1 피치(P1)를 지원하는 하나의 시뮬레이션 툴을 이용하여, 셀(CELL")의 높이(H) 변경에 따른 다양한 라이브러리를 지원할 수 있다. 또한, 활성 핀들(111 내지 116)에 대한 제1 피치(P1)가 변경되지 않으므로, 핀 트랜지스터에 흐르는 전류 량은 변경되지 않으며, 이에 따라, 반도체 집적 회로(100)에 포함된 소자들의 제조를 위한 공정에 대한 별도의 수정이 필요하지 않다.
나아가, 셀(CELL")의 높이(H)에 적응적으로 더미 핀들(121 내지 124)의 제2 피치(P2)를 변경함으로써, 도 7의 예와 달리, 나머지 영역이 실질적으로 균일하게 배치될 수 있다. 이로써, 제2 더미 영역(DR2)은 셀(CELL")에 대한 핀들을 충분히 배치할만한 충분한 공간을 확보할 수 있으므로, 제2 더미 영역(DR2)에 다수의 핀들을 용이하게 배치할 수 있다. 또한, 제1 및 제3 더미 영역들(DR1, DR3)은 인접한 셀들에 공통으로 연결되기 위하여 인접한 셀들 사이에 배선(예를 들어, 전원 배선)하기 위한 충분한 공간을 확보할 수 있으므로, 제1 및 제3 더미 영역들(DR1, DR3)에 배선을 용이하게 배치할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 집적 회로(200)의 상부 층(CELLa_U)의 일 예를 나타내는 레이아웃이다.
도 9를 참조하면, 반도체 집적 회로(200)는 셀(CELLa, 도 10)을 포함하고, 셀(CELLa)의 상부 층(CELLa_U)은 제1 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치되는 8개의 금속 라인들(ML1 내지 ML8)을 포함할 수 있다. 예를 들어, 8개의 금속 라인들(ML1 내지 ML8)의 피치는 45이고, 이로써, 셀(CELLa)의 높이(Ha)는 360(=8 * 45)일 수 있다. 이때, 8개의 금속 라인들(ML1 내지 ML8)의 피치 및 셀(CELLa)의 높이(Ha)는 표준화된 값(normalized value)이다. 마찬가지로, 이하에 기재되는 피치, 높이 등에 대한 값들은 모두 표준화된 값이다.
도 10은 본 발명의 일 실시예에 따라, 도 9의 상부 층(CELLa_U)을 가지는 반도체 집적 회로(200A)를 나타내는 레이아웃이다.
도 10을 참조하면, 반도체 집적 회로(200A)는 셀(CELLa)을 포함하고, 셀(CELLa)의 높이는 Ha일 수 있고, 예를 들어, Ha는 360이다. 따라서, 셀(CELLa)에 포함되는 활성 핀들 또는 더미 핀들의 피치의 최소 값이 40.5인 경우, 셀(CELLa)에는 8개의 활성 핀들 또는 더미 핀들이 포함될 수 있다(즉, 40.5 * 8 ≤ 360).
셀(CELLa)은 제1 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치되는 제1 내지 제4 활성 핀들(AF1 내지 AF4) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)을 포함할 수 있고, 셀(CELLa)은 제1 및 제2 활성 영역들(AR1, AR2) 및 제1 내지 제3 더미 영역들(DR1, DR2, DR3)로 구분될 수 있다. 구체적으로, 제1 활성 영역(AR1)은 제1 및 제2 활성 핀들(AF1, AF2)을 포함하고, 제2 활성 영역(AR2)은 제3 및 제4 활성 핀들(AF3, AF4)을 포함할 수 있다. 또한, 제1 더미 영역(DR1)은 제1 더미 핀(DF1)을 포함하고, 제2 더미 영역(DR2)은 제2 및 제3 더미 핀들(DF2, DF3)을 포함하고, 제3 더미 영역(DR3)은 제4 더미 핀(DF4)을 포함할 수 있다.
본 실시예에서, 제1 내지 제4 활성 핀들(AF1 내지 AF4) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 너비(Wa)는 실질적으로 동일할 수 있다. 또한, 제1 내지 제4 활성 핀들(AF1 내지 AF4) 중 인접한 두 활성 핀들 사이의 스페이스(S1a)는 고정된 값을 가질 수 있으며, 이로써, 제1 내지 제4 활성 핀들(AF1 내지 AF4)의 제1 피치(P1)는 고정된 값을 가질 수 있다. 또한, 제1 내지 제4 더미 핀들(DF1 내지 DF4) 중 인접한 두 더미 핀들 사이의 스페이스(S2a)는 가변적인 값을 가질 수 있으며, 이로써, 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 제2 피치(P2)는 가변적인 값을 가질 수 있다. 이때, 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 제2 피치(P2)는 셀(CELLa)의 높이(Ha)를 기초로 하여 변경될 수 있다.
예를 들어, 제1 내지 제4 활성 핀들(AF1 내지 AF4) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 너비(Wa)는 10이며, 제1 내지 제4 활성 핀들(AF1 내지 AF4)의 제1 피치(P1)는 40.5이고, 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 제2 피치(P2)는 58.5일 수 있다. 이로써, 제2 및 제3 더미 핀들(DF2, DF3) 사이의 스페이스(S2a)는 48.5일 수 있다.
도 11은 도 9의 상부 층(CELLa_U)을 가지는 반도체 집적 회로(200B)의 비교 예를 나타내는 레이아웃이다.
도 11을 참조하면, 반도체 집적 회로(200B)는 셀(CELLa')을 포함하고, 셀(CELLa')의 높이는 Ha일 수 있고, 예를 들어, Ha는 360이다. 따라서, 셀(CELLa')에 포함되는 활성 핀들 또는 더미 핀들의 피치의 최소 값이 40.5인 경우, 셀(CELLa')에는 8개의 활성 핀들 또는 더미 핀들이 포함될 수 있다(즉, 40.5 * 8 ≤ 360).
셀(CELLa')은 제1 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치되는 제1 내지 제4 활성 핀들(AF1 내지 AF4) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)을 포함할 수 있다. 이때, 제1 내지 제4 활성 핀들(AF1 내지 AF4) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 너비(Wa')는 실질적으로 동일할 수 있고, 제1 내지 제4 활성 핀들(AF1 내지 AF4) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4) 중 인접한 두 핀들 사이의 스페이스(Sa')는 실질적으로 동일할 수 있다. 이로써, 제1 내지 제4 활성 핀들(AF1 내지 AF4) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 피치는 고정된 값을 가질 수 있다.
예를 들어, 제1 내지 제4 활성 핀들(AF1 내지 AF4) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 너비(Wa')는 10이며, 제1 내지 제4 활성 핀들(AF1 내지 AF4) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 피치는 45일 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 집적 회로(300)의 상부 층(CELLb_U)의 다른 예를 나타내는 레이아웃이다.
도 12를 참조하면, 반도체 집적 회로(300)는 셀(CELLb, 도 13)을 포함하고, 셀(CELLb)의 상부 층(CELLb_U)은 제1 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치되는 9개의 금속 라인들(ML1 내지 ML9)을 포함할 수 있다. 예를 들어, 9개의 금속 라인들(ML1 내지 ML8)의 피치는 45이고, 이로써, 셀(CELLb)의 높이(Hb)는 405(=9 * 45)일 수 있다.
도 13은 본 발명의 일 실시예에 따라, 도 12의 상부 층(CELLb_U)을 가지는 반도체 집적 회로(300A)를 나타내는 레이아웃이다.
도 13을 참조하면, 반도체 집적 회로(300A)는 셀(CELLb)을 포함하고, 셀(CELLb)의 높이는 Hb일 수 있고, 예를 들어, Hb는 405이다. 따라서, 셀(CELLb)에 포함되는 활성 핀들 또는 더미 핀들의 피치의 최소 값이 40.5인 경우, 셀(CELLb)에는 10개의 활성 핀들 또는 더미 핀들이 포함될 수 있다(즉, 40.5 * 10 ≤ 405).
셀(CELLb)은 제1 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치되는 제1 내지 제6 활성 핀들(AF1 내지 AF6) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)을 포함할 수 있고, 셀(CELLb)은 제1 및 제2 활성 영역들(AR1, AR2) 및 제1 내지 제3 더미 영역들(DR1, DR2, DR3)로 구분될 수 있다. 구체적으로, 제1 활성 영역(AR1)은 제1 내지 제3 활성 핀들(AF1, AF2, AF3)을 포함하고, 제2 활성 영역(AR2)은 제4 내지 제6 활성 핀들(AF4, AF5, AF6)을 포함할 수 있다. 또한, 제1 더미 영역(DR1)은 제1 더미 핀(DF1)을 포함하고, 제2 더미 영역(DR2)은 제2 및 제3 더미 핀들(DF2, DF3)을 포함하고, 제3 더미 영역(DR3)은 제4 더미 핀(DF4)을 포함할 수 있다.
본 실시예에서, 제1 내지 제6 활성 핀들(AF1 내지 AF6) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 너비(Wb)는 실질적으로 동일할 수 있다. 또한, 제1 내지 제6 활성 핀들(AF1 내지 AF6) 중 인접한 두 활성 핀들 사이의 스페이스(S1b)는 고정된 값을 가질 수 있으며, 이로써, 제1 내지 제6 활성 핀들(AF1 내지 AF6)의 제1 피치(P1)는 고정된 값을 가질 수 있다. 또한, 제1 내지 제4 더미 핀들(DF1 내지 DF4) 중 인접한 두 더미 핀들 사이의 스페이스(S2b)는 가변적인 값을 가질 수 있으며, 이로써, 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 제2 피치(P2)는 가변적인 값을 가질 수 있다. 이때, 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 제2 피치(P2)는 셀(CELLb)의 높이(Hb)를 기초로 하여 변경될 수 있다.
예를 들어, 제1 내지 제6 활성 핀들(AF1 내지 AF6) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 너비(Wb)는 10이며, 제1 내지 제6 활성 핀들(AF1 내지 AF6)의 제1 피치(P1)는 40.5이고, 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 제2 피치(P2)는 40.5일 수 있다. 이로써, 제2 및 제3 더미 핀들(DF2, DF3) 사이의 스페이스(S2b)는 30.5일 수 있다.
도 14는 도 12의 상부 층(CELLb_U)을 가지는 반도체 집적 회로(300B)의 비교 예를 나타내는 레이아웃이다.
도 14를 참조하면, 반도체 집적 회로(300B)는 셀(CELLb')을 포함하고, 셀(CELLb')의 높이는 Hb일 수 있고, 예를 들어, Hb는 405이다. 따라서, 셀(CELLb')에 포함되는 활성 핀들 또는 더미 핀들의 피치의 최소 값이 40.5인 경우, 셀(CELLb')에는 10개의 활성 핀들 또는 더미 핀들이 포함될 수 있다(즉, 40.5 * 10 ≤ 360).
셀(CELLb')은 제1 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치되는 제1 내지 제6 활성 핀들(AF1 내지 AF6) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)을 포함할 수 있다. 이때, 제1 내지 제6 활성 핀들(AF1 내지 AF6) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 너비(Wb')는 실질적으로 동일할 수 있고, 제1 내지 제6 활성 핀들(AF1 내지 AF6) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4) 중 인접한 두 핀들 사이의 스페이스(Sb')는 실질적으로 동일할 수 있다. 이로써, 제1 내지 제6 활성 핀들(AF1 내지 AF6) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 피치는 고정된 값을 가질 수 있다.
예를 들어, 제1 내지 제6 활성 핀들(AF1 내지 AF6) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 너비(Wb')는 10이며, 제1 내지 제6 활성 핀들(AF1 내지 AF6) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 피치는 40.5일 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 집적 회로(400)의 상부 층(CELLc_U)의 또 다른 예를 나타내는 레이아웃이다.
도 15를 참조하면, 반도체 집적 회로(400)는 셀(CELLc, 도 16)을 포함하고, 셀(CELLc)의 상부 층(CELLc_U)은 제1 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치되는 11개의 금속 라인들(ML1 내지 ML11)을 포함할 수 있다. 예를 들어, 11개의 금속 라인들(ML1 내지 ML11)의 피치는 45이고, 이로써, 셀(CELLc)의 높이(Hc)는 495(=11 * 45)일 수 있다.
도 16은 본 발명의 일 실시예에 따라, 도 15의 상부 층(CELLc_U)을 가지는 반도체 집적 회로(400A)를 나타내는 레이아웃이다.
도 16을 참조하면, 반도체 집적 회로(400A)는 셀(CELLc)을 포함하고, 셀(CELLc)의 높이는 Hc일 수 있고, 예를 들어, Hc는 495이다. 따라서, 셀(CELLc)에 포함되는 활성 핀들 또는 더미 핀들의 피치의 최소 값이 40.5인 경우, 셀(CELLc)에는 12개의 활성 핀들 또는 더미 핀들이 포함될 수 있다(즉, 40.5 * 12 ≤ 495).
셀(CELLc)은 제1 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치되는 제1 내지 제8 활성 핀들(AF1 내지 AF8) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)을 포함할 수 있고, 셀(CELLc)은 제1 및 제2 활성 영역들(AR1, AR2) 및 제1 내지 제3 더미 영역들(DR1, DR2, DR3)로 구분될 수 있다. 구체적으로, 제1 활성 영역(AR1)은 제1 내지 제4 활성 핀들(AF1 내지 AF4)을 포함하고, 제2 활성 영역(AR2)은 제5 내지 제8 활성 핀들(AF5 내지 AF8)을 포함할 수 있다. 또한, 제1 더미 영역(DR1)은 제1 더미 핀(DF1)을 포함하고, 제2 더미 영역(DR2)은 제2 및 제3 더미 핀들(DF2, DF3)을 포함하고, 제3 더미 영역(DR3)은 제4 더미 핀(DF4)을 포함할 수 있다.
본 실시예에서, 제1 내지 제8 활성 핀들(AF1 내지 AF8) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 너비(Wc)는 실질적으로 동일할 수 있다. 또한, 제1 내지 제8 활성 핀들(AF1 내지 AF8) 중 인접한 두 활성 핀들 사이의 스페이스(S1c)는 고정된 값을 가질 수 있으며, 이로써, 제1 내지 제8 활성 핀들(AF1 내지 AF8)의 제1 피치(P1)는 고정된 값을 가질 수 있다. 또한, 제1 내지 제4 더미 핀들(DF1 내지 DF4) 중 인접한 두 더미 핀들 사이의 스페이스(S2c)는 가변적인 값을 가질 수 있으며, 이로써, 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 제2 피치(P2)는 가변적인 값을 가질 수 있다. 이때, 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 제2 피치(P2)는 셀(CELLc)의 높이(Hc)를 기초로 하여 변경될 수 있다.
예를 들어, 제1 내지 제8 활성 핀들(AF1 내지 AF8) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 너비(Wc)는 10이며, 제1 내지 제8 활성 핀들(AF1 내지 AF8)의 제1 피치(P1)는 40.5이고, 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 제2 피치(P2)는 45.0일 수 있다. 이로써, 제2 및 제3 더미 핀들(DF2, DF3) 사이의 스페이스(S2c)는 35.0일 수 있다.
도 17은 도 15의 상부 층(CELLc_U)을 가지는 반도체 집적 회로(400B)의 비교 예를 나타내는 레이아웃이다.
도 17을 참조하면, 반도체 집적 회로(400B)는 셀(CELLc')을 포함하고, 셀(CELLc')의 높이는 Hc일 수 있고, 예를 들어, Hc는 495이다. 따라서, 셀(CELLc')에 포함되는 활성 핀들 또는 더미 핀들의 피치의 최소 값이 40.5인 경우, 셀(CELLc')에는 12개의 활성 핀들 또는 더미 핀들이 포함될 수 있다(즉, 40.5 * 12 ≤ 495).
셀(CELLc')은 제1 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치되는 제1 내지 제8 활성 핀들(AF1 내지 AF8) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)을 포함할 수 있다. 이때, 제1 내지 제8 활성 핀들(AF1 내지 AF8) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 너비(Wc')는 실질적으로 동일할 수 있고, 제1 내지 제8 활성 핀들(AF1 내지 AF8) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4) 중 인접한 두 핀들 사이의 스페이스(Sc')는 실질적으로 동일할 수 있다. 이로써, 제1 내지 제8 활성 핀들(AF1 내지 AF8) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 피치는 고정된 값을 가질 수 있다.
예를 들어, 제1 내지 제8 활성 핀들(AF1 내지 AF8) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 너비(Wc')는 10이며, 제1 내지 제8 활성 핀들(AF1 내지 AF8) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)의 피치는 41.25일 수 있다.
도 9 내지 도 17을 함께 참조하면, 도 9, 도 12, 도 15에서 금속 라인들의 개수가 8개, 9개, 11개로 증가함에 따라, 셀의 높이도 360, 405, 495로 증가하게 된다. 도 11, 도 14, 도 17에 도시된 바와 같이, 이러한 셀의 높이 변화에 적응적으로 활성 핀들 및 더미 핀들의 피치를 변경하는 경우에는 피치 변경에 따라 다수의 라이브러리가 준비되어야 하고, 다수의 라이브러리를 지원하기 위한 다수의 시뮬레이션 툴들이 준비되어야 한다. 따라서, 셀의 높이 변경에 적응적으로 핀 트랜지스터를 구현하기가 상대적으로 용이하지 않다.
그러나, 본 실시예에 따를 경우, 도 10, 도 13, 도 16에 도시된 바와 같이, 셀의 높이 변화에 적응적으로 더미 핀들의 피치만 변경하고, 활성 핀들의 피치는 변경하지 않는 경우에는 하나의 시뮬레이션 툴을 이용하여 다수의 라이브러리를 지원할 수 있다. 따라서, 셀의 높이 변경에 적응적으로 핀 트랜지스터를 구현하기가 상대적으로 용이하다.
도 18은 본 발명의 일 실시예에 따라, 전원 영역을 가지는 반도체 집적 회로(500)를 나타내는 레이아웃이다.
도 18을 참조하면, 반도체 집적 회로(500)는 제2 방향(예를 들어, Y 방향)으로 인접하게 배치되는 제1 및 제2 셀들(CELL1, CELL2)을 포함할 수 있다. 제1 셀(CELL1)은 활성 영역(ARa) 및 더미 영역들(DR1a, DR2a)을 포함하고, 제2 셀(CELL2)은 활성 영역(ARb) 및 더미 영역들(DR1b, DR2b)을 포함할 수 있다. 이와 같이, 도 18은 편의상 제1 셀(CELL1)의 아래쪽 일 부분 및 제2 셀(CELL2)의 위쪽 일 부분만을 도시하였다.
제1 셀(CELL1)의 활성 영역(ARa)은 복수의 활성 핀들(AF1a, AF1b, AF1c)을 포함하고, 복수의 활성 핀들(AF1a, AF1b, AF1c)을 가로질러 배치되는 게이트 전극(Ga)을 더 포함할 수 있다. 이와 유사하게, 제2 셀(CELL2)의 활성 영역(ARb)은 복수의 활성 핀들(AF2a, AF2b, AF2c)을 포함하고, 복수의 활성 핀들(AF2a, AF2b, AF2c)을 가로질러 배치되는 게이트 전극(Gb)을 더 포함할 수 있다. 이와 같이, 도 18은 편의상 활성 핀들 및 하나의 게이트 전극만을 도시하였으나, 도 1에 도시된 바와 유사하게, 제1 및 제2 셀들(CELL1, CELL2)은 더미 핀들, 게이트 전극, 소스/드레인 컨택들, 입력 단자들, 출력 단자 등을 더 포함할 수 있다.
본 실시예에 따르면, 제1 및 제2 셀들(CELL1, CELL2)의 경계 영역에는 전원 라인(PW)이 배치될 수 있다. 다시 말해, 제1 셀(CELL1)에 포함된 아래쪽 더미 영역(DR2a)과 제2 셀(CELL2)에 포함된 위쪽 더미 영역(DR1b)은 제1 셀(CELL1)에 포함된 복수의 활성 핀들(AF1a, AF1b, AF1c) 및 제2 셀(CELL2)에 포함된 복수의 활성 핀들(AF2a, AF2b, AF2c)에 전원을 공급하는 전원 라인(PW)이 배치되는 전원 영역에 대응될 수 있다.
전원 라인(PW)을 배치하기 위해서는, 전원 라인(PW)의 최소 너비(WPW), 전원 라인(PW)과 인접한 활성 핀(AF1c) 사이의 최소 간격(SPW1) 및 전원 라인(PW)과 인접한 활성 핀(AF2a) 사이의 최소 간격(SPW2)의 합(즉, WPW + SPW1 + SPW2) 이상의 공간이 확보되어야 한다. 본 실시예에 따르면, 제1 및 제2 셀들(CELL1, CELL2)의 높이 변경에 적응적으로 더미 핀들의 피치를 변경할 수 있다. 또한, 더미 핀들의 피치는 활성 핀들의 피치보다 크거나 같을 수 있다. 이에 따라, 전원 라인(PW)을 배치하기 위한 전원 영역이 충분히 확보될 수 있고, 전원 라인(PW)에 대해 더욱 여유 있는 레이아웃을 확보할 수 있다.
도 19는 본 발명의 일 실시예에 따라, 중간 영역을 가지는 반도체 집적 회로(600)를 나타내는 레이아웃이다.
도 19를 참조하면, 반도체 집적 회로(600)는 셀(CELL3)을 포함할 수 있다. 셀(CELL3)은 복수의 활성 핀들(AF1 내지 AF6)을 포함할 수 있고, 복수의 활성 핀들(AF1 내지 AF6)을 가로질러 배치되는 게이트 전극(G)을 더 포함할 수 있다. 이와 같이, 도 19는 편의상 활성 핀들 및 하나의 게이트 전극만을 도시하였으나, 도 1에 도시된 바와 유사하게, 셀(CELL3)은 더미 핀들, 게이트 전극, 소스/드레인 컨택들, 입력 단자들, 출력 단자 등을 더 포함할 수 있다.
셀(CELL3)은 제1 및 제2 활성 영역들(AR1, AR2) 및 제1 내지 제3 더미 영역들(DR1, DR2, DR3)로 구분될 수 있다. 본 실시예에 따르면, 제2 더미 영역(DR2)은 셀(CELL3)에 대한 입출력 단자, 예를 들어, 입출력 콘택(CT)이 배치되는 중간 영역(예를 들어, MOL 영역)에 대응될 수 있다.
입출력 콘택(CT)을 배치하기 위해서는, 입출력 콘택(CT)의 최소 너비(WCT), 입출력 콘택(CT)과 인접한 상부 활성 핀(AF3) 사이의 최소 간격(SCT1) 및 입출력 콘택(CT)과 인접한 하부 활성 핀(AF4) 사이의 최소 간격(SCT2)의 합(즉, WCT + S CT1 + SCT2) 이상의 공간이 확보되어야 한다. 본 실시예에 따르면, 셀(CELL3)의 높이 변경에 적응적으로 더미 핀들의 피치를 변경할 수 있다. 또한, 더미 핀들의 피치는 활성 핀들의 피치보다 크거나 같을 수 있다. 이에 따라, 입출력 콘택(CT)을 배치하기 위한 중간 영역이 충분히 확보될 수 있고, 입출력 콘택(CT)에 대해 더욱 여유 있는 레이아웃을 확보할 수 있다.
도 20은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 메모리 카드를 나타내는 개략도이다.
도 20을 참조하면, 메모리 카드(1000)는 제어기(1100)와 메모리(1200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(1100)에서 명령을 내리면, 메모리(1200)는 데이터를 전송할 수 있다.
제어기(1100) 및 메모리(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적 회로를 포함할 수 있다. 구체적으로, 제어기(1100) 및 메모리(1200)에 포함된 복수의 반도체 소자들 중 적어도 하나의 반도체 소자는 고정된 피치를 가지는 활성 핀들 및 가변적인 피치를 가지는 더미 핀들을 포함하는 핀 트랜지스터를 포함할 수 있다. 특히, 제어기(1100) 및 메모리(1200)는, 앞에서 설명한 본 발명의 실시예들에 따른 핀 트랜지스터들 또는 이를 포함하는 반도체 집적 회로를 포함할 수 있다.
메모리 카드(1000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 21은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 개략도이다.
도 21을 참조하면, 컴퓨팅 시스템(2000)은 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)를 포함할 수 있다. 한편, 도 21에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
이와 같이, 컴퓨팅 시스템(2000)에 포함된 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)는, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적 회로를 포함할 수 있다. 구체적으로, 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)에 포함된 복수의 반도체 소자들 중 적어도 하나의 반도체 소자는 고정된 피치를 가지는 활성 핀들 및 가변적인 피치를 가지는 더미 핀들을 포함하는 핀 트랜지스터를 포함할 수 있다. 특히, 컴퓨팅 시스템(2000)에 포함된 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)는, 앞에서 설명한 본 발명의 실시예들에 따른 핀 트랜지스터들 또는 이를 포함하는 반도체 집적 회로를 포함할 수 있다.
프로세서(2100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(2100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 메모리 장치(2200), 스토리지 장치(2300) 및 입출력 장치(2500)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(2100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(2200)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(2200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 스토리지 장치(2300)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(2500)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2400)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
상술한 본 발명의 실시예들에 따른 반도체 집적 회로는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 반도체 집적 회로의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 200, 300, 400, 500, 600: 반도체 집적 회로
110, 111, 112, 113, 114, 115, 116: 활성 핀들
120, 121, 122, 123, 124: 더미 핀들
130: 게이트 전극
140: 소스/드레인 컨택들
150: 입력 단자들
155: 입력 콘택들
160: 출력 단자
VDD, VSS: 전원 라인들

Claims (10)

  1. 적어도 하나의 핀(fin) 트랜지스터를 가지는 적어도 하나의 셀(cell)을 포함하고,
    상기 적어도 하나의 셀은,
    제1 방향을 따라 연장되고 서로 평행하게 배치되는 복수의 활성 핀들을 포함하고, 상기 복수의 활성 핀들의 제1 피치(pitch)는 고정된 값을 가지는 제1 영역; 및
    상기 복수의 활성 핀들과 평행하게 배치되는 적어도 하나의 더미(dummy) 핀을 포함하고, 상기 적어도 하나의 더미 핀의 제2 피치는 가변적인 값을 가지는 제2 영역을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 제2 피치는 상기 적어도 하나의 셀의 제2 방향의 사이즈를 기초로 하여 변경되고, 상기 제2 방향은 상기 제1 방향에 수직인 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서,
    상기 제2 피치는 상기 적어도 하나의 셀에서 상기 제1 방향을 따라 연장되고 서로 평행하는 배치되는 금속 라인들의 개수를 기초로 하여 변경되는 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항에 있어서,
    상기 제2 영역은,
    상기 복수의 활성 핀들에 전원을 공급하는 전원 라인이 배치되는 전원 영역; 및
    상기 적어도 하나의 셀에 대한 입출력 단자들이 배치되는 중간 영역 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항에 있어서,
    상기 제2 피치는 상기 제1 피치보다 크거나 상기 제1 피치와 같은 값을 가지는 것을 특징으로 하는 반도체 집적 회로.
  6. 제1항에 있어서,
    상기 복수의 활성 핀들 및 상기 적어도 하나의 더미 핀의 너비는 동일한 것을 특징으로 하는 반도체 집적 회로.
  7. 제1항에 있어서,
    상기 적어도 하나의 더미 핀은 서로 인접한 제1 및 제2 더미 핀들을 포함하고,
    상기 복수의 활성 핀들 중 인접한 두 활성 핀들 사이의 스페이스는 일정하고, 상기 제1 및 제2 더미 핀들 사이의 스페이스는 가변적인 것을 특징으로 하는 반도체 집적 회로.
  8. 제1항에 있어서,
    상기 제1 영역은 제1 활성 영역 및 제2 활성 영역을 포함하고,
    상기 제2 영역은,
    상기 적어도 하나의 셀의 제1 셀 바운더리(cell boundary)와 상기 제1 활성 영역 사이에 배치되는 제1 더미 영역;
    상기 제1 활성 영역과 상기 제2 활성 영역의 사이에 배치되는 제2 더미 영역; 및
    상기 적어도 하나의 셀의 제2 셀 바운더리와 상기 제2 활성 영역 사이에 배치되는 제3 더미 영역을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  9. 제8항에 있어서,
    상기 제1 더미 영역의 제2 방향의 사이즈는, 상기 제3 더미 영역의 상기 제2 방향의 사이즈와 동일하고,
    상기 제1 및 제3 더미 영역들 각각의 상기 제2 방향의 사이즈는, 상기 제2 더미 영역의 상기 제2 방향의 사이즈의 반값에 대응되며,
    상기 제2 방향은 상기 제1 방향에 수직인 것을 특징으로 하는 반도체 집적 회로.
  10. 일 방향을 따라 연장되고 서로 평행하게 배치되는 복수의 활성 핀들; 및
    상기 복수의 활성 핀들과 평행하게 배치되는 적어도 하나의 더미 핀을 포함하고,
    상기 복수의 활성 핀들의 제1 피치는 고정된 값을 가지고, 상기 적어도 하나의 더미 핀의 제2 피치는 가변적인 값을 가지는 것을 특징으로 하는 핀 트랜지스터.
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