KR20230135442A - 접경된 블록들을 포함하는 집적 회로 및 이를 설계하는 방법 - Google Patents
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Abstract
집적 회로는, 제1 기능 셀 어레이 및 제1 기능 셀 어레이를 둘러싸는 복수의 마무리(finishing) 셀들을 포함하는 제1 블록, 및 제2 기능 셀 어레이 및 제2 기능 셀 어레이를 둘러싸는 복수의 마무리 셀들을 포함하고, 제1 블록에 접경하는 제2 블록을 포함할 수 있고, 제1 블록의 복수의 셀들은, 집적 회로의 경계에 배치되는 제1 마무리 셀, 및 제1 블록 및 제2 블록 사이 경계에 배치되고, 제1 마무리 셀과 상이한 제2 마무리 셀을 포함할 수 있다.
Description
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 접경된 블록들을 포함하는 집적 회로 및 이를 설계하는 방법에 관한 것이다.
반도체 공정의 발전에 기인하여, 소자의 크기가 감소할 수 있고, 집적 회로에 포함되는 소자들이 증가할 수 있다. 집적 회로는 다양한 기능들을 각각 제공하는 블록들을 포함할 수 있고, 블록들은 독립적으로 각각 설계될 수 있다. 블록들 각각은 반도체 공정의 복잡도에 기인하여 다양한 요건들을 충족하도록 설계될 수 있고, 이에 따라 집적 회로에서 상호 독립적으로 설계된 블록들은 비효율적으로 배치될 수 있다.
본 개시의 기술적 사상은, 상호 독립적으로 설계된 블록들이 최적으로 배치된 집적 회로 및 이를 설계하는 방법을 제공한다.
본 개시의 기술적 사상의 일측면에 따라 집적 회로를 설계하는 방법은, 제1 기능 셀 어레이를 포함하는 제1 블록을 배치하는 단계, 및 제2 기능 셀 어레이를 포함하는 제2 블록을 제1 블록과 접경하도록 배치하는 단계를 포함할 수 있고, 제1 블록 및 제2 블록의 경계에서 마무리 셀들이 접경할 수 있다.
본 개시의 기술적 사상의 일측면에 따라 집적 회로를 설계하는 방법은, 제1 기능 셀 어레이를 포함하는 제1 블록을 배치하는 단계, 제2 기능 셀 어레이를 포함하는 제2 블록을 제1 블록에 인접하게 배치하는 단계, 및 집적 회로의 경계에서 마무리(finishing) 셀들을 배치하는 단계를 포함할 수 있고, 제2 블록을 제1 블록에 인접하게 배치하는 단계는, 제1 블록 및 제2 블록 사이에 더미 영역을 확보하는 단계, 및 제2 블록을 더미 영역에 접경하도록 배치하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 기능 셀 어레이 및 제1 기능 셀 어레이를 둘러싸는 복수의 마무리(finishing) 셀들을 포함하는 제1 블록, 및 제2 기능 셀 어레이 및 제2 기능 셀 어레이를 둘러싸는 복수의 마무리 셀들을 포함하고, 제1 블록에 접경하는 제2 블록을 포함할 수 있고, 제1 블록의 복수의 셀들은, 집적 회로의 경계에 배치되는 제1 마무리 셀, 및 제1 블록 및 제2 블록 사이 경계에 배치되고, 제1 마무리 셀과 상이한 제2 마무리 셀을 포함할 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로 및 방법에 의하면, 블록들 사이 불필요한 공간이 제거될 수 있고, 이에 따라 집적 회로의 면적이 감소할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로 및 방법에 의하면, 주변 블록에 기인하는 영향으로부터 자유롭게 블록이 설계될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 2는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 3은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 4는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 5는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예들에 따라 블록들 사이 경계를 나타내는 도면들이다.
도 7은 본 개시의 예시적 실시예들에 따른 과도 셀의 예시들을 나타낸다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 과도 셀의 예시들을 나타낸다.
도 9는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 10a 내지 도 10c는 본 개시의 예시적 실시예들에 따른 마무리 셀의 예시들을 나타내는 도면들이다.
도 11은 본 개시의 예시적 실시예에 따른 블록을 나타내는 평면도이다.
도 12는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 13은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 14는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 15는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 16은 본 개시의 예시적 실시예에 따른 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 17은 본 개시의 예시적 실시예에 따라 블록들 사이 경계를 나타내는 도면이다.
도 18은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 19는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC) 을 나타내는 블록도이다.
도 20는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 3은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 4는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 5는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예들에 따라 블록들 사이 경계를 나타내는 도면들이다.
도 7은 본 개시의 예시적 실시예들에 따른 과도 셀의 예시들을 나타낸다.
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도 10a 내지 도 10c는 본 개시의 예시적 실시예들에 따른 마무리 셀의 예시들을 나타내는 도면들이다.
도 11은 본 개시의 예시적 실시예에 따른 블록을 나타내는 평면도이다.
도 12는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 13은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 14는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 15는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 16은 본 개시의 예시적 실시예에 따른 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 17은 본 개시의 예시적 실시예에 따라 블록들 사이 경계를 나타내는 도면이다.
도 18은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 19는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC) 을 나타내는 블록도이다.
도 20는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로(10)의 레이아웃을 나타내는 평면도이다. 집적 회로(10)는 반도체 공정에 의해서 제조될 수 있고, 상호 독립적으로 각각 설계된 복수의 블록들을 포함할 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 집적 회로(10)는 제1 내지 제7 블록(B1 내지 B7)을 포함할 수 있고, 제1 내지 제7 블록(B1 내지 B7)은 독립적으로 각각 설계될 수 있다.
본 명세서에서, X축 방향 및 Y축 방향은 제1 방향 및 제2 방향으로 각각 지칭될 수 있고, Z축 방향은 제3 방향 또는 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 또한, 구성요소의 면적은 수평면과 평행한 면에서 구성요소가 차지하는 크기를 지칭할 수 있고, 구성요소의 폭은 구성요소가 연장되는 방향과 직교하는 방향의 길이를 지칭할 수 있다. 또한, 구성요소들이 결합되거나(coupled) 전기적으로 연결된 경우, 해당 구성요소들이 연결된(connected) 것으로 단순하게 지칭될 수 있다. 본 명세서의 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있다. 또한, 배선층의 패턴과 같이 전도성 물질로 구성되는 패턴은 전도성 패턴 또는 단순하게 패턴으로 지칭될 수도 있다.
제1 내지 제7 블록(B1 내지 B7) 각각은 복수의 기능 셀들을 포함할 수 있다. 셀(cell)은 집적 회로에 포함되는 레이아웃의 단위로서 표준 셀(standard cell)로서 지칭될 수도 있다. 기능 셀은 기능 미리 정의된 기능을 수행하도록 설계된 셀을 지칭할 수 있다. 블록은 다수의 다양한 기능 셀들을 포함할 수 있고, 기능 셀들은 복수의 행들에 따라 정렬되어 배치될 수 있다. 예를 들면, 제1 내지 재7 블록(B1 내지 B7) 각각은 X축 방향으로 연장되는 행들에 배치된 기능 셀들을 포함할 수 있다. 기능 셀의 Y축 방향의 길이는 셀의 높이로 지칭될 수 있고, 행의 폭에 대응할 수 있다. 행들의 경계들에서 기능 셀들에 전력을 공급하기 위한 파워 레일들이 X축 방향으로 연장될 수 있다. 예를 들면, 양의 공급 전압을 제공하는 파워 레일 및 음의 공급 전압을 제공하는 파워 레일이 교번적으로 배치될 수 있다. 일부 실시들에서, 행들의 폭은 일정할 수도 있고, 상이할 수도 있다. 일부 실시예들에서, 기능 셀들은 하나의 행에 배치된 단일 높이 셀 및/또는 연속적인 2이상의 행들에 배치된 다중 높이 셀을 포함할 수 있다. 본 명세서에서, 하나의 블록에서 복수의 행들에 배치된 기능 셀들은 기능 셀 어레이로 지칭될 수 있다.
기능 셀은 적어도 하나의 소자를 포함할 수 있다. 일부 실시예들에서, 핀(fin) 형태의 활성 패턴이 X축 방향으로 연장되고 게이트 전극이 Y축 방향으로 연장되는 경우, 활성 패턴 및 게이트 전극은 FinFET(fin field effect transistor)을 형성할 수 있다. 일부 실시예들에서, 활성 패턴은 Z축 방향으로 상호 이격되어 X축 방향으로 연장되는 복수의 나노시트들(nanosheets)을 포함할 수 있고, 기능 셀은 복수의 나노시트들이 Y축 방향으로 연장되는 게이트 전극과 형성하는 MBCFET(multi-bridge channel FET)을 포함할 수 있다. 일부 실시예들에서, 기능 셀은 P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET을 포함할 수도 있다. 일부 실시예들에서, 기능 셀은 소스/드레인 영역들이 채널 영역을 사이에 두고 Z축 방향으로 상호 이격되고, X축 또는 Y축 방향으로 연장되는 게이트 전극이 채널 영역을 둘러싸는 구조를 가지는 VFET(vertical FET)을 포함할 수 도 있다. 일부 실시예들에서, 기능 셀은 CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET 등과 같은 FET(field effect transistor)를 포함할 수도 있고, 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터를 포함할 수도 있다. 기능 셀에 포함되는 소자는 전술된 예시들에 제한되지 아니하는 점이 유의된다. 이하에서, 본 개시의 예시적 실시예들은, X축 방향으로 연장되는 활성 패턴 및 Y축 방향으로 연장되는 게이트 전극에 의해서 형성되는 소자(예컨대, FinFET, MBCFET 등)를 주로 참조하여 설명될 것이나, 다른 구조의 소자들에서도 적용될 수 있는 점은 이해될 것이다.
제1 내지 제7 블록(B1 내지 B7)은 설계 규칙(design rule)을 준수하도록 설계될 수 있다. 예를 들면, 집적 회로(10)를 제조하기 위한 반도체 공정은 설계 규칙을 제공할 수 있고, 블록 설계자 및/또는 블록 설계 프로그램은 설계 규칙을 준수하도록 블록을 설계할 수 있다. 일부 실시예들에서, 설계 규칙은 블록의 경계에서 요구되는 구조를 정의할 수 있다. 집적 회로(10)에 포함되는 소자들 및 패턴들의 크기가 감소함에 따라 반도체 공정의 복잡도가 증가할 수 있고, 설계된 형상의 소자들 및 패턴들을 형성하기 위하여 반도체 공정에 의해서 요구되는 주변 구조들의 복잡도가 증가할 수 있다. 소자들 및 패턴들을 포함하는 기능 셀들의 크기는 감소하는 반면, 전술된 주변 구조들에 기인하여 집적 회로(10)의 레이아웃에서 주변 구조들이 차지하는 면적이 중대할(critical) 수 있다.
도 1을 참조하면, 제1 내지 제7 블록(B1 내지 B7) 각각은 기능 셀들, 즉 기능 셀 어레이를 포함할 수 있고, 기능 셀 어레이를 둘러싸는 마무리(finishing) 셀들을 포함할 수 있다. 마무리 셀들은 전술된 바와 같이 반도체 공정에 의해서 요구되는 주변 구조들을 포함할 수 있다. 일부 실시예들에서, 배치되는 위치에 따라 상이한 마무리 셀들이 사용될 수 있다. 예를 들면, 도 1에서 상이한 해칭(hatching)들로 도시된 바와 같이, 제1 블록(B1)의 경계에서, X축 방향에 평행한 제1 에지들에 배치된 마무리 셀들, Y축에 평행한 제2 에지들에 배치된 마무리 셀들 및 제1 에지들 및 제2 에지들 사이에 배치된 마무리 셀들은 상이할 수 있다. 일부 실시예들에서, X축에 평행한 제1 에지들에 배치된 마무리 셀들은, Y축 방향으로 연장되는 게이트 전극들을 종결하는(terminating) 구조를 가질 수 있다. 일부 실시예들에서, Y축에 평행한 제2 에지들에 배치된 마무리 셀들은, X축 방향으로 연장되는 활성 패턴들을 종결하는 구조를 가질 수 있다. 마무리 셀들 중 전술된 바와 같이 종결하는 구조를 가지는 마무리 셀은 종결(termination) 셀로 지칭될 수 있다.
전술된 바와 같이, 제1 내지 제7 블록(B1 내지 B7)은 설계 규칙을 준수하도록 독립적으로 각각 설계될 수 있다. 제1 내지 제7 블록(B1 내지 B7)를 배치시, 블록들 사이 설계 규칙이 위반될 수 있는 위험을 해소하기 위하여, (예컨대, 칩 설계자 및/또는 칩 설계 프로그램에 의해서) 블록들 사이에 충분한 공간이 삽입될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 제1 내지 제7 블록(B1 내지 B7) 사이에 공간(H)이 삽입될 수 있으며, 삽입된 공간은 할로(halo) 영역으로 지칭될 수 있다. 일부 실시예들에서, 패턴들의 밀도를 균일하게 하기 위하여 할로 영역은 패턴들로 채워질 수 있다. 도 1에 도시된 바와 같이, 집적 회로(10)는 제1 내지 제7 블록(B1 내지 B7)이 차지하는 영역들뿐만 아니라 할로 영역을 포함할 수 있고, 이에 따라 집적 회로(10)의 면적이 감소하는데 한계가 있을 수 있다. 도면들을 참조하여 후술되는 바와 같이, 본 개시의 예시적 실시예들에 따라 집적 회로(10)의 면적이 최적화될 수 있다. 또한, 주변 블록에 기인하는 영향으로부터 자유롭게 블록이 설계될 수 있다.
도 2는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다. 구체적으로, 도 2의 순서도는 할로 영역 없이 제1 블록 및 제2 블록을 배치하는 방법을 나타낸다. 일부 실시예들에서, 도 2의 방법은 컴퓨팅 시스템(예컨대, 도 20의 200)에 의해서 수행될 수 있다. 이하에서, 제1 블록 및 제2 블록을 상호 인접하게 배치하는 예시가 주로 설명될 것이나, 도 1을 참조하여 전술된 바와 같이, 3개 이상의 블록들을 배치하는 경우에도 본 개시의 예시적 실시예들이 적용될 수 있는 점은 이해될 것이다. 도 2에 도시된 바와 같이, 집적 회로를 설계하는 방법은 단계 S110 및 단계 S120을 포함할 수 있다.
도 2를 참조하면, 단계 S110에서 제1 블록이 배치될 수 있다. 도 1을 참조하여 전술된 바와 같이, 제1 블록은 원하는 기능을 제공하도록 설계될 수 있고, 기능 셀 어레이를 포함할 수 있다. 단계 S120에서, 제1 블록과 인접하게 제2 블록이 배치될 수 있다. 도 3을 참조하여 후술되는 바와 같이, 제1 블록의 마무리 셀들 및 제2 블록의 마무리 셀들이 접경(abut)할 수 있고, 이에 따라 제1 블록 및 제2 블록 사이 할로 영역이 제거될 수 있다.
일부 실시예들에서, 기능 셀 어레이를 둘러싸는 마무리 셀들을 포함하는 제1 블록 및 제2 블록이 설계될 수 있다. 예를 들면, 단계 S110에서 마무리 셀들을 포함하는 제1 블록이 배치될 수 있고, 단계 S120에서 마무리 셀들을 포함하는 제2 블록이 제1 블록에 접경하도록 배치될 수 있다. 일부 실시예들에서, 기능 셀 어레이를 둘러싸는 마무리 셀들을 포함하지 아니하는 제1 블록 및 제2 블록이 설계될 수 있다. 예를 들면, 단계 S110에서 마무리 셀들을 포함하지 아니하는 제1 블록이 배치될 수 있고, 단계 S120에서 마무리 셀들을 포함하지 아니하는 제2 블록이 제1 블록의 마무리 셀들 및 제2 블록의 마무리 셀들을 위한 영역을 사이에 두고 제1 블록에 인접하게 배치될 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 집적 회로(30)의 레이아웃을 나타내는 평면도이다. 도 3에 도시된 바와 같이, 집적 회로(30)는 제1 내지 제7 블록(B1 내지 B7)을 포함할 수 있다. 도 1의 집적 회로(10)와 비교할 때, 도 3의 집적 회로(30)에서 할로 영역이 제거될 수 있다.
도 3을 참조하면, 블록들 사이 경계에서 마무리 셀들이 접경할 수 있다. 예를 들면, 도 3에 도시된 바와 같이, 제1 블록(B1)의 마무리 셀들 및 제3 블록(B3)의 마무리 셀들이 X축에 평행한 경계에서 접경할 수 있다. 또한, 제 5 블록(B5)의 마무리 셀들은, 나머지 블록들의 마무리 셀들과 접경할 수 있다. 도 3에 도시된 바와 같이, 할로 영역 없이 블록들이 접경하기 위하여, 블록들 사이 경계에 배치된 마무리 셀 및 집적 회로(30)의 경계에 배치된 마무리 셀은 상이한 구조를 가질 수 있다. 예를 들면, X축에 평행한 제1 블록(B1)의 에지들에 배치된 마무리 셀들 중, 제1 블록(B1) 및 제3 블록(B3)의 경계에 배치된 마무리 셀들 및 집적 회로(30)의 경계에 배치된 마무리 셀들은 상이한 구조를 가질 수 있다. 일부 실시예들에서, 블록들 사이 경계에 배치된 마무리 셀은 과도적인(transitional) 구조를 가질 수 있는 한편, 집적 회로의 경계에 배치된 마무리 셀은 종결하는(terminating) 구조를 가질 수 있다. 이하에서, 도 4 및 도 13을 참조하여 마무리 셀들이 상호 접경하도록 블록들을 배치하는 예시들이 설명될 것이다.
도 4는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다. 일부 실시예들에서, 도 4의 방법은 도 2의 단계 S120에 후속하여 수행될 수 있다. 예를 들면, 도 4의 방법은 마무리 셀들을 포함하는 제1 블록 및 마무리 셀들을 포함하는 제2 블록이 배치된 다음 수행될 수 있다. 일부 실시예들에서, 도 4의 방법은 컴퓨팅 시스템(예컨대, 도 20의 200)에 의해서 수행될 수 있다. 도 4에 도시된 바와 같이, 집적 회로를 설계하는 방법은 단계 S130 및 단계 S140을 포함할 수 있다.
도 4를 참조하면, 제1 구성 및 제2 구성이 식별될 수 있다. 제1 구성은 제1 블록에 포함된 기능 셀 어레이에 대응할 수 있고, 제2 구성은 제2 블록에 포함된 기능 셀 어레이에 대응할 수 있다. 기능 셀 어레이의 구성은 기능 셀 어레이의 구조에 관한 속성들을 포함할 수 있다. 예를 들면, 기능 셀 어레이의 구성은, 게이트 전극 피치(pitch), 배선 피치, 셀 높이 등을 포함할 수 있다. 일부 실시예들에서, 제1 블록의 제1 구성 및 제2 블록의 제2 구성은 상이할 수 있다. 예를 들면, 제1 블록의 게이트 전극 피치, 배선 피치 및 셀 높이 중 적어도 하나는, 제2 블록의 게이트 전극 피치, 배선 피치 및 셀 높이 중 적어도 하나와 상이할 수 있다. 후술되는 바와 같이, 제1 블록 및 제2 블록 사이에 적절한 마무리 셀을 배치하기 위하여, 제1 구성 및 제2 구성이 식별될 수 있다.
단계 S140에서, 제1 블록 및 제2 블록의 경계에서 적어도 하나의 마무리 셀이 변경될 수 있다. 도 1을 참조하여 전술된 바와 같이, 마무리 셀은 반도체 공정에 의해서 요구되는 주변 구조를 가질 수 있다. 예를 들면, 제1 블록에 포함되는 마무리 셀들은 제1 구성을 종결하는 구조를 가질 수 있고, 제2 블록에 포함되는 마무리 셀은 제2 구성을 종결하는 구조를 가질 수 있다. 제1 블록 및 제2 블록 사이 경계에서 제1 구성을 종결하는 마무리 셀 및 제2 구성을 종결하는 마무리 셀이 접경할 수 있고, 접경된 마무리 셀들 중 적어도 하나는 제1 구성 및 제2 구성 사이 과도적인(transitional) 구조를 가지는 마무리 셀로 변경될 수 있다. 이에 따라, 도 1을 참조하여 전술된 바와 같이, 마무리 셀의 외곽에 요구되는 할로 영역이 제거될 수 있다. 단계 S140의 예시가 도 5를 참조하여 후술될 것이다.
도 5는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다. 구체적으로, 도 5의 순서도는 도 4의 단계 S140의 예시를 나타낸다. 도 4를 참조하여 전술된 바와 같이, 도 5의 단계 S140'에서 제1 블록 및 제2 블록의 경계에서 적어도 하나의 마무리 셀이 변경될 수 있다. 도 5에 도시된 바와 같이, 단계 S140'은 단계 S142 및 단계 S144를 포함할 수 있다.
도 5를 참조하면, 단계 S142에서 제1 구성 및 제2 구성에 기초하여 적어도 하나의 마무리 셀이 식별될 수 있다. 예를 들면, 제1 구성 및 제2 구성 사이 과도적인 구조를 가지는 적어도 하나의 마무리 셀이 식별될 수 있다. 반도체 공정은 블록 설계자를 위하여 가용(available) 구성들을 제공할 수 있고, 블록은 가용 구성들 중 하나에 따라 설계될 수 있다. 가용 구성들 중 2개 구성들의 조합들에 각각 대응하는 과도(transition) 셀들이 정의될 수 있고, 과도 셀은 2개 구성들 사이 과도적인 구조를 가질 수 있다. 예를 들면, 과도 셀은, 파워 레일들을 분리하는 구조, 활성 패턴들을 분리하는 구조, 게이트 전극들을 분리하는 구조, 배선들을 분리하는 구조, 소자 영역들(또는 활성 영역들)을 분리하는 구조, 웰들을 분리하는 구조 중 적어도 하나를 포함할 수 있다. 과도 셀에 의해서 제1 구성(또는 제2 구성)은 제2 구성(또는 제1 구성)으로 적절하게 천이될 수 있다. 일부 실시예들에서, 과도 셀들은 셀 라이브러리(예컨대, 도 18의 D12)에 정의될 수 있고, 셀 라이브러리에서 제1 구성 및 제2 구성에 대응하는 과도 셀이 식별될 수 있다.
단계 S144에서, 적어도 하나의 마무리 셀이 식별된 적어도 하나의 마무리 셀로 교체될 수 있다. 예를 들면, 제1 블록 및 제2 블록 사이 경계에 배치된 적어도 하나의 마무리 셀이 단계 S142에서 식별된 적어도 하나의 마무리 셀, 즉 적어도 하나의 과도 셀로 교체될 수 있다. 적어도 하나의 마무리 셀이 교체되는 예시들이 도 6a 및 도 6b를 참조하여 후술될 것이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예들에 따라 블록들 사이 경계를 나타내는 도면들이다. 구체적으로, 도 6a 및 도 6b는 제1 블록(B1) 및 제2 블록(B2) 사이 경계에서 적어도 하나의 마무리 셀이 변경되는 예시들을 나타낸다.
도 6a를 참조하면, 일부 실시예들에서 제1 블록(B1)의 마무리 셀 및 제2 블록(B2)의 마무리 셀이 모두 교체될 수 있다. 도 6a의 상부에 도시된 바와 같이, 제2 블록(B2)이 제1 블록(B1)에 접경하도록 배치될 수 있고, 이에 따라 제1 블록(B1) 및 제2 블록(B2) 사이 경계에서 제1 블록(B1)의 마무리 셀 및 제2 블록(B2)의 마무리 셀이 접경할 수 있다. 도 6a의 하부에 도시된 바와 같이, 제1 블록(B1)의 마무리 셀은, 제1 블록(B1)의 제1 구성 및 제2 블록(B2)의 제2 구성에 기초하여 식별된 과도 셀로 교체될 수 있다. 또한, 제2 블록(B2)의 마무리 셀은 제1 블록(B1)의 제1 구성 및 제2 블록(B2)의 제2 구성에 기초하여 식별된 과도 셀로 교체될 수 있다. 제1 블록(B1) 및 제2 블록(B2)의 경계에서 접경하는 과도 셀들에 기인하여, 제1 구성(또는 제2 구성)은 제2 구성(또는 제1 구성)으로 적절하게 천이될 수 있다.
도 6b를 참조하면, 일부 실시예들에서 제1 블록(B1)의 마무리 셀 및 제2 블록(B2)의 마무리 셀은 하나의 셀로 교체될 수 있다. 도 6b의 상부에 도시된 바와 같이, 제2 블록(B2)이 제1 블록(B1)에 접경하도록 배치될 수 있고, 이에 따라 제1 블록(B1) 및 제2 블록(B2) 사이 경계에서 제1 블록(B1)의 마무리 셀 및 제2 블록(B2)의 마무리 셀이 접경할 수 있다. 도 6b의 하부에 도시된 바와 같이, 제1 블록(B1)의 마무리 셀 및 제2 블록(B2)의 마무리 셀은, 제1 블록(B1)의 제1 구성 및 제2 블록(B2)의 제2 구성에 기초하여 식별된 하나의 과도 셀로 교체될 수 있다. 즉, 도 6b의 과도 셀은 제1 블록(B1) 및 제2 블록(B2) 사이 경계와 교차할 수 있다.
도 7은 본 개시의 예시적 실시예들에 따른 과도 셀의 예시들을 나타낸다. 구체적으로, 도 7은 Y축에 평행한 블록 경계에 배치되는 과도 셀의 예시들을 나타낸다. 도 7에서 제1 게이트 전극 피치(CPP1) 및 제2 게이트 전극 피치(CPP2)는 동일할 수도 있고, 상이할 수도 있다.
도 7을 참조하면, 일부 실시예들에서, 과도 셀은 기능 셀들에 포함된 게이트 전극보다 넓은 폭의 게이트 전극을 포함할 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 제1 과도 셀(C71)은 제1 게이트 전극 피치(CPP1)로 Y축 방향으로 연장되는 게이트 전극들 각각 보다 넓은 폭을 가지는 제1 게이트 전극(PB71)을 포함할 수 있다. 또한, 제2 과도 셀(C72)은 제2 게이트 전극 피치(CPP2)로 Y축 방향으로 연장되는 게이트 전극들 각각 보다 넓은 폭을 가지는 제2 게이트 전극(PB72)을 포함할 수 있다. 일부 실시예들에서, 넓은 폭의 게이트 전극은 X축 방향으로 상호 평행하게 연장되는 활성 패턴들을 지지할 수 있다. 도 7에 도시된 바와 같이, 제1 게이트 전극(PB71) 및 제2 게이트 전극(PB72)은 블록 경계를 사이에 두고 X축 방향으로 이격될 수 있다.
일부 실시예들에서, 블록 경계에서 접경된 과도 셀들은 넓은 폭을 가지는 게이트 전극을 공유할 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 제3 과도 셀(C73) 및 제4 과도 셀(C74)은 블록 경계에서 접경할 수 있고, 넓은 폭을 가지는 제3 게이트 전극(PB73)을 공유할 수 있다. 이에 따라, 제3 과도 셀(C73) 및 제4 과도 셀(C74)이 차지하는 X축 방향의 길이는, 전술된 제1 과도 셀(C71) 및 제2 과도 셀(C72)이 차지하는 X축 방향의 길이보다 단축될 수 있다.
일부 실시예들에서, 블록 경계에서 넓은 폭을 가지는 게이트 전극이 생략될 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 제5 과도 셀(C75) 및 제6 과도 셀(C76)은 블록 경계에서 접경할 수 있고, 넓은 폭을 가지는 게이트 전극이 생략될 수 있다. 이에 따라, 제5 과도 셀(C75) 및 제6 과도 셀(C76)이 차지하는 X축 방향의 길이는, 전술된 제3 과도 셀(C73) 및 제4 과도 셀(C74)이 차지하는 X축 방향의 길이보다 단축될 수 있다. 일부 실시예들에서, 제5 과도 셀(C75)을 포함하는 블록(예컨대, 제1 블록)의 활성 패턴 피치 및 제6 과도 셀(C76)을 포함하는 블록(예컨대, 제2 블록)의 활성 패턴 피치는 동일할 수 있다.
일부 실시예들에서, 블록들 사이에서 블록 경계와 교차하는 하나의 과도 셀이 배치될 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 블록 경계와 교차하는 제7 과도 셀(C77)이 배치될 수 있고, 제7 과도 셀(C77)에서 넓은 폭의 게이트 전극은 생략될 수 있다. 일부 실시예들에서, 과도 셀은 웰을 바이어싱하기 위한 웰 탭(tap)을 포함할 수 있고, 제7 과도 셀(C77)에 의해서 블록들(즉, 제1 블록 및 제2 블록)은 웰 탭을 공유할 수 있다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 과도 셀의 예시들을 나타낸다. 구체적으로, 도 8a 및 도 8b는 X축에 평행한 블록 경계에 배치되는 과도 셀의 예시들을 나타낸다. 도 8a 및 도 8b에서 블록들은 동일한 게이트 전극 피치(CPP)를 가지는 것으로 가정된다.
도 8a를 참조하면, 제1 과도 셀(C81) 및 제2 과도 셀(C82)은 X축에 평행한 블록 경계에서 접경할 수 있다. 제1 과도 셀(C81)은 넓은 폭의 제1 게이트 전극(PB81)을 포함할 수 있고, 제2 과도 셀(C82)은 넓은 폭의 제2 게이트 전극(PB82)을 포함할 수 있다. 도 8a에 도시된 바와 같이, 제1 게이트 전극(PB81) 및 제2 게이트 전극(PB82)은 블록 경계에서 상호 연결될 수 있다.
도 8b의 상부를 참조하면, 제3 과도 셀(C83) 및 제4 과도 셀(C84)은 X축에 평행한 블록 경계에서 접경할 수 있다. 제3 과도 셀(C83)은 넓은 폭의 게이트 전극을 포함하지 아니할 수 있는 한편, 제4 과도 셀(C84)은 Y축에 평행한 블록 경계에 기인하여 넓은 폭의 제3 게이트 전극(PB83)을 포함할 수 있다. 이에 따라, 제3 게이트 전극(PB83)에 기인하여 제3 과도 셀(C83)에서 게이트 전극 피치(CPP)로 이격되어 연장되는 게이트 전극들이 영향을 받을 수 있다. 이에 따라, 도 8b의 하부에 도시된 바와 같이, 제3 게이트 전극(PB83)에서 블록 경계로부터 일부가 제거될 수 있고, 제4 과도 셀(C84) 대신, 단축된 제3 게이트 전극(PB83')을 포함하는 제4 과도 셀(C84')이 사용될 수 있다. 일부 실시예들에서, 도 8b의 상부에 도시된 제4 과도 셀(C84)이 도 8b의 하부에 도시된 제4 과도 셀(C84')로 변형될 수 있다. 일부 실시예들에서, 도 8b이 상부에 도시된 제4 과도 셀(C84)은 도 8b의 하부에 도시된 제4 과도 셀(C84')로 교체될 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 집적 회로(90)의 레이아웃을 나타내는 평면도이다. 도 9에 도시된 바와 같이, 집적 회로(90)는 제1 내지 제7 블록(B1 내지 B7)을 포함할 수 있다. 도 1의 집적 회로(10)와 비교할 때, 도 9의 집적 회로(90)는 감소된 면적의 할로 영역을 포함할 수 있다. 이하에서, 도 9는 도 1을 참조하여 설명될 것이다.
일부 실시예들에서, 블록은 할로 영역을 포함할 수 있다. 예를 들면, 도 1의 제1 블록(B1)은 마무리 셀들로 형성되는 경계를 가지는 한편, 도 9의 제1 블록(B1)은 마무리 셀들의 외곽에 존재하는 할로 영역으로 형성되는 경계를 가질 수 있다. 이에 따라, 집적 회로(90)의 레이아웃에서 제1 내지 제7 블록(B1 내지 B7)은 상호 접경되도록 배치될 수 있고, 추가적인 할로 영역이 생략될 수 있다. 도 9의 집적 회로(90)는 도 1의 집적 회로(10)보다 축소된 할로 영역을 포함할 수 있고, 도 1의 집적 회로(10)보다 작은 면적을 가질 수 있다. 도 10a 내지 도 10c 및 도 11을 참조하여, 할로 영역을 포함하는 블록의 예시들이 설명될 것이다.
도 10a 내지 도 10c는 본 개시의 예시적 실시예들에 따른 마무리 셀의 예시들을 나타내는 도면들이다. 구체적으로, 도 10a 내지 도 10c는 할로 영역을 포함하는 마무리 셀의 예시들을 나타낸다. 도 9를 참조하여 전술된 바와 같이, 블록은 할로 영역을 포함할 수 있고, 블록에 포함된 할로 영역은 할로 영역을 포함하는 마무리 셀에 의해서 제공될 수 있다. 이하에서, 도 10a 내지 도 10c의 마무리 셀들은 제1 블록에 포함되는 것으로 가정된다.
도 10a을 참조하면, 제1 마무리 셀(C11)은 X축 방향에 평행한 블록 경계에 배치될 수 있다. 제1 마무리 셀(C11)은 제1 블록의 제1 구성을 종결하는 구조를 가지는 제1 영역(R1) 및 할로 영역에 대응하는 제2 영역(R2)을 포함할 수 있다. 또한, 제1 블록은 X축을 중심으로 제1 마무리 셀(C11)에 대칭적인 마무리 셀을 포함할 수 있다. 일부 실시예들에서, 제1 마무리 셀(C11)은 이중(double) 높이 셀에 대응할 수 있다. 예를 들면, 도 10a에 도시된 바와 같이, 제1 영역(R1) 및 제2 영역(R2)은 제1 블록의 기능 셀이 배치된 행들의 폭들에 대응하는 제1 높이(H1) 및 제2 높이(H2)를 각각 가질 수 있다. 제1 높이(H1) 및 제2 높이(H2)는 동일할 수도 있고 상이할 수도 있다.
도 10b를 참조하면, 제2 마무리 셀(C12)은 Y축에 평행한 블록 경계에 배치될 수 있다. 제2 마무리 셀(C12)은 제1 블록의 제1 구성을 종결하는 구조를 가지는 제1 영역(R1) 및 할로 영역에 대응하는 제2 영역(R2)을 포함할 수 있다. 또한, 제1 블록은 Y축을 중심으로 제2 마무리 셀(C12)에 대칭적인 마무리 셀을 포함할 수 있다.
도 10c를 참조하면, 제3 마무리 셀(C13)은 블록 경계에서 X축에 평행한 에지 및 Y축에 평행한 에지 사이 코너에 배치될 수 있다. 제3 마무리 셀(C13)은 제1 블록의 구성을 종결하는 구조를 가지는 제1 영역(R1) 및 할로 영역에 대응하는 제2 영역(R2)을 포함할 수 있다. 또한, 제1 블록은 제3 마무리 셀(C13)을 90도, 180도 및 270도 각각 회전한 마무리 셀들을 코너들에서 각각 포함할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 블록을 나타내는 평면도이다. 구체적으로, 도 11의 평면도는 버퍼 셀들을 포함하는 블록(B11)을 나타낸다. 버퍼 셀은 도 9를 참조하여 전술된 할로 영역을 제공할 수 있다. 일부 실시예들에서, 버퍼 셀은 셀 라이브러리(예컨대, 도 18의 D12)에서 정의될 수 있다.
일부 실시예들에서, 블록(B11)은 마무리 셀들을 둘러싸는 복수의 버퍼 셀들을 포함할 수 있다. 예를 들면, 도 11에 도시된 바와 같이, 블록(B11)은 기능 셀 어레이를 둘러싸는 마무리 셀들을 포함할 수 있고, 마무리 셀들을 둘러싸는 버퍼 셀들을 포함할 수 있다. 도 10a 내지 도 10c를 참조하여 전술된 마무리 셀들과 상이하게, 도 11의 블록(B11)에 포함된 마무리 셀들은 블록(B11)의 구성을 종결하는 구조를 가질 수 있고, 할로 영역에 대응하는 영역은 포함하지 아니할 수 있다. 버퍼들은 마무리 셀들에 독립적으로 배치될 수 있다. 예를 들면, 도 11에서 버퍼 셀에 기재된 숫자는 버퍼 셀의 크기(예컨대, 폭)을 나타낼 수 있고, 배치된 마무리 셀들의 전체 길이에 따라 적절한 버퍼 셀들이 배치될 수 있다.
도 12는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이고, 도 13은 본 개시의 예시적 실시예에 따른 집적 회로(130)의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 13의 평면도는 도 12의 방법에 의해서 설계된 집적 회로의 예시를 나타낸다. 일부 실시예들에서, 도 12의 방법은 컴퓨팅 시스템(예컨대, 도 20의 200)에 의해서 수행될 수 있다.
일부 실시예들에서, 도 12의 방법은 도 2의 단계 S120에 후속하여 수행될 수 있다. 예를 들면, 도 12의 방법은 마무리 셀들을 포함하지 아니하는 제1 블록 및 제2 블록이 배치된 다음 수행될 수 있다. 일부 실시예들에서, 마무리 셀들을 포함하는 블록들이 배치된 후, 마무리 셀들이 제거된 상태에서 도 12의 방법이 수행될 수 있다. 예를 들면, 도 13에 도시된 바와 같이, 집적 회로(130)는 제1 내지 제7 블록(B1 내지 B7)을 포함할 수 있다. 제1 내지 제7 블록(B1 내지 B7) 각각은 기능 셀 어레이에 의해서 정의되는 경계를 가질 수 있다.
도 12를 참조하면, 집적 회로를 설계하는 방법은 단계 S150 및 단계 S160을 포함할 수 있다. 단계 S150에서, 집적 회로의 경계에서 종결 셀들이 배치될 수 있다. 전술된 바와 같이, 종결 셀들은 블록의 구성을 종결하는 구조를 가질 수 있다. 예를 들면, 도 13에서 집적 회로(130)의 경계에 배치되는 마무리 셀들은 종결 셀들일 수 있다.
단계 S160에서, 제1 블록 및 제2 블록 사이에서 과도 셀들이 배치될 수 있다. 전술된 바와 같이, 과도 셀들은 인접한 블록들의 구성들 사이 과도적인 구조를 가질 수 있다. 예를 들면, 도 13에서 제1 내지 제7 블록(B1 내지 B7) 사이에 배치되는 마무리 셀들은 과도 셀들일 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 집적 회로(140)의 레이아웃을 나타내는 평면도이다. 도 14에 도시된 바와 같이, 집적 회로(140)는 제1 내지 제5 블록(B1 내지 B5)을 포함할 수 있다. 도면들을 참조하여 전술된 집적 회로들과 상이하게, 도 14의 집적 회로(140)에서 제1 내지 제5 블록(B1 내지 B5) 사이에서 마무리 셀들이 생략될 수 있다. 이에 따라, 집적 회로(140)의 경계에서 마무리 셀들, 즉 종결 셀들이 배치될 수 있는 한편, 제1 내지 제5 블록(B1 내지 B5)은 접경할 수 있고, 블록들 사이 경계에서 마무리 셀들이 생략될 수 있다. 도 16을 참조하여 후술되는 바와 같이, 블록들 사이에 수(several) 게이트 전극 피치에 대응하는 폭을 가지는 더미 영역이 존재할 수 있고, 더미 영역의 폭은 이는 종결 셀의 폭보다 현저하게 작을 수 있다. 이에 따라, 본 명세서에서, 더미 영역을 사이에 두고 배치되는 블록들은 접경되는 것으로 지칭된다. 이하에서 도 15 및 도 16을 참조하여 설명될 것이다.
도 15는 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다. 구체적으로, 도 15의 순서도는 도 14를 참조하여 전술된 바와 같이, 블록들이 마무리 셀 없이 접경하도록 집적 회로를 설계하는 방법을 나타낸다. 도 15에 도시된 바와 같이, 집적 회로를 설계하는 방법은 복수의 단계들(S210, S220, S230)을 포함할 수 있다.
도 15를 참조하면, 단계 S210에서 제1 블록이 배치될 수 있다. 일부 실시예들에서, 제1 블록이 마무리 셀들을 포함하는 경우, 제1 블록에서 마무리 셀들이 제거될 수 있고, 마무리 셀들이 제거된 제1 블록이 배치될 수 있다. 단계 S220에서, 제2 블록이 배치될 수 있다. 일부 실시예들에서, 제2 블록이 마무리 셀들을 포함하는 경우, 제2 블록에서 마무리 셀들이 제거될 수 있고, 마무리 셀들이 제거된 제2 블록이 배치될 수 있다. 도 16을 참조하여 후술되는 바와 같이, 제2 블록은 제1 블록 및 제2 블록 사이에 더미 영역을 두고 제1 블록에 인접하게 배치될 수 있다. 단계 S200의 예시가 도 16을 참조하여 후술될 것이다. 단계 S230에서, 집적 회로의 경계에서 마무리 셀들이 배치될 수 있다. 예를 들면, 집적 회로의 경계에서 종결 셀들이 배치될 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 집적 회로를 설계하는 방법을 나타내는 순서도이다. 구체적으로, 도 16의 순서도는 도 15의 단계 S220의 예시를 나타낸다. 도 15를 참조하여 전술된 바와 같이, 도 16의 단계 S220'에서 제2 블록이 배치될 수 있다. 도 16에 도시된 바와 같이, 단계 S220'은 복수의 단계들(S222, S224, S226, S228)을 포함할 수 있다.
도 16을 참조하면, 단계 S222에서 제1 구성 및 제2 구성이 식별될 수 있다. 도 4의 단계 S130과 유사하게, 제1 블록의 제1 구성 및 제2 블록의 제2 구성이 식별될 수 있다.
단계 S224에서, 더미 영역이 확보될 수 있다. 예를 들면, 제1 블록의 제1 구성 및 제2 블록의 제2 구성은 상이할 수 있고, 이에 따라 제1 블록의 기능 셀 어레이 및 제2 블록의 기능 셀 어레이가 접경하는 경우, 설계 규칙이 위반될 수 있다. 이에 따라, 제1 블록 및 제2 블록 사이에 종결 셀 또는 과도 셀이 배치되는 대신, 제1 구성 및 제2 구성이 분리되도록 더미 영역이 제1 블록 및 제2 블록 사이에 삽입될 수 있다. 일부 실시예들에서, 더미 영역은 제1 블록 또는 제2 블록의 수(several) 게이트 전극 피치의 폭을 가질 수 있다. 더미 영역의 폭, 즉 제1 블록 및 제2 블록 사이 간격은 제1 구성 및 제2 구성에 기초하여 판정될 수 있다. 예를 들면, 제1 구성 및 제2 구성 사이 차이가 큰 경우 더미 영역은 큰 폭을 가질 수 있는 반면, 제1 구성 및 제2 구성 사이 차이가 작은 경우 더미 영역은 작은 폭을 가질 수 있다. 더미 영역의 예시가 도 17을 참조하여 후술될 것이다.
단계 S226에서, 제2 블록이 배치될 수 있다. 예를 들면, 제2 블록은, 단계 S224에서 확보된 더미 영역에 접경하도록 배치될 수 있다. 단계 S228에서, 필러 셀이 삽입될 수 있다. 예를 들면, 단계 S224에서 확보된 더미 영역에 필러 셀이 삽입될 수 있다. 필러 셀은 기능 셀 어레이에서 기능 셀들 사이에 삽입되는 셀을 지칭할 수 있고, 마무리 셀과 상이할 수 있다. 도 17을 참조하여 후술되는 바와 같이, 더미 영역에 배치된 필러 셀에서 파워 레일들 등이 분리될 수 있다.
도 17은 본 개시의 예시적 실시예에 따라 블록들 사이 경계를 나타내는 도면이다. 구체적으로, 도 17은 제1 블록(B1) 및 제2 블록(B2) 사이에 더미 영역(DM)이 존재하는 예시를 나타낸다. 도 16을 참조하여 전술된 바와 같이, 제1 블록(B1) 및 제2 블록(B2) 사이에 더미 영역(DM)이 확보될 수 있고, 더미 영역에 필러 셀이 배치될 수 있다.
도 17을 참조하면, 제1 블록은 제1 높이(H1)에 대응하는 폭을 각각 가지는 행들에 배치된 기능 셀들을 포함할 수 있다. 이에 따라, 제1 배선층(M1)에서 양의 공급 전압(VDD) 또는 음의 공급 전압(VSS)이 인가되는 패턴들(즉, 파워 레일들)이 X축에 평행하게 연장될 수 있다. 유사하게, 제2 블록은 제1 높이(H1)와 상이한 제2 높이(H2)에 대응하는 폭을 각각 가지는 행들에 배치된 기능 셀들을 포함할 수 있다. 이에 따라, 제1 배선층(M1)에서 양의 공급 전압(VDD) 또는 음의 공급 전압(VSS)이 인가되는 패턴들(즉, 파워 레일들)이 X축에 평행하게 연장될 수 있다.
도 17에 도시된 바와 같이, 제1 블록(B1) 및 제2 블록(B2)은 상이한 구성들(즉, 상이한 파워 레일 피치들)을 가질 수 있고, 이에 따라 더미 영역(DM)에서 파워 레일들이 분리될 수 있다. 예를 들면, 도 17에 도시된 바와 같이, 파워 레일들은 더미 영역(DM)의 내부로 연장될 수 있고, 더미 영역(DM)의 내부에서 종결될 수 있다. 또한, 제1 블록(B1)의 파워 레일들 및 제2 블록(B2)의 파워 레일들은 더미 영역(DM)에서 단선될(disconnected) 수 있다. 비록 도 17은 더미 영역에서 파워 레일들이 분리되는 예시를 도시하나, 파워 레일들뿐만 아니라 다른 구조들, 예컨대 배선 패턴들, 소자 영역들, 웰들, 활성 패턴들 등이 더미 영역(DM)에서 분리될 수 있다.
도 18은 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 제조하기 위한 방법을 나타내는 순서도이다. 구체적으로, 도 18의 순서도는 접경된 블록들을 포함하는 집적 회로(IC)를 제조하기 위한 방법의 예시를 나타낸다. 도 18에 도시된 바와 같이, 집적 회로(IC)를 제조하기 위한 방법은 복수의 단계들(S10 내지 S60)을 포함할 수 있다.
셀 라이브러리(또는 표준 셀 라이브러리)(D12)는 셀들에 관한 정보, 예컨대 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 일부 실시예들에서, 셀 라이브러리(D12)는 도면들을 참조하여 전술된 바와 같이 기능 셀들 뿐만 아니라 마무리 셀들을 정의할 수 있다. 예를 들면, 셀 라이브러리(D12)는 블록의 구성에 대응하는 종결 셀들 및 2개 블록들의 조합들에 각각 대응하는 과도 셀들을 정의할 수 있다. 설계 규칙(D14)은 집적 회로(IC)의 레이아웃이 준수해야 할 요건들을 포함할 수 있다. 예를 들면, 설계 규칙(D14)은 패턴들 사이 거리(space), 패턴의 최소 폭, 배선층의 라우팅 방향 등에 대한 요건들을 포함할 수 있다. 일부 실시예들에서, 설계 규칙(D14)은 블록들의 주변 구조를 정의할 수 있다.
단계 S10에서, RTL 데이터(D11)로부터 네트리스트(D13)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D11)로부터 셀 라이브러리(D12)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트(D13)를 생성할 수 있다. 네트리스트(D13)는 후술되는 배치 및 라우팅(place and routing)의 입력에 대응할 수 있다.
단계 S30에서, 기능 셀들이 배치될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, P&R 툴)은 네트리스트(D13)에서 사용된 기능 셀들을 셀 라이브러리(D12)를 참조하여 배치할 수 있다. 일부 실시예들에서, 반도체 설계 툴은 네트리스트(D13)에서 사용된 기능 셀들뿐만 아니라 추가적인 셀(예컨대, 필러 셀)을 배치할 수 있다.
단계 S50에서, 핀들(pins)이 라우팅될 수 있다. 예를 들면, 반도체 설계 툴은 배치된 기능 셀들의 출력핀들 및 입력핀들을 전기적으로 연결하는 상호연결(interconnection)들을 생성할 수 있고, 배치된 기능 셀들 및 생성된 상호연결들을 정의하는 데이터를 생성할 수 있다. 상호연결은 비아 층의 비아 및/또는 배선층의 패턴을 포함할 수 있다. 이에 따라 블록을 정의하는 데이터가 생성될 수 있고, 데이터는 기능 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다. 반도체 설계 툴은 셀들이
단계 S40에서 블록들이 배치될 수 있다. 예를 들면, 단계 S30에서 생성된 블록들이 배치될 수 있고, 레이아웃 데이터(D15)가 생성될 수 있다. 레이아웃 데이터(D15)는, 예컨대 GDSII와 같은 포맷을 가질 수 있고, 집적 회로의 레이아웃에 대한 기하학적 정보를 포함할 수 있다. 도 18에 도시된 바와 같이, 블록 배치시 셀 라이브러리(D12) 및 설계 규칙(D14)이 참조될 수 있다. 본 명세서에서, 단계 S40 단독으로, 또는 단계 S20 내지 단계 S40이 총괄적으로 집적 회로를 설계하는 방법으로 지칭될 수 있다.
단계 S50에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정하기 위한 OPC(optical proximity correction)가 레이아웃 데이터(D15)에 이 적용될 수 있다. OPC가 적용된 데이터에 기초하여 복수의 층들에 배치되는 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다. 일부 실시예들에서, 집적 회로(IC)의 레이아웃은 단계 S50에서 제한적으로 변형될 수 있고, 단계 S50에서 집적 회로(IC)의 제한적으로 변형하는 것은 집적 회로(IC)의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
단계 S60에서, 집적 회로(IC)를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S50에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로(IC)가 제조될 수 있다. FEOL(front-end-of-line) 은, 예컨대 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 전극을 형성하는 단계, 소스 및 드레인을 형성하는 단계를 포함할 수 있고, FEOL에 의해서, 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등이 기판에 형성될 수 있다. 또한, BEOL(back-end-of-line)은, 예컨대 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있고, BEOL에 의해서, 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등이 상호연결될 수 있다. 일부 실시예들에서, FEOL 및 BEOL 사이에 MOL(middle-of line)이 수행될 수 있고, 개별 소자들 상에 컨택들이 형성될 수 있다. 그 다음에, 집적 회로(IC)는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다.
도 19는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(190)을 나타내는 블록도이다. 시스템-온-칩(190)은 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. 시스템-온-칩(190)은, 다양한 기능을 수행하는 IP(intellectual property)와 같이 복잡한 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예들에 따른 집적 회로를 설계하는 방법에 의해서 시스템-온-칩(190)이 설계될 수 있고, 이에 따라 시스템-온-칩(190)은 감소된 면적을 가질 수 있다. 도 19를 참조하면, 시스템-온-칩(190)은 모뎀(192), 디스플레이 컨트롤러(193), 메모리(194), 외부 메모리 컨트롤러(195), CPU(central processing unit)(196), 트랜잭션 유닛(197), PMIC(198) 및 GPU(graphic processing unit)(199)을 포함할 수 있고, 시스템-온-칩(190)의 각 기능 블록들은 시스템 버스(191)를 통해서 서로 통신할 수 있다.
시스템-온-칩(190)의 동작을 최상위 계층에서 제어할 수 있는 CPU(196)는 다른 기능 블록들(192 내지 199)의 동작을 제어할 수 있다. 모뎀(192)은 시스템-온-칩(190) 외부로부터 수신되는 신호를 복조(demodulation)하거나, 시스템-온-칩(190) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(195)는 시스템-온-칩(190)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(195)의 제어 하에서 CPU(196) 또는 GPU(199)에 제공될 수 있다. GPU(199)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(199)는 외부 메모리 컨트롤러(195)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(199)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(195)를 통해서 시스템-온-칩(190) 외부로 전송할 수도 있다. 트랜잭션 유닛(197)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(198)는 트랜잭션 유닛(197)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(193)는 시스템-온-칩(190) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 시스템-온-칩(190) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다. 메모리(194)는, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory) 등과 같은 비휘발성 메모리를 포함할 수도 있고, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리를 포함할 수도 있다.
도 20는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(200)을 나타내는 블록도이다. 본 개시의 예시적 실시예들에 따른, 집적 회로를 설계하는 방법, 예컨대 전술된 순서도의 단계들 중 적어도 일부는 컴퓨팅 시스템(또는 컴퓨터)(200)에서 수행될 수 있다.
컴퓨팅 시스템(200)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 20에 도시된 바와 같이, 컴퓨팅 시스템(200)은 프로세서(201), 입출력 장치들(202), 네트워크 인터페이스(203), RAM(random access memory)(204), ROM(read only memory)(205) 및 저장 장치(206)를 포함할 수 있다. 프로세서(201), 입출력 장치들(202), 네트워크 인터페이스(203), RAM(204), ROM(205) 및 저장 장치(206)는 버스(207)에 연결될 수 있고, 버스(207)를 통해서 서로 통신할 수 있다.
프로세서(201)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(201)는 버스(207)를 통해서 메모리, 즉 RAM(204) 또는 ROM(205)에 액세스할 수 있고, RAM(204) 또는 ROM(205)에 저장된 명령어들을 실행할 수 있다.
RAM(204)은 본 개시의 예시적 실시예에 따른 집적 회로를 설계하는 방법을 위한 프로그램(204_1) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(204_1)은 프로세서(201)로 하여금, 집적 회로를 설계하는 방법, 예컨대 도 9의 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(204_1)은 프로세서(201)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(204_1)에 포함된 복수의 명령어들은 프로세서(201)로 하여금, 예컨대 전술된 순서도들에 포함된 단계들 중 적어도 일부를 수행하도록 할 수 있다.
저장 장치(206)는 컴퓨팅 시스템(200)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(206)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(206)는 컴퓨팅 시스템(200)으로부터 탈착 가능할 수도 있다. 저장 장치(206)는 본 개시의 예시적 실시예에 따른 프로그램(204_1)을 저장할 수도 있으며, 프로그램(204_1)이 프로세서(201)에 의해서 실행되기 이전에 저장 장치(206)로부터 프로그램(204_1) 또는 그것의 적어도 일부가 RAM(204)으로 로딩될 수 있다. 다르게는, 저장 장치(206)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(204_1) 또는 그것의 적어도 일부가 RAM(204)으로 로딩될 수 있다. 또한, 도 20에 도시된 바와 같이, 저장 장치(206)는 데이터베이스(206_1)를 저장할 수 있고, 데이터베이스(206_1)는 집적 회로를 설계하는데 필요한 정보, 예컨대 설계된 블록들에 대한 정보, 도 18의 셀 라이브러리(D12) 및/또는 설계 규칙(D14)을 포함할 수 있다.
저장 장치(206)는 프로세서(201)에 의해서 처리될 데이터 또는 프로세서(201)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(201)는 프로그램(204_1)에 따라, 저장 장치(206)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(206)에 저장할 수도 있다. 예를 들면, 저장 장치(206)는, 도 18의 RTL 데이터(D11), 네트리스트(D13) 및/또는 레이아웃 데이터(D15)를 저장할 수 있다.
입출력 장치들(202)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(202)을 통해서, 프로세서(201)에 의해 프로그램(204_1)의 실행을 트리거할 수도 있고, 도 9의 RTL 데이터(D11) 및/또는 네트리스트(D13)를 입력할 수도 있으며, 도 9의 레이아웃 데이터(D15)를 확인할 수도 있다.
네트워크 인터페이스(203)는 컴퓨팅 시스템(200) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
Claims (20)
- 집적 회로를 설계하는 방법으로서,
제1 기능 셀 어레이를 포함하는 제1 블록을 배치하는 단계; 및
제2 기능 셀 어레이를 포함하는 제2 블록을 상기 제1 블록과 접경하도록 배치하는 단계를 포함하고,
상기 제1 블록 및 상기 제2 블록의 경계에서 마무리 셀들이 접경하는 것을 특징으로 하는 방법. - 청구항 1에 있어서,
상기 제1 블록을 배치하는 단계는, 상기 제1 기능 셀 어레이를 둘러싸고 상기 제1 기능 셀 어레이의 제1 구성을 종결하는(terminating) 구조를 가지는 복수의 제1 마무리 셀들을 포함하는 상기 제1 블록을 배치하는 단계를 포함하고,
상기 제2 블록을 배치하는 단계는, 상기 제2 기능 셀 어레이를 둘러싸고 상기 제2 기능 셀 어레이의 제2 구성을 종결하는 구조를 가지는 복수의 제2 마무리 셀들을 포함하는 상기 제2 블록을 배치하는 단계를 포함하는 것을 특징으로 하는 방법. - 청구항 2에 있어서,
상기 제1 구성 및 상기 제2 구성을 식별하는 단계; 및
상기 제1 구성 및 상기 제2 구성에 기초하여, 상기 경계에서 제1 마무리 셀 및 제2 마무리 셀 중 적어도 하나의 마무리 셀을 변경하는 단계를 더 포함하는 방법. - 청구항 3에 있어서,
상기 적어도 하나의 마무리 셀을 변경하는 단계는,
상기 제1 구성 및 상기 제2 구성에 기초하여, 과도적인(transitional) 구조를 가지는 마무리 셀을 식별하는 단계; 및
상기 경계에 배치된 마무리 셀을 식별된 상기 마무리 셀로 교체하는 단계를 포함하는 것을 특징으로 하는 방법. - 청구항 3에 있어서,
상기 적어도 하나의 마무리 셀을 변경하는 단계는, 상기 경계에서 접경하는 제1 마무리 셀 및 제2 마무리 셀을 하나의 마무리 셀로 교체하는 단계를 포함하는 것을 특징으로 하는 방법. - 청구항 2에 있어서,
상기 복수의 제1 마무리 셀들 각각은,
상기 제1 기능 셀 어레이에 접경하고, 상기 제1 구성을 종결하는 구조를 가지는 제1 영역; 및
상기 제1 영역에 접경하고, 할로(halo) 영역을 포함하는 제2 영역을 포함하고,
상기 복수의 제2 마무리 셀들 각각은,
상기 제2 기능 셀 어레이에 접경하고, 상기 제2 구성을 종결하는 구조를 가지는 제3 영역; 및
상기 제1 영역에 접경하고, 할로 영역을 포함하는 제4 영역을 포함하는 것을 특징으로 하는 방법. - 청구항 6에 있어서,
상기 제1 기능 셀 어레이는, 제1 방향으로 연장되는 복수의 행들에 정렬된 기능 셀들을 포함하고,
상기 복수의 제1 마무리 셀들은, 연속적인 2이상의 행들에 대응하는 높이를 가지는 제1 마무리 셀을 포함하는 것을 특징으로 하는 방법. - 청구항 2에 있어서,
상기 제1 블록은, 상기 복수의 제1 마무리 셀들을 둘러싸는 복수의 제1 버퍼 셀들을 포함하고,
상기 제2 블록은, 상기 복수의 제2 마무리 셀들을 둘러싸는 복수의 제2 버퍼 셀들을 포함하는 것을 특징으로 하는 방법. - 청구항 2에 있어서,
상기 제1 구성은, 상기 제1 기능 셀 어레이에서 게이트 전극 피치, 배선 피치 및 셀 높이를 포함하고,
상기 제2 구성은, 상기 제2 기능 셀 어레이에서 게이트 전극 피치, 배선 피치 및 셀 높이를 포함하는 것을 특징으로 하는 방법. - 청구항 1에 있어서,
상기 집적 회로의 경계에서 제1 마무리 셀들을 배치하는 단계; 및
상기 제1 블록 및 상기 제2 블록 사이에서 제2 마무리 셀들을 배치하는 단계를 더 포함하고,
상기 제1 마무리 셀들은, 상기 제1 기능 셀 어레이의 제1 구성 또는 상기 제2 기능 셀 어레이의 제2 구성을 종결하는 구조를 가지고,
상기 제2 마무리 셀들은, 상기 제1 구성 및 상기 제2 구성 사이에서 과도적인 구조를 가지는 것을 특징으로 하는 방법. - 청구항 10에 있어서,
상기 제1 블록을 배치하는 단계는, 상기 제1 기능 셀 어레이를 둘러싸는 복수의 제1 마무리 셀들을 제거하는 단계를 포함하고,
상기 제2 블록을 배치하는 단계는, 상기 제2 기능 셀 어레이를 둘러싸는 복수의 제2 마무리 셀들을 제거하는 단계를 포함하는 것을 특징으로 하는 방법. - 청구항 1에 있어서,
배치된 상기 제1 블록 및 상기 제2 블록을 정의하는 데이터를 생성하는 단계;
상기 데이터에 기초하여 적어도 하나의 마스크를 제작하는 단계; 및
상기 적어도 하나의 마스크를 사용하여 상기 집적 회로를 제조하는 단계를 더 포함하는 방법. - 집적 회로를 설계하는 방법으로서,
제1 기능 셀 어레이를 포함하는 제1 블록을 배치하는 단계;
제2 기능 셀 어레이를 포함하는 제2 블록을 상기 제1 블록에 인접하게 배치하는 단계; 및
상기 집적 회로의 경계에서 마무리(finishing) 셀들을 배치하는 단계를 포함하고,
상기 제2 블록을 상기 제1 블록에 인접하게 배치하는 단계는,
상기 제1 블록 및 상기 제2 블록 사이에 더미 영역을 확보하는 단계; 및
상기 제2 블록을 상기 더미 영역에 접경하도록 배치하는 단계를 포함하는 것을 특징으로 하는 방법. - 청구항 13에 있어서,
상기 제2 블록을 상기 제1 블록에 인접하게 배치하는 단계는,
상기 제1 기능 셀 어레이의 제1 구성 및 상기 제2 기능 셀 어레이의 제2 구성을 식별하는 단계; 및
상기 제1 구성 및 상기 제2 구성에 기초하여, 상기 더미 영역에 적어도 하나의 필러 셀을 삽입하는 단계를 더 포함하는 것을 특징으로 하는 방법. - 청구항 14에 있어서,
상기 제1 구성은, 상기 제1 기능 셀 어레이에서 게이트 전극 피치, 배선 피치 및 셀 높이를 포함하고,
상기 제2 구성은, 상기 제2 기능 셀 어레이에서 게이트 전극 피치, 배선 피치 및 셀 높이를 포함하는 것을 특징으로 하는 방법. - 청구항 13에 있어서,
상기 마무리 셀들을 배치하는 단계는,
제1 방향에 평행한 제1 에지에서 제1 마무리 셀을 배치하는 단계;
상기 제1 방향과 교차하는 제2 방향에 평행한 제2 에지에서 제2 마무리 셀을 배치하는 단계; 및
상기 제1 에지 및 상기 제2 에지 사이 코너에서 제3 마무리 셀을 배치하는 단계를 포함하는 것을 특징으로 하는 방법. - 청구항 13에 있어서,
배치된 상기 제1 블록, 상기 제2 블록 및 상기 마무리 셀들을 정의하는 데이터를 생성하는 단계;
상기 데이터에 기초하여 적어도 하나의 마스크를 제작하는 단계; 및
상기 적어도 하나의 마스크를 사용하여 상기 집적 회로를 제조하는 단계를 더 포함하는 방법. - 집적 회로로서,
제1 기능 셀 어레이 및 상기 제1 기능 셀 어레이를 둘러싸는 복수의 마무리(finishing) 셀들을 포함하는 제1 블록; 및
제2 기능 셀 어레이 및 상기 제2 기능 셀 어레이를 둘러싸는 복수의 마무리 셀들을 포함하고, 상기 제1 블록에 접경하는 제2 블록을 포함하고,
상기 제1 블록의 복수의 셀들은,
상기 집적 회로의 경계에 배치되는 제1 마무리 셀; 및
상기 제1 블록 및 상기 제2 블록 사이 경계에 배치되고, 상기 제1 마무리 셀과 상이한 제2 마무리 셀을 포함하는 것을 특징으로 하는 집적 회로. - 청구항 18에 있어서,
상기 제1 마무리 셀은, 상기 제1 기능 셀 어레이의 제1 구성을 종결하는(terminating) 구조를 가지고,
상기 제2 마무리 셀은, 상기 제1 구성 및 상기 제2 기능 셀 어레이의 제2 구성 사이에서 과도적인(transitional) 구조를 가지는 것을 특징으로 하는 집적 회로. - 청구항 18에 있어서,
상기 제1 마무리 셀 및 상기 제2 마무리 셀은, 제1 방향에 평행한 상기 제1 블록의 에지들에 각각 배치되는 것을 특징으로 하는 집적 회로.
Priority Applications (4)
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| KR1020220032946A KR20230135442A (ko) | 2022-03-16 | 2022-03-16 | 접경된 블록들을 포함하는 집적 회로 및 이를 설계하는 방법 |
| US18/162,120 US20230297752A1 (en) | 2022-03-16 | 2023-01-31 | Integrated circuits including abutted blocks and methods of designing layouts of the integrated circuits |
| CN202310119158.XA CN116776806A (zh) | 2022-03-16 | 2023-02-07 | 包括邻接的块的集成电路和设计集成电路的布图的方法 |
| TW112109583A TW202403586A (zh) | 2022-03-16 | 2023-03-15 | 包括鄰接塊的積體電路和設計積體電路的佈局的方法 |
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