KR20170018189A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 레이아웃 패턴을 구성하는 것; 상기 레이아웃 패턴을 이용하여 제1 및 제2 포토마스크들을 제조하는 것; 및 상기 제1 및 제2 포토마스크들을 이용하여, 기판 상에 금속 배선들을 형성하는 것을 포함한다. 이때, 상기 레이아웃 패턴을 구성하는 것은: 제1 및 제2 전원 패턴들, 및 상기 제1 및 제2 전원 패턴들 사이의 제1 및 제2 금속 패턴들을 배치하는 것; 및 상기 제1 전원 패턴과 상기 제1 금속 패턴을 연결하는 묶음 연결 패턴을 배치하는 것을 포함하고, 상기 제1 포토마스크는 상기 제1 및 제2 전원 패턴들, 상기 제1 금속 패턴, 및 상기 묶음 연결 패턴을 이용하여 제조되고, 상기 제2 포토마스크는 상기 제2 금속 패턴을 이용하여 제조된다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자의 레이아웃 설계 방법, 및 그를 이용한 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 제1 금속층의 레이아웃에서 입력 패턴과 전원 패턴간의 묶음 연결 방법을 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 레이아웃 패턴을 구성하는 것; 상기 레이아웃 패턴을 이용하여 제1 및 제2 포토마스크들을 제조하는 것; 및 상기 제1 및 제2 포토마스크들을 이용하여, 기판 상에 금속 배선들을 형성하는 것을 포함할 수 있다. 이때, 상기 레이아웃 패턴을 구성하는 것은: 제1 및 제2 전원 패턴들, 및 상기 제1 및 제2 전원 패턴들 사이의 제1 및 제2 금속 패턴들을 배치하는 것; 및 상기 제1 전원 패턴과 상기 제1 금속 패턴을 연결하는 묶음 연결 패턴을 배치하는 것을 포함하고, 상기 제1 포토마스크는 상기 제1 및 제2 전원 패턴들, 상기 제1 금속 패턴, 및 상기 묶음 연결 패턴을 이용하여 제조되고, 상기 제2 포토마스크는 상기 제2 금속 패턴을 이용하여 제조될 수 있다.
적어도 하나의 상기 금속 배선들은, 서로 일체로 연결된 전원 배선부, 금속 배선부, 및 묶음 배선부를 포함하고, 상기 전원 배선부, 상기 금속 배선부, 및 상기 묶음 배선부는 각각 상기 제1 전원 패턴, 상기 제1 금속 패턴, 및 상기 묶음 연결 패턴으로부터 형성될 수 있다.
상기 제1 금속 패턴은 입력 신호가 인가되는 입력 패턴일 수 있다.
상기 묶음 연결 패턴은 상기 제1 전원 패턴과 상기 제1 금속 패턴을 최단거리로 연결시킬 수 있다.
상기 레이아웃 패턴을 구성하는 것은, 상기 제1 및 제2 금속 패턴들에 대해 상기 제1 및 제2 전원 패턴들과의 묶음 연결 가능성에 대한 백-애너테이션(back-annotation)을 작성하는 것을 더 포함할 수 있다.
상기 백-애너테이션을 작성하는 것은: 상기 제1 전원 패턴과 상기 제1 및 제2 금속 패턴들을 연결하는 제1 예비 묶음 연결 패턴들을 각각 배치하는 것; 상기 제2 전원 패턴과 상기 제1 및 제2 금속 패턴들을 연결하는 제2 예비 묶음 연결 패턴들을 각각 배치하는 것; 배치된 상기 제1 및 제2 예비 묶음 연결 패턴들에 대해 설계 규칙 검사를 수행하는 것; 및 설계 규칙에 위배되는 상기 제1 및 제2 예비 묶음 연결 패턴들을 제거하는 것을 포함할 수 있다.
상기 백-애너테이션은, 상기 제1 금속 패턴이 상기 제1 전원 패턴과 묶음 연결이 가능하다는 제1 정보를 포함하고, 상기 묶음 연결 패턴을 배치하는 것은: 넷리스트로부터 상기 제1 금속 패턴이 상기 제1 전원 패턴과 연결되어야 하는 입력 패턴이라는 정보를 얻는 것; 및 상기 백-애너테이션을 이용하여 상기 묶음 연결 패턴을 배치하는 것을 포함할 수 있다.
상기 백-애너테이션은, 상기 제1 금속 패턴이 상기 제1 전원 패턴과 묶음 연결이 가능하다는 제1 정보, 및 상기 제2 금속 패턴이 상기 제1 전원 패턴과 묶음 연결이 불가능하다는 제2 정보를 더 포함하고, 상기 제1 및 상기 제2 금속 패턴들은 입력 신호가 인가되는 입력 패턴들이며, 서로 기능적으로 치환 가능하고, 상기 묶음 연결 패턴을 배치하는 것은: 넷리스트로부터 상기 제2 금속 패턴이 상기 제1 전원 패턴과 연결되어야 하는 제1 입력 패턴이라는 정보를 얻는 것; 및 상기 백-애너테이션을 이용하여, 상기 제2 금속 패턴 대신 이와 기능적으로 치환 가능한 상기 제1 금속 패턴을 제2 입력 패턴으로 지정하여 상기 묶음 연결 패턴을 배치하는 것을 포함할 수 있다.
상기 제1 및 제2 전원 패턴들 및 상기 제2 금속 패턴은, 상기 제1 포토마스크를 제조하기 위한 제1 패터닝 그룹을 이루고, 상기 제1 금속 패턴은, 상기 제2 포토마스크를 제조하기 위한 제2 패터닝 그룹을 이루며, 상기 백-애너테이션은, 상기 제1 금속 패턴이 상기 제1 전원 패턴과 묶음 연결이 불가능하다는 제3 정보를 포함하고, 상기 묶음 연결 패턴을 배치하는 것은: 넷리스트로부터 상기 제1 금속 패턴이 상기 제1 전원 패턴과 연결되어야 하는 입력 패턴이라는 정보를 얻는 것; 상기 백-애너테이션을 이용하여, 상기 제1 금속 패턴을 제1 패터닝 그룹으로 및 상기 제2 금속 패턴을 상기 제2 패터닝 그룹으로 서로 바꾸는 것; 및 상기 묶음 연결 패턴을 배치하는 것을 포함할 수 있다.
상기 제조 방법은, 상기 금속 배선들을 형성하기 전에: 상기 기판에 활성 패턴을 형성하는 것; 상기 활성 패턴을 가로지르는 게이트 패턴을 형성하는 것; 상기 게이트 패턴의 양 측의 상기 활성 패턴의 상부에 소스/드레인 영역들을 형성하는 것을 더 포함할 수 있다. 상기 금속 배선들 중 적어도 둘은 상기 게이트 패턴 및 상기 소스/드레인 영역과 각각 전기적으로 연결될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 제1 금속층 레이아웃 패턴을 구성하는 것; 및 상기 제1 금속층 레이아웃 패턴을 이용하여, 기판 상에 이와 대응하는 금속 배선들을 형성하는 것을 포함할 수 있다. 상기 제1 금속층 레이아웃 패턴을 구성하는 것은: 한 쌍의 전원 패턴들, 및 상기 전원 패턴들 사이의 복수개의 금속 패턴들을 배치하는 것; 적어도 하나의 전원 패턴들과 적어도 하나의 금속 패턴들을 연결하는 묶음 연결 패턴을 배치하는 것을 포함하고, 상기 한 쌍의 전원 패턴들, 상기 적어도 하나의 금속 패턴들, 및 상기 묶음 연결 패턴은 제1 패터닝 그룹을 이룰 수 있다.
상기 금속 배선들은 서로 다른 제1 및 제2 포토마스크들을 이용한 패터닝 공정에 의해 형성되고, 상기 제1 포토마스크는 상기 제1 패터닝 그룹을 이용하여 제조될 수 있다.
상기 제1 금속층 레이아웃 패턴을 구성하는 것은, 상기 금속 패턴들에 대해 상기 한 쌍의 전원 패턴들과의 묶음 연결 가능성에 대한 백-애너테이션을 작성하는 것을 더 포함할 수 있다.
상기 묶음 연결 패턴을 배치하는 것은, 넷리스트로부터 상기 금속 패턴들 중 입력 패턴과 상기 전원 패턴들과의 연결 관계에 대한 정보를 얻는 것; 및 상기 백-애너테이션과 일치하는 상기 연결 관계에 대해서 상기 묶음 연결 패턴을 배치하는 것을 포함할 수 있다.
상기 묶음 연결 패턴을 배치하는 것은, 넷리스트로부터 상기 금속 패턴들 중 입력 패턴과 상기 전원 패턴들과의 연결 관계에 대한 정보를 얻는 것; 및 상기 백-애너테이션과 일치하지 않는 상기 연결 관계에 대해서, 묶음 연결이 가능하도록 상기 입력 패턴을 다른 상기 금속 패턴으로 변경하거나 상기 입력 패턴을 상기 제1 패터닝 그룹으로 변경하는 것을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 레이아웃 설계 방법은, 반도체 소자를 형성하기 위한 레이아웃 패턴을 구성하는 것을 포함할 수 있다. 상기 레이아웃 패턴을 구성하는 것은: 제1 및 제2 전원 패턴들, 및 상기 제1 및 제2 전원 패턴들 사이의 제1 및 제2 금속 패턴들을 배치하는 것; 및 상기 제1 전원 패턴과 상기 제1 금속 패턴을 연결하는 묶음 연결 패턴을 배치하는 것을 포함하고, 상기 제1 및 제2 전원 패턴들, 상기 제1 금속 패턴, 및 상기 묶음 연결 패턴은 제1 패터닝 그룹을 이루고, 상기 제2 금속 패턴은 제2 패터닝 그룹을 이루며, 상기 제1 및 제2 패터닝 그룹들을 이용하여 각각 별개의 포토마스크들이 제작될 수 있다.
상기 레이아웃 패턴을 구성하는 것은, 상기 제1 및 제2 금속 패턴들에 대해 상기 제1 및 제2 전원 패턴들과의 묶음 연결 가능성에 대한 백-애너테이션을 작성하는 것을 더 포함할 수 있다.
상기 백-애너테이션은, 상기 제1 금속 패턴이 상기 제1 전원 패턴과 묶음 연결이 가능하다는 제1 정보를 포함하고, 상기 묶음 연결 패턴을 배치하는 것은: 넷리스트로부터 상기 제1 금속 패턴이 상기 제1 전원 패턴과 연결되어야 하는 입력 패턴이라는 정보를 얻는 것; 및 상기 백-애너테이션을 이용하여 상기 묶음 연결 패턴을 배치하는 것을 포함할 수 있다.
상기 백-애너테이션은, 상기 제1 금속 패턴이 상기 제1 전원 패턴과 묶음 연결이 가능하다는 제1 정보, 및 상기 제2 금속 패턴이 상기 제1 전원 패턴과 묶음 연결이 불가능하다는 제2 정보를 더 포함하고, 상기 제1 및 상기 제2 금속 패턴들은 입력 신호가 인가되는 입력 패턴들이며, 서로 기능적으로 치환 가능하고, 상기 묶음 연결 패턴을 배치하는 것은: 넷리스트로부터 상기 제2 금속 패턴이 상기 제1 전원 패턴과 연결되어야 하는 제1 입력 패턴이라는 정보를 얻는 것; 및 상기 백-애너테이션을 이용하여, 상기 제2 금속 패턴 대신 이와 기능적으로 치환 가능한 상기 제1 금속 패턴을 제2 입력 패턴으로 지정하여 상기 묶음 연결 패턴을 배치하는 것을 포함할 수 있다.
상기 백-애너테이션은, 상기 제1 금속 패턴이 상기 제1 연결 패턴과 서로 다른 패터닝 그룹에 속하므로 상기 제1 금속 패턴이 상기 제1 전원 패턴과 묶음 연결이 불가능하다는 제3 정보를 포함하고, 상기 묶음 연결 패턴을 배치하는 것은: 넷리스트로부터 상기 제1 금속 패턴이 상기 제1 전원 패턴과 연결되어야 하는 입력 패턴이라는 정보를 얻는 것; 상기 백-애너테이션을 이용하여, 상기 제1 금속 패턴을 상기 제1 패터닝 그룹으로 변경하는 것; 및 상기 묶음 연결 패턴을 배치하는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 제1 금속층 레이아웃에서 묶음 연결 패턴의 배치를 통해 입력 패턴과 전원 패턴을 서로 연결시킬 수 있다. 이로써, 이들간의 연결 경로가 짧아져 소자의 동작 속도가 향상되며, 라우팅이 간소해지면서 효율적인 레이아웃 설계가 가능하다. 나아가, 레이아웃 설계 시 백-애너테이션(back-annotation)을 이용한 자동화 묶음 연결이 수행될 수 있으며, 이로써 대규모의 표준 셀들이 집약되는 로직 소자에서도 빠른 시간 내에 효율적인 라우팅을 달성할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 제1 금속층 레이아웃의 설계 방법을 설명하기 위한 레이아웃 패턴들을 나타내는 평면도들이다.
도 4, 도 6, 도 8 및 도 10은 본 발명의 실시예들에 따른 반도체 소자의 제조 공정을 설명하기 위한 평면도들이다.
도 5a, 도 7a, 도 9a 및 도 11a은 각각 도 4, 도 6, 도 8 및 도 10의 I-I'선에 대응하는 단면도들이다.
도 5b, 도 7b, 도 9b 및 도 11b은 각각 도 4, 도 6, 도 8 및 도 10의 II-II'선에 대응하는 단면도들이다.
도 5c, 도 7c, 도 9c 및 도 11c은 각각 도 4, 도 6, 도 8 및 도 10의 III-III'선에 대응하는 단면도들이다.
도 12는 본 발명의 실시예들에 따른 제1 금속층 레이아웃의 설계 방법을 설명하기 위한 레이아웃 패턴을 나타내는 평면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 14는 본 발명의 실시예들에 따른 레이아웃 설계 방법을 보여주는 순서도이다.
도 15는 본 발명의 실시예들에 따른 표준 셀들의 제1 금속층 레이아웃 패턴들을 나타내는 평면도들이다.
도 16a 내지 도 17b는 본 발명의 실시예들에 따른 백-애너테이션 작성 방법을 설명하기 위한 도 15의 평면도들이다.
도 18은 본 발명의 실시예들에 따른 자동화 묶음 열결을 설명하기 위한 순서도이다.
도 19a 내지 도 21b는 도 18에 따라 전원 입력 패턴과 전원 패턴간의 묶음 연결을 설명하기 위한 제1 금속층 레이아웃 패턴들을 나타내는 평면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 설계를 수행하기 위한 컴퓨터 시스템을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 저장 장치(70)를 포함할 수 있다. 여기서, 컴퓨터 시스템은 본 발명의 레이아웃 설계를 위한 전용 장치로 제공될 수 있다. 나아가, 상기 컴퓨터 시스템은 다양한 설계 및 검증 시뮬레이션 프로그램을 구비할 수 있다.
상기 CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. 상기 CPU(10)는 상기 워킹 메모리(30)에 로드되는 운영 체제(OS, 미도시)를 실행할 수 있다. 상기 CPU(10)는 상기 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들면, 상기 CPU(10)는 상기 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32)을 실행할 수 있다.
상기 워킹 메모리(30)에는 상기 운영 체제(OS)나 상기 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅시에 상기 저장 장치(70)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 상기 워킹 메모리(30)로 로드될 수 있다. 상기 운영 체제(OS)에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 상기 응용 프로그램들이 상기 워킹 메모리(30)에 로드될 수 있다. 특히, 본 발명의 레이아웃 설계를 위한 상기 레이아웃 디자인 툴(32)도 상기 저장 장치(70)로부터 상기 워킹 메모리(30)에 로드될 수 있다.
상기 레이아웃 디자인 툴(32)은 특정 레이아웃 패턴들의 형태 및 위치를 디자인 룰에 의해서 정의된 것과 다르게 변경할 수 있는 바이어싱 기능을 구비할 수 있다. 그리고 상기 레이아웃 디자인 툴(32)은 변경된 바이어싱 데이터 조건에서 설계 규칙 검사(Design Rule Check: DRC)를 수행할 수 있다. 상기 워킹 메모리(30)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
나아가, 상기 워킹 메모리(30)는 설계된 레이아웃 데이터에 대해서 광근접 보정(Optical Proximity Correction: OPC)을 수행하는 시뮬레이션 툴(34)을 더 포함할 수 있다.
상기 입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 상기 입출력 장치(50)는 키보드나 모니터를 구비하여 설계자로부터 정보를 입력받을 수 있다. 상기 입출력 장치(50)를 사용하여 설계자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 그리고 상기 입출력 장치(50)를 통해서 상기 시뮬레이션 툴(34)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
상기 저장 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공된다. 상기 저장 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다. 상기 저장 장치(70)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 상기 저장 장치(70)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 상기 저장 장치(70)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 있다.
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 상기 시스템 인터커넥터(90)를 통해서 상기 CPU(10), 상기 워킹 메모리(30), 상기 입출력 장치(50), 및 상기 저장 장치(70)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 상기 시스템 인터커넥터(90)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자의 설계 및 제조 방법을 보여주는 순서도이다.
도 2를 참조하면, 도 1을 참조하여 설명한 컴퓨터 시스템을 이용하여 반도체 집적회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S110). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들면, C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 상기 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
논리적으로 완성된 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다(S120). 예를 들면, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다. 본 발명의 실시예들과 관련된 레이아웃 설계에 있어서, 비아 패턴들 중 공정 리스크가 존재하는 리스크 비아들을 추출하고 이들의 위치를 조정하는 바이어싱 절차가 포함될 수 있다.
본 발명의 실시예들로서, 상기 라우팅은 묶음 연결 절차(S121)를 포함할 수 있다. 구체적으로, 상기 묶음 연결(S121)은 묶음 연결 패턴(TC)을 이용하여 상기 표준 셀 내에서 입력 신호가 인가되는 입력 패턴을 전원 패턴과 연결시키는 것일 수 있다. 상기 묶음 연결에 관한 구체적인 설명은 후술한다.
레이아웃 설계를 위한 셀 라이브러리에는 표준 셀의 동작, 속도 그리고 소모 전력등에 대한 정보도 포함될 수 있다. 나아가, 상기 셀 라이브러리는 본 발명의 실시예들에 따른 묶음 연결 가능성(Tie connection availability)에 대한 백-애너테이션(back-annotation)을 포함할 수 있다. 상기 묶음 연결(S121)은 상기 백-애너테이션에 포함된 묶음 연결 가능성 정보들을 이용해 수행될 수 있다.
특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. 이를 위하여 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것을 검색하여 선택할 수 있다. 더불어, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 이러한 일련의 과정들은 대부분 상기 레이아웃 설계 툴에 의해서 자동적으로 또는 수동적으로 수행될 수 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
광근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S130). 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광근접 보정을 통하여, 레이아웃된 패턴을 이용한 노광시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광근접 보정을 수행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미소하게 변경될 수 있다.
광근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크들(Photomasks)이 제작될 수 있다(S140). 일반적으로 상기 포토마스크들은 유리 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
제작된 포토마스크들을 이용하여 반도체 소자가 제조될 수 있다(S150). 상기 포토마스크들을 이용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 제1 금속층 레이아웃의 설계 방법을 설명하기 위한 레이아웃 패턴들을 나타내는 평면도들이다. 도 3a 및 도 3b는 도 2를 참조하여 설명한 묶음 연결 절차를 나타낼 수 있다. 상기 제1 금속층 레이아웃은 반도체 기판 상에 형성되는 제1 금속층을 구현하기 위한 레이아웃일 수 있다.
도 3a를 참조하면, 레이아웃 디자인 툴을 이용하여 표준 셀의 레이아웃이 구성될 수 있다. 먼저 활성 영역들을 정의하는 레이아웃 패턴들(PR, NR)이 배치될 수 있다. 상기 레이아웃 패턴들(PR, NR)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 일 방향으로 서로 이격될 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)과 교차하여 상기 일 방향으로 연장되는 게이트 패턴들(GP)이 배치될 수 있다. 상기 게이트 패턴들(GP)은 서로 이격되어 평행하게 연장될 수 있다.
추가적으로, 도시되진 않았지만, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 내에, 반도체 기판 상부에 형성될 활성 패턴들 및 소스/드레인 영역들을 정의하는 레이아웃 패턴들이 배치될 수 있다. 나아가, 도시되진 않았지만, 상기 제1 금속층과 연결되는 소스/드레인 콘택들 및 게이트 콘택들을 정의하는 레이아웃 패턴들이 배치될 수 있다.
상기 표준 셀의 상기 제1 금속층 레이아웃을 구성하는 것은, 제1 및 제2 전원 패턴들(PL1, PL2), 제1 및 제2 전(pre)-금속 패턴들(M11, M12), 및 제1 후(post)-금속 패턴(M21)을 배치하는 것을 포함할 수 있다. 상기 제1 및 제2 전-금속 패턴들(M11, M12) 및 상기 제1 후-금속 패턴(M21)은 상기 제1 및 제2 전원 패턴들(PL1, PL2) 사이에 배치될 수 있다. 상기 제1 및 제2 전-금속 패턴들(M11, M12) 및 상기 제1 후-금속 패턴(M21)은 상기 일 방향으로 연장되는 라인 형태일 수 있다. 상기 제1 및 제2 전원 패턴들(PL1, PL2)은 전원 전압(VDD)이 인가되는 패턴 및 접지 전압(VSS)이 인가되는 패턴을 각각 나타낼 수 있다.
상기 제1 및 제2 전원 패턴들(PL1, PL2), 및 상기 제1 및 제2 전-금속 패턴들(M11, M12)은 제1 패터닝 그룹을 이룰 수 있고, 상기 제1 후-금속 패턴(M21)은 제2 패터닝 그룹을 이룰 수 있다. 도 3a를 다시 참조하면, 동일한 패터닝 그룹에 속한 금속 패턴들은 동일한 해칭으로 나타내었다. 상기 제1 및 제2 패터닝 그룹들을 이용하여 제1 및 제2 포토마스크들이 각각 제작될 수 있다. 즉, 상기 제1 및 제2 패터닝 그룹들은 서로 별도의 포토레지스트 공정들을 거쳐 반도체 기판 상에 금속 배선들이 형성될 수 있다. 상기 제1 금속층을 복수의 포토레지스트 공정들로 형성함으로써, 포토레지스트 공정의 분해능(resolution) 한계를 극복해 금속 배선들간의 미세 간격을 달성할 수 있다. 이에 대한 구체적인 설명은 후술한다.
도 3b를 참조하면, 상기 제2 전원 패턴(PL2)과 상기 제1 전-금속 패턴(M11)을 연결하는 묶음 연결 패턴(TC)이 배치될 수 있다 (도 2의 S121 참조). 넷리스트를 참조하면, 상기 제1 전-금속 패턴(M11)은 입력 신호가 인가되는 입력 패턴일 수 있다. 이때, 상기 제1 전-금속 패턴(M11)은 상기 제2 전원 패턴(PL2)과 연결되어야 할 수 있다. 본 실시예에서, 상기 묶음 연결 패턴(TC)이 배치됨으로써, 상기 제2 전원 패턴(PL2)과 상기 제1 전-금속 패턴(M11)은 최단거리로 연결될 수 있다.
만약, 묶음 연결 패턴(TC)을 이용하지 않는다면, 상기 제2 전원 패턴(PL2)과 상기 제1 전-금속 패턴(M11)은, 비아들 및 상기 제1 금속층 상의 제2 금속층 내의 금속 패턴을 이용하여 연결될 수 있다. 이때, 상기 제2 전원 패턴(PL2)과 상기 제1 전-금속 패턴(M11)간의 연결 경로가 길어지게 되면서 동작 속도가 감소할 수 있다. 아울러, 금속 패턴과 비아들이 추가되면서 셀의 사이즈가 증가되며 라우팅 절차가 복잡해지는 문제가 발생할 수 있다. 한편, 본 실시예는 상기 묶음 연결 패턴(TC)을 통해 이러한 문제들을 해결할 수 있다.
본 실시예와 같이 상기 제1 금속층을 형성하기 위해 복수의 포토마스크들이 필요한 경우, 상기 묶음 연결 패턴(TC)의 배치에 제약이 있을 수 있다. 예를 들어, 상기 제2 전원 패턴(PL2)과 연결되어야 할 입력 패턴이 상기 제1 후-금속 패턴(M21)이었다면, 이들 사이에 상기 묶음 연결 패턴(TC)이 배치될 수 없다. 이는, 상기 제1 후-금속 패턴(M21)이 상기 제2 전원 패턴(PL2)과는 다른 상기 제2 패터닝 그룹에 속해있기 때문이다. 묶음 연결되는 패턴들간의 패터닝 그룹이 서로 다른 경우, 포토레지스트 공정 시 상기 묶음 연결 패턴(TC)과 상기 제1 후-금속 패턴(M21)간의 오정렬이 발생할 수 있다. 반면, 본 실시예와 같이 묶음 연결되는 패턴들이 하나의 패터닝 그룹에 포함될 경우, 입력 패턴, 전원 패턴 및 이들 사이의 묶음 패턴은 하나의 포토마스크를 이용해 하나의 금속 배선으로 구현될 수 있다. 이에 대한 구체적인 설명은 이어서 후술한다.
도 4, 도 6, 도 8 및 도 10은 본 발명의 실시예들에 따른 반도체 소자의 제조 공정을 설명하기 위한 평면도들로서, 앞서 설계된 레이아웃을 이용한 제조 공정을 나타낸다. 도 5a, 도 7a, 도 9a 및 도 11a은 각각 도 4, 도 6, 도 8 및 도 10의 I-I'선에 대응하는 단면도들이고, 도 5b, 도 7b, 도 9b 및 도 11b은 각각 도 4, 도 6, 도 8 및 도 10의 II-II'선에 대응하는 단면도들이고, 도 5c, 도 7c, 도 9c 및 도 11c은 각각 도 4, 도 6, 도 8 및 도 10의 III-III'선에 대응하는 단면도들이다.
도 4 및 도 5a 내지 도 5c를 참조하면, 기판(100)이 제공될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 기판(100)의 상부에 활성 패턴들(FN)이 형성될 수 있다. 상기 활성 패턴들(FN) 사이를 채우는 제1 소자 분리막들(ST1)이 형성될 수 있다. 상기 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제2 소자 분리막들(ST2)이 형성될 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있고, 일 예로, 실리콘 산화막을 포함할 수 있다.
상기 제1 및 제2 소자 분리막들(ST1, ST2)은 각각 제3 방향(D3)과 반대되는 방향으로의 깊이(depth)를 가질 수 있다. 상기 제3 방향(D3)은 상기 기판(100)의 상면에 수직한 방향일 수 있다. 일 예로, 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)보다 얕은 깊이를 가질 수 있다. 이 경우, 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 예로, 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)과 동시에 형성될 수 있고, 이때 상기 제1 소자 분리막들(ST1)은 상기 제2 소자 분리막들(ST2)과 실질적으로 동일한 깊이를 가질 수 있다.
상기 활성 패턴(FN) 상에 상기 활성 패턴(FN)과 교차하여 제1 방향(D1)으로 연장되는 게이트 전극들(GP)이 형성될 수 있다. 상기 게이트 전극들(GP)은 제2 방향(D2)으로 서로 이격될 수 있다. 각각의 상기 게이트 전극들(GP)의 아래에 게이트 절연 패턴(GI)이 형성될 수 있고, 각각의 상기 게이트 전극들(GP)의 양 측에 게이트 스페이서들(GS)이 형성될 수 있다. 나아가, 각각의 상기 게이트 전극들(GP)의 상면을 덮는 캐핑 패턴(CP)이 형성될 수 있다. 상기 게이트 전극들(GP)을 덮는 제1 층간 절연막(110)이 형성될 수 있다.
상기 게이트 전극들(GP)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑 패턴(CP) 및 상기 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 게이트 전극들(GP)의 각각의 양 측에 위치하는 상기 활성 패턴(FN)에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 p형 또는 n형의 불순물 영역들일 수 있다.
상기 소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 소스/드레인 영역들(SD) 사이의 채널 영역들(AF)에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 PMOSFET 영역(PR)의 상기 소스/드레인 영역들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 소스/드레인 영역들(SD)은 상기 채널 영역들(AF)에 압축 응력을 제공할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우, 상기 채널 영역들(AF)에 인장 응력을 제공할 수 있다. 이로써, 상기 채널 영역들(AF) 내에 생성된 캐리어들의 이동도가 향상될 수 있다.
상기 게이트 전극들(GP) 사이에 소스/드레인 콘택들(CA)이 형성될 수 있다. 상기 소스/드레인 콘택들(CA)은 상기 소스/드레인 영역들(SD)에 직접 접속되며, 이들과 전기적으로 연결될 수 있다. 상기 소스/드레인 콘택들(CA)은 상기 제1 층간 절연막(110) 내에 제공될 수 있다. 적어도 하나의 상기 소스/드레인 콘택들(CA)은 상기 제1 방향(D1)으로 나란히 배치된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다.
상기 제1 층간 절연막(110) 상부에 게이트 콘택들(CB)이 형성될 수 있다. 각각의 상기 게이트 콘택들(CB)은 상기 캐핑 패턴(CP)을 관통하여 상기 게이트 전극(GP)과 직접 접속될 수 있다. 상기 게이트 콘택들(CB)의 바닥면들은 상기 소스/드레인 콘택들(CA)의 바닥면들보다 더 높은 레벨에 위치할 수 있다. 나아가, 상기 게이트 콘택들(CB)의 바닥면들은 상기 소스/드레인 영역들(SD)의 상면들보다 더 높은 레벨에 위치할 수 있다.
도 3a, 도 3b, 도 6 및 도 7a 내지 도 7c를 참조하면, 상기 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 이어서, 상기 제2 층간 절연막(120) 내에 제1 내지 제4 비아들(V1-V4)이 형성될 수 있다. 상기 제1 및 제2 비아들(V1, V2)은 상기 게이트 콘택들(CB)과 전기적으로 연결될 수 있고, 상기 제3 및 제4 비아들(V3, V4)은 상기 소스/드레인 콘택들(CA)과 전기적으로 연결될 수 있다.
제1 포토마스크를 이용한 제1 포토레지스트 공정을 수행하여 상기 제2 층간 절연막(120)을 관통하는 제1 내지 제3 전-금속 배선 홀들(MH11, MH12, MH13)이 형성될 수 있다. 상기 제1 전-금속 배선 홀(MH11)은, 상기 제2 방향(D2)으로 연장되는 전원 홀 부분(PP), 상기 제1 방향(D1)으로 연장되는 배선 홀 부분(MP), 및 이들 사이의 묶음 홀 부분(TP)을 포함할 수 있다.
앞서 도 3a 및 도 3b를 참조하여 설명한 바와 같이, 상기 제1 포토마스크는 제1 및 제2 전원 패턴들(PL1, PL2), 제1 및 제2 전-금속 패턴들(M11, M12) 및 묶음 연결 패턴(TC)을 포함하는 제1 패터닝 그룹을 이용해 제작될 수 있다.
구체적으로, 상기 제1 내지 제3 전-금속 배선 홀들(MH11, MH12, MH13)을 형성하는 것은, 상기 제1 패터닝 그룹을 이용해 제1 포토마스크를 제작하는 것, 상기 제1 포토마스크를 이용해 상기 제2 층간 절연막(120) 상에 제1 포토레지스트 패턴들을 형성하는 것; 및 상기 제1 포토레지스트 패턴들을 식각 마스크로 상기 제2 층간 절연막(120)을 식각하여 상기 제1 내지 제3 전-금속 배선 홀들(MH11, MH12, MH13)을 형성하는 것을 포함할 수 있다. 결과적으로, 상기 제2 전원 패턴(PL2), 상기 제1 전-금속 패턴(M11), 및 상기 묶음 연결 패턴(TC)으로부터 상기 전원 홀 부분(PP), 상기 배선 홀 부분(MP), 및 상기 묶음 홀 부분(TP)이 각각 형성될 수 있고, 이들은 일체로 하나의 상기 제1 전-금속 배선 홀(MH11)을 이룰 수 있다. 나아가, 상기 제2 전-금속 패턴(M12), 및 상기 제1 전원 패턴(PL1)으로부터 상기 제2 전-금속 배선 홀(MH12), 및 상기 제3 전-금속 배선 홀(MH13)이 각각 형성될 수 있다.
도 3a, 도 3b, 도 8 및 도 9a 내지 도 9c를 참조하면, 상기 제1 내지 제3 전-금속 배선 홀들(MH11, MH12, MH13)을 채우는 마스크막(ML)이 형성될 수 있다. 제2 포토마스크를 이용한 제2 포토레지스트 공정을 수행하여 상기 마스크막(ML) 및 상기 제2 층간 절연막(120)을 관통하는 후-금속 배선 홀(MH2)이 형성될 수 있다.
앞서 도 3a 및 도 3b를 참조하여 설명한 바와 같이, 상기 제2 포토마스크는 제1 후-금속 패턴(M21)을 포함하는 제2 패터닝 그룹을 이용해 제작될 수 있다. 구체적으로, 상기 후-금속 배선 홀(MH2)을 형성하는 것은, 상기 제2 패터닝 그룹을 이용해 제2 포토마스크를 제작하는 것, 상기 제2 포토마스크를 이용해 상기 마스크막(ML) 상에 제2 포토레지스트 패턴을 형성하는 것; 및 상기 제2 포토레지스트 패턴을 식각 마스크로 상기 마스크막(ML) 및 상기 제2 층간 절연막(120)을 식각하여 상기 후-금속 배선 홀(MH2)을 형성하는 것을 포함할 수 있다. 즉, 상기 제1 후-금속 패턴(M21)으로부터 상기 후-금속 배선 홀(MH2)이 형성될 수 있다.
도 3a, 도 3b, 도 10 및 도 11a 내지 도 11c를 참조하면, 상기 마스크막(ML)이 제거될 수 있다. 이어서, 상기 제1 및 제2 전-금속 배선 홀들(MH11, MH12)을 도전 물질로 채워 제1 및 제2 금속 배선들(MI1, MI2)이 각각 형성될 수 있다. 상기 제3 전-금속 배선 홀(MH13)을 도전 물질로 채워 전원 배선(PI)이 형성될 수 있다. 상기 후-금속 배선 홀(MH2)을 도전 물질로 채워 제3 금속 배선(MI3)이 형성될 수 있다. 상기 제1 금속 배선(MI1)은 서로 일체로 연결된 전원 배선부(PIP), 금속 배선부(MIP), 및 묶음 배선부(TIP)를 포함할 수 있다. 이때, 상기 전원 배선부(PIP), 상기 금속 배선부(MIP), 및 상기 묶음 배선부(TIP)는 각각 상기 제2 전원 패턴(PL2), 상기 제1 전-금속 패턴(M11), 및 상기 묶음 연결 패턴(TC)으로부터 형성된 것일 수 있다.
상기 전원 배선(PI)은 전원 전압(VDD)이 인가되는 배선일 수 있고, 상기 전원 배선부(PIP)는 접지 전압(VSS)이 인가되는 배선의 일부일 수 있다. 한편, 어느 하나의 상기 게이트 전극(GP)은 상기 게이트 콘택(CB) 및 상기 제1 비아(V1)을 통해 상기 제2 금속 배선(MI2)과 연결될 수 있고, 다른 하나의 상기 게이트 전극(GP)은 상기 게이트 콘택(CB) 및 상기 제2 비아(V1)을 통해 상기 제1 금속 배선(MI1)과 연결될 수 있다. 이때, 상기 전원 배선부(PIP)로부터 인가되는 상기 접지 전압(VSS)이 상기 묶음 배선부(TIP) 및 상기 금속 배선부(MIP)를 통해 상기 다른 하나의 게이트 전극(GP)에 입력될 수 있다.
일 실시예로, 상기 제2 금속 배선(MI2)은 해당 표준 셀의 또 다른 입력 패턴일 수 있으며, 인접하는 표준 셀로부터 입력 신호를 인가 받을 수 있다. 한편, 어느 하나의 상기 소스/드레인 콘택(CA)은 상기 제4 비아(V4)를 통해 상기 전원 배선부(PIP)와 연결될 수 있다. 이로써, 상기 어느 하나의 소스/드레인 콘택(CA)과 연결된 상기 소스/드레인 영역들(SD)에 상기 접지 전압(VSS)이 걸릴 수 있다.
본 실시예에 따른 반도체 소자의 제조 방법은, 앞서 설명한 바와 같이 복수의 패터닝 그룹으로 형성된 복수의 포토마스크들을 이용하여 상기 제1 금속층을 형성할 수 있다. 나아가, 상기 묶음 연결 패턴(TC)이 상기 제2 전원 패턴(PL2) 및 상기 제1 전-금속 패턴(M11)과 동일한 포토마스크에서 구현되기 때문에, 이들 레이아웃 패턴들이 일체화된 상기 제1 금속 배선(MI1)으로 구현될 수 있다. 이로써, 표준 셀에 전원 전압(VDD) 또는 접지 전압(VSS) 입력 신호가 효과적으로 인가될 수 있다.
도 12는 본 발명의 실시예들에 따른 제1 금속층 레이아웃의 설계 방법을 설명하기 위한 레이아웃 패턴을 나타내는 평면도이고, 도 13은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 12 및 도 13을 참조하면, 도 3b와는 달리 제1 전원 패턴(PL1)과 제2 전-금속 패턴(M12)을 연결하는 묶음 연결 패턴(TC)이 배치될 수 있다. 본 실시예의 넷리스트를 참조하면, 상기 제2 전-금속 패턴(M12)은 입력 신호가 인가되는 입력 패턴일 수 있다. 이때, 상기 제2 전-금속 패턴(M12)은 상기 제1 전원 패턴(PL1)과 연결되어야 할 수 있다. 따라서, 상기 묶음 연결 패턴(TC)을 통해 상기 제1 전원 패턴(PL1)과 상기 제2 전-금속 패턴(M12)은 최단거리로 연결될 수 있다.
제1 금속층 레이아웃을 이용하여 반도체 소자 내에 제1 내지 제3 금속 배선들(MI1, MI2, MI3)이 형성될 수 있다. 상기 반도체 소자 및 상기 제1 내지 제3 금속 배선들(MI1, MI2, MI3)을 형성하는 것은 앞서 도 4 내지 도 11c를 참조하여 설명한 바와 유사할 수 있다.
상기 제2 금속 배선(MI2)은 서로 일체로 연결된 전원 배선부(PIP), 금속 배선부(MIP), 및 묶음 배선부(TIP)를 포함할 수 있다. 이때, 상기 전원 배선부(PIP), 상기 금속 배선부(MIP), 및 상기 묶음 배선부(TIP)는 각각 상기 제1 전원 패턴(PL1), 상기 제2 전-금속 패턴(M12), 및 상기 묶음 연결 패턴(TC)으로부터 형성된 것일 수 있다.
도 14는 본 발명의 실시예들에 따른 레이아웃 설계 방법을 보여주는 순서도이며, 구체적으로 도 2 및 도 3b를 참조하여 설명한 묶음 연결을 자동화할 수 있는 방법에 관한 것이다. 도 15는 본 발명의 실시예들에 따른 표준 셀들의 제1 금속층 레이아웃 패턴들을 나타내는 평면도들이다. 도 16a 내지 도 17b는 본 발명의 실시예들에 따른 백-애너테이션 작성 방법을 설명하기 위한 도 15의 평면도들이다. 본 실시예에서는, 앞서 도 3a 내지 도 3b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 14를 참조하면, 셀 라이브러리에 저장된 각각의 표준 셀들에 대해 묶음 연결 가능성에 대한 백-애너테이션이 작성될 수 있다(S122). 상기 백-애너테이션은, 상기 표준 셀 내의 각각의 입력 패턴들에 대해서 이것이 한 쌍의 전원 패턴들과 묶음 연결이 가능한지에 대한 정보들을 포함할 수 있다. 후술할 자동화 묶음 연결은, 상기 백-애너테이션의 상기 정보들을 이용해 수행될 수 있다.
도 15를 참조하면, 셀 라이브러리 내의 제1 및 제2 표준 셀들(SD1, SD2)이 예시될 수 있다. 상기 제1 표준 셀(SD1)의 제1 금속층 레이아웃은, 제1 및 제2 전원 패턴들(PL1, PL2), 제1 및 제2 전-금속 패턴들(M11, M12), 및 제1 내지 제3 후-금속 패턴들(M21, M22, M23)을 포함할 수 있다. 상기 제2 표준 셀(SD2)의 제1 금속층 레이아웃은, 상기 제1 및 제2 전원 패턴들(PL1, PL2), 제3 전-금속 패턴(M13), 및 제4 후-금속 패턴(M24)을 포함할 수 있다. 상기 제1 및 제2 전원 패턴들(PL1, PL2), 및 상기 제1 내지 제3 전-금속 패턴들(M11, M12, M13)은 제1 패터닝 그룹을 이룰 수 있고, 상기 제1 내지 제4 후-금속 패턴들(M21, M22, M23, M24)은 제2 패터닝 그룹을 이룰 수 있다.
일 실시예에 따르면, 상기 금속 패턴들(M11-M13, M21-M24) 중에서 입력 신호가 인가될 수 있는 입력 패턴들은 상기 제1 내지 제3 전-금속 패턴들(M11, M12, M13) 및 상기 제2 내지 제4 후-금속 패턴들(M22, M23, M24)일 수 있다.
도 16a 및 도 16b를 참조하면, 상기 제1 전원 패턴(PL1)과의 묶음 연결 가능성에 대한 백-애너테이션이 작성될 수 있다. 먼저, 도 16a를 다시 참조하면, 상기 입력 패턴들(M11, M12, M13, M22, M23, M24)과 상기 제1 전원 패턴(PL1) 사이에 제1 예비 묶음 연결 패턴들(TCa1)이 배치될 수 있다. 상기 제1 예비 묶음 연결 패턴들(TCa1)은, 상기 입력 패턴들(M11, M12, M13, M22, M23, M24)과 상기 제1 전원 패턴(PL1)이 최단 경로로 연결될 수 있도록 배치될 수 있다.
도 16b를 참조하면, 상기 제1 예비 묶음 연결 패턴들(TCa1)에 대해 설계 규칙 검사가 수행될 수 있다. 일 실시예로, 상기 설계 규칙 검사는, 상기 제1 예비 묶음 연결 패턴(TCa1)으로 연결되는, 입력 패턴 및 제1 전원 패턴(PL1)이 서로 동일한 패터닝 그룹에 속하는지 여부에 대한 제1 설계 규칙, 상기 제1 예비 묶음 연결 패턴(TCa1)이 다른 금속 패턴을 가로지르는지 여부에 대한 제2 설계 규칙, 및 상기 제1 예비 묶음 연결 패턴(TCa1)이 인접하는 다른 금속 패턴과 포토레지스트 공정에 따른 최소 간격 이상 이격되어 있는지 여부에 대한 제3 설계 규칙을 검사하는 것을 포함할 수 있다. 상기 설계 규칙 검사를 통해 상기 제1 내지 제3 설계 규칙들에 위배되는 상기 제1 예비 묶음 연결 패턴(TCa1)은 제거될 수 있다.
상기 제1 설계 규칙을 검사하는 이유는, 만약 입력 패턴과 전원 패턴이 서로 다른 패터닝 그룹에 속하는 경우, 이들은 서로 다른 포토마스크들로 반도체 소자 상에 구현될 수 있다. 결국, 묶음 연결 패턴과 입력 패턴간의 오정렬 문제가 발생할 수 있다.
일 예로, 상기 제1 예비 묶음 연결 패턴들(TCa1)을 통해 상기 제1 전원 패턴(PL1)과 연결되는 상기 제3 후-금속 패턴(M23) 및 상기 제4 후-금속 패턴(M24)은, 상기 제1 전원 패턴(PL1)과는 다른 제2 패터닝 그룹에 속해있다. 이는 상기 제1 설계 규칙에 위배되는 것으로, 이들 상의 상기 제1 예비 묶음 연결 패턴들(TCa1)은 제거될 수 있다.
나아가, 상기 제1 전-금속 패턴(M11) 상의 상기 제1 예비 묶음 연결 패턴(TCa1)과 상기 제2 후-금속 패턴(M22) 상의 상기 제1 예비 묶음 연결 패턴(TCa1)은, 상기 제2 후-금속 패턴(M22)을 가로지르며 상기 제1 전원 패턴(PL1)까지 연장된다. 이는 상기 제2 설계 규칙에 위배되는 것으로, 상기 제1 예비 묶음 연결 패턴들(TCa1)은 제거될 수 있다.
결과적으로, 상기 제2 전-금속 패턴(M12) 상의 상기 제1 예비 묶음 연결 패턴(TCa1)과 상기 제3 전-금속 패턴(M13) 상의 상기 제1 예비 묶음 연결 패턴(TCa1)은 상기 설계 규칙을 위배하지 않으므로, 묶음 가능성이 있는 제1 묶음 연결 패턴들(TC1)로 남을 수 있다. 이러한 결과를 바탕으로 상기 제1 전원 패턴(PL1)과의 묶음 연결 가능성에 대한 상기 백-애너테이션이 작성될 수 있다. 예를 들어, 상기 제2 전-금속 패턴(M12)의 경우에는 M12(PL1)과 같은 표지가 작성될 수 있고, 상기 제3 전-금속 패턴(M13)의 경우에는 M13(PL1)과 같은 표지가 작성될 수 있다.
도 17a 및 도 17b를 참조하면, 상기 제2 전원 패턴(PL2)과의 묶음 연결 가능성에 대한 백-애너테이션이 작성될 수 있다. 먼저, 도 17a를 다시 참조하면, 상기 입력 패턴들(M11, M12, M13, M22, M23, M24)과 상기 제2 전원 패턴(PL2) 사이에 제2 예비 묶음 연결 패턴들(TCa2)이 배치될 수 있다. 상기 제2 예비 묶음 연결 패턴들(TCa2)은, 상기 입력 패턴들(M11, M12, M13, M22, M23, M24)과 상기 제2 전원 패턴(PL2)이 최단 경로로 연결될 수 있도록 배치될 수 있다.
도 17b를 참조하면, 상기 제2 예비 묶음 연결 패턴들(TCa2)에 대해 설계 규칙 검사가 수행될 수 있다. 이는, 앞서 도 16b를 참조하여 설명한 것과 동일할 수 있다. 상기 설계 규칙 검사를 통해 상기 설계 규칙에 위배되는 상기 제2 예비 묶음 연결 패턴(TCa2)은 제거될 수 있다.
일 예로, 상기 제2 내지 제4 후-금속 패턴들(M22, M23, M24)은 상기 제2 전원 패턴(PL2)과는 다른 제2 패터닝 그룹에 속해 있으므로, 이들 상의 상기 제2 예비 묶음 연결 패턴들(TCa2)은 제거될 수 있다.
나아가, 상기 제2 전-금속 패턴(M12) 상의 상기 제2 예비 묶음 연결 패턴(TCa2)은, 상기 제3 후-금속 패턴(M23)을 가로지르며 상기 제2 전원 패턴(PL2)까지 연장된다. 이는 상기 설계 규칙에 위배되는 것으로, 상기 제2 예비 묶음 연결 패턴(TCa2)은 제거될 수 있다.
결과적으로, 상기 제1 전-금속 패턴(M11) 상의 상기 제2 예비 묶음 연결 패턴(TCa2)과 상기 제3 전-금속 패턴(M13) 상의 상기 제1 예비 묶음 연결 패턴(TCa1)은 상기 설계 규칙을 위배하지 않으므로, 묶음 가능성이 있는 제2 묶음 연결 패턴들(TC2)로 남을 수 있다. 이러한 결과를 바탕으로 상기 제2 전원 패턴(PL2)과의 묶음 연결 가능성에 대한 상기 백-애너테이션이 작성될 수 있다. 예를 들어, 상기 제1 전-금속 패턴(M11)의 경우에는 M11(PL2)과 같은 표지가 작성될 수 있고, 상기 제3 전-금속 패턴(M13)의 경우에는 M13(PL2)과 같은 표지가 작성될 수 있다. 앞서 도 16b를 참조하여 설명한 백-애너테이션 결과와 취합한다면, 아래와 같은 표지가 작성될 수 있다:
M11(PL2) M12(PL1) M13(PL1, PL2)
도 14를 다시 참조하면, 상기 백-애너테이션에 근거하여 상기 표준 셀들의 입력 패턴들과 전원 패턴들을 자동적으로 연결시킬 수 있다(S123). 상기 입력 패턴들과 전원 패턴들을 연결시키는 것은, 이들 사이에 묶음 연결 패턴들을 자동적으로 배치하는 것을 포함할 수 있으며, 앞서 도 3a 및 도 3b를 참조하여 설명한 것과 유사할 수 있다.
도 18은 본 발명의 실시예들에 따른 자동화 묶음 열결을 설명하기 위한 순서도이다. 도 19a 내지 도 21b는 도 18에 따라 전원 입력 패턴과 전원 패턴간의 묶음 연결을 설명하기 위한 제1 금속층 레이아웃 패턴들을 나타내는 평면도들이다.
도 18을 참조하면, 셀 라이브러리로부터 표준 셀을 로딩하고, 넷리스트로부터 전원 패턴과 연결되어야 할 전원 입력 패턴에 대한 정보를 얻을 수 있다(S200). 이어서, 앞서 도 14를 참조하여 작성된 백-애너테이션을 이용하여, 상기 전원 입력 패턴이 상기 전원 패턴과의 묶음 연결 가능성이 존재하는지 확인할 수 있다(S210). 만약, 묶음 연결 가능성이 존재한다면, 이들 사이에 묶음 연결 패턴이 배치될 수 있다(S220).
구체적으로 도 19a 및 도 19b를 참조하면, 앞서 도 15 내지 도 17b를 참조하여 설명한 제1 표준 셀(SD1)이 예시될 수 있다. 넷리스트로부터 제1 전-금속 패턴(M11)이 제2 전원 패턴(PL2)과 연결되어야 하는 전원 입력 패턴이라는 정보를 얻을 수 있다. 이때, 상기 백-애너테이션은 M11(PL2)인 정보를 포함하고 있다. 즉, 상기 백-애너테이션을 통해 상기 제1 전-금속 패턴(M11)과 상기 제2 전원 패턴(PL2)은 묶음 연결이 가능하다는 것을 확인할 수 있고, 따라서 이들 사이에 묶음 연결 패턴(TC)을 배치할 수 있다.
도 18을 다시 참조하면, 만약 상기 백-애너테이션을 참조하였을 때, 상기 전원 입력 패턴이 상기 전원 패턴과의 묶음 연결 가능성이 존재하는지 않는다면 상기 전원 입력 패턴을 기능적으로 치환 가능한 다른 금속 패턴으로 변경할 수 있다. 이어서, 변경된 전원 입력 패턴과 상기 전원 패턴과의 묶음 연결 가능성을 상기 백-애너테이션을 참조하여 확인할 수 있다(S230). 만약, 묶음 연결 가능성이 존재한다면, 이들 사이에 묶음 연결 패턴이 배치될 수 있다(S240).
구체적으로 도 20a 및 도 20b를 참조하면, 앞서 설명한 제1 표준 셀(SD1)이 예시될 수 있다. 도 19a 및 도 19b와는 다르게 넷리스트로부터 제2 전-금속 패턴(M12)이 제2 전원 패턴(PL2)과 연결되어야 하는 제1 전원 입력 패턴이라는 정보를 얻을 수 있다.
한편, 상기 제1 표준 셀(SD1)에 있어서, 상기 제2 전-금속 패턴(M12) 대신 상기 제1 전-금속 패턴(M11)이 상기 제2 전원 패턴(PL2)과 연결되어도 셀의 기능적으로 문제가 없는 경우를 예시해볼 수 있다. 예를 들어, 상기 제1 표준 셀(SD1)이 입력 신호가 두 개인 AND 로직 게이트인 경우, 두 개의 입력 패턴들(M11, M12)간의 입력 신호를 바꾸더라도 기능적으로 문제가 없을 수 있다.
상기 백-애너테이션은 M12(PL1)인 정보를 포함하고 있다. 즉, 상기 백-애너테이션을 통해 상기 제2 전-금속 패턴(M12)과 상기 제2 전원 패턴(PL2)은 묶음 연결이 불가능하다는 것을 확인할 수 있고, 따라서 이들 사이에 묶음 연결 패턴(TC)을 배치할 수 없다. 이때, 기능적으로 치환가능한 상기 제1 전-금속 패턴(M11)을 제2 전원 입력 패턴으로 지정해볼 수 있다. 이 경우, 상기 백-애너테이션은 M11(PL2)인 정보를 포함하고 있으므로, 상기 백-애너테이션을 참조하여 상기 제1 전-금속 패턴(M11)과 상기 제2 전원 패턴(PL2) 사이에 묶음 연결 패턴(TC)이 배치될 수 있다.
도 18을 다시 참조하면, 만약 기능적으로 치환 가능한 다른 금속 패턴이 존재하지 않는다면 상기 전원 입력 패턴이 속한 패터닝 그룹을 다른 패터닝 그룹으로 변경할 수 있다(S250). 이어서, 패터닝 그룹이 변경된 상기 전원 입력 패턴과 상기 전원 패턴간의 묶음 연결을 수행할 수 있다(S260).
만약, 상기 백-애너테이션을 참조하였을 때, 상기 전원 입력 패턴과 상기 전원 패턴간의 묶음 연결이 앞서 설명한 제2 및 제3 설계 규칙들을 위배하는 경우에는 이들 간의 묶음 연결이 불가능할 수 있다. 따라서, 이 경우 레이아웃 디자인 툴에 설정된 기본값에 따라 제2 금속층을 이용하여 상기 전원 입력 패턴과 상기 전원 패턴간의 연결을 수행할 수 있다.
구체적으로 도 21a 및 도 21b를 참조하면, 앞서 설명한 제1 표준 셀(SD1)이 예시될 수 있다. 도 19a 내지 도 20b와는 다르게 넷리스트로부터 제2 후-금속 패턴(M22)이 제2 전원 패턴(PL2)과 연결되어야 하는 전원 입력 패턴이라는 정보를 얻을 수 있다.
한편, 상기 백-애너테이션을 참조하였을때, 상기 제2 후-금속 패턴(M22)과 상기 제2 전원 패턴(PL2)간의 묶음 연결 가능성이 존재하지 않는다. 또한, 도 20a 및 도 20b와는 달리 상기 제2 후-금속 패턴(M22)과 기능적으로 치환가능한 금속 패턴이 존재하지 않는 경우를 예시해볼 수 있다.
이 경우, 제1 및 제2 전원 패턴들(PL1, PL2)을 제외한 금속 패턴들(M11, M12, M21, M22, M23)에 대해 이들간의 패터닝 그룹을 서로 바뀌어볼 수 있다. 즉, 상기 제1 내지 제3 후-금속 패턴들(M21, M22, M23)은 제1 패터닝 그룹으로 변경되고, 상기 제1 및 제2 전-금속 패턴들(M11, M12)은 제2 패터닝 그룹으로 변경될 수 있다. 이때, 상기 제2 후-금속 패턴(M22)과 상기 제2 전원 패턴(PL2)은 동일한 상기 제1 패터닝 그룹에 속하게 되므로, 이들 사이에 묶음 연결 패턴(TC)이 배치될 수 있다.
결과적으로, 기 작성된 백-애너테이션 정보를 이용하여, 도 18을 참조하여 설명한 묶음 연결 방법을 통해 복수개의 표준 셀들에 대해 자동적으로 묶음 연결 패턴들이 배치될 수 있다. 따라서, 대규모의 표준 셀들이 집약되는 로직 소자를 설계함에 있어서, 빠른 시간 내에 효율적인 라우팅을 달성할 수 있다. 한편, 설계 규칙에 따라 묶음 연결 패턴들이 배치될 수 없는 전원 입력 패턴들에 대해서는 레이아웃 디자인 툴에 설정된 기본값에 따라 제2 금속층을 이용하여 연결을 수행할 수 있다.

Claims (10)

  1. 레이아웃 패턴을 구성하는 것;
    상기 레이아웃 패턴을 이용하여 제1 및 제2 포토마스크들을 제조하는 것; 및
    상기 제1 및 제2 포토마스크들을 이용하여, 기판 상에 금속 배선들을 형성하는 것을 포함하되,
    상기 레이아웃 패턴을 구성하는 것은:
    제1 및 제2 전원 패턴들, 및 상기 제1 및 제2 전원 패턴들 사이의 제1 및 제2 금속 패턴들을 배치하는 것; 및
    상기 제1 전원 패턴과 상기 제1 금속 패턴을 연결하는 묶음 연결 패턴을 배치하는 것을 포함하고,
    상기 제1 포토마스크는 상기 제1 및 제2 전원 패턴들, 상기 제1 금속 패턴, 및 상기 묶음 연결 패턴을 이용하여 제조되고,
    상기 제2 포토마스크는 상기 제2 금속 패턴을 이용하여 제조되는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    적어도 하나의 상기 금속 배선들은, 서로 일체로 연결된 전원 배선부, 금속 배선부, 및 묶음 배선부를 포함하고,
    상기 전원 배선부, 상기 금속 배선부, 및 상기 묶음 배선부는 각각 상기 제1 전원 패턴, 상기 제1 금속 패턴, 및 상기 묶음 연결 패턴으로부터 형성된 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 금속 패턴은 입력 신호가 인가되는 입력 패턴인 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 묶음 연결 패턴은 상기 제1 전원 패턴과 상기 제1 금속 패턴을 최단거리로 연결시키는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 레이아웃 패턴을 구성하는 것은, 상기 제1 및 제2 금속 패턴들에 대해 상기 제1 및 제2 전원 패턴들과의 묶음 연결 가능성에 대한 백-애너테이션(back-annotation)을 작성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 백-애너테이션을 작성하는 것은:
    상기 제1 전원 패턴과 상기 제1 및 제2 금속 패턴들을 연결하는 제1 예비 묶음 연결 패턴들을 각각 배치하는 것;
    상기 제2 전원 패턴과 상기 제1 및 제2 금속 패턴들을 연결하는 제2 예비 묶음 연결 패턴들을 각각 배치하는 것;
    배치된 상기 제1 및 제2 예비 묶음 연결 패턴들에 대해 설계 규칙 검사를 수행하는 것; 및
    설계 규칙에 위배되는 상기 제1 및 제2 예비 묶음 연결 패턴들을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제5항에 있어서,
    상기 백-애너테이션은, 상기 제1 금속 패턴이 상기 제1 전원 패턴과 묶음 연결이 가능하다는 제1 정보를 포함하고,
    상기 묶음 연결 패턴을 배치하는 것은:
    넷리스트로부터 상기 제1 금속 패턴이 상기 제1 전원 패턴과 연결되어야 하는 입력 패턴이라는 정보를 얻는 것; 및
    상기 백-애너테이션을 이용하여 상기 묶음 연결 패턴을 배치하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제5항에 있어서,
    상기 백-애너테이션은, 상기 제1 금속 패턴이 상기 제1 전원 패턴과 묶음 연결이 가능하다는 제1 정보, 및 상기 제2 금속 패턴이 상기 제1 전원 패턴과 묶음 연결이 불가능하다는 제2 정보를 더 포함하고,
    상기 제1 및 상기 제2 금속 패턴들은 입력 신호가 인가되는 입력 패턴들이며, 서로 기능적으로 치환 가능하고,
    상기 묶음 연결 패턴을 배치하는 것은:
    넷리스트로부터 상기 제2 금속 패턴이 상기 제1 전원 패턴과 연결되어야 하는 제1 입력 패턴이라는 정보를 얻는 것; 및
    상기 백-애너테이션을 이용하여, 상기 제2 금속 패턴 대신 이와 기능적으로 치환 가능한 상기 제1 금속 패턴을 제2 입력 패턴으로 지정하여 상기 묶음 연결 패턴을 배치하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제5항에 있어서,
    상기 제1 및 제2 전원 패턴들 및 상기 제2 금속 패턴은, 상기 제1 포토마스크를 제조하기 위한 제1 패터닝 그룹을 이루고,
    상기 제1 금속 패턴은, 상기 제2 포토마스크를 제조하기 위한 제2 패터닝 그룹을 이루며,
    상기 백-애너테이션은, 상기 제1 금속 패턴이 상기 제1 전원 패턴과 묶음 연결이 불가능하다는 제3 정보를 포함하고,
    상기 묶음 연결 패턴을 배치하는 것은:
    넷리스트로부터 상기 제1 금속 패턴이 상기 제1 전원 패턴과 연결되어야 하는 입력 패턴이라는 정보를 얻는 것;
    상기 백-애너테이션을 이용하여, 상기 제1 금속 패턴을 제1 패터닝 그룹으로 및 상기 제2 금속 패턴을 상기 제2 패터닝 그룹으로 서로 바꾸는 것; 및
    상기 묶음 연결 패턴을 배치하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 금속 배선들을 형성하기 전에:
    상기 기판에 활성 패턴을 형성하는 것;
    상기 활성 패턴을 가로지르는 게이트 패턴을 형성하는 것;
    상기 게이트 패턴의 양 측의 상기 활성 패턴의 상부에 소스/드레인 영역들을 형성하는 것을 더 포함하되,
    상기 금속 배선들 중 적어도 둘은 상기 게이트 패턴 및 상기 소스/드레인 영역과 각각 전기적으로 연결되는 반도체 소자의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10424518B2 (en) 2016-09-08 2019-09-24 Samsung Electronics Co., Ltd. Integrated circuit designing system and a method of manufacturing an integrated circuit

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102230503B1 (ko) * 2015-04-14 2021-03-22 삼성전자주식회사 레이아웃 디자인 시스템, 이를 이용한 마스크 패턴 제조 시스템 및 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140046655A (ko) * 2012-10-09 2014-04-21 삼성전자주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
KR20140059911A (ko) * 2012-11-08 2014-05-19 삼성전자주식회사 적어도 하나의 핀 트랜지스터를 가지는 셀 및 이를 포함하는 반도체 집적 회로

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2783216B2 (ja) 1995-09-28 1998-08-06 日本電気株式会社 半導体装置の配線方法
JP2001326282A (ja) 2000-05-16 2001-11-22 Seiko Epson Corp 半導体集積回路のレイアウト方法
US6934924B2 (en) * 2003-01-31 2005-08-23 Terachip Inc. Layout methodology and system for automated place and route
JP5355112B2 (ja) 2009-01-28 2013-11-27 株式会社東芝 パターンレイアウト作成方法
US8677292B2 (en) 2009-04-22 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell-context aware integrated circuit design
US8782586B2 (en) 2009-07-16 2014-07-15 Cadence Design Systems, Inc. Method, system, and program product for routing an integrated circuit to be manufactured by doubled patterning
US8239806B2 (en) 2009-11-17 2012-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Routing system and method for double patterning technology
JP2012027861A (ja) 2010-07-27 2012-02-09 Fujitsu Kyushu Network Technologies Ltd 回路設計支援装置及び回路設計支援方法
US20130205266A1 (en) 2012-02-03 2013-08-08 Taiwan Semiconductor Manufacturing Co.,Ltd. Coloring/grouping patterns for multi-patterning
US8601409B1 (en) 2012-07-12 2013-12-03 Taiwan Semiconductor Manufacturing Co, Ltd. Compression method and system for use with multi-patterning
US8935639B1 (en) 2012-08-29 2015-01-13 Atoptech, Inc. Natively color-aware double patterning technology (DPT) compliant routing
US9141752B2 (en) 2013-03-14 2015-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. EDA tool and method for conflict detection during multi-patterning lithography
US9928333B2 (en) * 2015-07-30 2018-03-27 Samsung Electronics Co., Ltd. Methods of designing a layout of a semiconductor device including field effect transistor and methods of manufacturing a semicondutor device using the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140046655A (ko) * 2012-10-09 2014-04-21 삼성전자주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
KR20140059911A (ko) * 2012-11-08 2014-05-19 삼성전자주식회사 적어도 하나의 핀 트랜지스터를 가지는 셀 및 이를 포함하는 반도체 집적 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10424518B2 (en) 2016-09-08 2019-09-24 Samsung Electronics Co., Ltd. Integrated circuit designing system and a method of manufacturing an integrated circuit

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