CN112310224A - 半导体器件 - Google Patents

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CN112310224A
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gate
dummy
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disposed
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姜秉坤
金昌汎
李达熙
崔银希
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件包括:第一栅电极,设置在基板上并在第一水平方向上延伸;第一栅极接触和虚设栅极接触,在第一水平方向上彼此间隔开并与第一栅电极的顶表面接触;第一互连线,在第二水平方向上延伸并在关于基板的上表面的垂直方向上与第一栅极接触重叠;以及电压发生器,配置为产生第一电压并经由第一互连线和第一栅极接触将第一电压施加到第一栅电极。第一栅电极经由第一互连线和第一栅极接触从电压发生器接收第一电压。虚设栅极接触经由第一栅电极接收第一电压。

Description

半导体器件
技术领域
本公开涉及一种半导体器件,更具体地,涉及包括场效应晶体管的半导体器件。
背景技术
由于其小尺寸、多功能和/或低成本的特性,半导体器件被认为是电子产业中的重要元件。半导体器件被分类为用于存储数据的半导体存储器件、用于处理数据的半导体逻辑器件以及包括存储元件和逻辑元件两者的混合半导体器件。随着电子产业的发展,存在对具有改善的特性的半导体器件的不断增长的需求。例如,存在对具有高可靠性、高性能和/或多功能的半导体器件的不断增长的需求。为了满足这种需求,半导体器件的复杂性和/或集成密度正在提高。
发明内容
本发明构思的一实施方式提供具有改善的性能或可靠性特性的半导体器件。
根据本发明构思的一示范性实施方式,一种半导体器件包括:第一栅电极,设置在基板上并在关于基板的上表面的第一水平方向上延伸;第一栅极接触和虚设栅极接触,在第一水平方向上彼此间隔开并与第一栅电极的顶表面接触;第一互连线,在关于基板的上表面的与第一水平方向不同的第二水平方向上延伸,并在关于基板的上表面的垂直方向上与第一栅极接触重叠;以及电压发生器,配置为产生第一电压并经由第一互连线和第一栅极接触将第一电压施加到第一栅电极。虚设栅极接触经由第一栅电极接收第一电压。
根据本发明构思的一示范性实施方式,一种半导体器件包括:在基板上的多个栅电极,所述多个栅电极中的每个在关于基板的上表面的第一水平方向上延伸,并且所述多个栅电极在关于基板的上表面的第二水平方向上彼此间隔开,第二水平方向不同于第一水平方向;多个栅极接触,所述多个栅极接触中的每个设置在所述多个栅电极中的相应一个上并与其电连接;多条互连线,所述多条互连线中的每条在第二水平方向上延伸并在关于基板的上表面的垂直方向上与所述多个栅极接触中的至少一个栅极接触重叠,所述多条互连线在第一水平方向上彼此间隔开;电压发生器,配置为产生第一电压并经由所述多个栅极接触和所述多条互连线将第一电压施加到所述多个栅电极;以及虚设栅极接触,设置在所述多个栅电极中的对应一个栅电极上并在第一水平方向上与所述多个栅极接触中的设置在所述对应一个栅电极上的栅极接触间隔开。第一电压通过所述对应一个栅电极被施加到虚设栅极接触。
根据本发明构思的一示范性实施方式,一种半导体器件包括:基板,包括在关于基板的上表面的第一水平方向上彼此间隔开的第一有源区域和第二有源区域;多个有源鳍,在关于基板的上表面的垂直方向上从基板突出并在关于该上表面的与第一水平方向交叉的第二水平方向上延伸;第一栅电极、第二栅电极和第三栅电极,在第一水平方向上与所述多个有源鳍交叉,在第二水平方向上彼此平行,并且是线形的图案;第一栅极接触,设置在第二栅电极上并在垂直方向上与在第一有源区域和第二有源区域之间的区域重叠;第一虚设栅极接触,在垂直方向上与第二栅电极重叠并在第一水平方向上与第一栅极接触间隔开,第一虚设栅极接触在垂直方向上与第一有源区域和第二有源区域中的一个重叠、或在第一水平方向上与第一有源区域和第二有源区域中的一个相邻,所述多个有源鳍中的至少两个或至少三个有源鳍设置在第一有源区域和所述第二有源区域中的每个中;第一互连线,在第二水平方向上延伸并在垂直方向上与第一栅极接触重叠;以及电压发生器,配置为产生第一电压并通过第一栅极接触和第一互连线将第一电压施加到第二栅电极。第一电压通过第二栅电极被施加到第一虚设栅极接触。
附图说明
从以下结合附图进行的简要描述,示例实施方式将被更清楚地理解。附图描绘了如这里描述的非限制性的示例实施方式。
图1是示出根据本发明构思的一实施方式的配置为执行半导体设计过程的计算机系统的框图。
图2是示出根据本发明构思的一实施方式的设计和制造半导体器件的方法的流程图。
图3A、图3B和图3C是布图,其每个示出根据本发明构思的一实施方式的半导体器件。
图4A、图4B和图4C是分别沿着图3A、图3B和图3C的线I-I'和II-II'截取的截面图。
图5是示出根据本发明构思的一实施方式的半导体器件的布图。
图6是示出沿着图5的线I-I'和III-III'截取的垂直截面的截面图。
图7是根据本发明构思的一实施方式的半导体器件的布图。
图8是沿着图7的线IV-IV'和V-V'截取的截面图。
图9是根据本发明构思的一实施方式的半导体器件的布图。
图10是沿着图9的线VI-VI'截取的截面图。
图11是根据本发明构思的一实施方式的半导体器件的布图。
图12A至图12C是示出根据本发明构思的一实施方式的半导体器件的一部分(例如标准单元)的布图。
图13A、图13B和图13C是分别沿着图12B的线VII-VII'、VIII-VIII'和IX-IX'截取的截面图。
图14A、图14B和图14C是分别沿着图12B的线VII-VII'、VIII-VIII'和IX-IX'截取的截面图。
图15A和图15B是示出根据本发明构思的一实施方式的半导体器件的布图。
图16是示出根据本发明构思的一实施方式的半导体器件的布图。
图17是示出根据本发明构思的一实施方式的半导体器件的布图。
图18是示出根据本发明构思的一实施方式的半导体器件的布图。
图19是示出根据本发明构思的一实施方式的半导体器件的布图。
图20是示出根据本发明构思的一实施方式的半导体器件的布图。
应当注意,这些附图旨在示出在某些示例实施方式中使用的方法、结构和/或材料的一般特性并对以下提供的书面描述进行补充。然而,这些附图没有按比例,可能没有精确地反映任何给定实施方式的精确结构或性能特性,并且不应被解释为限定或限制由示例实施方式涵盖的值或性质的范围。例如,为了清楚起见,可以缩小或放大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中使用相似或相同的附图标记旨在指示相似或相同的元件或特征的存在。
具体实施方式
图1是示出根据本发明构思的一实施方式的配置为执行半导体设计过程的计算机系统的框图。
参照图1,计算机系统可以包括中央处理单元(CPU)100、工作存储器30、输入输出器件50和辅助存储器件70。在一实施方式中,计算机系统可以被提供为定制系统的形式,该定制系统配置为执行根据本发明构思的布图设计过程。此外,计算机系统可以配置为执行各种设计和检查模拟程序。
CPU 100可以配置为运行在计算机系统上执行的各种软件程序,诸如应用程序、操作系统和器件驱动程序。CPU 100可以运行加载在工作存储器30上的操作系统。此外,CPU100可以运行基于操作系统执行的各种应用程序。例如,CPU 100可以运行加载在工作存储器30上的布图设计工具32、布局和布线工具34和/或光学邻近校正(OPC)工具36。
操作系统或应用程序可以被加载在工作存储器30上。例如,当计算机系统开始引导操作时,存储在辅助存储器件70中的操作系统(未示出)的镜像可以根据预定的引导顺序被加载在工作存储器30上。在计算机系统中,整个输入/输出操作可以由操作系统管理。类似地,由用户选择或被提供用于基本服务的一些应用程序可以被加载在工作存储器30上。
用于布图设计过程的布图设计工具32可以从辅助存储器件70加载在工作存储器30上。用于布局所设计的标准单元并对所布局的标准单元进行布线的布局和布线工具34可以从辅助存储器件70加载在工作存储器30上。用于对所设计的布图数据执行OPC过程的OPC工具36可以从辅助存储器件70加载在工作存储器30上。使用可得到的设计工具(包括电子设计自动化(EDA)和计算机辅助设计(CAD)工具),不同的逻辑功能可以被集成到集成电路(IC)中。标准单元包括用于实现逻辑功能的多个晶体管。逻辑功能可以包括布尔功能(例如AND、OR和NOT)、存储功能(例如触发器、锁存器和缓冲器)以及数字组合功能(例如多路复用器和多路分配器)。每个标准单元具有预定的几何形状(宽度和高度)。EDA和CAD设计工具包括存储用于这些逻辑功能的标准单元定义的库(通常所说的标准单元库)。在半导体器件设计期间,设计工具基于逻辑设计和工艺参数(即标准单元的尺寸和宽度)从单元库选择一个或更多个标准单元,并将所述标准单元按行和列布局。在完成布局时,半导体器件设计被模拟、验证、然后被转移到芯片(即,形成在硅中)。
布图设计工具32可以配置为对于一些布图图案改变偏置数据(biasing data)。例如,布图设计工具32可以配置为允许特定的布图图案具有与由设计规则给出的形状和位置不同的形状和位置。此外,布图设计工具32可以配置为在改变的偏置数据的引导下执行设计规则检查(DRC)操作。工作存储器30可以是易失性存储器件(例如静态或动态随机存取存储器(SRAM或DRAM)器件)和非易失性存储器件(例如相变RAM(PRAM)、磁阻RAM(MRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和NOR闪存器件)中的至少一种。
输入输出器件50可以配置为通过用户界面器件控制用户的输入和输出数据。例如,输入输出器件50可以包括键盘和/或监视器,其用于从设计者接收相关信息。通过使用输入输出器件50,设计者可以接收关于半导体器件的区域或数据路径的信息,该区域或数据路径需要具有被调整的操作特性。输入输出器件50也可以用于显示由OPC工具36执行的过程的状态或结果。
辅助存储器件70可以被提供作为计算机系统的存储介质。辅助存储器件70可以用于存储应用程序、操作系统的镜像以及各种数据。辅助存储器件70可以是或可以包括存储卡(例如MMC、eMMC、SD、MicroSD等)、硬盘驱动器(HDD)和固态驱动器(SSD)中的至少一种。辅助存储器件70可以包括具有大存储容量的NAND闪存器件。在一实施方式中,辅助存储器件70可以包括下一代非易失性存储器件(例如PRAM、MRAM、ReRAM和FRAM器件)和/或NOR闪存器件。
系统互连器90可以被进一步提供作为用于计算机系统的内部网络的系统总线。CPU 100、工作存储器30、输入输出器件50和辅助存储器件70可以通过系统互连器90彼此电连接以在它们之间交换数据。然而,系统互连器90的结构可以不限于此示例,并且在一实施方式中,可以进一步提供额外的数据交换元件以提高数据处理过程中的效率。
图2是示出根据本发明构思的一实施方式的设计和制造半导体器件的方法的流程图。
参照图2,可以使用关于图1描述的计算机系统对半导体集成电路执行高级设计过程(在S10中)。例如,在高级设计过程中,作为设计过程中的目标对象的集成电路可以按照高级计算机语言来描述。在一实施方式中,C语言可以是高级计算机语言的一示例。通过高级设计过程设计的电路可以通过寄存器传输级(RTL)编码或模拟而被更具体地描述。此外,通过RTL编码生成的代码可以被转变为网表,并且结果可以被结合以描述半导体器件的整体。所结合的原理电路可以通过模拟工具验证,并且在某些情况下,可以考虑到验证步骤的结果而进一步执行调整步骤。
可以执行布图设计过程以在硅基板上实现逻辑上准备好的(logically-prepared)形式的半导体集成电路(在S20中)。例如,在布图设计过程期间可以参考在高级设计过程中准备好的原理电路或对应的网表。
用于布图设计过程的单元库可以包含关于标准单元的操作、速度和功耗的信息。大多数布图设计工具可以配置为定义单元库,该单元库用于以布图的形式表示门级电路。这里,布图可以被准备以限定图案的几何特征(例如形状、位置或尺寸),该图案用于形成将被集成在硅基板上的晶体管和互连线。例如,在硅基板上形成反相器电路可以包括在布图的至少一层或更多层中布局图案以实现反相器电路的组成元件(例如PMOS、NMOS、N-WELL、栅电极以及在其上的互连线)。然后,可以执行搜索操作以从已经存储在单元库中的反相器布图选择最合适的反相器布图。
可以执行布局存储在单元库中的各种标准单元并建立布线结构的步骤(在S30中)。例如,标准单元可以被布局以形成二维排布。然后,布线图案可以布局在所布局的标准单元上。可以执行布线步骤从而以先前设计的方式将所布局的标准单元彼此连接。布局和布线标准单元的步骤可以由布局和布线工具34自动执行。
在布线步骤之后,可以对布图执行验证步骤以检查是否存在违反给定设计规则的部分。在一实施方式中,验证步骤可以包括评估验证项目,诸如设计规则检查(DRC)、电气规则检查(ERC)以及布图与电路图(LVS)。这里,可以执行DRC以评估布图是否满足给定设计规则,可以执行ERC以评估在布图中是否存在电气断开问题,可以执行LVS以评估布图是否被准备好与门级网表一致。
可以执行OPC步骤(在S40中)。通常,当使用基于所设计的布图制造的光掩模对硅晶片执行光刻工艺时,可能发生光学邻近效应。OPC步骤可以被执行以校正光刻工艺中的光学邻近或变形问题。例如,在OPC步骤中,布图可以被修正以减小所设计的图案和实际形成的图案之间的形状差异,该形状差异可能由光学邻近效应或在光刻工艺的曝光步骤期间引起。作为OPC步骤的结果,布图图案的所设计的形状和位置可以略微变化或偏移。
可以基于由OPC步骤修正的布图来生成光掩模(在S50中)。通常,光掩模可以通过以这样的方式图案化形成在玻璃基板上的铬层以描绘布图图案来制造。
所制造的光掩模可以用于制造半导体器件(在S60中)。在制造过程中,可以执行或重复各种曝光和蚀刻步骤以在硅基板上顺序地形成在布图设计过程中限定的图案。
图3A、图3B和图3C是布图,其每个示出根据本发明构思的一实施方式的半导体器件。图4A、图4B和图4C是分别沿着图3A、图3B和图3C的线I-I'和II-II'截取的截面图。
参照图3A和图4A,半导体器件10a可以提供在基板1上。图3A的布图可以对应于标准单元的布图的一部分。在本实施方式中,半导体器件10a可以是单个晶体管。基板1可以是IV族元素半导体基板(例如硅、锗或硅锗的基板)或化合物半导体基板。作为示例,基板1可以是硅晶片。器件隔离层3可以设置在基板1中以限定有源区域AR。基板1的有源区域AR可以掺有n型或p型杂质。有源区域AR可以是PMOSFET区域或NMOSFET区域。
栅电极GE可以设置为与有源区域AR交叉。栅电极GE可以是在第一方向D1上延伸的线形结构。栅电极GE可以由导电材料形成或包括导电材料。例如,栅电极GE可以由掺杂的多晶硅、金属氮化物、金属硅化物和含金属的材料中的至少一种形成,或包括掺杂的多晶硅、金属氮化物、金属硅化物和含金属的材料中的至少一种。栅极绝缘层Gox可以插置在栅电极GE和基板1之间。栅极绝缘层Gox可以包括硅氧化物层和/或其介电常数高于硅氧化物层的介电常数的高k电介质层。高k电介质层可以包括金属氧化物(例如铝氧化物或铪氧化物)。栅电极GE可以被栅极盖图案GP覆盖。栅极盖图案GP可以由例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成,或包括例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种,并可以具有单层或多层结构。
源极/漏极区域(SD)5可以提供在基板1的在栅电极GE的相反两侧的部分中。源极/漏极区域5可以被掺杂以具有与基板1的导电类型不同的导电类型。例如,在有源区域AR是PMOSFET区域的情况下,基板1可以掺有n型杂质并且源极/漏极区域5可以被掺有p型杂质。在有源区域AR是NMOSFET区域的情况下,基板1可以掺有p型杂质并且源极/漏极区域5可以掺有n型杂质。栅极间隔物GS可以设置在栅电极GE的两个相反的侧表面上。栅极间隔物GS可以由例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成,或者包括例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种,并可以具有单层或多层结构。
栅电极GE、栅极盖图案GP、栅极间隔物GS、基板1和器件隔离层3可以被第一层间绝缘层IL1覆盖。第一层间绝缘层IL1可以由例如硅氮化物、硅氧化物、硅氮氧化物、低k电介质材料和多孔材料中的至少一种形成,或者包括例如硅氮化物、硅氧化物、硅氮氧化物、低k电介质材料和多孔材料中的至少一种,并可以具有单层或多层结构。
栅极接触CB和虚设栅极接触DCB可以被提供为穿透第一层间绝缘层IL1和栅极盖图案GP并与栅电极GE接触。栅极接触CB和虚设栅极接触DCB可以在第一方向D1上彼此间隔开。虚设栅极接触DCB可以与有源区域AR重叠。栅极接触CB可以与器件隔离层3重叠。在俯视图中,栅极接触CB可以与有源区域AR水平地间隔开。虚设栅极接触DCB可以具有与栅极接触CB相同的尺寸和高度。虚设栅极接触DCB的顶表面可以位于与栅极接触CB的顶表面相同的高度。虚设栅极接触DCB的底表面可以位于与栅极接触CB的底表面相同的高度。如这里使用的术语“接触”是指直接连接(即触摸),除非上下文另外地指示。如这里使用的,术语“虚设”用于指具有与其它部件相同或相似的结构和形状但不具有实质功能而仅作为图案存在于器件中的部件。
第二层间绝缘层IL2可以设置在第一层间绝缘层IL1上。第二层间绝缘层IL2可以由例如硅氮化物、硅氧化物、硅氮氧化物、低k电介质材料和多孔材料中的至少一种形成,或者包括例如硅氮化物、硅氧化物、硅氮氧化物、低k电介质材料和多孔材料中的至少一种,并可以具有单层或多层结构。第一线(例如互连线)M1和栅极通路VB可以设置在第二层间绝缘层IL2中。栅极通路VB可以将第一线M1电连接到栅极接触CB。栅极通路VB和第一线M1可以不设置在虚设栅极接触DCB上。电压可以通过栅极接触CB被施加到栅电极GE。虚设栅极接触DCB可以不用于向元件施加电压。例如,电压发生器VG可以产生电压并通过栅极接触CB将该电压施加到栅电极GE,并且该电压可以经由栅电极GE被施加到虚设栅极接触DCB。栅极接触CB可以配置为向栅电极GE传输电压。虚设栅极接触DCB可以不用于将任何电压传输到栅电极GE。电压发生器VG和第一线M1之间的电连接可以使用位于与第一线M1相同的水平处或位于比第一线M1更高的水平处的互连线来进行。例如,这样的连接可以由包括行解码器的功能块形成。为了附图的简化,可以省略电压发生器VG和第一线M1与功能块之间的电连接。此外,需要说明的是,在图3A-图3C和一些其它附图中,栅极通路VB被示出为具有比栅极接触CB的尺寸和第一线M1的宽度大的尺寸以将它们彼此区别开,它们的尺寸不限于此。在某些实施方式中,栅极通路VB可以被省略,栅极接触CB可以直接连接到第一线M1。
在某些实施方式中,如图3B和图4B所示,半导体器件10b还可以包括设置在虚设栅极接触DCB上的虚设栅极通路DVB。虚设栅极通路DVB可以不用于向元件施加电压。栅极接触CB和栅极通路VB可以配置为将电压传输到栅电极GE。虚设栅极接触DCB和虚设栅极通路DVB可以不用于将任何电压传输到栅电极GE。
在某些实施方式中,如图3C和图4C所示,半导体器件10c还可以包括设置在虚设栅极接触DCB上的虚设栅极通路DVB和虚设线DM1。虚设线DM1可以不用于向元件施加电压。栅极接触CB、栅极通路VB和第一线M1可以配置为向栅电极GE传输电压。虚设栅极接触DCB、虚设栅极通路DVB和虚设线DM1可以不用于向栅电极GE传输任何电压。在某些实施方式中,第一线M1可以连接到辅助线(其将参照图17描述),并且相同的电压可以从电压发生器VG施加到第一线M1和辅助线。
在图3A至图3C和图4A至图4C中,半导体器件10a、10b和10c被示出为平面型晶体管,但是本发明构思不限于此示例或特定实施方式。例如,根据本发明构思的一实施方式的半导体器件可以是鳍式场效应晶体管(FinFET)、多桥沟道场效应晶体管(MBCFET)、垂直场效应晶体管(VFET)或负电容场效应晶体管(NCFET)。
半导体器件10a、10b和10c中的每个可以包括虚设栅极接触DCB。与有源区域AR重叠的虚设栅极接触DCB可能引起半导体器件10a、10b和10c的特性的变化。例如,虚设栅极接触DCB可能对沟道区域微弱地施加电/机械应力。在半导体器件10a、10b和10c是PMOSFET的情况下,这样的应力可能导致沟道区域中的空穴的迁移率增大,因此,半导体器件的操作速度可以提高。相反,在半导体器件10a、10b和10c是NMOSFET的情况下,由于该应力,沟道区域中的电子的迁移率可能减小,但是NMOSFET的阈值电压增大并且其泄漏电流减小。随着半导体器件10a、10b和10c正在按比例缩小,在栅电极GE下面的沟道区域的长度可能变得越来越小。因此,虚设栅极接触DCB的存在可能极大地影响半导体器件10a、10b和10c的特性。根据本发明构思的一实施方式,在图2的步骤S20或S30中,虚设栅极接触DCB可以被布局在合适的位置以提高器件的性能。光掩模可以基于上述布图制造,然后可以用于制造半导体器件10a、10b和10c。
图5是示出根据本发明构思的一实施方式的半导体器件的布图。图6是示出沿着图5的线I-I'和III-III'截取的垂直截面的截面图。
参照图5和图6,半导体器件10d可以包括设置在基板1上并彼此间隔开的第一晶体管TR1和第二晶体管TR2。第一晶体管TR1可以与参照图3和图4描述的晶体管基本上相同。第二晶体管TR2可以不包括虚设栅极接触DCB。在某些实施方式中,第一晶体管TR1可以包括与第一有源区域AR1交叉的第一栅电极GE1。第一栅极绝缘层Gox1可以插置在第一栅电极GE1和基板1之间。第一栅极盖图案GP1可以设置在第一栅电极GE1上。虚设栅极接触DCB可以与第一有源区域AR1重叠。例如,虚设栅极接触DCB可以在源极/漏极区域之间与第一有源区域AR1的沟道区域重叠,使沟道区域在源极/漏极区域之间。
第二晶体管TR2可以包括与第二有源区域AR2交叉的第二栅电极GE2。第二栅极绝缘层Gox2可以插置在第二栅电极GE2和基板1之间。第二栅极盖图案GP2可以设置在第二栅电极GE2上。如上所述的虚设栅极接触可以不与第二有源区域AR2重叠。对于第二晶体管TR2(其是具有与第一晶体管TR1的类型不同的类型的晶体管)(例如NMOSFET的第二晶体管TR2和PMOSFET的第一晶体管TR1,或者反之亦然),第二栅电极GE2可以由与第一栅电极GE1不同的导电材料形成,或者包括与第一栅电极GE1不同的导电材料。第二栅极绝缘层Gox2可以由与第一栅极绝缘层Gox1不同的绝缘材料或高k电介质材料形成,或者包括与第一栅极绝缘层Gox1不同的绝缘材料或高k电介质材料。第二栅极盖图案GP2和第一栅极盖图案GP1可以由相同的绝缘材料或彼此不同的绝缘材料形成,或者包括相同的绝缘材料或彼此不同的绝缘材料。
尽管没有示出,但是第一源极/漏极区域可以设置在基板1中在第一栅电极GE1的相反两侧,第二源极/漏极区域可以设置在基板1中在第二栅电极GE2的相反两侧。对于第二晶体管TR2(其是具有与第一晶体管TR1的类型不同类型的晶体管)(例如NMOSFET的第二晶体管TR2和PMOSFET的第一晶体管TR1,或者反之亦然),第一源极/漏极区域和第二源极/漏极区域可以在其中的掺杂剂的种类或浓度上彼此不同。
第一晶体管TR1和第二晶体管TR2可以被第一层间绝缘层IL1覆盖。第一栅极接触CB1和虚设栅极接触DCB中的每个可以被提供为穿透第一层间绝缘层IL1和第一栅极盖图案GP1并与第一栅电极GE1接触。虚设栅极接触DCB可以与第一有源区域AR1重叠,并且第一栅极接触CB1可以与第一有源区域AR1间隔开。在某些实施方式中,第一栅极接触CB1可以与第一有源区域AR1垂直地间隔开。第二栅极接触CB2可以被提供为穿过第一层间绝缘层IL1和第二栅极盖图案GP2并与第二栅电极GE2接触。
第一层间绝缘层IL1可以被第二层间绝缘层IL2覆盖。第一栅极通路VB1和第一线M1可以设置在第二层间绝缘层IL2中并可以电连接到第一栅极接触CB1。第二栅极通路VB2和第二线M2可以设置在第二层间绝缘层IL2中并可以电连接到第二栅极接触CB2。除了上述差异之外,根据本实施方式的半导体器件10d可以具有与参照图3A和图4A描述的特征基本上相同的特征。
图7是根据本发明构思的一实施方式的半导体器件的布图。图8是沿着图7的线IV-IV'和V-V'截取的截面图。
在根据本实施方式的半导体器件10e中,器件隔离层3可以设置在基板1上以限定彼此间隔开的第二有源区域AR2至第六有源区域AR6,如图7和图8所示。基板1的第二有源区域AR2至第六有源区域AR6中的每个可以掺有n型或p型杂质。第二栅电极GE2可以设置为与第二有源区域AR2交叉。第二栅电极GE2可以被包括在参照图5和图6描述的第二晶体管TR2中。第二晶体管TR2可以配置为具有与前述实施方式中的结构相似的结构,因此将省略其重复描述。
第三有源区域AR3和第四有源区域AR4可以在第一方向D1上彼此间隔开。第三栅电极GE3可以设置为与第三有源区域AR3交叉,第四栅电极GE4可以设置为与第四有源区域AR4交叉。第三栅电极GE3和第四栅电极GE4中的每个可以是在第一方向D1上延伸的线形图案。第三栅电极GE3和第四栅电极GE4可以位于在第一方向D1上延伸的单一直线上。第三栅电极GE3和第四栅电极GE4可以通过栅极分隔图案IP而彼此间隔开。在某些实施方式中,导电线可以通过栅极分隔图案IP被分隔为第三栅电极GE3和第四栅电极GE4。
第三栅极绝缘层Gox3可以插置在第三栅电极GE3和基板1之间。第四栅极绝缘层Gox4可以插置在第四栅电极GE4和基板1之间。第三栅电极GE3和第四栅电极GE4可以由相同的材料形成并可以具有相同的结构。第三栅极绝缘层Gox3和第四栅极绝缘层Gox4可以由相同的材料形成并可以具有相同的结构。第三栅极盖图案GP3可以设置在第三栅电极GE3上,第四栅极盖图案GP4可以置于第四栅电极GE4上。第三栅极盖图案GP3和第四栅极盖图案GP4可以由相同的材料形成并可以具有相同的结构。
栅极分隔图案IP可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成,或者包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。栅极分隔图案IP可以插置在第三栅极盖图案GP3和第四栅极盖图案GP4之间、在第三栅电极GE3和第四栅电极GE4之间以及在第三栅极绝缘层Gox3和第四栅极绝缘层Gox4之间,并可以与器件隔离层3接触。
第五有源区域AR5和第六有源区域AR6可以在第一方向D1上彼此间隔开。基板1的第五有源区域AR5和第六有源区域AR6可以分别掺有其导电类型彼此不同的杂质。第五栅电极GE5可以设置为与第五有源区域AR5和第六有源区域AR6交叉。第五栅极绝缘层Gox5可以插置在第五栅电极GE5和基板1之间。第五栅极盖图案GP5可以设置在第五栅电极GE5上。
第二栅电极GE2至第五栅电极GE5和基板1可以被第一层间绝缘层IL1和第二层间绝缘层IL2顺序地覆盖。设置在第二层间绝缘层IL2中的第三线M3和第三栅极通路VB3可以通过形成为穿透第一层间绝缘层IL1和第三栅极盖图案GP3的第三栅极接触CB3电连接到第三栅电极GE3。设置在第二层间绝缘层IL2中的第四线M4和第四栅极通路VB4可以通过形成为穿透第一层间绝缘层IL1和第五栅极盖图案GP5的第四栅极接触CB4电连接到第五栅电极GE5。
第一虚设栅极接触DCB1可以被提供为穿透第一层间绝缘层IL1和第四栅极盖图案GP4并与第四栅电极GE4接触。第二虚设栅极接触DCB2可以被提供为穿透第一层间绝缘层IL1和第五栅极盖图案GP5并与第五栅电极GE5接触。第一虚设接触DCB1和第二虚设接触DCB2可以不用于向元件施加电压。栅极接触和互连线可以电连接到第四栅电极GE4以向其施加电压,但是为了附图的简单起见,它们没有被示出。
图9是根据本发明构思的一实施方式的半导体器件的布图。图10是沿着图9的线VI-VI'截取的截面图。
参照图9和图10,根据本实施方式的半导体器件10f可以包括设置在基板1上以在第一方向D1上彼此相邻的第一标准单元ST1和第二标准单元ST2。第一标准单元ST1可以包括通过器件隔离层3彼此间隔开的第一NMOS区域NR1和第一PMOS区域PR1。第二标准单元ST2可以包括通过器件隔离层3彼此间隔开的第二NMOS区域NR2和第二PMOS区域PR2。第一NMOS区域NR1可以与第二NMOS区域NR2相邻。第一NMOS区域NR1和第二NMOS区域NR2可以设置在第一PMOS区域PR1和第二PMOS区域PR2之间。第一标准单元ST1和第二标准单元ST2可以包括或共用被设置为与所有的区域(NR1、PR1、NR2和PR2)交叉的栅电极GE。
第一电源线MP1可以邻近第一标准单元ST1的第一PMOS区域PR1设置。第二电源线MP2可以提供在第一标准单元ST1和第二标准单元ST2之间。第三电源线MP3可以邻近第二标准单元ST2的第二PMOS区域PR2设置。第一电压可以被施加到第一电源线MP1和第三电源线MP3。与第一电压不同的第二电压可以被施加到第二电源线MP2。第一电压和第二电压中的一个可以是电源电压(Vdd),另一个可以是接地电压(Vss)。
第一线M1可以设置在第一PMOS区域PR1和第一NMOS区域NR1之间。第一线M1可以通过栅极通路VB和栅极接触CB电连接到栅电极GE。虚设栅极接触DCB可以设置在第二PMOS区域PR2和第二NMOS区域NR2之间以与栅电极GE接触。虚设栅极接触DCB可以更靠近第二NMOS区域NR2而不是第二PMOS区域PR2。在一实施方式中,在俯视图中,虚设栅极接触DCB可以与第二NMOS区域NR2和与其相邻的器件隔离层3之间的边界重叠。在某些实施方式中,与图9中的不同,虚设栅极接触DCB可以更靠近第二PMOS区域PR2而不是第二NMOS区域NR2。
图11是根据本发明构思的一实施方式的半导体器件的布图。
参照图11,半导体器件10g可以包括布置在基板1上以在第一方向D1上形成单列的第一标准单元ST1至第四标准单元ST4。第一标准单元ST1至第四标准单元ST4中的每个可以包括NMOS区域NR和PMOS区域PR。第一标准单元ST1的NMOS区域NR和PMOS区域PR的布置可以与第二标准单元ST2的NMOS区域NR和PMOS区域PR的布置对称。第三标准单元ST3的NMOS区域NR和PMOS区域PR的布置可以与第二标准单元ST2的NMOS区域NR和PMOS区域PR的布置对称。第四标准单元ST4的NMOS区域NR和PMOS区域PR的布置可以与第三标准单元ST3的NMOS区域NR和PMOS区域PR的布置对称。第一电源线MP1可以邻近第一标准单元ST1的PMOS区域PR设置。第二电源线MP2可以设置在第一标准单元ST1和第二标准单元ST2之间。第三电源线MP3可以设置在第二标准单元ST2和第三标准单元ST3之间。第四电源线MP4可以设置在第三标准单元ST3和第四标准单元ST4之间。第五电源线MP5可以邻近第四标准单元ST4的PMOS区域PR设置。第一电压可以被施加到第一电源线MP1、第三电源线MP3和第五电源线MP5。第二电压可以被施加到第二电源线MP2和第四电源线MP4。第一电压和第二电压中的一个可以是电源电压(Vdd),另一个可以是接地电压(Vss)。
第一线M1可以设置在第一标准单元ST1的PMOS区域PR和NMOS区域NR之间。第一线M1可以通过栅极通路VB和栅极接触CB电连接到栅电极GE。第一虚设栅极接触DCB1可以在第二标准单元ST2的PMOS区域PR和NMOS区域NR之间与栅电极GE接触。第二虚设栅极接触DCB2可以在第三标准单元ST3的PMOS区域PR和NMOS区域NR之间与栅电极GE接触。第三虚设栅极接触DCB3可以在第四标准单元ST4的PMOS区域PR和NMOS区域NR之间与栅电极GE接触。图11示出其中提供三个虚设栅极接触(DCB1、DCB2和DCB3)的示例,但是在一实施方式中,半导体器件10g可以配置为具有一个或两个虚设栅极接触。在一实施方式中,虚设栅极接触(DCB1、DCB2和DCB3)中的至少一个可以与第一标准单元ST1至第四标准单元ST4中的至少一个的PMOS区域PR或NMOS区域NR相邻或重叠。
图12A至图12C是示出根据本发明构思的一实施方式的半导体器件的布图。例如,图12A至图12C示出根据本发明构思的一实施方式的标准单元的布图。
参照图12A,半导体器件10h可以包括设置在基板1上并彼此间隔开的第一栅电极GE1至第五栅电极GE5。第一栅电极GE1至第五栅电极GE5中的每个可以是在长度方向(例如第一方向D1)上延伸的线形图案,并且第一栅电极GE1至第五栅电极GE5可以在与第一方向D1不同的第二方向D2上彼此间隔开。彼此间隔开的第一绝缘隔离图案IS1至第三绝缘隔离图案IS3可以设置在基板1上。第一绝缘隔离图案IS1至第三绝缘隔离图案IS3中的每个可以是在长度方向(例如第一方向D1)上延伸的线形图案,并且第一绝缘隔离图案IS1至第三绝缘隔离图案IS3可以在第二方向D2上彼此间隔开。第一绝缘隔离图案IS1可以与第二栅电极GE2间隔开,使第一栅电极GE1插置在其间。第二绝缘隔离图案IS2可以设置在第四栅电极GE4和第五栅电极GE5之间。第三绝缘隔离图案IS3可以与第二绝缘隔离图案IS2间隔开,使第五栅电极GE5插置在其间。
在一实施方式中,在第一栅电极GE1与第二栅电极GE2之间的距离、在第二栅电极GE2与第三栅电极GE3之间的距离、在第三栅电极GE3与第四栅电极GE4之间的距离、在第一绝缘隔离图案IS1与第一栅电极GE1之间的距离、在第二绝缘隔离图案IS2与第四栅电极GE4之间的距离、在第二绝缘隔离图案IS2与第五栅电极GE5之间的距离以及在第三绝缘隔离图案IS3与第五栅电极GE5之间的距离可以彼此相同。
源极/漏极接触CA可以设置在第一绝缘隔离图案IS1与第一栅电极GE1之间、在第一栅电极GE1至第五栅电极GE5之间以及在第三绝缘隔离图案IS3与第五栅电极GE5之间。源极/漏极接触CA可以具有在第一方向D1上伸长的条形。第一电源线MP1和第二电源线MP2可以彼此间隔开并可以设置为与第一栅电极GE1至第五栅电极GE5的端部交叉。第一线M1至第六线M6可以设置在第一电源线MP1和第二电源线MP2之间。源极/漏极接触CA中的一些可以通过源极/漏极通路VA电连接到线(MP1、MP2和M2、M5、M6)。
第一栅电极GE1至第五栅电极GE5中的每个可以通过栅极接触CB和栅极通路VB电连接到相应的线(即相应的互连线)。例如,第一栅电极GE1可以通过与第一栅电极GE1重叠的栅极接触CB和栅极通路VB电连接到第一线M1。第三栅电极GE3可以通过与第三栅电极GE3重叠的栅极接触CB和栅极通路VB电连接到第一线M1。第二栅电极GE2可以通过与第二栅电极GE2重叠的栅极接触CB和栅极通路VB电连接到第三线M3。第四栅电极GE4可以通过与第四栅电极GE4重叠的栅极接触CB和栅极通路VB电连接到第四线M4。第五栅电极GE5可以通过与第五栅电极GE5重叠的栅极接触CB和栅极通路VB电连接到第二线M2。
参照图3A至图11描述的虚设栅极接触DCB可以被布局以提高半导体器件10h的性能和可靠性,该半导体器件10h具有图12A所示的标准单元的布图。例如,虚设栅极接触DCB可以在图2的布图设计步骤S20中或在布局和布线标准单元的步骤S30中被布局。
虚设栅极接触DCB可以在PMOS区域PR中被布局在第一栅电极GE1至第五栅电极GE5中的至少一个上以提高晶体管的速度和性能。例如,虚设栅极接触DCB可以设置在图12A的半导体器件10h的PMOS区域PR上。例如,如图12B所示,在根据本实施方式的半导体器件10i中,虚设栅极接触DCB可以在PMOS区域PR中分别设置在第二栅电极GE2和第四栅电极GE4上。虚设栅极接触DCB可以与第一线M1重叠,但是可以不电连接到第一线M1。
在图12C中,虚设栅极接触DCB可以在NMOS区域NR中和/或在NMOS区域NR的边界附近被布局在第一栅电极GE1至第五栅电极GE5中的至少一个上以减小或抑制图12A的半导体器件10h的泄漏电流,从而提高半导体器件10h的可靠性,尽管它可能降低NMOS区域NR中的晶体管的速度。例如,在根据本实施方式的半导体器件10j中,如图12C所示,虚设栅极接触DCB可以被布局在NMOS区域NR中和/或在NMOS区域NR的边界附近以被分别布局在第一栅电极GE1、第三栅电极GE3、第四栅电极GE4和第五栅电极GE5上。虚设栅极接触DCB可以不与第一线M1至第六线M6重叠。
第一线M1至第六线M6中的至少一条可以是引脚连接线。引脚连接线可以用于从标准单元的外部接收信号。在一实施方式中,引脚连接线可以用于将信号输出到标准单元的外部。
光掩模可以使用图12A至图12C的标准单元的布图来制造并可以用于制造半导体器件。下面将更详细地描述使用图12B中示出的标准单元的布图在基板上制造的半导体器件的示例。
图13A、图13B和图13C是分别沿着图12B的线VII-VII'、VIII-VIII'和IX-IX'截取的截面图。图13A、图13B和图13C的半导体器件10i可以对应于FinFET的示例。
参照图12B、图13A、图13B和图13C,基板1可以包括PMOS区域PR和NMOS区域NR。PMOS区域PR和NMOS区域NR可以由第二沟槽TC2限定,第二沟槽TC2形成在基板1的上部中。第二沟槽TC2可以位于PMOS区域PR和NMOS区域NR之间。PMOS区域PR和NMOS区域NR可以在第一方向D1上彼此间隔开,使第二沟槽TC2插置在它们之间。
多个有源鳍AF可以提供在PMOS区域PR和NMOS区域NR的每个中。有源鳍AF可以在第二方向D2上延伸以彼此平行。有源鳍AF可以是基板1的垂直突出的部分。第一沟槽TC1可以限定有源鳍AF。在某些实施方式中,第一沟槽TC1可以围绕每个有源鳍AF的下部。第一沟槽TC1可以比第二沟槽TC2浅。例如,第一沟槽TC1的底表面可以高于第二沟槽TC2的底表面。
器件隔离层3可以填充第一沟槽TR1和第二沟槽TR2。器件隔离层3可以包括硅氧化物层。有源鳍AF的上部可以垂直地突出在器件隔离层3之上。器件隔离层3可以不覆盖有源鳍AF的上部侧表面。器件隔离层3可以覆盖有源鳍AF的下部侧表面。第一栅电极GE1至第五栅电极GE5可以设置为与有源鳍AF交叉。栅极绝缘层Gox可以插置在第一栅电极GE1至第五栅电极GE5与有源鳍AF之间。
PMOS区域PR上的每个有源鳍AF可以包括第一顶表面TS1和第一侧表面SW1。第一栅电极GE1至第五栅电极GE5中的每个可以覆盖第一顶表面TS1和第一侧表面SW1。第一沟道区域CH1可以设置在有源鳍AF的上部中。第一沟道区域CH1可以对应于在PMOS区域PR中分别与第一栅电极GE1至第五栅电极GE5重叠的有源鳍AF的上部。第一源极/漏极图案SD1可以提供在有源鳍AF上。在某些实施方式中,第一源极/漏极图案SD1可以在PMOS区域PR中位于第一栅电极GE1至第五栅电极GE5中的每个的相反两侧。第一源极/漏极图案SD1可以由其晶格常数大于构成基板1的半导体材料的晶格常数的半导体材料(例如SiGe)形成,或包括其晶格常数大于构成基板1的半导体材料的晶格常数的半导体材料(例如SiGe)。第一源极/漏极图案SD1可以对第一沟道区域CH1施加压应力。第一源极/漏极图案SD1可以掺有p型杂质(例如硼)。
NMOS区域NR中的每个有源鳍AF可以包括第二顶表面TS2和第二侧表面SW2。第一栅电极GE1至第五栅电极GE5中的每个可以被提供为覆盖第二顶表面TS2和第二侧表面SW2。第二沟道区域CH2可以设置在有源鳍AF的上部中。第二沟道区域CH2可以对应于在NMOS区域NR中分别与第一栅电极GE1至第五栅电极GE5重叠的有源鳍AF的上部。第二源极/漏极图案SD2可以提供在有源鳍AF的部分上。在某些实施方式中,第二源极/漏极图案SD2可以在NMOS区域NR中位于第一栅电极GE1至第五栅电极GE5中的每个的相反两侧。第二源极/漏极图案SD2可以是半导体外延图案。作为一示例,第二源极/漏极图案SD2可以由与基板1相同的半导体材料(例如Si)形成,或包括与基板1相同的半导体材料(例如Si)。第二源极/漏极图案SD2可以掺有n型杂质(例如磷或砷)。
如图13A所示,第一绝缘隔离图案IS1和第二绝缘隔离图案IS2中的每个可以被提供为穿透第一层间绝缘层IL1和有源鳍AF,并可以延伸到基板1中。第一绝缘隔离图案IS1和第二绝缘隔离图案IS2可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成,或者包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
如图13B所示,栅极接触CB可以被提供为穿透第一层间绝缘层IL1和栅极盖图案GP并与第二栅电极GE2接触。栅极接触CB可以设置在PMOS区域PR和NMOS区域NR之间并可以与器件隔离层3重叠。栅极接触CB可以通过栅极通路VB电连接到第三线M3。虚设栅极接触DCB可以被提供为穿透第一层间绝缘层IL1和栅极盖图案GP并与第二栅电极GE2接触。虚设栅极接触DCB可以与PMOS区域PR中的有源鳍AF中的至少一个重叠。为了附图的简化,假定PMOS区域具有三个有源鳍AF,并且所述三个有源鳍AF中的一个和虚设栅极接触DCB彼此重叠。在一实施方式中,PMOS区域可以包括多于三个的有源鳍AF或少于三个的有源鳍AF。在一实施方式中,虚设栅极接触DCB可以与两个或更多个有源鳍AF重叠。在一实施方式中,虚设栅极接触DCB可以设置为与PMOS区域PR中的一有源鳍AF的一部分重叠。
如图13C所示,第一源极/漏极图案SD1可以彼此接触。第二源极/漏极图案SD2也可以彼此接触。第一源极/漏极图案SD1可以通过源极/漏极接触CA和源极/漏极通路VA电连接到第二线M2。第二源极/漏极图案SD2可以通过源极/漏极接触CA和源极/漏极通路VA电连接到第五线M5。
图14A、图14B和图14C是分别沿着图12B的线VII-VII'、VIII-VIII'和IX-IX'截取的截面图。图14A、图14B和图14C的半导体器件10i可以对应于MBCFET的示例。
参照图14A、图14B和图14C,半导体器件10i可以在PMOS区域PR和NMOS区域NR的每个中包括单个有源鳍AF。在PMOS区域PR中,多个第一沟道图案CP1可以依次堆叠在有源鳍AF上。所述多个第一沟道图案CP1可以彼此间隔开。在NMOS区域NR中,多个第二沟道图案CP2可以依次堆叠在有源鳍AF上。所述多个第二沟道图案CP2可以彼此间隔开。第二栅电极GE2可以延伸到在所述多个第一沟道图案CP1之间的区域和在所述多个第二沟道图案CP2之间的区域中。除了上述差异之外,根据本实施方式的半导体器件10i可以具有与参照图13A至图13C描述的特征基本上相同的特征。为了附图的简化,图14B在PMOS区域PR和NMOS区域NR的每个中包括单个有源鳍AF。在一实施方式中,至少两个或更多个有源鳍AF可以设置在PMOS区域PR和NMOS区域NR的每个中。
图15A和图15B是示出根据本发明构思的一实施方式的半导体器件的布图。
参照图15A,在半导体器件10k中,基板1可以包括彼此间隔开的PMOS区域PR和NMOS区域NR。彼此相邻的PMOS区域PR和NMOS区域NR的每对可以设置为彼此对称。栅电极GE可以设置为与PMOS区域PR和NMOS区域NR交叉。尽管没有示出,但是参照图7和图8描述的栅极分隔图案IP可以插置于在第一方向D1上彼此相邻的两个栅电极GE之间。所述两个栅电极GE可以在第一方向D1上彼此间隔开而使栅极分隔图案IP在其间。绝缘隔离图案IS可以稀疏地分布在基板1上以插置在栅电极GE之间。为了便于说明,在图15A中省略互连线、源极/漏极接触以及源极/漏极通路。栅极接触CB可以设置在栅电极GE上的适当位置处。栅极接触CB可以用于向栅电极GE施加电压。
然而,如特定区域P1所示的,栅极接触CB可以设置在沿第一方向D1延伸穿过特定区域P1的栅电极GE的端部附近。在特定区域P1中可以不设置栅极接触CB。如图15B所示,虚设栅极接触DCB可以设置在特定区域P1中以提高特定区域P1中的一些晶体管的性能和可靠性。虚设栅极接触DCB可以与特定区域P1中的一些晶体管的栅电极GE接触。
参照图15B,在半导体器件10l中,虚设栅极接触DCB可以设置在特定区域P1中并在栅电极GE上。虚设栅极接触DCB可以不用于向元件施加电压。每个虚设栅极接触DCB可以邻近于PMOS区域PR或NMOS区域NR设置。在俯视图中,每个虚设栅极接触DCB可以与PMOS区域PR或NMOS区域NR的边界接触。在一实施方式中,在俯视图中,每个虚设栅极接触DCB可以与PMOS区域PR或NMOS区域NR部分地重叠。
图16是示出根据本发明构思的一实施方式的半导体器件的布图。
参照图16,根据本实施方式的半导体器件10m可以包括设置在基板1上以在第一方向D1上彼此相邻的第一标准单元ST1和第二标准单元ST2。第一标准单元ST1和第二标准单元ST2中的每个可以包括成一对的PMOS区域PR和NMOS区域NR。栅电极GE可以设置为与PMOS区域PR和NMOS区域NR交叉。第一电源线MP1可以邻近第一标准单元ST1设置。第二电源线MP2可以提供在第一标准单元ST1和第二标准单元ST2之间。第三电源线MP3可以邻近第二标准单元ST2设置。第一电源线MP1至第三电源线MP3可以是与参照图9描述的特征基本上相同或相似的特征。源极/漏极接触CA中的一些可以通过源极/漏极通路VA电连接到第一电源线MP1或第三电源线MP3。
栅极接触CB可以设置在栅电极GE中的至少一些上并可以通过栅极通路VB电连接到第一线M1。虚设栅极接触DCB可以设置在栅电极GE中的至少一些上。在本实施方式中,虚设栅极接触DCB可以位于PMOS区域PR和NMOS区域NR之间。虚设栅极接触DCB可以通过虚设栅极通路DVB连接到虚设线DM1。虚设线DM1可以不电连接到除了栅电极GE之外的其它线。除了这些差异之外,根据本实施方式的半导体器件10m可以具有与之前实施方式中的特征相同或相似的特征。
图17是示出根据本发明构思的一实施方式的半导体器件的布图。图17可以是单个标准单元的布图。
参照图17,半导体器件10n可以包括基板1。PMOS区域PR和NMOS区域NR可以设置在基板1中。绝缘隔离图案IS可以设置在基板1上以彼此间隔开。第一栅电极GE1至第五栅电极GE5可以设置在绝缘隔离图案IS之间以在第二方向D2上彼此间隔开。源极/漏极接触CA可以设置在左边的绝缘隔离图案IS与第一栅电极GE1之间、在第一栅电极GE1至第五栅电极GE5之间以及在第五栅电极GE5与右边的绝缘隔离图案IS之间。第一电源线MP1可以设置在第一栅电极GE1至第五栅电极GE5的端部上。第二电源线MP2可以设置在第一栅电极GE1至第五栅电极GE5的另外的端部上。第一线M1至第四线M4可以设置在第一电源线MP1和第二电源线MP2之间以在第一方向D1上彼此间隔开。辅助线AM1可以设置在第四线M4和第二电源线MP2之间。
在PMOS区域PR中,栅极接触CB可以分别设置在第二栅电极GE2至第五栅电极GE5上。栅极接触CB可以通过栅极通路VB电连接到第一线M1。第一线M1可以通过源极/漏极通路VA电连接到与第一栅电极GE1的一侧相邻的源极/漏极接触CA。多个辅助栅极接触ACB可以设置在NMOS区域NR中并分别在第二栅电极GE2至第五栅电极GE5上。辅助栅极接触ACB可以通过辅助栅极通路AVB电连接到辅助线(即辅助互连线)AM1。辅助线AM1可以与第一线M1电连接,并可以被施加有与第一线M1中的电信号相同的电信号。例如,电压发生器VG可以产生第一电压并将第一电压施加到第一线M1和辅助线AM1。电压发生器VG、第一线M1和辅助线AM1之间的电连接可以使用位于与第一线M1相同的水平处或位于更高的水平处的互连线进行。为了附图的简化,可以省略在电压发生器VG、第一线M1和辅助线AM1之间的这样的电连接。
图18是示出根据本发明构思的一实施方式的半导体器件的布图。
参照图18,根据本实施方式的半导体器件10o可以包括在其中提供PMOS区域PR和NMOS区域NR的基板1。两个有源鳍AF可以设置在PMOS区域PR和NMOS区域NR的每个中。两个有源鳍AF也可以设置在PMOS区域PR和NMOS区域NR之间。在一些实施方式中,设置在PMOS区域PR与NMOS区域NR之间的所述两个有源鳍AF可以是虚设鳍。有源鳍AF可以在第一方向上彼此间隔开并可以在第二方向D2上延伸。第一栅电极GE1至第五栅电极GE5可以在第一方向D1上延伸以与有源鳍AF交叉。第一栅电极GE1至第五栅电极GE5可以在第二方向D2上彼此间隔开相同的距离。当在第二方向D2上测量时,第一栅电极GE1至第五栅电极GE5中的每个可以具有第一宽度W1。
栅极接触(CB1-CB3)中的一个和虚设栅极接触(DCB1-DCB3)中的一个可以设置在第二栅电极GE2至第四栅电极GE4中的每个上。当在第二方向D2上测量时,栅极接触(CB1-CB3)中的每个可以具有第二宽度W2。当在第二方向D2上测量时,虚设栅极接触(DCB1-DCB3)中的每个可以具有第三宽度W3。第二宽度W2可以等于第三宽度W3。第二宽度W2可以大于第一至第五栅电极GE1-GE5中的每个的第一宽度W1。在一实施方式中,第二宽度W2可以是第一宽度W1的约3至5倍。例如,第一宽度W1可以为约4nm,第二宽度W2可以为约16nm。诸如“约”或“近似地”的术语可以反映仅以小的相对方式和/或以不显著改变某些元件的操作、功能或结构的方式改变的数量、尺寸、取向或布图。例如,从“约0.1至约1”的范围可以涵盖诸如在0.1周围的0%-5%偏差和在1周围的0%至5%偏差的范围,尤其是如果这样的偏差保持与所列出的范围相同的效果。
当在第一方向D1上测量时,每个有源鳍AF可以具有第四宽度W4。当在第一方向D1上测量时,栅极接触(CB1-CB3)中的每个可以具有第五宽度W5。当在第一方向D1上测量时,虚设栅极接触(DCB1-DCB3)中的每个可以具有第六宽度W6。第五宽度W5可以等于第六宽度W6。第五宽度W5可以大于第四宽度W4。在一实施方式中,第五宽度W5可以是第四宽度W4的约1.5至2.5倍。例如,第四宽度W4可以为约8nm,第五宽度W5可以为约16nm。
栅极接触(CB1-CB3)可以与有源鳍AF的部分重叠。虚设栅极接触(DCB1-DCB3)可以与有源鳍AF的部分重叠。第一栅极接触CB1可以设置在PMOS区域PR上并在第二栅电极GE2上。第二栅极接触CB2可以设置在PMOS区域PR和NMOS区域NR之间并在第三栅电极GE3上。第三栅极接触CB3可以设置为与PMOS区域PR的边界相邻并在第四栅电极GE4上。第二虚设栅极接触DCB2可以设置在PMOS区域PR上并在第三栅电极GE3上。
第一栅极接触CB1、第二栅极接触CB2和第二虚设栅极接触DCB2可以设置为具有分别位于三角形(在下文,第一三角形TG1)的顶点处的中心。在一实施方式中,第一三角形TG1可以是直角三角形。第一三角形TG1可以在第一栅极接触CB1的中心处具有第一角度θ1。在一实施方式中,第一角度θ1可以是在约30°与约50°之间的角度。
第三栅极接触CB3、第二栅极接触CB2和第二虚设栅极接触DCB2可以设置为具有分别位于三角形(在下文,第二三角形TG2)的顶点处的中心。在一实施方式中,第二三角形TG2可以是等腰三角形。第二三角形TG2可以在第三栅极接触CB3的中心处具有第二角度θ2。第二角度θ2可以是在约30°和约50°之间的角度。
图19是示出根据本发明构思的一实施方式的半导体器件的布图。
参照图19,根据本实施方式的半导体器件10p可以包括在其中提供PMOS区域PR和NMOS区域NR的基板1。三个有源鳍AF可以设置在PMOS区域PR和NMOS区域NR的每个中。一个有源鳍AF可以设置在PMOS区域PR和NMOS区域NR之间。栅电极GE可以设置为与有源鳍AF交叉。栅极接触CB和虚设栅极接触DCB可以设置在栅电极GE上。每个虚设栅极接触DCB可以设置在有源鳍AF之间,或者可以与有源鳍AF的至少一部分重叠。除了上述差异之外,根据本实施方式的半导体器件10p可以具有与参照图18描述的特征基本上相同的特征。
图20是示出根据本发明构思的一实施方式的半导体器件的布图。
参照图20,根据本实施方式的半导体器件10q可以包括在其中提供PMOS区域PR和NMOS区域NR的基板1。两个有源鳍AF可以设置在PMOS区域PR和NMOS区域NR的每个中。两个有源鳍AF可以设置于在第一方向上彼此相邻的PMOS区域和NMOS区域NR之间。栅电极GE可以设置为与有源鳍AF交叉。栅极接触CB和虚设栅极接触DCB可以设置在栅电极GE上。每个虚设栅极接触DCB可以设置在两个有源鳍AF之间,或者可以与有源鳍AF的至少一部分重叠。在第一方向D1上测量的有源鳍AF的宽度可以为约5nm。每个虚设栅极接触DCB可以与NMOS区域NR或PMOS区域PR的边界相邻。除了上述差异之外,根据本实施方式的半导体器件10q可以具有与参照图18描述的特征基本上相同的特征。
根据本发明构思的实施方式,半导体器件可以包括虚设栅极接触,其提高半导体器件的信号速度或性能。此外,虚设栅极接触可以用于抑制泄漏电流,这使得可以提高半导体器件的可靠性。
尽管已经具体示出并描述了本发明构思的实施方式,但是本领域普通技术人员将理解,在不脱离所附权利要求书的精神和范围的情况下可以在其中进行形式和细节上的变化。
本申请要求分别于2019年8月1日、2019年8月9日和2020年1月20日在韩国知识产权局提交的韩国专利申请第10-2019-0094008号、第10-2019-0097258号和第10-2020-0007423号的优先权,它们的全部内容通过引用结合于此。

Claims (20)

1.一种半导体器件,包括:
第一栅电极,设置在基板上并在关于所述基板的上表面的第一水平方向上延伸;
第一栅极接触和虚设栅极接触,在所述第一水平方向上彼此间隔开并与所述第一栅电极的顶表面接触;
第一互连线,在关于所述基板的所述上表面的与所述第一水平方向不同的第二水平方向上延伸,并在关于所述基板的所述上表面的垂直方向上与所述第一栅极接触重叠;以及
电压发生器,配置为产生第一电压并通过所述第一互连线和所述第一栅极接触将所述第一电压施加到所述第一栅电极,并且
其中所述虚设栅极接触通过所述第一栅电极接收所述第一电压。
2.根据权利要求1所述的半导体器件,还包括:
栅极通路,设置在所述第一栅极接触上并在所述垂直方向上插置在所述第一互连线和所述第一栅电极之间。
3.根据权利要求1所述的半导体器件,还包括:
设置在所述虚设栅极接触上的虚设栅极通路;和
设置在所述虚设栅极通路上的虚设互连线,
其中所述虚设互连线在所述第二水平方向上延伸,
其中所述虚设互连线在所述第一水平方向上与所述第一互连线水平地间隔开,并且
其中所述虚设栅极接触在所述垂直方向上与所述虚设互连线重叠。
4.根据权利要求3所述的半导体器件,
其中所述虚设互连线在所述第二水平方向上延伸并在所述第一水平方向上与所述第一互连线间隔开,并且
其中所述第一电压通过所述第一栅电极、所述虚设栅极接触和所述虚设栅极通路被施加到所述虚设互连线。
5.根据权利要求3所述的半导体器件,还包括:
器件隔离层,设置在所述基板中以限定有源区域,
其中所述虚设栅极通路在所述垂直方向上与所述有源区域重叠,或者在所述第一水平方向上与所述有源区域相邻。
6.根据权利要求5所述的半导体器件,还包括:
有源鳍,在所述垂直方向上从所述基板突出并具有比所述器件隔离层的顶表面高的顶表面,
其中所述虚设栅极通路在所述垂直方向上与所述有源鳍重叠。
7.根据权利要求6所述的半导体器件,还包括:
在所述垂直方向上依次堆叠在所述有源鳍上的多个沟道图案,
其中所述第一栅电极配置为围绕所述多个沟道图案中的每个。
8.根据权利要求2所述的半导体器件,还包括:
层间绝缘层,
其中所述第一互连线和所述栅极通路设置在所述层间绝缘层中,
其中所述栅极通路与所述第一互连线的底表面和所述第一栅极接触的所述顶表面接触,
其中所述层间绝缘层与所述虚设栅极接触的顶表面接触,并且
其中所述第一栅极接触的所述顶表面和所述虚设栅极接触的所述顶表面位于在所述垂直方向上从所述基板的所述上表面起的相同高度处。
9.根据权利要求8所述的半导体器件,还包括:
第二栅电极,设置在所述基板上并在所述第一水平方向上延伸,
其中所述第二栅电极在与所述第一水平方向交叉的所述第二水平方向上与所述第一栅电极间隔开;
第二栅极接触,设置在所述第二栅电极上;
第三栅电极,在所述第一水平方向上与所述第二栅电极间隔开;以及
栅极分隔图案,插置在所述第二栅电极的端部和所述第三栅电极的端部之间。
10.根据权利要求1所述的半导体器件,还包括:
器件隔离层,设置在所述基板中以限定在所述第一水平方向上彼此间隔开的第一有源区域和第二有源区域,
其中所述第一栅电极设置为跨过所述第一有源区域和所述第二有源区域,
其中所述第一栅极接触在所述垂直方向上与所述器件隔离层的在所述第一有源区域和所述第二有源区域之间的部分重叠,并且
其中所述虚设栅极接触在所述垂直方向上与所述第一有源区域和所述第二有源区域中的一个重叠,或在所述第一水平方向上与所述第一有源区域和所述第二有源区域中的一个相邻。
11.一种半导体器件,包括:
在基板上的多个栅电极,
其中所述多个栅电极中的每个在关于所述基板的上表面的第一水平方向上延伸,并且所述多个栅电极在关于所述基板的所述上表面的第二水平方向上彼此间隔开,所述第二水平方向不同于所述第一水平方向;
多个栅极接触,
其中所述多个栅极接触中的每个设置在所述多个栅电极中的相应一个上并与其电连接;
多条互连线,
其中所述多条互连线中的每条在所述第二水平方向上延伸,并在关于所述基板的所述上表面的垂直方向上与所述多个栅极接触中的至少一个栅极接触重叠,并且
其中所述多条互连线在所述第一水平方向上彼此间隔开;
电压发生器,配置为产生第一电压并通过所述多个栅极接触和所述多条互连线将所述第一电压施加到所述多个栅电极;以及
虚设栅极接触,设置在所述多个栅电极中的对应一个栅电极上,并在所述第一水平方向上与所述多个栅极接触中的设置在所述对应一个栅电极上的栅极接触间隔开,
其中所述第一电压通过所述对应一个栅电极被施加到所述虚设栅极接触。
12.根据权利要求11所述的半导体器件,还包括:
分别设置在所述多个栅极接触上的多个栅极通路,
其中所述多个栅极通路中的每个在所述垂直方向上插置在所述多个栅极接触中的相应栅极接触与所述多条互连线中的相应互连线之间。
13.根据权利要求11所述的半导体器件,还包括:
设置在所述虚设栅极接触上的虚设栅极通路。
14.根据权利要求13所述的半导体器件,还包括:
设置在所述虚设栅极通路上的虚设互连线,
其中所述虚设栅极通路在所述垂直方向上插置在所述虚设互连线和所述虚设栅极接触之间,并且
其中来自所述电压发生器的所述第一电压通过所述虚设栅极接触和所述虚设栅极通路被施加到所述虚设互连线。
15.根据权利要求11所述的半导体器件,还包括:
器件隔离层,设置在所述基板中以限定在所述第一水平方向上彼此间隔开的第一有源区域和第二有源区域,
其中所述虚设栅极接触在所述垂直方向上与所述第一有源区域和所述第二有源区域中的一个重叠,或在所述第一水平方向上与所述第一有源区域和所述第二有源区域中的一个相邻。
16.根据权利要求15所述的半导体器件,
其中所述多个栅电极设置为跨过所述第一有源区域和所述第二有源区域,
其中所述多个栅极接触中的至少一个设置在所述第一有源区域和所述第二有源区域之间并在所述器件隔离层上,并且
其中所述虚设栅极接触在所述垂直方向上与所述第一有源区域和所述第二有源区域中的一个重叠,或在所述第一水平方向上与所述第一有源区域和所述第二有源区域中的一个相邻地设置。
17.一种半导体器件,包括:
基板,包括在关于所述基板的上表面的第一水平方向上彼此间隔开的第一有源区域和第二有源区域;
多个有源鳍,在关于所述基板的所述上表面的垂直方向上从所述基板突出,并在关于所述上表面的与所述第一水平方向交叉的第二水平方向上延伸;
第一栅电极、第二栅电极和第三栅电极,在所述第一水平方向上与所述多个有源鳍交叉,在所述第二水平方向上彼此平行,并且是线形的图案;
第一栅极接触,设置在所述第二栅电极上并在所述垂直方向上与在所述第一有源区域和所述第二有源区域之间的区域重叠;
第一虚设栅极接触,在所述垂直方向上与所述第二栅电极重叠并在所述第一水平方向上与所述第一栅极接触间隔开,
其中所述第一虚设栅极接触在所述垂直方向上与所述第一有源区域和所述第二有源区域中的一个重叠,或在所述第一水平方向上与所述第一有源区域和所述第二有源区域中的一个相邻,并且
其中所述多个有源鳍中的至少两个或至少三个有源鳍设置在所述第一有源区域和所述第二有源区域中的每个中;
第一互连线,在所述第二水平方向上延伸并在所述垂直方向上与所述第一栅极接触重叠;以及
电压发生器,配置为产生第一电压并通过所述第一栅极接触和所述第一互连线将所述第一电压施加到所述第二栅电极,
其中所述第一电压通过所述第二栅电极被施加到所述第一虚设栅极接触。
18.根据权利要求17所述的半导体器件,
其中所述第一虚设栅极接触和所述第一栅极接触中的每个在所述垂直方向上与所述多个有源鳍中的对应一个重叠,或在所述垂直方向上与所述多个有源鳍中的对应的两个相邻的有源鳍之间的区域重叠。
19.根据权利要求17所述的半导体器件,还包括:
第二栅极接触,设置在所述第一栅电极上并在所述第一有源区域中;和
第二虚设栅极接触,设置在所述第一栅电极上并在所述第二有源区域中,
其中所述第一电压通过所述第二栅极接触被施加到所述第一栅电极,并通过所述第一栅电极被施加到所述第二虚设栅极接触。
20.根据权利要求19所述的半导体器件,还包括:
第三栅极接触,在所述第一水平方向上与所述第一有源区域的边界相邻,并在所述垂直方向上与所述第三栅电极重叠;和
第三虚设栅极接触,在所述第一水平方向上与所述第二有源区域的边界相邻并在所述垂直方向上与所述第三栅电极重叠,
其中所述第一电压通过所述第三栅极接触被施加到所述第三栅电极,并通过所述第三栅电极被施加到所述第三虚设栅极接触。
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