KR102165263B1 - Ｍｏｓｆｅｔ 소자들의 레이아웃들 및 수직 구조들 - Google Patents

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Abstract

제1 활성 영역, 상기 제1 활성 영역을 Y 방향으로 가로질러 연장하여 제1 소스 영역 및 제1 드레인 영역을 정의하는 제1 게이트 전극, 상기 제1 게이트 전극 상에 상기 Y 방향으로 연장하는 가상의 제1 게이트 통과선 상에 정렬되도록 배치된 제1 게이트 컨택들, 상기 제1 소스 영역 상에 상기 Y 방향으로 연장하는 가상의 제1 소스 통과선 상에 정렬되도록 배치된 제1 소스 컨택들, 및 상기 제1 드레인 영역 상에 상기 Y 방향으로 연장하는 가상의 제1 드레인 통과선 상에 정렬되도록 배치된 제1 드레인 컨택들을 포함하고, 상기 제1 드레인 컨택들 중 적어도 하나는 상기 제1 소스 컨택들의 사이를 지나 상기 Y 방향과 수직하는 X 방향으로 평행하게 연장하는 가상의 제1 X-직선들 중 어느 하나 상에 정렬되도록 배치된 레이아웃을 갖는 MOSFET 소자가 설명된다.

Description

ＭＯＳＦＥＴ 소자들의 레이아웃들 및 수직 구조들{Layouts and Vertical Structures of MOSFET Devices}
본 발명은 MOSFET 소자들의 레이아웃들 및 수직 구조들에 관한 것이다.
반도체 소자의 MOSFET 소자들의 크기가 미세화되면서, 각 컨택들 간의 거리에 따른 기(parasitic)생 커패시턴스(capacitance)가 MOSFET 소자의 동작에 미치는 영향이 무시할 수 없을 정도로 커지고 있다.
본 발명이 해결하고자 하는 과제는 MOSFET 소자들의 레이아웃들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 MOSFET 소자들의 수직 구조들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 레이아웃을 갖는 MOSFET 소자는 제1 활성 영역; 상기 제1 활성 영역을 Y 방향으로 가로질러 연장하여 제1 소스 영역 및 제1 드레인 영역을 정의하는 제1 게이트 전극; 상기 제1 게이트 전극 상에 상기 Y 방향으로 연장하는 가상의 제1 게이트 통과선 상에 정렬되도록 배치된 제1 게이트 컨택들; 상기 제1 소스 영역 상에 상기 Y 방향으로 연장하는 가상의 제1 소스 통과선 상에 정렬되도록 배치된 제1 소스 컨택들; 및 상기 제1 드레인 영역 상에 상기 Y 방향으로 연장하는 가상의 제1 드레인 통과선 상에 정렬되도록 배치된 제1 드레인 컨택들을 포함할 수 있다.
본 발명의 일 실시예에 의한 레이아웃을 갖는 MOSFET 소자는 활성 영역; 상기 활성 영역을 Y 방향으로 가로질러 연장하여 소스 영역 및 드레인 영역을 정의하는 게이트 전극; 상기 소스 영역 상에 상기 Y 방향으로 배치된 소스 컨택들; 및 상기 드레인 영역 상에 상기 Y 방향으로 배치된 드레인 컨택들을 포함할 수 있다.
본 발명의 일 실시예에 의한 레이아웃을 갖는 MOSFET 소자는 활성 영역; 상기 활성 영역을 Y 방향으로 가로질러 연장하여 소스 영역 및 드레인 영역을 정의하는 게이트 전극; 상기 게이트 전극 상에 배치된 게이트 컨택들; 및 상기 드레인 영역 상에 배치된 제1 드레인 컨택들을 포함할 수 있다.
본 발명의 일 실시예에 의한 레이아웃을 갖는 MOSFET 소자는 활성 영역; 상기 활성 영역을 Y 방향으로 가로질러 평행하게 연장하여 제1 소스 영역, 제1 드레인 영역, 제2 소스 영역, 및 제2 드레인 영역을 정의하는 제1 내지 제3 게이트 전극들, 상기 제1 소스 영역 내에 배치된 제1 소스 컨택들 및 상기 제2 소스 영역 내에 배치된 제2 소스 컨택들, 상기 제1 드레인 영역 내에 배치된 제1 드레인 컨택들 및 상기 제2 드레인 영역 내에 배치된 제2 드레인 컨택들을 포함할 수 있다.
본 발명의 일 실시예에 의한 레이아웃을 갖는 MOSFET 소자는 활성 영역; 상기 활성 영역을 Y 방향으로 가로질러 연장하여 소스 영역 및 드레인 영역을 정의하는 게이트 전극; 상기 게이트 전극 상에 상기 Y 방향으로 정렬, 배치된 게이트 컨택들; 상기 소스 영역 상에 상기 Y 방향으로 정렬, 배치된 소스 컨택들; 및 상기 드레인 영역 상에 상기 Y 방향으로 정렬, 배치된 드레인 컨택들을 포함하고, 상기 게이트 컨택들은 상기 Y 방향과 수직하는 X 방향에서, 상기 소스 컨택들 또는 상기 드레인 컨택들 중 어느 하나와 중첩할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 레이아웃들을 갖는 MOSFET 소자들은 드레인 컨택들과 게이트 컨택들 간의 거리들 또는 드레인 컨택들과 소스 컨택들 간의 거리들이 증가함으로써, 각 컨택들 사이에 형성되는 기생 커패시턴스가 감소할 수 있다. 따라서, MOSFET 소자들의 동작 속도가 향상되고, 및 소비 전력 및 오동작이 감소하고, 및 MOSFET 소자들이 전기적으로 안정화될 수 있다.
도 1a 내지 1l은 본 발명의 다양한 실시예들에 의한 MOSFET 소자들의 레이아웃들이다.
도 2a 내지 2j는 본 발명의 다양한 실시예들에 의한 MOSFET 소자들을 도시한 레이아웃들이다.
도 3a는 본 발명의 일 실시예에 의한 반도체 소자의 간략한 레이아웃이고, 도 3b 내지 3d는 상기 I-I', II-II', 및 III-III' 방향을 따라 절단한 개념적인 종단면도들이다.
도 4a 내지 4e는 본 발명의 다양한 실시예들에 의한 MOSFET 소자들의 레이아웃들이다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 5b 및 5c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 발명의 기술적 사상을 쉽게 이해할 수 있도록, -Y 방향을 아래 방향이라 가정하고, +Y 방향을 위 방향이라 가정하여 본 발명의 기술적 사상이 설명될 수 있다.
본 발명의 기술적 사상에서, MOSFET은 대칭적(symmetrical) 모양, 구조, 및 특성을 가질 수 있다. 예를 들어, 본 명세서에서 소스와 드레인은 서로 호환될 수 있다. 따라서, 소스 컨택과 드레인 컨택은 위치 및 특성이 서로 호환될 수 있다.
도 1a 내지 1l은 본 발명의 다양한 실시예들에 의한 MOSFET 소자들의 레이아웃들이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는 활성 영역(10), 상기 활성 영역(10)을 가로질러 Y 방향으로 연장하는 게이트 전극(23), 상기 게이트 전극(23)에 의해 정의된 소스 영역(15) 및 드레인 영역(16), 상기 게이트 전극(23)과 수직으로 중첩하는 다수 개의 게이트 컨택들(31), 상기 소스 영역(15)과 수직으로 중첩하는 다수 개의 소스 컨택들(35), 및 상기 드레인 영역(16)과 수직으로 중첩하는 다수 개의 드레인 컨택들(36)을 포함할 수 있다. 상기 MOSFET 소자는 상기 게이트 전극(23) 및 상기 게이트 컨택들(31)과 수직으로 중첩하는 게이트 배선(41), 상기 소스 영역(15) 및 상기 소스 컨택들(35)과 수직으로 중첩하는 소스 배선(45), 및 상기 드레인 영역(16) 및 상기 드레인 컨택들(36)과 수직으로 중첩하는 드레인 배선(45)을 포함할 수 있다. 예를 들어, 상기 MOSFET 소자는 활성 영역(10), 상기 활성 영역(10)을 가로질러 소스 영역(15)과 드레인 영역(16)을 정의하는 게이트 전극(23), 상기 게이트 전극(23) 상에 배치된 다수 개의 게이트 컨택들(31), 상기 소스 영역(15) 상에 배치된 다수 개의 소스 컨택들(35), 상기 드레인 영역(16) 상에 배치된 다수 개의 드레인 컨택들(36), 상기 게이트 컨택들(31)과 수직으로 중첩하는 게이트 배선(41), 상기 소스 컨택들(35)과 수직으로 중첩하는 소스 배선(45), 및 상기 드레인 컨택들(36)과 수직으로 중첩하는 드레인 배선(45)을 포함할 수 있다. 상기 게이트 전극(23)과 수직으로 중첩하는 상기 활성 영역(10)의 일부는 채널 영역(11)일 수 있다.
상기 활성 영역(10)은 사각형(tetragonal) 모양을 가질 수 있다.
상기 게이트 전극(23)은 상기 활성 영역(10)의 중간을 지나 상기 Y 방향으로 연장하는 바(bar) 또는 라인(line) 모양을 가질 수 있다.
상기 소스 영역(15)은 상기 게이트 전극(23)의 일 측면의 상기 활성 영역(10)의 일부일 수 있고, 및 상기 드레인 영역(16)은 상기 게이트 전극(23)의 상기 일 측면과 대향(opposite)하는 타 측면의 상기 활성 영역(10)의 다른 일부일 수 있다. 상기 소스 영역(15)과 상기 드레인 영역(16)은 상기 게이트 전극(23)을 기준으로 선대칭으로 배치될 수 있다. 예를 들어, 상기 소스 영역(15)과 상기 드레인 영역(16)은 실질적으로 동일한 모양 및 동일한 면적을 가질 수 있다. 상기 소스 영역(15) 및 상기 드레인 영역(16)은 상기 Y 방향으로 길게 늘어진(elongated) 모양을 가질 수 있다.
상기 게이트 컨택들(31), 상기 소스 컨택들(35), 및 상기 드레인 컨택들(36)은 상기 Y 방향으로 평행하게 연장하는 가상의 게이트 통과 선(Yg), 소스 통과 선(Ys), 및 드레인 통과 선(Yd) 상에, 각각, 상기 Y 방향으로 중첩하도록 배치될 수 있다. 예를 들어, 각 통과 선들(Yg, Ys, Yd)은, 각각, 상기 게이트 전극(23) 또는 상기 채널 영역(11), 상기 소스 영역(15), 및 상기 드레인 영역(16)을 상기 Y 방향으로 평행하도록 통과할 수 있다. 상기 통과 선들(Yg, Ys, Yd)는, 각각, 상기 게이트 컨택들(31), 상기 소스 컨택들(35), 및 상기 드레인 컨택들(36)의 중심부들을 실질적으로 지날(cross) 수 있다.
상기 소스 컨택들(35) 및 상기 드레인 컨택들(36)은 X 방향으로 평행하게 연장하는 가상의 소스/드레인 컨택 교차선들(Xsd) 상에 배치될 수 있다. 예를 들어, 상기 X 방향으로 연장하는 가상의 소스/드레인 컨택 교차선들(Xsd) 중 하나 상에 소스 컨택들(35) 중 하나 및 드레인 컨택들(36) 중 하나가 상기 X 방향으로 중첩하도록 배치될 수 있다.
상기 소스 컨택들(35)과 상기 드레인 컨택들(36)은 상기 게이트 전극(23)을 기준으로 선대칭으로 배치될 수 있다. 예를 들어, 상기 게이트 전극(23)으로부터 상기 소스 컨택들(35)의 이격 거리와 상기 게이트 전극(23)으로부터 상기 드레인 컨택들(36)의 이격 거리는 동일할 수 있다.
상기 게이트 컨택들(31)은, 각각, 상기 소스 컨택들(35) 및/또는 상기 드레인 컨택들(36)이 배치된 상기 X 방향으로 평행하게 연장하는 가상의 소스/드레인 컨택 교차선들(Xsd) 상에 배치되지 않고, 상기 가상의 소스/드레인 컨택 교차선들(Xsd)로부터 상기 -Y 방향 (또는 +Y 방향)으로 시프트될 수 있다. 예를 들어, 상기 게이트 컨택들(31)은, 각각, 상기 서로 인접하는 두 개의 소스 컨택들(35)의 사이들 및/또는 상기 서로 인접하는 두 개의 드레인 컨택들(36)의 사이들을 통과하여 상기 X 방향으로 평행하게 연장하는 가상의 게이트 컨택 교차선들(Xg) 상에 배치될 수 있다. 예를 들어, 상기 게이트 컨택들(31)은 상기 X 방향으로 상기 소스 컨택들(35) 및 상기 드레인 컨택들(36)과 중첩하지 않을 수 있다.
상기 게이트 컨택들(31)은, 각각, 서로 인접하는 두 개의 소스 컨택들(35)로부터 실질적으로 동일한 거리만큼 이격되도록 위치할 수 있다. 또는, 상기 게이트 컨택들(31)은, 각각, 서로 인접하는 두 개의 드레인 컨택들(36)로부터 실질적으로 동일한 거리만큼 이격되도록 위치할 수 있다.
상기 게이트 컨택들(31), 상기 소스 컨택들(35), 및 상기 드레인 컨택들(36)은, 각각, 실질적으로 동일한 크기를 가질 수 있다.
상기 게이트 컨택들(31)과 상기 소스 컨택들(35)은 상기 X 방향 및 상기 Y 방향으로, 각각, 지그재그 형태로 배치될 수 있다. 또한, 상기 게이트 컨택들(31)과 상기 드레인 컨택들(36)도 상기 X 방향 및 상기 Y 방향으로, 각각, 지그재그 형태로 배치될 수 있다.
상기 게이트 배선(41), 상기 소스 배선(45), 및 상기 드레인 배선(46)은, 각각, 상기 Y 방향으로 연장하는 게이트 통과 선(Yg), 소스 통과 선(Ys), 및 드레인 통과 선(Yd)을 따라 서로 평행하게 연장할 수 있다. 예를 들어, 상기 게이트 배선(41)은 상기 게이트 전극(23)과 평행하고 및 중첩할 수 있다. 상기 소스 배선(45)은 상기 소스 영역(15)과 평행하고 중첩할 수 있다. 상기 드레인 배선(46)은 상기 드레인 영역(16)과 평행하고 중첩할 수 있다.
상기 본 발명의 일 실시예에 의한 MOSFET 소자는 상기 X 방향 및 Y 방향으로 지그재그 형태의 배치를 갖는 게이트 컨택들(31), 소스 컨택들(35), 및 드레인 컨택들(36)을 포함할 수 있으므로, 상기 각 게이트 컨택들(31)과 상기 각 소스 컨택들(35) 간의 거리들, 및 상기 각 게이트 컨택들(31)과 상기 각 드레인 컨택들(36) 간의 거리들이 최대화될 수 있다. 따라서, 상기 컨택들(31, 45, 46) 간의 기생 커패시턴스(parasitic capacitance)가 최소화될 수 있고, 상기 컨택들(31, 45, 46)의 면적들을 수평적으로 크게 할 수 있고, 및 상기 컨택들(31, 45, 46)을 형성하는 공정의 마진이 커질 수 있다.
도 1b를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 1a를 더 참조하여, 서로 인접하는 두 개의 상기 게이트 컨택들(31)의 사이들을 지나 상기 X 방향으로 연장하는 가상의 인터 - 게이트 컨택 선(inter - gate contact line, Xgi) 상에 상기 드레인 컨택들(36)이 배치되지 않을 수 있다.
예를 들어, 상기 드레인 컨택들(36) 중, 상기 게이트 컨택들(31) 사이를 지나 상기 X 방향으로 연장하는 가상의 인터 - 게이트 컨택 선(Xgi) 상에 배치된 하나의 상기 드레인 컨택(36)은 생략될 수 있다. 상기 인터 - 게이트 컨택 선(Xgi)은 상기 서로 인접하는 두 개의 게이트 컨택들(31)의 사이의 중앙을 지날 수 있다.
상기 소스 컨택들(35)의 총 수보다 상기 게이트 컨택들(31)의 간격들의 총 수만큼, 상기 드레인 컨택들(36)의 총 수가 작을 수 있다. 상기 서로 인접하는 두 개의 게이트 컨택들(31)의 간격들의 수만큼 상기 드레인 컨택들(36)이 생략될 수 있다. 상기 게이트 컨택들(31)의 간격들의 총 수는 상기 게이트 컨택들(31)의 총 수보다 하나가 작을 수 있다.
상기 게이트 컨택들(31)과 상기 드레인 컨택들(36) 간의 기생 커패시턴스가 더욱 감소할 수 있다.
도 1c를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 1b를 더 참조하여, 상기 드레인 컨택들(36)은 상기 Y 방향에서 상기 드레인 영역(16)의 하부 영역 내에만 배치될 수 있다.
예를 들어, 상기 드레인 컨택들(36)은 상기 게이트 컨택들(31)을 지나 상기 X 방향으로 연장하는 가상의 게이트 컨택 교차선들(Xg) 중, 첫 번째 하나보다 낮은 상기 드레인 영역(16)의 하부 영역 내에만 배치될 수 있다. 다른 말로, 상기 드레인 컨택들(36)은 상기 게이트 컨택들(31)보다 -Y 방향에 위치할 수 있다. 또는, 상기 드레인 컨택들(36)을 지나 상기 X 방향으로 연장하는 가상의 드레인 컨택 교차선들(Xd)은 상기 게이트 컨택들(31)을 지나 상기 X 방향으로 연장하는 가상의 게이트 컨택 교차선들(Xg) 보다 -Y 방향에 치우치도록 낮게 배치될 수 있다.
상기 드레인 컨택들(36)의 총 수는 상기 소스 컨택들(35)의 총 수보다 상기 게이트 컨택들(31)의 총 수만큼 작을 수 있다.
상기 게이트 컨택들(31)과 상기 드레인 컨택들(36) 간의 기생 커패시턴스가 더욱 더 감소할 수 있다.
도 1d를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 1c를 더 참조하여, 상기 드레인 영역(16)의 상기 하부 영역 내에 배치된 상기 드레인 컨택(36)은 상기 Y 방향으로 길게 늘어진(elongated) 바(bar) 형 또는 직사각형(rectangular) 모양을 가질 수 있다.
예를 들어, 상기 MOSFET 소자는 서로 다른 총 수의 소스 컨택들(35) 및 드레인 컨택들(36)을 포함하고, 상기 소스 컨택들(35)은 스퀘어 형 모양을 갖고, 및 상기 드레인 컨택들(36)은 바 형 또는 직사각형 모양을 가질 수 있다. 상기 스퀘어 형은 원 형으로 표현될 수 있고, 및 상기 바 형 및 상기 직사각형은 타원 형으로 표현될 수 있다.
상기 드레인 컨택(36)의 저항이 낮아질 수 있다.
도 1e를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 1a를 더 참조하여, 상기 소스 컨택들(35) 및/또는 상기 드레인 컨택들(36)과 상기 X 방향으로 동일한 가상의 소스/드레인 컨택 교차선들(Xsd) 상에 배치되지 않도록 상기 +Y 방향으로 시프트된 상기 게이트 컨택들(31)을 포함할 수 있다.
예를 들어, 상기 게이트 컨택들(31)은, 각각, 상기 서로 인접하는 두 개의 소스 컨택들(35)의 사이들 및 상기 서로 인접하는 두 개의 드레인 컨택들(36)의 사이들을 통과하여 상기 X 방향으로 평행하게 연장하는 가상의 제1 게이트 컨택 교차선(Xg1) 및 상기 소스 컨택들(35) 중 최후의 하나 및/또는 상기 드레인 컨택들(36) 중 최후의 하나로부터 상기 +Y 방향으로 시프트되어 상기 X 방향으로 연장하는 가상의 제2 게이트 컨택 교차선(Xg2) 상에 배치될 수 있다.
상기 게이트 컨택들(31) 및 상기 소스 컨택들(35)은 상기 X 방향 및/또는 상기 Y 방향으로 지그재그 형태로 배치될 수 있다. 상기 게이트 컨택들(31) 및 상기 드레인 컨택들(36)도 상기 X 방향 및/또는 상기 Y 방향으로 지그재그 형태로 배치될 수 있다.
도 1f를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 1e를 더 참조하여, 서로 인접하는 두 개의 상기 게이트 컨택들(31)의 사이를 지나 상기 X 방향으로 연장하는 가상의 인터 - 게이트 컨택 선(Xgi) 상에 상기 드레인 컨택들(36)이 배치되지 않을 수 있다.
예를 들어, 상기 드레인 컨택들(36) 중, 상기 게이트 컨택들(31) 사이를 지나 상기 X 방향으로 연장하는 가상의 인터 - 게이트 컨택 선(Xgi) 상에 배치된 하나의 상기 드레인 컨택(36)은 생략될 수 있다.
도 1g를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는 활성 영역(10)을 가로질러 소스 영역(15) 및 드레인 영역(16)을 정의하는 게이트 전극(23), 상기 게이트 전극(23)과 중첩하도록 상기 게이트 전극(23) 상에 배치된 다수 개의 게이트 컨택들(31), 상기 소스 영역(15)과 중첩하도록 상기 소스 영역(15) 상에 배치된 다수 개의 소스 컨택들(35), 상기 드레인 영역(16)과 중첩하도록 상기 드레인 영역(16) 상에 배치된 다수 개의 드레인 컨택들(36), 상기 게이트 전극(23) 및 상기 게이트 컨택들(31)과 중첩하도록 상기 게이트 전극(23)과 평행하게 연장하는 게이트 배선(41), 상기 소스 영역(15) 및 상기 소스 컨택들(35)과 중첩하도록 상기 게이트 전극(23)과 평행하게 연장하는 소스 배선(45), 및 상기 드레인 영역(16) 및 상기 드레인 컨택들(36)과 중첩하도록 상기 게이트 전극(23)과 평행하게 연장하는 드레인 배선(46)을 포함하고, 상기 게이트 컨택들(31)은 상기 소스 컨택들(35)을 지나 상기 X 방향으로 연장하는 가상의 게이트/소스 컨택 교차선들(Xgs) 상에 정렬 및 배치될 수 있고, 및 상기 드레인 컨택들(36)은 서로 인접하는 두 개의 상기 소스 컨택들(35)의 사이들을 지나 상기 X 방향으로 연장하는 가상의 드레인 컨택 교차선들(Xd) 상에 배치될 수 있다.
예를 들어, 상기 드레인 컨택들(36)은, 각각, 상기 소스 컨택들(35) 및 상기 게이트 컨택들(31)과 상기 X 방향으로 가상의 게이트/소스 컨택 교차선들(Xgs) 및/또는 소스 컨택 교차선들(Xs) 상에 배치되지 않도록 -Y 방향으로 시프트될 수 있다. 상기 드레인 컨택들(36)은, 각각, 상기 소스 컨택들(35) 및/또는 상기 게이트 컨택들(31)과 상기 X 방향으로 중첩하지 않을 수 있다. 상기 드레인 컨택들(36)은 상기 게이트 컨택들(31) 사이의 공간 및/또는 소스 컨택들(35) 사이의 공간과 상기 X 방향으로 중첩할 수 있다.
상기 게이트 컨택들(31)과 상기 소스 컨택들(35)은, 각각, 상기 X 방향으로는 가상의 게이트/소스 컨택 교차선들(Xgs) 및 가상의 소스 컨택 교차선들(Xs) 상에 배치되고, 상기 Y 방향으로는 평행한 가상의 게이트 통과(passing) 선(Yg) 및 소스 통과 선(Ys) 상에 배치될 수 있다. 상기 소스 컨택들(35)과 상기 드레인 컨택들(36) 및/또는 상기 게이트 컨택들(31)과 상기 드레인 컨택들(36)은 상기 X 방향 및/또는 상기 Y 방향으로 지그재그 형태로 배치될 수 있다. 상기 소스 컨택들(35)과 상기 게이트 컨택들(31)은 격자형 섬(latticed islands) 형태로 배치될 수 있다.
상기 소스 컨택들(35)이 접지 전압(Vss)에 그라운드될 경우, 상기 게이트 컨택들(31)과 상기 소스 컨택들(35) 간의 기생 커패시턴스는 무시할 수 있을 정도로 낮을 수 있다. 따라서, 상기 소스 컨택들(35)이 접지 전압(Vss)에 그라운드될 경우, 상기 게이트 컨택들(31)과 상기 드레인 컨택들(36)의 거리만 조절될 수도 있다.
도 1h를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 1g를 더 참조하여, 상기 X 방향으로 상기 게이트 컨택들(31) 사이를 지나는 가상의 인터 - 게이트 컨택 선(Xgi) 상에 배치된 드레인 컨택(36)이 생략될 수 있다.
상기 게이트 컨택들(31) 중 최하단의 하나 보다 상기 -Y 방향인 상기 드레인 영역(16)의 하부 영역 내에만 상기 드레인 컨택들(36)이 배치될 수 있다.
도 1i를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 1g를 더 참조하여, 상기 게이트 컨택들(31), 상기 소스 컨택들(35), 및 상기 드레인 컨택들(36)은, 각각, 상기 X 방향으로 평행하게 연장하는 다수의 가상의 게이트/소스 컨택 교차선들(Xgs) 및/또는 소스/드레인 컨택 교차선들(Xsd) 상에 배치될 수 있다.
상기 X 방향으로 연장하여 상기 게이트 컨택들(31)을 지나는 가상의 게이트/소스 컨택 교차선들(Xgs) 상에는 상기 드레인 컨택들(36)이 배치되지 않을 수 있다. 상기 X 방향으로 연장하여 상기 소스 컨택들(35) 및 상기 드레인 컨택들(36)을 지나는 가상의 소스/드레인 컨택 교차선들(Xsd) 상에는 상기 게이트 컨택들(31)이 배치되지 않을 수 있다. 예를 들어, 상기 X 방향으로 연장하여 상기 소스 컨택들(35)을 지나는 가상의 게이트/소스 컨택 교차선들(Xgs) 및/또는 소스/게이트 교차선들(Xsd) 상에 상기 게이트 컨택들(31) 또는 상기 드레인 컨택들(36) 중 하나만이 배타적으로 배치될 수 있다.
상기 게이트 컨택들(31) 중 최하단의 하나 보다 상기 -Y 방향인 상기 드레인 영역(16)의 하부 영역 내에만 상기 드레인 컨택들(36)이 배치될 수 있다.
도 1j를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 1i를 더 참조하여, 상기 게이트 컨택들(31) 중, 최하단의 하나보다 상기 -Y 방향에 위치한 상기 드레인 영역(16)의 하부 영역 내에 배치된 상기 드레인 컨택(36)은 바 형 또는 직사각형 모양을 가질 수 있다.
도 1k를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는 활성 영역(10)을 가로질러 소스 영역(15) 및 드레인 영역(16)을 정의하는 게이트 전극(23), 상기 게이트 전극(23)과 중첩하도록 상기 게이트 전극(23) 상에 배치된 다수 개의 게이트 컨택들(31), 상기 소스 영역(15)과 중첩하도록 상기 소스 영역(15) 상에 배치된 다수 개의 소스 컨택들(35), 상기 드레인 영역(16)과 중첩하도록 상기 드레인 영역(16) 상에 배치된 다수 개의 드레인 컨택들(36), 상기 게이트 전극(23) 및 상기 게이트 컨택들(31)과 중첩하도록 상기 게이트 전극(23)과 평행하게 연장하는 게이트 배선(41), 상기 소스 영역(15) 및 상기 소스 컨택들(35)과 중첩하도록 상기 게이트 전극(23)과 평행하게 연장하는 소스 배선(45), 및 상기 드레인 영역(16) 및 상기 드레인 컨택들(36)과 중첩하도록 상기 게이트 전극(23)과 평행하게 연장하는 드레인 배선(46)을 포함하고, 상기 소스 컨택들(35) 및 상기 드레인 컨택들(36)은, 상기 X 방향으로 평행하게 연장하는 가상의 소스/드레인 컨택 교차선들(Xsd) 상에 배치될 수 있다.
상기 소스 컨택들(35) 중 하나들(ones) 및 상기 드레인 컨택들(36) 중 하나들은(ones) 상기 X 방향으로 연장하는 가상의 소스/드레인 컨택 교차선들(Xsd) 중 하나들(ones) 상에, 각각, 공통적으로 배치될 수 있다. 상기 드레인 컨택들(36)은, 각각, 상기 X 방향으로 연장하여 상기 소스 컨택들(35)을 지나는 가상의 소스/드레인 컨택 교차선들(Xsd) 상에 배치될 수 있다.
상기 게이트 컨택들(31)은 상기 소스 컨택들(35) 및 상기 드레인 컨택들(36)과 배타적으로 배치될 수 있다. 예를 들어, 상기 게이트 컨택들(31)은 상기 소스 컨택들(35) 및 상기 드레인 컨택들(36)과 상기 X 방향으로 중첩되지 않을 수 있다.
상기 소스 컨택들(35) 및 상기 드레인 컨택들(36)은 상기 게이트 컨택들(31) 중, 첫 번째 하나의 외곽(하부) 영역에만 배치될 수 있다. 다른 말로, 상기 소스 컨택들(35) 및 상기 드레인 컨택들(36)은, 각각, 상기 게이트 컨택들(31) 중 상기 Y 방향으로 최하부에 위치한 하나 보다 낮은 -Y 방향의 소스 영역(15) 및 드레인 영역(16) 내에만 배치될 수 있다. 예를 들어, 상기 게이트 컨택들(31)은 상기 활성 영역(10)의 상부 영역 내에 배치될 수 있고, 및 상기 소스 컨택들(35) 및 상기 드레인 컨택들(36)은 상기 활성 영역(10)의 하부 영역 내에 배치될 수 있다.
상기 게이트 컨택들(31), 상기 소스 컨택들(35), 및 상기 드레인 컨택들(36)을 지나는 상기 X 방향으로 평행한 가상의 소스/드레인 컨택 교차선들(Xsd) 및/또는 게이트 컨택 교차선들(Xg)은 상기 Y 방향으로 동일한 간격들을 가질 수 있다.
상기 소스 컨택들(35)의 총 수 및 상기 드레인 컨택들(36)의 총 수는 동일할 수 있다.
도 1l을 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 1k를 더 참조하여, 상기 게이트 컨택들(31) 중, 최하단의 하나보다 상기 -Y 방향에 위치한 상기 소스 영역(15)의 하부 영역 내에 배치된 상기 소스 컨택(35) 및 상기 드레인 영역(16)의 하부 영역 내에 배치된 상기 드레인 컨택(36)은 바 형 또는 직사각형 모양을 가질 수 있다.
도 2a 내지 2j는 본 발명의 다양한 실시예들에 의한 MOSFET 소자들을 도시한 레이아웃들이다.
도 2a를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는 제1 MOSFET 소자(5a) 및 제2 MOSFET 소자(5b)을 포함할 수 있다.
상기 제1 MOSFET 소자(5a)은 제1 활성 영역(10a), 상기 제1 활성 영역(10a)을 Y 방향으로 가로질러 제1 소스 영역(15a) 및 제1 드레인 영역(16a)을 정의하는 제1 게이트 전극(23a), 상기 제1 소스 영역(15a) 상에 배치된 제1 소스 컨택들(35a), 상기 제1 드레인 영역(16a) 상에 배치된 제1 드레인 컨택들(36a), 및 상기 제1 게이트 전극(23a) 상에 배치된 제1 게이트 컨택들(31a)을 포함할 수 있다. 상기 제1 MOSFET 소자(5a)은 상기 제1 게이트 전극(23a) 및 상기 제1 게이트 컨택들(31a)과 중첩하는 제1 게이트 배선(41a), 상기 제1 소스 영역(15a) 및 상기 제1 소스 컨택들(35a)과 중첩하는 제1 소스 배선(45a), 및 상기 제1 드레인 영역(16a) 및 상기 제1 드레인 컨택들(36a)과 중첩하는 제1 드레인 배선(46a)을 더 포함할 수 있다.
상기 제2 MOSFET 소자(5b)은 제2 활성 영역(10b), 상기 제2 활성 영역(10b)을 상기 Y 방향으로 가로질러 제2 소스 영역(15b) 및 제2 드레인 영역(16b)을 정의하는 제2 게이트 전극(23b), 상기 제2 소스 영역(15b) 상에 배치된 제2 소스 컨택들(35b), 상기 제2 드레인 영역(16b) 상에 배치된 제2 드레인 컨택들(36b), 및 상기 제2 게이트 전극(23b) 상에 배치된 제2 게이트 컨택들(31b)을 포함할 수 있다. 상기 제2 MOSFET 소자(5b)은 상기 제2 게이트 전극(23b) 및 상기 제2 게이트 컨택들(31b)과 중첩하는 제2 게이트 배선(41b), 상기 제2 소스 영역(15b) 및 상기 제2 소스 컨택들(35b)과 중첩하는 제2 소스 배선(45b), 및 상기 제2 드레인 영역(16b) 및 상기 제2 드레인 컨택들(36b)과 중첩하는 제2 드레인 배선(46b)을 더 포함할 수 있다.
상기 제1 게이트 전극(23a) 및 상기 제2 게이트 전극(23b)은 평행할 수 있다.
상기 제1 게이트 컨택들(31a)은 상기 Y 방향으로 연장하는 가상의 제1 게이트 통과 선(Yg1) 상에 배치될 수 있다. 상기 제1 소스 컨택들(35a)은 상기 Y 방향으로 연장하는 가상의 제1 소스 통과 선(Ys1) 상에 배치될 수 있다. 상기 제1 드레인 컨택들(36a)은 상기 Y 방향으로 연장하는 가상의 제1 드레인 통과 선(Yd1) 상에 배치될 수 있다. 상기 제2 게이트 컨택들(31b)은 상기 Y 방향으로 연장하는 가상의 제2 게이트 통과 선(Yg2) 상에 배치될 수 있다. 상기 제2 소스 컨택들(35b)은 상기 Y 방향으로 연장하는 가상의 제2 소스 통과 선(Ys2) 상에 배치될 수 있다. 상기 제2 드레인 컨택들(36b)은 상기 Y 방향으로 연장하는 가상의 제2 드레인 통과 선(Yd2) 상에 배치될 수 있다.
상기 제1 소스 컨택들(35a) 및 상기 제1 게이트 컨택들(31a)은, 각각, X 방향으로 연장하는 가상의 제1 게이트/소스 컨택 교차선들(Xgs1) 및/또는 제1 소스 컨택 교차선들(Xs1) 상에 배치될 수 있다.
상기 제1 드레인 컨택들(36a)은 상기 서로 인접하는 두 개의 제1 소스 컨택들(35a)의 사이들 및/또는 상기 서로 인접하는 두 개의 게이트 컨택들(31)의 사이들을 지나 상기 X 방향으로 연장하는 가상의 제1 드레인 컨택 교차선들(Xd1) 상에 배치될 수 있다.
상기 제2 소스 컨택들(35b), 상기 제2 게이트 컨택들(31b), 및 상기 제2 드레인 컨택들(36b)은, 각각, 상기 X 방향으로 연장하는 가상의 직선들 제2 게이트/소스/드레인 컨택 교차선들(Xgsd2) 및/또는 제2 소스/드레인 컨택 교차선들(Xsd2) 상에 배치될 수 있다.
상기 제1 게이트 컨택들(31a)을 지나 상기 X 방향으로 연장하는 제1 게이트/소스 컨택 교차선들(Xgs1)과 상기 제2 게이트 컨택들(31b)을 지나 상기 X 방향으로 연장하는 제2 게이트/소스/드레인 컨택 교차선들(Xgsd2)은 실질적으로 상기 X 방향(수평적)으로 정렬될 수 있다. 예를 들어, 상기 제1 게이트 컨택들(31a)과 상기 제2 게이트 컨택들(31b)은 상기 X 방향으로 동일한 제1 게이트/소스 컨택 교차선들(Xgs1) 및/또는 제2 게이트/소스/드레인 컨택 교차선들(Xgsd2) 상에 배치될 수 있다.
상기 제1 드레인 컨택들(36a)은 상기 서로 인접하는 두 개의 제2 소스 컨택들(35b)의 사이들을 지나 상기 X 방향으로 연장하는 제1 드레인 컨택 교차선들(Xd1) 상에 배치될 수 있다. 상기 제2 소스 컨택들(35b)은 상기 서로 인접하는 두 개의 제1 드레인 컨택들(36a)의 사이들을 지나 상기 X 방향으로 연장하는 제2 게이트/소스/드레인 교차선들(Xgsd2) 및/또는 재2 소소/드레인 컨택 교차선들(Xsd2) 상에 배치될 수 있다. 상기 제1 드레인 컨택들(36a)과 상기 제2 소스 컨택들(35b)은 상기 X 방향으로 연장하는 상기 가상의 제1 드레인 컨택 교차선들(Xd1) 및 제2 소스/드레인 컨택 교차선들(Xsd2) 상에 배타적으로 배치될 수 있다. 예를 들어, 상기 제1 드레인 컨택들(36a) 및 상기 제2 소스 컨택들(35b)은 상기 Y 방향으로 지그재그 형태로 배치될 수 있다.
상기 제1 게이트 배선(41a), 상기 제1 소스 배선(45a), 상기 제1 드레인 배선(46a), 상기 제2 게이트 배선(41b), 상기 제2 소스 배선(45b), 및 상기 제2 드레인 배선(46b)은 상기 Y 방향으로 연장하는 직선들(Yg1, Ys1, Yd1, Yg2, Ys2, Yd2)을 따라, 각각, 서로 평행하게 연장할 수 있다. 상기 제1 게이트 배선(41a)은 상기 제1 게이트 전극(23a)과 평행하고 및 중첩할 수 있다. 상기 제2 게이트 배선(41)은 상기 제2 게이트 전극(23b)과 평행하고 및 중첩할 수 있다. 상기 제1 소스 배선(45a)은 상기 제1 소스 영역(15a)과 평행하고 중첩할 수 있다. 상기 제2 소스 배선(45b)은 상기 제2 소스 영역(15b)과 평행하고 중첩할 수 있다. 상기 제1 드레인 배선(46a)은 상기 제1 드레인 영역(16a)과 평행하고 중첩할 수 있다. 상기 제2 드레인 배선(46b)은 상기 제2 드레인 영역(16b)과 평행하고 중첩할 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 2a를 더 참조하여, 상기 제1 드레인 컨택들(36a)은 상기 제1 게이트 컨택들(31a) 중, 최하단에 위치한 하나보다 낮은 상기 제1 드레인 영역 내에 위치할 수 있다.
예를 들어, 상기 제1 드레인 컨택들(36a)은 상기 서로 인접하는 두 개의 제1 게이트 컨택들(31a) 사이를 지나 상기 X 방향으로 연장하는 가상의 제1 인터 - 게이트 컨택 선(Xgi1) 상에 배치되지 않을 수 있다.
도 2c를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 2a 또는 2b를 더 참조하여, 상기 제1 드레인 컨택(35a)은 상기 제1 게이트 컨택들(31a) 중, 최하단에 위치한 하나보다 낮게 위치할 수 있고, 및 바 형 또는 직사각형 모양을 가질 수 있다.
도 2d를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 2b를 더 참조하여, 상기 제2 드레인 컨택들(36b)은 상기 제2 게이트 컨택들(31b) 중 최하단에 위치한 하나보다 낮은 상기 제2 드레인 영역(16b) 내에 배치될 수 있다.
예를 들어, 상기 제2 드레인 컨택(35b)들은 상기 제2 소스 컨택들(35b) 또는 상기 제2 게이트 컨택들(31b)을 지나 상기 X 방향으로 연장하는 가상의 제2 소스/드레인 컨택 교차선들(Xsd2) 상에 배치되지 않을 수 있다.
도 2e를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 2d를 더 참조하여, 상기 제2 드레인 컨택(36b)은 상기 제2 게이트 컨택들(31b) 중, 최하단에 위치한 하나보다 낮게 위치할 수 있고, 및 바 형 또는 직사각형 모양을 가질 수 있다.
도 2f를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 2b를 더 참조하여, 상기 제2 게이트 컨택들(31b)은 상기 제2 소스 컨택들(35b) 및 상기 제2 드레인 컨택들(36b)을 지나 상기 X 방향으로 연장하는 가상의 제2 소스/드레인 컨택 교차선들(Xsd2) 상에 배치되지 않을 수 있다.
예를 들어, 상기 제2 게이트 컨택들(31b)은 상기 서로 인접하는 두 개의 제2 소스 컨택들(35b)의 사이들 및/또는 상기 서로 인접하는 두 개의 제2 드레인 컨택들(36b)의 사이들을 지나 상기 X 방향으로 연장하는 가상의 제2 게이트 컨택 교차선들(Xg2) 상에 배치될 수 있다. 상기 제2 게이트 컨택들(31b)은 상기 제1 게이트 컨택들(31a), 상기 제2 소스 컨택들(35b), 또는 상기 제2 드레인 컨택들(36b)보다 상기 -Y 방향으로 시프트될 수 있다.
도 2g를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 2f를 더 참조하여, 상기 제1 드레인 컨택들(36a)은 상기 제1 게이트 컨택들(31a) 중 최하단에 위치한 하나보다 낮은 상기 제1 드레인 영역(16a) 내에 배치될 수 있다. 예를 들어, 상기 서로 인접하는 두 개의 제1 소스 컨택들(35a)의 사이들 및/또는 상기 서로 인접하는 두 개의 제1 게이트 컨택들(31a)의 사이를 지나 상기 X 방향으로 연장하는 가상의 제1 인터 - 게이트 컨택 선(Xgi1) 상에는 상기 제1 드레인 컨택들(36a)이 배치되지 않을 수 있다.
도 2h를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 2g를 더 참조하여, 상기 제1 드레인 컨택(35a)은 바 형 또는 직사각형 모양을 가질 수 있다.
도 2i를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 제1 활성 영역(10a), 상기 제1 활성 영역(10a)을 Y 방향으로 가로질러 제1 소스 영역(15a) 및 제1 드레인 영역(16a)을 정의하는 제1 게이트 전극(23a), 상기 제1 소스 영역(15a) 상에 배치된 제1 소스 컨택들(35a), 상기 제1 드레인 영역(16a) 상에 배치된 제1 드레인 컨택들(36a), 상기 제1 게이트 전극(23a) 상에 배치된 제1 게이트 컨택들(31a), 상기 제1 게이트 전극(23a) 및 상기 제1 게이트 컨택들(31a)과 중첩하도록 상기 제1 게이트 전극(23a)과 평행하게 상기 Y 방향으로 연장하는 제1 게이트 배선(41a), 상기 제1 소스 영역(15a) 및 상기 제1 소스 컨택들(35a)과 중첩하도록 상기 제1 게이트 전극(23a)과 평행하게 연장하는 제1 소스 배선(45a), 및 상기 제1 드레인 영역(16a) 및 상기 제1 드레인 컨택들(36a)과 중첩하도록 상기 제1 게이트 전극(23a)과 평행하게 연장하는 제1 드레인 배선(46a)을 포함하는 제1 MOSFET 소자(5a), 및 제2 활성 영역(10b), 상기 제2 활성 영역(10b)을 Y 방향으로 가로질러 제2 소스 영역(15b) 및 제2 드레인 영역(16b)을 정의하는 제2 게이트 전극(23b), 상기 제2 소스 영역(15b) 상에 배치된 제2 소스 컨택들(35b), 상기 제2 드레인 영역(16b) 상에 배치된 제2 드레인 컨택들(36b), 상기 제2 게이트 전극(23b) 상에 배치된 제2 게이트 컨택들(31b), 상기 제2 게이트 전극(23b) 및 상기 제2 게이트 컨택들(31b)과 중첩하도록 상기 제2 게이트 전극(23b)과 평행하게 상기 Y 방향으로 연장하는 제2 게이트 배선(41b), 상기 제2 소스 영역(15b) 및 상기 제2 소스 컨택들(35b)과 중첩하도록 상기 제2 게이트 전극(23b)과 평행하게 연장하는 제2 소스 배선(45b), 및 상기 제2 드레인 영역(16b) 및 상기 제2 드레인 컨택들(36b)과 중첩하도록 상기 제2 게이트 전극(23b)과 평행하게 연장하는 제2 드레인 배선(46b)을 포함하는 제2 MOSFET 소자(5b)을 포함하고, 상기 제1 게이트 컨택들(31a)은 상기 서로 인접하는 두 개의 제1 소스 컨택들(35a)의 사이들을 지나 상기 X 방향으로 연장하는 제1 게이트 컨택 교차선들(Xg1) 상에 배치될 수 있다.
예를 들어, 상기 제1 소스 컨택들(35a)과 상기 제1 게이트 컨택들(31a)은 상기 X 방향 및/또는 상기 Y 방향으로 지그재그 형태로 배치될 수 있다.
상기 제1 드레인 컨택들(36a)은 상기 제1 게이트 컨택들(31a) 중 최하단에 위치한 하나보다 늦은 상기 제1 드레인 영역(16a) 내에 배치될 수 있다. 상기 제1 드레인 컨택들(36a)은 상기 서로 인접하는 두 개의 제1 소스 컨택들(35a)의 사이들을 지나는 가상의 제1 상부 드레인 컨택 교차선(Xd1a) 및 상기 제1 소스 컨택들(35a) 중 최하단에 위치한 하나를 지나는 가상의 제1 소스 컨택 교차선(Xs1)으로부터 -Y 방향으로 시프트되어 상기 X 방향으로 연장하는 가상의 제2 하부 드레인 컨택 교차선(Xd1b)상에 배치될 수 있다.
상기 제2 게이트 컨택들(31b)은 상기 서로 인접하는 두 개의 제2 소스 컨택들(35b)의 사이들을 지나 상기 X 방향으로 연장하는 제2 게이트 컨택 교차선들(Xg2) 상에 배치될 수 있다. 예를 들어, 상기 제2 소스 컨택들(35b)과 상기 제2 게이트 컨택들(31b)은 상기 X 방향 및/또는 상기 Y 방향으로 지그재그 형태로 배치될 수 있다.
상기 제2 드레인 컨택들(36b)은 상기 제2 게이트 컨택들(31b) 중 최하단에 위치한 하나보다 늦은 상기 제2 드레인 영역(16b) 내에 배치될 수 있다. 상기 제2 드레인 컨택들(36b)은 상기 서로 인접하는 두 개의 제2 소스 컨택들(35b)의 사이들을 지나는 가상의 제2 상부 드레인 컨택 교차선(Xd2a) 및 상기 제2 소스 컨택들(35b) 중 최하단에 위치한 하나를 지나는 가상의 소스 컨택 교차선(Xs2)으로부터 -Y 방향으로 시프트되어 상기 X 방향으로 연장하는 가상의 제2 하부 드레인 컨택 교차선(Xd2b)상에 배치될 수 있다.
도 2j를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 2i를 더 참조하여, 상기 제1 드레인 컨택들(36a) 및 상기 제2 드레인 컨택들(36b)은 바 형 또는 정사각형 모양을 가질 수 있다.
도 3a는 본 발명의 일 실시예에 의한 반도체 소자의 간략한 레이아웃이고, 도 3b 내지 3d는 상기 I-I', II-II', 및 III-III' 방향을 따라 절단한 개념적인 종단면도들이다.
도 3a을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는, 셀 영역(CA) 및 주변 영역(PA)을 포함할 수 있다.
상기 셀 영역(CA) 내에 수직 채널(160), 하부 비트 라인 컨택(171), 비트 라인 패드(173), 상부 비트 라인 컨택(175), 및 비트 라인(177)이 형성될 수 있다. 상기 수직 채널(160) 및 상기 하부 비트 라인 컨택(171)은 원 형 모양을 가질 수 있다. 상기 비트 라인 패드(173)는 길게 늘어진(elongated) 바 형, 직사각형, 또는 타원 형을 가질 수 있다. 상기 비트 라인(177)은 양 방향(bi-directional)으로 연장하는 직선 모양을 가질 수 있다.
상기 주변 영역(PA) 내에 MOSFET 소자(5) 및 로직 회로들(7)이 형성될 수 있다.
상기 MOSFET 소자(5)은 활성 영역(110), 상기 활성 영역을 가로질러 소스 영역(115) 및 드레인 영역(116)을 정의하는 게이트 전극(123), 상기 게이트 전극(123) 상에 배치된 게이트 컨택(131), 상기 소스 영역(115) 상에 배치된 소스 컨택(135), 상기 드레인 영역(116) 상에 배치된 드레인 컨택(136), 상기 게이트 컨택(131) 및 상기 게이트 전극(123)과 중첩하는 게이트 배선(141), 상기 소스 컨택(135) 및 상기 소스 영역(115)과 중첩하는 소스 배선(145), 및 상기 드레인 컨택(136) 및 상기 드레인 영역(116)과 중첩하는 드레인 배선(146)을 포함할 수 있다. 상기 MOSFET 소자(5)은 도 1a 내지 1l에 도시된 다양한 MOSFET 소자들 중 하나일 수 있다. 도 1a 내지 1l에 도시된 상기 MOSFET 소자들을 포괄하기 위하여, 상기 MOSFET 소자(5)이, 각각, 하나씩의 상기 게이트 컨택(131), 상기 소스 컨택(135), 및 상기 드레인 컨택(136)을 포함하도록 간략하게 도시되었다.
상기 로직 회로(7)는 상기 게이트 배선(141) 상에 배치된 게이트 입출력 컨택(181) 및 상기 게이트 입출력 컨택(181)과 중첩하는 게이트 입출력 배선(191), 상기 소스 배선(145) 상에 배치된 소스 입출력 컨택(185) 및 상기 소스 입출력 컨택(185)과 중첩하는 소스 입출력 배선(195), 및 상기 드레인 배선(146) 상에 배치된 드레인 입출력 컨택(186) 및 상기 드레인 입출력 컨택(186)과 중첩하는 드레인 입출력 배선(196)을 포함할 수 있다.
도면에서, 상기 비트 라인(177)과 상기 게이트 배선(141), 상기 소스 배선(145), 상기 드레인 배선(146), 상기 게이트 입출력 배선(191), 상기 소스 입출력 배선(195), 및 상기 드레인 입출력 배선(196)이 평행한 것으로 도시되었으나, 반드시 그래야 하는 것은 아니다.
도 3b를 참조하면, 상기 MOSFET 소자(5)은 기판(100) 상에 형성된 바닥 절연층(151), 상기 바닥 절연층(151) 상에 교대로 적층된 워드 라인 전극들(153) 및 층간 절연층들(155), 상기 워드 라인 전극들(153) 및 상기 층간 절연층들(155)을 덮는 캡핑 절연층(157), 상기 캡핑 절연층(157), 상기 워드 라인 전극들(153), 상기 층간 절연층들(155), 및 상기 바닥 절연층(151)을 수직으로 관통하여 상기 기판(100)과 접촉하는 수직 채널(160), 및 상기 수직 채널(160) 상에 형성된 하부 비트 라인 컨택(171), 비트 라인 패드(173), 상부 비트 라인 컨택(175), 및 비트 라인(177)을 포함할 수 있다.
상기 기판(100)은 반도체 웨이퍼를 포함할 수 있다. 예를 들어, 단결정 실리콘 또는 SiGe 같은 화합물 반도체를 포함할 수 있다.
상기 바닥 절연층(151)은 상기 기판(100)의 표면 상에 상대적으로 두껍게 형성될 수 있다. 상기 바닥 절연층(151)은 실리콘 산화물 같은 절연물을 포함할 수 있다.
상기 워드 라인 전극들(153) 및 상기 층간 절연층들(155)은 교대로 다층으로 적층될 수 있다. 상기 워드 라인 전극들(153)은 텅스텐 같은 전도체를 포함할 수 있다. 상기 워드 라인 전극들(153)과 상기 층간 절연층들(155) 사이에는 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN) 같은 전도성 배리어 층이 더 개재될 수 있다. 상기 층간 절연층들(155)은 실리콘 산화물 같은 절연물을 포함할 수 있다.
상기 캡핑 절연층(157)은 상기 워드 라인 전극들(153) 중 최상위의 하나 상에 상대적으로 두껍게 형성될 수 있다. 상기 캡핑 절연층(157)은 상대적으로 두껍게 형성될 수 있다.
상기 수직 채널(160)은 하부 패드층(161), 전하 저장층(163), 채널층(165), 코어층(167), 및 상부 패드층(169)을 포함할 수 있다. 상기 하부 패드층(161)은 에피택셜 성장 공정을 이용하여 형성된 실리콘을 포함할 수 있다. 상기 하부 패드층(161)이 적절한 두께를 가질 수 있도록 상기 바닥 절연층(151)은 충분한 두께를 가질 수 있다. 상기 전하 저장층(163)은 실리콘 산화물 층, 실리콘 질화물 층, 및 금속 산화물 층 같은 다층의 절연층들을 포함할 수 있다. 상기 채널층(165)은 실리콘 같은 전도층을 포함할 수 있다. 상기 코어층(167)은 실리콘 산화물 같은 절연물을 포함할 수 있다. 상기 상부 패드층(169)은 실리콘 같은 전도층을 포함할 수 있다. 상기 상부 패드층(169)이 적절한 두께를 가질 수 있도록 상기 캡핑 절연층(157)은 충분한 두께를 가질 수 있다.
상기 하부 비트 라인 컨택(171)은 상기 수직 채널(160)의 상기 상부 패드층(169) 상에 정렬되어 수직으로 연장할 수 있다. 상기 하부 비트 라인 컨택(171)은 상기 수직 채널(160)의 상기 상부 패드층(169)과 전기적으로 연결되도록 실리사이드 및/또는 금속을 포함할 수 있다.
상기 비트 라인 패드(173)는 상기 하부 비트 라인 컨택(171)과 접촉 및 중첩하여 수평으로 연장할 수 있다. 상기 비트 라인 패드(173)는 금속 같은 전도체를 포함할 수 있다.
상기 상부 비트 라인 컨택(175)은 상기 비트 라인 패드(173) 상에 접촉 및 중첩하여 수직으로 연장할 수 있다. 상기 상부 비트 라인 컨택(175)은 금속을 포함할 수 있다.
도 3c를 참조하면, 상기 MOSFET 소자(5)은 활성 영역(110)을 정의하는 상기 기판(100) 내의 STIs(Sallow Trench Isolations, 110), 상기 활성 영역(110) 내에 소스 영역(115), 드레인 영역(116), 및 채널 영역(111)을 정의하도록 상기 활성 영역(110) 상에 형성된 게이트 패턴(120), 상기 게이트 패턴(120) 상의 하부 게이트 컨택(131L) 및 상부 게이트 컨택(131U), 상기 소스 영역(115) 상의 하부 소스 컨택(135L) 및 상부 소스 컨택(135U), 상기 드레인 영역(116) 상의 하부 드레인 컨택(136L) 및 상부 드레인 컨택(136U), 상기 상부 게이트 컨택(131U) 상의 게이트 배선(41), 상기 상부 소스 컨택(135U) 상의 소스 배선(145), 및 상기 상부 드레인 컨택(136U) 상의 드레인 배선(146)을 포함할 수 있다.
상기 게이트 패턴(120)은 게이트 절연층(121), 게이트 전극(123), 게이트 캡핑층(125), 및 게이트 스페이서(127)를 포함할 수 있다. 상기 게이트 절연층(121)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 상기 게이트 전극(123)은 실리사이드 또는 텅스텐 같은 금속을 포함할 수 있다. 상기 게이트 캡핑층(125) 및 상기 게이트 스페이서(127)는 실리콘 질화물 같은 비교적 단단한 절연물을 포함할 수 있다.
상기 활성 영역(110)은 상기 게이트 전극(123)의 일 측면에 위치한 소스 영역(115), 상기 일 측면과 대향(opposite)하는 상기 게이트 전극(123)의 타 측면에 위치한 드레인 영역(116), 및 상기 게이트 전극(123)과 수직으로 중첩하는 채널 영역(111)을 포함할 수 있다.
상기 하부 게이트 컨택(131L)은 상기 게이트 패턴(120) 상에 정렬되어 상기 게이트 캡핑층(125)을 수직으로 관통하여 상기 게이트 전극(123)과 접촉할 수 있다. 상기 상부 게이트 컨택(131U)은 상기 하부 게이트 컨택(131L) 상에 정렬될 수 있다.
상기 하부 소스 컨택(135L)은 상기 소스 영역(115) 상에 정렬되어 상기 소스 영역(115)과 접촉할 수 있다. 상기 상부 소스 컨택(135U)은 상기 하부 소스 컨택(135L) 상에 정렬될 수 있다.
상기 하부 드레인 컨택(136L)은 상기 드레인 영역(116) 상에 정렬되어 상기 드레인 영역(116)과 접촉할 수 있다. 상기 상부 드레인 컨택(136U)은 상기 하부 드레인 컨택(136L) 상에 정렬될 수 있다.
상기 하부 게이트 컨택(131L), 상기 상부 게이트 컨택(131U), 상기 하부 소스 컨택(135L), 상기 상부 소스 컨택(135U), 상기 하부 드레인 컨택(136L), 및 상기 상부 드레인 컨택(136U)은 실리사이드 및/또는 금속을 포함할 수 있다.
상기 하부 게이트 컨택(131L) 및 상기 상부 게이트 컨택(131U), 상기 하부 소스 컨택(135L) 및 상기 상부 소스 컨택(135U), 및 상기 하부 드레인 컨택(136L) 및 상기 상부 드레인 컨택(136U)은, 각각, 물질적으로 연속하도록 일체형으로 형성될 수 있다.
상기 게이트 배선(141), 상기 소스 배선(145), 상기 드레인 배선(146)은, 각각, 상기 상부 게이트 컨택(131U), 상기 상부 소스 컨택(135U), 및 상기 상부 드레인 컨택(136U) 상에 수직으로 정렬될 수 있다.
도 3d를 참조하면, 상기 MOSFET 소자(5)은 게이트 입출력 컨택(181) 및 게이트 입출력 배선(191)을 더 포함할 수 있다. 상기 게이트 입출력 컨택(181)은 상기 게이트 배선(41)의 일 단부 상에 형성될 수 있다. 상기 게이트 입출력 배선(191)은 상기 게이트 입출력 컨택(181)과 중첩 및 접촉하고, 일 방향으로 연장할 수 있다.
도 3a 내지 3d를 참조하여, 상기 하부 게이트 컨택(131L), 상기 하부 소스 컨택(135L), 및 상기 하부 드레인 컨택(136L)은 상기 수직 채널(160)보다 큰 높이를 가질 수 있다.
상기 하부 비트 라인 컨택(171)은 상기 상부 게이트 컨택(131U)보다 길 수 있다.
상기 비트 라인 패드(173), 상기 게이트 배선(141), 상기 소스 배선(145), 및 상기 드레인 배선(146)은 동일한 레벨에 위치할 수 있다. 따라서, 상기 비트 라인 패드(173), 상기 게이트 배선(141), 상기 소스 배선(145), 및 상기 드레인 배선(146)은 동일한 공정 단계에서 함께 형성될 수 있다.
상기 상부 비트 라인 컨택(175), 상기 게이트 입출력 컨택(181), 상기 소스 입출력 컨택(185), 및 상기 드레인 입출력 컨택(186)은 동일한 레벨에 위치할 수 있다. 따라서, 상기 상부 비트 라인 컨택(175), 상기 게이트 입출력 컨택(181), 상기 소스 입출력 컨택(185), 및 상기 드레인 입출력 컨택(186)은 동일한 공정 단계에서 함께 형성될 수 있다.
상기 비트 라인(177), 상기 게이트 입출력 배선(191), 상기 소스 입출력 배선(195), 및 상기 드레인 입출력 배선(196)은 동일한 레벨에 위치할 수 있다. 따라서, 상기 비트 라인(177), 상기 게이트 입출력 배선(191), 상기 소스 입출력 배선(195), 및 상기 드레인 입출력 배선(196)은 동일한 공정 단계에서 함께 형성될 수 있다.
도 4a 내지 4e는 본 발명의 다양한 실시예들에 의한 MOSFET 소자들의 레이아웃들이다.
도 4a를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는 활성 영역(210), 상기 활성 영역(210)을 가로질러 Y 방향으로 연장하여 소스 영역들(215) 및 드레인 영역들(216)을 정의하는 다수 개의 게이트 전극들(223), 상기 다수 개의 게이트 전극들(223) 상에 배치된 다수 개의 게이트 컨택들(231), 상기 소스 영역들(215) 상에 배치된 소스 컨택들(235), 및 상기 드레인 영역들(216) 상에 배치된 드레인 컨택들(236)을 포함한다. 상기 다수 개의 게이트 전극들(223)은 전기적 및 물리적으로 연결될 수 있다.
상기 소스 컨택들(235) 및 상기 드레인 컨택들(236)은 X 방향으로 서로 평행하게 연장하는 가상의 소스/드레인 컨택 교차선들(Xsd) 상에 배치될 수 있다.
상기 게이트 컨택들(231)은 상기 서로 인접하는 두 개의 소스 컨택들(235) 또는 상기 서로 인접하는 두 개의 드레인 컨택들(236)의 사이들을 지나 상기 X 방향으로 연장하는 가상의 드레인 컨택 교차선들(Xg) 상에 배치될 수 있다. 예를 들어, 상기 게이트 컨택들(231)은 상기 소스 컨택들(235) 또는 상기 드레인 컨택들(236)을 지나 상기 X 방향으로 연장하는 가상의 소스/드레인 컨택 교차선들(Xsd)로부터, 각각, -Y 방향으로 시프트될 수 있다.
상기 게이트 컨택들(231)과 상기 소스 컨택들(235), 및 상기 게이트 컨택들(231)과 상기 드레인 컨택들(236)은 상기 Y 방향으로 지그재그 형태로 배치될 수 있다.
도 4b를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는 활성 영역(210), 상기 활성 영역(210)을 가로질러 Y 방향으로 연장하여 소스 영역들(215) 및 드레인 영역들(216)을 정의하는 다수 개의 게이트 전극들(223), 상기 다수 개의 게이트 전극들(223) 상에 배치된 다수 개의 게이트 컨택들(231), 상기 소스 영역들(215) 상에 배치된 소스 컨택들(235), 및 상기 드레인 영역들(216) 상에 배치된 드레인 컨택들(236)을 포함하고, 상기 서로 인접하는 두 개의 게이트 컨택들(231)의 사이들을 지나 상기 X 방향으로 연장하는 가상의 인터 - 게이트 컨택 선(Xgi) 상에 상기 소스 컨택들(235) 및/또는 상기 드레인 컨택들(236)이 배치되지 않을 수 있다. 예를 들어, 도 4a를 더 참조하여, 상기 소스 컨택들(235) 및/또는 상기 드레인 컨택들(236) 중, 상기 서로 인접하는 두 개의 게이트 컨택들(231)의 사이를 지나 상기 X 방향으로 연장하는 가상의 인터 - 게이트 컨택 선(Xgi) 상에 배치될 하나들이 생략될 수 있다.
다시 도 4a와 비교하여, 상기 게이트 컨택들(231) 중 상기 활성 영역(210)의 하반부 영역 내에 배치된 일부가 생략될 수 있다. 예를 들어, 상기 게이트 컨택들(231) 중, -Y 방향에 배치된 것들이(ones) 생략될 수 있다.
도 4c를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는 활성 영역(210), 상기 활성 영역(210)을 가로질러 Y 방향으로 연장하여 소스 영역들(215) 및 드레인 영역들(216)을 정의하는 다수 개의 게이트 전극들(223), 상기 다수 개의 게이트 전극들(223) 상에 배치된 다수 개의 게이트 컨택들(231), 상기 소스 영역들(215) 상에 배치된 소스 컨택들(235), 및 상기 드레인 영역들(216) 상에 배치된 드레인 컨택들(236)을 포함하고, 상기 게이트 컨택들(231)은 상기 활성 영역(210)의 상기 Y 방향의 상반부 영역 또는 상기 게이트 전극들(223)의 상반부 상에 배치될 수 있고, 상기 소스 컨택들(235) 및 상기 드레인 컨택들(236)은 상기 소스 영역(215) 및 상기 드레인 영역(216)의 상기 -Y 방향의 하반부 영역 내에 배치될 수 있다.
예를 들어, 상기 게이트 컨택들(231)과 상기 소스 컨택들(235), 또는 상기 게이트 컨택들(231)과 상기 드레인 컨택들(236)은 상기 X 방향으로 연장하는 가상의 게이트 컨택 교차선들(Xg) 및/또는 소스/드레인 컨택 교차선들(Xsd) 상에 배타적으로 배치될 수 있다.
도 4d를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 4c를 더 참조하여, 상기 소스 컨택들(235) 및/또는 상기 드레인 컨택들(236)은 상기 Y 방향으로 늘어진(elongated) 바 형, 직사각형, 또는 타원 형 모양을 가질 수 있다.
도 4e를 참조하면, 본 발명의 일 실시예에 의한 MOSFET 소자는, 도 4d를 더 참조하여, 상기 게이트 컨택들(231)이 상기 Y 방향으로 늘어진 바 형, 직사각형, 또는 타원 형 모양을 가질 수 있다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 5a를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 MOSFET 소자들 중 적어도 하나를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 5b는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(2300)을 개념적으로 도시한 블록다이어그램이다. 도 5b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 MOSFET 소자들 중 적어도 하나를 포함할 수 있다.
도 5c을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 MOSFET 소자들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
5: MOSFET 소자 7: 로직 영역
10: 활성 영역 10a: 제1 활성 영역
10b: 제2 활성 영역 11: 채널 영역
11a: 제1 채널 영역 11b: 제2 채널 영역
15: 소스 영역 15a: 제1 소스 영역
15b: 제2 소스 영역 16: 드레인 영역
16a: 제1 드레인 영역 16b: 제2 드레인 영역
23: 게이트 전극 23a: 제1 게이트 전극
23b: 제2 게이트 전극 31: 게이트 컨택
31a: 제1 게이트 컨택 31b: 제2 게이트 컨택
35: 소스 컨택 35a: 제1 소스 컨택
35b: 제2 소스 컨택 36: 드레인 컨택
36a: 제1 드레인 컨택 36b: 제2 드레인 컨택
CA: 셀 영역 PA: 주변 영역
100: 기판 105: STI
110: 활성 영역 111: 채널 영역
115: 소스 영역 116: 드레인 영역
120: 게이트 패턴 121: 게이트 절연층
123: 게이트 전극 125: 게이트 캡핑층
127: 게이트 스페이서 131L: 하부 게이트 컨택
131U: 상부 게이트 컨택 135L: 하부 소스 컨택
135U: 상부 소스 컨택 136L: 하부 드레인 컨택
136U: 상부 드레인 컨택 141: 게이트 배선
145: 소스 배선 146: 드레인 배선
151: 바닥 절연층 153: 워드 라인 전극
155: 층간 절연층 157: 캡핑 절연층
160: 수직 채널 161: 하부 패드층
163: 전하 저장층 165: 채널층
167: 코어층 169: 상부 패드층
171: 하부 비트 라인 컨택 173: 비트 라인 패드
175: 상부 비트 라인 컨택 177: 비트 라인
181: 게이트 입출력 컨택 185: 소스 입출력 컨택
186: 드레인 입출력 컨택 191: 게이트 입출력 배선
195: 소스 입출력 배선 196: 드레인 입출력 배선

Claims (20)

  1. 제1 활성 영역;
    상기 제1 활성 영역을 Y 방향으로 가로질러 연장하여 제1 소스 영역 및 제1 드레인 영역을 정의하는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 상기 Y 방향으로 연장하는 가상의 제1 게이트 통과선 상에 정렬되도록 배치된 제1 게이트 컨택들;
    상기 제1 소스 영역 상에 상기 Y 방향으로 연장하는 가상의 제1 소스 통과선 상에 정렬되도록 배치된 제1 소스 컨택들; 및
    상기 제1 드레인 영역 상에 상기 Y 방향으로 연장하는 가상의 제1 드레인 통과선 상에 정렬되도록 배치된 제1 드레인 컨택들을 포함하고,
    상기 제1 드레인 컨택들 중 적어도 하나는 상기 제1 소스 컨택들의 사이를 지나 상기 Y 방향과 수직하는 X 방향으로 평행하게 연장하는 가상의 제1 X-직선들 중 어느 하나 상에 정렬되도록 배치되고,
    인접하는 두 개의 상기 제1 게이트 컨택들의 사이를 지나 상기 X 방향으로 연장하는 가상의 인터-게이트 컨택 선 상에, 상기 제1 드레인 컨택들은 배치되지 않고 상기 제1 소스 컨택들은 배치된 레이아웃을 갖는 MOSFET 소자.
  2. 제1항에 있어서,
    상기 제1 게이트 컨택들은 상기 제1 소스 컨택들을 지나 상기 X 방향으로 평행하게 연장하는 가상의 제2 X-직선들 상에 배치된 레이아웃을 갖는 MOSFET 소자.
  3. 삭제
  4. 제1항에 있어서,
    상기 가상의 인터-게이트 컨택 선은 인접하는 두 개의 상기 제1 게이트 컨택들의 사이의 중앙을 지나는 레이아웃을 갖는 MOSFET 소자.
  5. 제2항에 있어서,
    상기 가상의 제2 X-직선들은 상기 게이트 컨택들의 중심부들 및 상기 제1 소스 컨택들의 중심부들을 지나는 레이아웃을 갖는 MOSFET 소자.
  6. 제1항에 있어서,
    상기 제1 게이트 통과선은 상기 제1 게이트 컨택들의 중심부들을 지나고,
    상기 제1 소스 통과선은 상기 제1 소스 컨택들의 중심부들을 지나고, 및
    상기 제1 드레인 통과선은 상기 제1 드레인 컨택들의 중심부들을 지나는 레이아웃을 갖는 MOSFET 소자.
  7. 제1항에 있어서,
    상기 제1 소스 컨택들과 상기 제1 드레인 컨택들은 상기 Y 방향으로 지그재그 모양으로 배치된 레이아웃을 갖는 MOSFET 소자.
  8. 제1항에 있어서,
    상기 제1 게이트 컨택들과 상기 제1 드레인 컨택들은 상기 Y 방향으로 지그재그 모양으로 배치된 레이아웃을 갖는 MOSFET 소자.
  9. 제1항에 있어서,
    상기 제1 소스 영역과 상기 제1 드레인 영역은 동일한 면적을 갖는 레이아웃을 갖는 MOSFET 소자.
  10. 제1항에 있어서,
    상기 제1 게이트 전극으로부터 각(each) 상기 제1 소스 컨택들 간의 거리들, 및 상기 제1 게이트 전극으로부터 각(each) 상기 제1 드레인 컨택들 간의 거리들은 동일한 레이아웃을 갖는 MOSFET 소자.
  11. 제1항에 있어서,
    상기 제1 게이트 컨택들, 상기 제1 소스 컨택들, 및 상기 제1 드레인 컨택들은 동일한 크기를 갖는 레이아웃을 갖는 MOSFET 소자.
  12. 제1항에 있어서,
    상기 제1 드레인 컨택들 중 하나와 가장 가까운 두 개의 상기 제1 소스 컨택들 간의 거리들은 동일한 레이아웃을 갖는 MOSFET 소자.
  13. 제2항에 있어서,
    상기 제1 X-직선들은 상기 제2 X-직선들보다 상기 Y 방향으로 낮게 위치하는 레이아웃을 갖는 MOSFET 소자.
  14. 제1항에 있어서,
    상기 제1 활성 영역과 인접하는 제2 활성 영역;
    상기 제2 활성 영역을 상기 Y 방향으로 가로질러 연장하여 제2 소스 영역 및 제2 드레인 영역을 정의하는 제2 게이트 전극;
    상기 제2 게이트 전극 상에 상기 Y 방향으로 연장하는 가상의 제2 게이트 통과선 상에 정렬되도록 배치된 제2 게이트 컨택들;
    상기 제2 소스 영역 상에 상기 Y 방향으로 연장하는 가상의 제2 소스 통과선 상에 정렬되도록 배치된 제2 소스 컨택들; 및
    상기 제2 드레인 영역 상에 상기 Y 방향으로 연장하는 가상의 제2 드레인 통과선 상에 정렬되도록 배치된 제2 드레인 컨택들을 더 포함하고,
    상기 제2 드레인 컨택들 중 적어도 하나는 상기 제2 소스 컨택들의 사이를 지나 상기 X 방향으로 평행하게 연장하는 가상의 제2 X-직선들 중 어느 하나 상에 정렬되도록 배치된 레이아웃을 갖는 MOSFET 소자.
  15. 제14항에 있어서,
    상기 제1 드레인 컨택들과 상기 제2 소스 컨택들은 상기 Y 방향으로 지그재그 형태로 배치된 레이아웃을 갖는 MOSFET 소자.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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