CN108574013B - 半导体装置及其操作方法 - Google Patents

半导体装置及其操作方法 Download PDF

Info

Publication number
CN108574013B
CN108574013B CN201710144098.1A CN201710144098A CN108574013B CN 108574013 B CN108574013 B CN 108574013B CN 201710144098 A CN201710144098 A CN 201710144098A CN 108574013 B CN108574013 B CN 108574013B
Authority
CN
China
Prior art keywords
active region
electrode contact
voltage potential
dummy gate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710144098.1A
Other languages
English (en)
Other versions
CN108574013A (zh
Inventor
孙沿林
郭守柱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710144098.1A priority Critical patent/CN108574013B/zh
Priority to US15/919,380 priority patent/US10192868B2/en
Publication of CN108574013A publication Critical patent/CN108574013A/zh
Application granted granted Critical
Publication of CN108574013B publication Critical patent/CN108574013B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors

Abstract

本发明公开了一种半导体装置及其操作方法，涉及半导体技术领域。该半导体装置包括：衬底；位于该衬底上的有源区；其中，该有源区包括：第一有源区和与该第一有源区的延伸方向平行排列的第二有源区；该第一有源区包括：连接部和在该连接部两侧的第一部分和第二部分，其中，该连接部将第一部分和第二部分连接成整体；该第二有源区包括：被沟槽隔离部隔离开的第三部分和第四部分；其中，该沟槽隔离部与该连接部相对应；以及覆盖在该沟槽隔离部和该连接部之上的第一伪栅极。本发明减小了在接触件形成过程中过刻蚀问题发生的可能性。

Description

半导体装置及其操作方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体装置及其操作方法。
背景技术
图1是示意性地示出现有技术中的逻辑单元(logic cell)的版图。如图1所示，相邻的单元(例如第一单元21和第二单元22)之间是以STI(Shallow Trench Isolation，浅沟槽隔离)14相隔离的。通常在栅极层形成有伪栅极，例如在STI 14之上形成一个伪栅极15。
此外，图1中还示出了PMOS(P-channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)器件的有源区(Active Area，简称为AA)11和NMOS(N-channel Metal OxideSemiconductor，N沟道金属氧化物半导体)器件的有源区12，在有源区11和12上的栅极13，以及栅极、源极或漏极的接触件16。目前，通常引入SiGe(硅锗)作为PMOS器件的源极或漏极，用于提升PMOS器件的性能。
发明内容
本发明的发明人发现，例如对于PMOS器件，处在有源区边缘处的SiGe外延生长过程中，速率较慢，其形貌不完整，其后续的硅化物(Salicide)也会生长不规整。在接触件形成制程时，将可以发生过刻蚀情况，最终将影响器件性能。
根据本发明的第一方面，提供了一种半导体装置，包括：衬底；位于所述衬底上的有源区；其中，所述有源区包括：第一有源区和与所述第一有源区的延伸方向平行排列的第二有源区；所述第一有源区包括：连接部和在所述连接部两侧的第一部分和第二部分，其中，所述连接部将所述第一部分和所述第二部分连接成整体；所述第二有源区包括：被沟槽隔离部隔离开的第三部分和第四部分；其中，所述沟槽隔离部与所述连接部相对应；以及覆盖在所述沟槽隔离部和所述连接部之上的第一伪栅极。
在一个实施例中，所述第一伪栅极的延伸方向与所述第一有源区的延伸方向垂直。
在一个实施例中，所述半导体装置还包括：基于所述第一部分形成的第一器件和基于所述第二部分形成的第二器件；所述第一器件包括：在所述第一部分上、在所述连接部的第一侧且与所述连接部距离最近的第一电极接触件，所述第二器件包括：在所述第二部分上、在所述连接部的第二侧且与所述连接部距离最近的第二电极接触件；其中，所述第二侧与所述第一侧相对。
在一个实施例中，所述第一器件和所述第二器件均为PMOS器件，基于所述第二有源区的第三部分和第四部分分别形成有NMOS器件；或者所述第一器件和所述第二器件均为NMOS器件，基于所述第二有源区的第三部分和第四部分分别形成有PMOS器件。
在一个实施例中，其中，所述第一器件和所述第二器件被电性隔离。
在一个实施例中，其中，所述第一电极接触件和所述第二电极接触件连接的电压电位相等。
在一个实施例中，所述衬底连接第一电压电位，所述第一伪栅极连接第二电压电位；其中，在所述第一器件和所述第二器件均为PMOS器件的情况下，所述第二电压电位高于或等于所述第一电压电位；或者，在所述第一器件和所述第二器件均为NMOS器件的情况下，所述第二电压电位低于或等于所述第一电压电位。
在一个实施例中，所述第一器件还包括：在所述第一部分上形成的第一栅极和第三电极接触件，所述第一电极接触件和所述第三电极接触件分别在所述第一栅极两侧，其中，所述第一电极接触件相比所述第三电极接触件更接近所述连接部；所述第二器件还包括：在所述第二部分上形成的第二栅极和第四电极接触件，所述第二电极接触件和所述第四电极接触件分别在所述第二栅极两侧，其中，所述第二电极接触件相比所述第四电极接触件更接近所述连接部。
在一个实施例中，所述第一有源区包括：位于所述连接部两侧的第一边缘和第二边缘；所述半导体装置还包括：覆盖在所述第一边缘上的第二伪栅极和覆盖在所述第二边缘上的第三伪栅极。
在一个实施例中，所述第二伪栅极和所述第三伪栅极还覆盖在所述第二有源区的边缘上。
在本发明中，由于第一有源区中，连接部将第一部分和第二部分连接在一起，因此第一部分和第二部分之间没有出现沟槽隔离结构，从而在第一有源区上外延形成源极或漏极时，在连接部分附近不会出现某个晶面刻蚀不完整的现象，因此，可以在连接部附近形成完整的源极或漏极，从而减小了在接触件形成过程中过刻蚀问题发生的可能性。
进一步地，通过对第一器件和第二器件进行电性隔离，可以减小漏电流，从而可以提高器件性能。
根据本发明的第二方面，提供了一种半导体装置的操作方法，包括：提供如前所述半导体装置；以及对所述半导体装置中的所述第一器件和所述第二器件执行电性隔离。
在一个实施例中，对所述半导体装置中的所述第一器件和所述第二器件执行电性隔离的步骤包括：对所述第一电极接触件和所述第二电极接触件施加相等的电压电位。
在一个实施例中，对所述半导体装置中的所述第一器件和所述第二器件执行电性隔离的步骤包括：对所述衬底施加第一电压电位；以及对所述第一伪栅极施加第二电压电位；其中，在所述第一器件和所述第二器件均为PMOS器件的情况下，所述第二电压电位高于或等于所述第一电压电位；或者，在所述第一器件和所述第二器件均为NMOS器件的情况下，所述第二电压电位低于或等于所述第一电压电位。
在上述方法中，通过对半导体装置中的第一器件和第二器件执行电性隔离，从而可以减小漏电流，提高器件性能。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示意性地示出现有技术中的逻辑单元的版图。
图2A至图2C是示意性地示出现有技术中制造逻辑单元过程中若干阶段的结构的横截面图。
图3A是示意性地示出根据本发明一个实施例的半导体装置的俯视图。
图3B是示意性地示出沿着图3A中线B-B’截取的结构的横截面图。
图4是示出根据本发明一个实施例的半导体装置的操作方法的流程图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图2A至图2C是示意性地示出现有技术中制造逻辑单元过程中若干阶段的结构的横截面图。图2A、图2B和图2C所示出结构的横截面图是沿着图1中线A-A’的方向截取的。本发明的发明人在研究逻辑单元的制造过程中，发现如下情况：
如图2A所示，栅极13到有源区的边缘的距离d较小。
如图2B所示，在生长SiGe之前，需要对有源区进行刻蚀，这时会露出硅的(111)和(100)晶面，且靠近STI 14一侧的(111)晶面是不完整的。
如图2C所示，由于(111)晶面的不完整，处在有源区边缘的SiGe(作为源极或漏极)201外延生长中，速率较慢，其形貌明显不如(111)晶面都完整的SiGe，在后续生长硅化物203时，该有源区边缘处的硅化物也可能生长不好。然后在形成接触件的过程中，需要对硅化物进行开孔，并且在开孔时需要停留在SiGe上方的镍硅合金上，因为边缘处的SiGe不完整，导致开孔时可能会穿过镍硅合金，进入到SiGe中，导致过刻蚀现象的发生。一方面，在形成接触件后，导致接触件由于与SiGe形成金属半导体接触，从而接触电阻变大，这将影响晶体管器件的性能，例如导致晶体管失效。另一方面，过刻蚀也会增加单元的漏电流，例如，漏电流被增加到10-9A量级。
本发明的发明人进一步发现，在当前工艺中，可以通过优化SiGe工艺，来解决上述难题，但是这仍然是工艺的一个巨大挑战，很难彻底解决。而且在更先进的工艺中，靠近STI的器件相对远离STI的器件更容易受到工艺变动的影响，更容易产生良率和性能问题。
因此，针对上述技术问题中的至少一个技术问题，本发明的发明人提出了一种新型的半导体装置的结构，如图3A和图3B所示。
图3A是示意性地示出根据本发明一个实施例的半导体装置的俯视图。图3B是示意性地示出沿着图3A中线B-B’截取的结构的横截面图。下面结合图3A和图3B详细描述根据本发明一个实施例的半导体装置。该半导体装置可以用作逻辑单元。
如图3A和图3B所示，该半导体装置可以包括衬底30。例如该衬底可以为硅衬底。
如图3A和图3B所示，该半导体装置还可以包括位于该衬底30上的有源区。该有源区可以包括：第一有源区31和与该第一有源区31的延伸方向平行排列的第二有源区32。该第一有源区31可以包括：连接部310和在该连接部310两侧的第一部分311和第二部分312。其中，该连接部310将该第一部分311和该第二部分312连接成整体。该第二有源区32可以包括：被沟槽隔离部(例如STI)34隔离开的第三部分323和第四部分324。其中，该沟槽隔离部34与该连接部310相对应。
如图3A和图3B所示，该半导体装置还可以包括覆盖在该沟槽隔离部34和该连接部310之上的第一伪栅极41。例如该第一伪栅极的材料可以为多晶硅或者金属(例如铝等)。
在上述实施例中，由于第一有源区中，连接部将第一部分和第二部分连接在一起，因此第一部分和第二部分之间没有出现沟槽隔离结构，从而在第一有源区上外延形成源极或漏极(例如SiGe)时，在连接部分附近不会出现某个晶面(例如(111)晶面)刻蚀不完整的现象，因此，可以在连接部附近形成完整的源极或漏极，从而减小了在接触件形成过程中过刻蚀问题发生的可能性。而且，通过将许多分散的(例如PMOS的)有源区在物理上尽可能的连在一起，可以给予制程更大窗口，方便制造。
需要说明的是，附图中的虚线仅是为了示出和说明的方便，实际中并不一定存在这样的虚线。
优选地，如图3A所示，第一伪栅极41的延伸方向与第一有源区31的延伸方向垂直。当然，本领域技术人员应该明白，第一伪栅极41的延伸方向也可以与第一有源区31的延伸方向不垂直，例如，这两个方向的夹角可以是大于或小于90°。
在一个实施例中，如图3A和图3B所示，该半导体装置还可以包括：基于第一部分311形成的第一器件71和基于第二部分312形成的第二器件72。
如图3B所示，该第一器件71可以包括：在第一部分311上、在连接部310的第一侧3101且与该连接部310距离最近的第一电极接触件61。该第一器件71还可以包括：在第一部分311上形成的第一栅极51和第三电极接触件63。该第一电极接触件61和该第三电极接触件63分别在第一栅极51两侧。其中，该第一电极接触件61相比该第三电极接触件63更接近该连接部310。该第一器件71还可以包括：分别在第一栅极51两侧且在第一部分中的第一电极(例如漏极)81和第三电极(例如源极)83。例如，该第一电极81和该第三电极83的材料可以包括SiGe。该第一电极接触件61与该第一电极81连接，该第三电极接触件63与该第三电极83连接。该第一器件可以用于逻辑单元中的一个器件。
如图3B所示，该第二器件72可以包括：在第二部分312上、在连接部310的第二侧3102且与该连接部310距离最近的第二电极接触件62。其中，该第二侧3102与该第一侧3101相对。该第二器件72还可以包括：在第二部分312上形成的第二栅极52和第四电极接触件64。该第二电极接触件62和该第四电极接触件64分别在该第二栅极52两侧。其中，该第二电极接触件62相比该第四电极接触件64更接近该连接部310。该第二器件72还可以包括：分别在第二栅极52两侧且在第二部分中的第二电极(例如漏极)82和第四电极(例如源极)84。例如，该第二电极82和该第四电极84的材料可以包括SiGe。该第二电极接触件62与该第二电极82连接，该第四电极接触件64与该第四电极84连接。该第二器件可以用于逻辑单元中的一个器件。
可选地，如图3B所示，第一器件71和第二器件72还可以分别包括在有源区上的硅化物层89。其中，电极接触件穿过该硅化物层与相应的电极连接。例如，第一电极接触件61穿过硅化物层89与第一电极81连接。其他电极接触件的连接也类似，这里不再一一赘述。
需要说明的是，为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节，例如，没有描述栅极绝缘物、间隔物等。但是，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
在一个实施例中，第一器件71和第二器件72可以均为PMOS器件，基于第二有源区32的第三部分323和第四部分324可以分别形成有NMOS器件。在另一个实施例中，第一器件71和第二器件72可以均为NMOS器件，基于第二有源区32的第三部分323和第四部分324可以分别形成有PMOS器件。
在本发明的实施例中，第一器件71和第二器件72可以被电性隔离。即可以将第一器件71和第二器件72各自所在的逻辑单元进行电性隔离，从而两个逻辑单元之间不会互相影响。
在一个实施例中，第一电极接触件61和第二电极接触件62连接的电压电位相等。在该实施例中，通过将与连接部310距离最近的且分别在其两侧的电极接触件连接相等的电压电位，从而使得第一伪栅极下面有源区中不会有电流流过，从而实现了将第一器件71和第二器件72电性隔离。
在另一个实施例中，衬底30连接第一电压电位，第一伪栅极41连接第二电压电位。例如，在第一器件71和第二器件72均为PMOS器件的情况下，第二电压电位高于或等于第一电压电位。即在连接部两侧均是PMOS器件的情况下，将连接部上的第一伪栅极连接高电位(例如电源电压VDD)，从而实现了基于第一伪栅极的晶体管关断，从而将第一器件和第二器件进行电性隔离。又例如，在第一器件71和第二器件72均为NMOS器件的情况下，第二电压电位低于或等于第一电压电位。即在连接部两侧均是NMOS器件的情况下，将连接部上的第一伪栅极连接低电位，从而实现了基于第一伪栅极的晶体管关断，从而将第一器件和第二器件进行电性隔离。
需要说明的是，虽然上述列举了一些实现电性隔离的方式，但是本领域技术人员应该明白，本发明还可以包括其他实现电性隔离的方式，因此本发明的范围并不仅限于此。
在上述实施例中，通过将第一器件和第二器件进行电性隔离，可以减小单元漏电流，例如可以将漏电流减小到10-11A量级，从而可以提高器件性能。
在一个实施例中，如图3B所示，第一有源区31可以包括：位于连接部310两侧的第一边缘3131和第二边缘3132。该半导体装置还可以包括：覆盖在第一边缘3131上的第二伪栅极42和覆盖在第二边缘3132上的第三伪栅极43。例如，可以在将第一有源区增加长度的情况下，在第一有源区的边缘处形成上述第二伪栅极和第三伪栅极，这样可以利用现有形成伪栅极的工艺窗口形成伪栅极，从而方便制造。
在上述实施例中，通过在第一有源区的边缘上覆盖伪栅极，从而可以防止在第一有源区的边缘出现(在生长源极或漏极之前的)刻蚀不完整的问题，防止生长出形貌不规整的源极或漏极，进而防止出现前面所描述的在接触件形成过程中出现的过刻蚀问题。
可选地，如图3A所示，该第二伪栅极42和该第三伪栅极43还可以覆盖在第二有源区32的边缘上。例如，第二伪栅极42覆盖在第三部分323的一个边缘上，第三伪栅极43覆盖在第四部分324的一个边缘上。这可以使得在被覆盖的第二有源区边缘处能够生长出规整的源极或漏极，减少接触件形成过程中过刻蚀问题发生的可能性。
至此，已经详细描述了根据本发明一些实施例的半导体装置。
需要说明的是，虽然本发明中描述了通过一个连接部将第一有源区的两部分连接成整体，但是，本领域技术人员应该理解，本发明还可以通过更多的连接部将更多的部分连接成整体，因此本发明的范围并不仅限于此。
还需要说明的是，虽然本发明中描述了第一有源区对应了第二有源区的两部分，但是，本领域技术人员应该理解，本发明还可以使得第一有源区对应第二有源区更多个部分，因此本发明的范围并不仅限于此。
基于本发明实施例的半导体装置，还提供了一种半导体装置的操作方法。图4是示出根据本发明一个实施例的半导体装置的操作方法的流程图。
如图4所示，在步骤S901，提供半导体装置。例如提供前面描述的半导体装置。
在步骤S902，对半导体装置中的第一器件和第二器件执行电性隔离。
在该实施例的方法中，通过对半导体装置中的第一器件和第二器件执行电性隔离，从而可以减小漏电流，提高器件性能。
在一个实施例中，上述步骤S902可以包括：对第一电极接触件和第二电极接触件施加相等的电压电位。在该实施例中，通过对分别在连接部两侧且与连接部距离最近的电极接触件施加相等的电压电位，可以实现将连接部两侧的器件(即第一器件和第二器件)进行电性隔离。
在另一个实施例中，上述步骤S902可以包括：对衬底施加第一电压电位；以及对第一伪栅极施加第二电压电位。
例如，在第一器件和第二器件均为PMOS器件的情况下，该第二电压电位高于或等于该第一电压电位。即在连接部两侧均是PMOS器件的情况下，将连接部上的第一伪栅极施加高电位(例如电源电压VDD)，从而实现了基于第一伪栅极的晶体管关断，从而将第一器件和第二器件进行电性隔离。
又例如，在第一器件和第二器件均为NMOS器件的情况下，该第二电压电位低于或等于该第一电压电位。即在连接部两侧均是NMOS器件的情况下，将连接部上的第一伪栅极施加低电位，从而实现了基于第一伪栅极的晶体管关断，从而将第一器件和第二器件进行电性隔离。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (11)

1.一种半导体装置，其特征在于，包括：
衬底；
位于所述衬底上的有源区；其中，所述有源区包括：第一有源区和与所述第一有源区的延伸方向平行排列的第二有源区；所述第一有源区包括：连接部和在所述连接部两侧的第一部分和第二部分，其中，所述连接部将所述第一部分和所述第二部分连接成整体；所述第二有源区包括：被沟槽隔离部隔离开的第三部分和第四部分；其中，所述沟槽隔离部与所述连接部相对应；
覆盖在所述沟槽隔离部和所述连接部之上的第一伪栅极；以及
基于所述第一部分形成的第一器件和基于所述第二部分形成的第二器件，其中，所述第一器件和所述第二器件被电性隔离；
其中，所述第一器件和所述第二器件均为P沟道金属氧化物半导体PMOS器件，基于所述第二有源区的第三部分和第四部分分别形成有N沟道金属氧化物半导体NMOS器件；或者所述第一器件和所述第二器件均为NMOS器件，基于所述第二有源区的第三部分和第四部分分别形成有PMOS器件。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第一伪栅极的延伸方向与所述第一有源区的延伸方向垂直。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第一器件包括：在所述第一部分上、在所述连接部的第一侧且与所述连接部距离最近的第一电极接触件，所述第二器件包括：在所述第二部分上、在所述连接部的第二侧且与所述连接部距离最近的第二电极接触件；其中，所述第二侧与所述第一侧相对。
4.根据权利要求3所述的半导体装置，其特征在于，
其中，所述第一电极接触件和所述第二电极接触件连接的电压电位相等。
5.根据权利要求1所述的半导体装置，其特征在于，
所述衬底连接第一电压电位，所述第一伪栅极连接第二电压电位；
其中，在所述第一器件和所述第二器件均为PMOS器件的情况下，所述第二电压电位高于或等于所述第一电压电位；
或者，
在所述第一器件和所述第二器件均为NMOS器件的情况下，所述第二电压电位低于或等于所述第一电压电位。
6.根据权利要求3所述的半导体装置，其特征在于，
所述第一器件还包括：在所述第一部分上形成的第一栅极和第三电极接触件，所述第一电极接触件和所述第三电极接触件分别在所述第一栅极两侧，其中，所述第一电极接触件相比所述第三电极接触件更接近所述连接部；
所述第二器件还包括：在所述第二部分上形成的第二栅极和第四电极接触件，所述第二电极接触件和所述第四电极接触件分别在所述第二栅极两侧，其中，所述第二电极接触件相比所述第四电极接触件更接近所述连接部。
7.根据权利要求1所述的半导体装置，其特征在于，
所述第一有源区包括：位于所述连接部两侧的第一边缘和第二边缘；
所述半导体装置还包括：
覆盖在所述第一边缘上的第二伪栅极和覆盖在所述第二边缘上的第三伪栅极。
8.根据权利要求7所述的半导体装置，其特征在于，
所述第二伪栅极和所述第三伪栅极还覆盖在所述第二有源区的边缘上。
9.一种半导体装置的操作方法，其特征在于，包括：
提供如权利要求3至6任意一项所述半导体装置；以及
对所述半导体装置中的所述第一器件和所述第二器件执行电性隔离。
10.根据权利要求9所述的方法，其特征在于，对所述半导体装置中的所述第一器件和所述第二器件执行电性隔离的步骤包括：
对所述第一电极接触件和所述第二电极接触件施加相等的电压电位。
11.根据权利要求9所述的方法，其特征在于，对所述半导体装置中的所述第一器件和所述第二器件执行电性隔离的步骤包括：
对所述衬底施加第一电压电位；以及
对所述第一伪栅极施加第二电压电位；
其中，在所述第一器件和所述第二器件均为PMOS器件的情况下，所述第二电压电位高于或等于所述第一电压电位；
或者，
在所述第一器件和所述第二器件均为NMOS器件的情况下，所述第二电压电位低于或等于所述第一电压电位。
CN201710144098.1A 2017-03-13 2017-03-13 半导体装置及其操作方法 Active CN108574013B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710144098.1A CN108574013B (zh) 2017-03-13 2017-03-13 半导体装置及其操作方法
US15/919,380 US10192868B2 (en) 2017-03-13 2018-03-13 Semiconductor device and operation thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710144098.1A CN108574013B (zh) 2017-03-13 2017-03-13 半导体装置及其操作方法

Publications (2)

Publication Number Publication Date
CN108574013A CN108574013A (zh) 2018-09-25
CN108574013B true CN108574013B (zh) 2021-07-30

Family

ID=63446517

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710144098.1A Active CN108574013B (zh) 2017-03-13 2017-03-13 半导体装置及其操作方法

Country Status (2)

Country Link
US (1) US10192868B2 (zh)
CN (1) CN108574013B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11757010B2 (en) 2020-04-28 2023-09-12 Taiwan Semiconductor Manufacturing Company Limited Multi-stage etching process for contact formation in a semiconductor device
TWI770956B (zh) * 2020-04-28 2022-07-11 台灣積體電路製造股份有限公司 半導體裝置與其製作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102104041A (zh) * 2009-12-17 2011-06-22 台湾积体电路制造股份有限公司 具有用以隔离装置的虚设结构的集成电路
CN103219340A (zh) * 2012-01-23 2013-07-24 台湾积体电路制造股份有限公司 用于具有线端延长的晶体管的结构和方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034417A (en) * 1998-05-08 2000-03-07 Micron Technology, Inc. Semiconductor structure having more usable substrate area and method for forming same
JP4342579B2 (ja) * 2006-08-31 2009-10-14 三洋電機株式会社 半導体装置
US7745886B2 (en) * 2007-12-10 2010-06-29 Newport Fab, Llc Semiconductor on insulator (SOI) switching circuit
US7932563B2 (en) * 2009-01-30 2011-04-26 Xilinx, Inc. Techniques for improving transistor-to-transistor stress uniformity
US8159009B2 (en) * 2009-11-19 2012-04-17 Qualcomm Incorporated Semiconductor device having strain material
US8791502B2 (en) * 2011-10-09 2014-07-29 The Institute of Microelectronics Chinese Academy of Science Semiconductor device and method of manufacturing the same
CN103137488B (zh) * 2011-12-01 2015-09-30 中国科学院微电子研究所 半导体器件及其制造方法
CN103311247B (zh) * 2012-03-14 2016-07-13 中国科学院微电子研究所 半导体器件及其制造方法
CN105097474B (zh) * 2014-05-09 2018-03-06 中国科学院微电子研究所 一种半导体器件的制造方法
KR102165263B1 (ko) * 2014-06-20 2020-10-13 삼성전자 주식회사 Ｍｏｓｆｅｔ 소자들의 레이아웃들 및 수직 구조들

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102104041A (zh) * 2009-12-17 2011-06-22 台湾积体电路制造股份有限公司 具有用以隔离装置的虚设结构的集成电路
CN103219340A (zh) * 2012-01-23 2013-07-24 台湾积体电路制造股份有限公司 用于具有线端延长的晶体管的结构和方法

Also Published As

Publication number Publication date
CN108574013A (zh) 2018-09-25
US20180261599A1 (en) 2018-09-13
US10192868B2 (en) 2019-01-29

Similar Documents

Publication Publication Date Title
US10026652B2 (en) Horizontal nanosheet FETs and method of manufacturing the same
US9780184B2 (en) Electronic device with asymmetric gate strain
US8647947B2 (en) Semiconductor device including a MOS transistor and production method therefor
US10062772B2 (en) Preventing bridge formation between replacement gate and source/drain region through STI structure
US9553107B2 (en) Shallow extension junction
US9450073B2 (en) SOI transistor having drain and source regions of reduced length and a stressed dielectric material adjacent thereto
CN108574013B (zh) 半导体装置及其操作方法
US9224655B2 (en) Methods of removing gate cap layers in CMOS applications
US20110065245A1 (en) Method for fabricating mos transistor
US9496256B2 (en) Semiconductor device including a vertical gate-all-around transistor and a planar transistor
US20180308758A1 (en) Methods of Forming Sources and Drains for FinFETs Using Solid Phase Epitaxy With Laser Annealing
CN102299177B (zh) 一种接触的制造方法以及具有该接触的半导体器件
US8637938B2 (en) Semiconductor device with pocket regions and method of manufacturing the same
US10332891B1 (en) Method and device to reduce finFET SRAM contact resistance
US9722031B2 (en) Reduced current leakage semiconductor device
WO2022241667A1 (zh) 半导体结构及其形成方法与工作方法
US11152370B2 (en) Memory structure having transistors and capacitor and manufacturing method thereof
TW202129766A (zh) 水平gaa奈米線及奈米平板電晶體
CN109309052B (zh) 半导体装置及其制造方法
US10050035B2 (en) Method of making protective layer over polysilicon structure
US10276451B2 (en) Semiconductor structure and method for forming the same
US20220199791A1 (en) Semiconductor structure and forming method thereof
CN117672855A (zh) 制作半导体元件的方法
US20180090389A1 (en) Integrated circuit comprising mos transistors and method of manufacturing the same
CN114203697A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant