CN117672855A - 制作半导体元件的方法 - Google Patents
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Abstract
本发明公开一种制作半导体元件的方法，包含以下步骤：形成一第一晶体管于一基底上，其中第一晶体管包含一栅极结构以及一间隙壁围绕栅极结构的一侧壁；形成一缓冲层覆盖第一晶体管以及基底；形成一应力材料层覆盖缓冲层；进行一第一热处理制作工艺，以于基底形成一第一应变沟道；以及使用一蚀刻液除去应力材料层，其中蚀刻液对应力材料层及缓冲层的蚀刻选择比为大于或等于300。
Description
技术领域
本发明涉及半导体装置的领域，特别涉及一种应力记忆技术(stressmemorization technique,SMT)的半导体元件的制作方法。
背景技术
现有的金属氧化物半导体(Metal Oxide Semiconductor,MOS)晶体管通常形成于一基底上且包含两源极/漏极区域、一沟道区域位于两源极/漏极区域之间、一栅极结构位于沟道区域的上方以及一间隙壁环绕栅极结构的侧壁，栅极结构可包含一栅极介电层位于沟道区域的上方以及一栅极材料层位于栅极介电层的上方。
由于沟道区域的晶格排列会影响在其间流通的载流子的速率，为了提升载流子迁移率，现有的作法之一是采用SMT制作工艺，其可于基底上依序形成一缓冲层及一应力层覆盖MOS晶体管与基底的表面，其中缓冲层是用以提供应力层与基底及MOS晶体管之间的缓冲效果，由此提升应力层与基底及MOS晶体管之间的附着力，应力层是用以施加应力以改变沟道区域的晶格排列，由此增加MOS晶体管的运作速度。举例来说，对于一N型金属氧化物半导体(N-type metal oxide semiconductor,NMOS)晶体管而言，应力层可以是具有伸张应力的应力层，对于一P型金属氧化物半导体(P-type metal oxide semiconductor,PMOS)晶体管而言，应力层可以是具有压缩应力的应力层。待应力层固有的应力被转移或施加至栅极结构下方的沟道区域后，可视实际需求保留或依序移除应力层及缓冲层。然而，在需要移除应力层及缓冲层的情况，移除应力层的过程中往往连带移除部分缓冲层，而导致位于缓冲层下方的间隙壁连带受损，使得间隙壁无法完整覆盖栅极材料层，进而导致后续制作工艺中的其他的材料如金属硅化物进入栅极结构，而使所制成的MOS晶体管的电性异常。
因此，针对现有的SMT制作工艺，仍需加以改进，以提升MOS晶体管的良率。
发明内容
本发明的一目的在于提供一种制作半导体元件的方法，以解决上述问题。
依据本发明一实施方式是提供制作半导体元件的方法，包含以下步骤。形成一第一晶体管于一基底上，其中第一晶体管包含一栅极结构以及一间隙壁围绕栅极结构的一侧壁。形成一缓冲层覆盖第一晶体管以及基底。形成一应力材料层覆盖缓冲层。进行一第一热处理制作工艺，以于基底形成一第一应变沟道。使用一蚀刻液除去应力材料层，其中蚀刻液对应力材料层及缓冲层的蚀刻选择比为大于或等于300。
依据本发明另一实施方式是提供一种制作半导体元件的方法，包含以下步骤。形成一第一晶体管于一基底上，其中第一晶体管包含一栅极结构以及一间隙壁围绕栅极结构的一侧壁。形成一缓冲层覆盖第一晶体管以及基底。形成一应力材料层覆盖缓冲层。进行一第一热处理制作工艺以于基底形成一第一应变沟道。使用一蚀刻液除去应力材料层。形成一金属硅化物阻挡(salicide blocking，SAB)层覆盖缓冲层。
相较于现有技术，本发明的制作半导体元件的方法，通过提高蚀刻液对应力材料层及缓冲层的蚀刻选择比，在除去应力材料层时不易损害设置于应力材料层下方的缓冲层，可避免间隙壁受损，而有利于避免第一晶体管的电性异常，进而可提升半导体元件的良率。当需要配合不同电路设计的需求，避免基底及/或第一晶体管的局部区域于后续的自对准金属硅化制作工艺(self-aligned silicide process)形成金属硅化物时，可于不欲形成金属硅化物的区域形成金属硅化物阻挡层，所述缓冲层可直接作为金属硅化物阻挡层与基底及/或第一晶体管之间的缓冲层，而无需先除去所述缓冲层，再重新形成另一缓冲层于金属硅化物阻挡层与基底及/或第一晶体管之间，因而可精简制作工艺，提高生产效率。此外，现有技术在去除所述缓冲层时，也会同时破坏相同材质的间隙壁，使栅极材料层容易被暴露出来，而在后续进行自对准金属硅化等制作工艺时，造成短路。
附图说明
图1是本发明一实施方式的制作半导体元件的方法的步骤流程图；
图2是本发明另一实施方式的制作半导体元件的方法的步骤流程图；
图3、图4、图5、图6、图7、图8、图9及图10是图2的制作半导体元件的方法的步骤示意图。
主要元件符号说明
10:第一区域
10a:第一晶体管
20:第二区域
20a:第二晶体管
30:第三区域
100:基底
110:栅极结构
111:栅极介电层
112:栅极材料层
113:间隙壁
113a:第一子层
113b:第二子层
113c:第三子层
120:源极/漏极区域
121:沟道区域
121a:第一应变沟道
121b:第二应变沟道
130:绝缘结构
141:缓冲层
142:应力材料层
143:金属硅化物阻挡层
150:第一掩模
155:第二掩模
160:金属层
165:金属硅化层
170:接触洞蚀刻停止层
180:介电层
190:接触洞
195:接触插塞
210:第一热处理制作工艺
220:第三热处理制作工艺
230:第二热处理制作工艺
500,600:制作半导体元件的方法
502,504,506,508,510,512,514,602,604,606,608,610,612,614,616,618,620,622,624,626,628,630,632,634:步骤
具体实施方式
有关本发明的前述及其它技术内容、特点与功效，在以下配合参考附图的优选实施方式的详细说明中，将可清楚地呈现。以下实施方式所提到的方向用语，例如：上、下、左、右、前、后、底、顶等，仅是参考附加的附图的方向。因此，使用的方向用语是用以说明，而非对本发明加以限制。此外，在下列各实施方式中，相同或相似的元件将采用相同或相似的标号。
下文中针对「第一特征形成在第二特征上或上方」的叙述，其可以是指「第一特征与第二特征直接接触」，也可以是指「第一特征与第二特征间另存在有其他特征」，致使第一特征与第二特征并不直接接触。
本发明使用第一、第二等用词以叙述元件、区域、层、及/或区块(section)，但应了解此等用词仅是用以区分某一元件、区域、层、及/或区块与另一个元件、区域、层、及/或区块，其本身并不意含及代表该元件有任何之前的序数，也不代表某一元件与另一元件的排列顺序、或是制造方法上的顺序。
请参照图1，其是依据本发明一实施方式的制作半导体元件的方法500的步骤流程图。制作半导体元件的方法500包含步骤502至步骤510，当需要配合不同电路设计的需求，避免基底及/或第一晶体管的局部区域于后续的自对准金属硅化制作工艺形成金属硅化物时，可选择地包含步骤512、514。
步骤502是形成一第一晶体管于一基底上，其中第一晶体管包含一栅极结构以及一间隙壁围绕栅极结构的一侧壁。第一晶体管可为NMOS晶体管或PMOS晶体管，基底可为硅基底、外延硅基底、碳化硅基底或硅覆绝缘(silicon on insulator,SOI)基底等半导体基底。
步骤504是形成一缓冲层覆盖第一晶体管以及基底。缓冲层是用以为后续形成的应力材料层与第一晶体管以及基底之间提供缓冲效果，以提升应力材料层与第一晶体管以及基底之间的附着力。缓冲层的材料可包含氧化物，例如二氧化硅。缓冲层可采用化学气相沉积法(chemical vapor deposition,CVD)例如次大气压化学气相沉积法(sub-atmospheric chemical vapor deposition,SACVD)形成。
步骤506是形成一应力材料层覆缓冲层。应力材料层是用以施加应力以改变第一晶体管的沟道区域的晶格排列，由此增加第一晶体管的运作速度。应力材料层的材料可包含氮化物，例如氮化硅。应力材料层可采用CVD例如等离子体增强化学气相沉积法(plasma-enhanced CVD，PECVD)形成。
步骤508是进行一第一热处理制作工艺，以于基底形成一第一应变沟道。第一热处理制作工艺可为一快速升温(rapid thermal processing,RTP)制作工艺或者激光尖峰退火(laser spike anneal)制作工艺，可依据第一晶体管的种类调整第一热处理制作工艺的温度、时间等参数，以赋予第一应变沟道不同的应力，例如，当第一晶体管为NMOS晶体管时，可利用第一热处理制作工艺使第一应变沟道具有拉伸应力，而当第一晶体管为PMOS晶体管时，则可利用调整第一热处理制作工艺的温度、时间等参数使第一应变沟道具有压缩应力。
步骤510是使用一蚀刻液除去应力材料层。蚀刻液对应力材料层及缓冲层的蚀刻选择比为大于或等于300。现有蚀刻液对应力材料层及缓冲层的蚀刻选择比通常小于或等于50，本发明通过大幅提高蚀刻液对应力材料层及缓冲层的蚀刻选择比，在使用蚀刻液除去应力材料层时，不易损害缓冲层，亦即缓冲层可较完整地包覆间隙壁而可避免间隙壁受损，而有利于避免第一晶体管的电性异常，进而可提升半导体元件的良率。蚀刻液的种类可依据应力材料层及缓冲层的材料适应调整，例如，当应力材料层包含氮化物，缓冲层包含氧化物，蚀刻液可包含磷酸。
步骤512是使用一清洗液清洗缓冲层，由此除去缓冲层上方的微粒及有机物。前述清洗液可为标准清洁液1(standard clean 1,SC-1)，其成分为NH4OH/H2O2/H2O，比例可为1:1:5至1:2:7。
步骤514是形成一金属硅化物阻挡层覆盖缓冲层。金属硅化物阻挡层的材料可包含但不限于氮化硅或氮氧化硅。由此，在进行后续的自对准金属硅化制作工艺时，形成有金属硅化物阻挡层之处可避免形成金属硅化物。另外，本发明通过缓冲层较完整地被保留，缓冲层可直接作为金属硅化物阻挡层与基底及/或第一晶体管之间的缓冲层。相较于现有技术，由于现有技术所使用的蚀刻液对应力材料层及缓冲层的蚀刻选择比较低，在进行步骤510时，缓冲层会遭到较严重的破坏，而无法为金属硅化物阻挡层与基底及/或第一晶体管之间提供足够的缓冲，因此需先将原本的缓冲层除掉，再形成另一缓冲层于金属硅化物阻挡层与基底及/或第一晶体管之间。换句话说，相较于现有技术，本发明可精简制作工艺及提高生产效率。此外，当缓冲层为氧化物如二氧化硅时，需使用氢氟酸加以移除，氢氟酸具有强腐蚀性，本发明由于可保留至少一部分的缓冲层直接作为金属硅化物阻挡层与基底及/或第一晶体管之间的缓冲层，步骤512的清洗液可排除氢氟酸，有利于减少强腐蚀性液体的用量。之后可依据实际需求，进行自对准金属硅化制作工艺、形成接触洞蚀刻停止层(contact etch stop layer,CESL)、介电层、接触插塞等以得到所需的半导体元件，细节可参考下文的说明。
请同时参照图2至图10，图2是依据本发明另一实施方式的制作半导体元件的方法600的步骤流程图。图3至图10是图2的制作半导体元件的方法600的步骤示意图。图2至图10是例示说明如何得到具有NMOS晶体管及PMOS晶体管的半导体元件，且NMOS晶体管及PMOS晶体管可具有不同的应力。
如图2及图3所示，进行步骤602，形成一第一晶体管10a以及一第二晶体管20a于一基底100上。详细来说，基底100可包含第一区域10及第二区域20，第一晶体管10a设置于第一区域10，第二晶体管20a设置于第二区域20，第一晶体管10a及第二晶体管20a可包含不同的导电型式。例如，第一晶体管10a及第二晶体管20a其中一者可为NMOS晶体管、另一者可为PMOS晶体管。基底100可还包含绝缘结构130，例如浅沟隔离结构(shallow trenchisolation,STI)，用以使第一晶体管10a、第二晶体管20a与基底100上的其他元件电性隔离。第一晶体管10a及第二晶体管20a分别包含一栅极结构110、一间隙壁113围绕栅极结构110的一侧壁(未另标号)、两源极/漏极区域120形成于基底100中且分别位于栅极结构110的两侧，一沟道区域121位于栅极结构110的下方及两源极/漏极区域120之间，栅极结构110由下而上可包含一栅极介电层111及一栅极材料层112，栅极介电层111可包含二氧化硅、氮化硅或高介电常数(high dielectric constant,high-k)材料，栅极材料层112可包含多晶硅、金属材料或金属硅化物(silicide)等导电材料，在此以栅极材料层112包含多晶硅为例示。间隙壁113在此例示为三层结构，由内而外依序为第一子层113a、第二子层113b以及第三子层113c，第一子层113a、第二子层113b及第三子层113c的材料可包含氧化物及/或氮化物，例如二氧化硅、氮化硅、氮氧化硅或氮碳化硅。在此以第一子层113a的材料包含氮化硅、第二子层113b的材料包含二氧化硅及第三子层113c的材料包含氮化硅为例示。在本实施方式中，第一晶体管10a以及第二晶体管20a例示为平面型晶体管，但在其他变化实施方式中，第一晶体管10a以及第二晶体管20a可为鳍状晶体管。第一晶体管10a以及第二晶体管20a可选择地还包含轻掺杂漏极(图未绘示)于间隙壁113两侧的基底100中。
如图2及图4所示，进行步骤604，形成一缓冲层141覆盖第一晶体管10a、第二晶体管20a以及基底100。进行步骤606，形成一应力材料层142覆盖缓冲层141。
如图2及图5所示，进行步骤608，形成一第一掩模150覆盖第二晶体管20a。进行步骤610，对第一晶体管10a进行第一热处理制作工艺210，以于基底100形成第一应变沟道121a。在此第一热处理制作工艺210例示为激光尖峰退火(laser spike anneal)制作工艺。具体来说，通过第一热处理制作工艺210，可改变第一晶体管10a的沟道区域121的晶格排列，而使沟道区域121转变为第一应变沟道121a。之后进行步骤612，移除第一掩模150。第一掩模150的材料可包含金属层或介电层等可承受激光高能量的材料。
如图2及图6所示，进行步骤614，形成一第二掩模155覆盖第一晶体管10a。进行步骤616，对第二晶体管20a进行第三热处理制作工艺220，以于基底100形成一第二应变沟道121b。在此第三热处理制作工艺220例示为激光尖峰退火(laser spike anneal)制作工艺。具体来说，通过第三热处理制作工艺220，可改变第二晶体管20a的沟道区域121的晶格排列，而使沟道区域121转变为第二应变沟道121b，第一应变沟道121a及第二应变沟道121b配合第一晶体管10a及第二晶体管20a的导电型式而具有不同的应力。之后进行步骤618，移除第二掩模155。第二掩模155的材料可包含金属层或介电层等可承受激光高能量的材料。通过步骤602至618，可得到具有NMOS晶体管及PMOS晶体管的半导体元件，且NMOS晶体管及PMOS晶体管可具有不同的应力。
之后，可依据实际需求，选择性地进行步骤620至步骤634。例如，当需要配合不同电路设计的需求，避免基底100、第一晶体管10a、第二晶体管20a的局部区域于后续的自对准金属硅化制作工艺形成金属硅化物时，可进行步骤620至步骤626。之后可进行步骤628至步骤634以完成接触插塞195的制作。在此以基底100还包含一第三区域30，第三区域30不欲形成金属硅化物，而第一区域10、第二区域20欲形成金属硅化物为例示。举例来说，第一区域10、第二区域20可为逻辑元件区，第三区域30可为静电保护元件区或存储器元件区。一般而言，逻辑元件的栅极结构与源极/漏极区域需要金属硅化物以提升元件效能，而静电保护元件及存储器元件则无需金属硅化物，由于第三区域30中的元件并非本发明的保护重点，因此未绘示出第三区域30中的元件。
如图2及图7所示，进行步骤620，使用一蚀刻液除去应力材料层142，在此是全面除去基底100上的应力材料层142。进行步骤622，使用一清洗液清洗缓冲层141，以除去缓冲层141上的有机物及微粒，但不移除缓冲层141。进行步骤624，形成金属硅化物阻挡层143覆盖缓冲层141。进行步骤626，除去部分金属硅化物阻挡层143以及部分缓冲层141，在此是除去第一区域10及第二区域20的金属硅化物阻挡层143及缓冲层141，以暴露出第一晶体管10a及第二晶体管20a，而第三区域30维持被缓冲层141及金属硅化物阻挡层143覆盖。
如图2、图8及图9所示，进行步骤628，进行一自对准金属硅化制作工艺，以于第一晶体管10a及第二晶体管20a的栅极结构110、两源极/漏极区域120的顶面形成金属硅化层165。详细来说，自对准金属硅化制作工艺可包含形成一金属层160以及一覆盖层(图未绘示)覆盖第一区域10的第一晶体管10a、第二区域20的第二晶体管20a以及第三区域30的金属硅化物阻挡层143，之后进行一第二热处理制作工艺230，用以将与金属层160直接相接触的硅质部分反应形成金属硅化层165。第二热处理制作工艺230可为快速升温制作工艺，详细来说，通过第二热处理制作工艺230，金属层160与硅接触的部分反应形成金属硅化物，之后，如图9所示，移除金属层160未与硅反应的部分，保留下来的金属硅化物即为金属硅化层165，之后，可再进行另一道回火制作工艺，以降低金属硅化层165的阻值。前述金属层160的材料可包含钛、钨、钴或铂等材料。
如图2及图10所示，可视实际需求除去或保留第三区域30的缓冲层141及金属硅化物阻挡层143，在此以除去第三区域30的缓冲层141及金属硅化物阻挡层143为例示。进行步骤630，形成一接触洞蚀刻停止层170覆盖金属硅化层165、第一晶体管10a、第二晶体管20a以及基底100。洞蚀刻停止层170的材料可包含氮化硅。进行步骤632，形成一介电层180覆盖接触洞蚀刻停止层170，在此，介电层180是通过接触洞蚀刻停止层170间接地覆盖金属硅化层165、第一晶体管10a、第二晶体管20a以及基底100。介电层180的材料可包含四乙氧基硅烷(tetraethoxysilane，TEOS)。进行步骤634，形成至少一接触插塞195于介电层180中，其中至少一接触插塞195连接金属硅化层165。详细来说，可先于介电层180中形成至少一接触洞(contact hole)190贯穿介电层180及接触洞蚀刻停止层170，并于接触洞190中依序沉积一阻隔层(图未绘示)与一金属层(图未绘示)，并通过一平坦化制作工艺，如化学机械抛光制作工艺，使阻隔层及金属层的顶表面与介电层180的顶表面齐平，以形成接触插塞195，而完成半导体元件的制作。前述阻隔层可包含氮化钛、氮化钽、氮化钨或其组合，金属层可包含铝、钛、钽、钨、铌、钼、铜或其组合。
关于制作半导体元件的方法600的其他细节可参照制作半导体元件的方法500，在此不另赘述。
图2至图10中，是以第一热处理制作工艺210及第三热处理制作工艺220为激光尖峰退火(laser spike anneal)制作工艺为例示。然而，本发明不以此为限，例如，第一热处理制作工艺210及第三热处理制作工艺220可为一快速升温(rapid thermal processing,RTP)制作工艺。此时，当欲于第一晶体管10a及第二晶体管10b下方的基底100中形成具有不同应力的第一应变沟道121a及第二应变沟道121b，可采用以下方法：先进行步骤602至步骤606，此时第一晶体管10a及第二晶体管10b的表面覆盖有缓冲层141及应力材料层142，如图4所示。之后，将步骤608至620以下面的步骤取代：先形成一第三掩模(图未绘示)覆盖第一晶体管10a，保护第一晶体管10a不受蚀刻液影响，然后使用蚀刻液除去覆盖于第二晶体管20a上方的应力材料层142。接着移除第三掩模，对覆盖住第一晶体管10a的应力材料层142进行第一热处理制作工艺210，以于第一晶体管10a下方的基底100中形成第一应变沟道121a，然后使用蚀刻液除去覆盖于第一晶体管10a上方的应力材料层142，此时第一晶体管10a及第二晶体管10b的表面仅覆盖有缓冲层141。之后，形成另一应力材料层(图未绘示)覆盖缓冲层141，此时第一晶体管10a及第二晶体管10b的表面覆盖有缓冲层141及重新形成的应力材料层，形成一第四掩模(图未绘示)覆盖第二晶体管20a，保护第二晶体管20a不受蚀刻液影响，然后使用蚀刻液除去覆盖于第一晶体管10a上方的应力材料层。接着移除第四掩模，对覆盖住第二晶体管20a的应力材料层进行第三热处理制作工艺230，以于第二晶体管20a下方的基底100中形成第二应变沟道121b，然后使用蚀刻液除去覆盖于第二晶体管10a上方的应力材料层，此时第一晶体管10a及第二晶体管10b的表面仅覆盖有缓冲层141。之后，可继续进行步骤622至步骤634，以完成半导体元件的制作。
相较于现有技术，本发明的制作半导体元件的方法，通过提高蚀刻液对应力材料层及缓冲层的蚀刻选择比，在除去应力材料层时不易损害设置于应力材料层下方的缓冲层，可避免间隙壁受损，而有利于避免第一晶体管的电性异常，进而可提升半导体元件的良率。当需要配合不同电路设计的需求，避免基底及/或第一晶体管的局部区域于后续的自对准金属硅化制作工艺形成金属硅化物时，可于不欲形成金属硅化物的区域形成金属硅化物阻挡层，所述缓冲层可直接作为金属硅化物阻挡层与基底及/或第一晶体管之间的缓冲层，而无需先除去所述缓冲层，再重新形成另一缓冲层于金属硅化物阻挡层与基底及/或第一晶体管之间，因而可精简制作工艺，提高生产效率。此外，现有技术在去除所述缓冲层时，也会同时破坏相同材质的间隙壁，使栅极材料层容易被暴露出来，而在后续进行自对准金属硅化等制作工艺时，造成短路。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (20)
1.一种制作半导体元件的方法，包含：
形成第一晶体管于基底上，其中该第一晶体管包含栅极结构以及间隙壁围绕该栅极结构的侧壁；
形成缓冲层覆盖该第一晶体管以及该基底；
形成应力材料层覆盖该缓冲层；
进行第一热处理制作工艺，以于该基底形成第一应变沟道；以及
使用蚀刻液除去该应力材料层，其中该蚀刻液对该应力材料层及该缓冲层的蚀刻选择比为大于或等于300。
2.如权利要求1所述的方法，其中该缓冲层包含氧化物，该应力材料层包含氮化物，该蚀刻液包含磷酸。
3.如权利要求2所述的方法，还包含：
在除去该应力材料层后使用清洗液清洗该缓冲层，其中该清洗液排除氢氟酸。
4.如权利要求1所述的方法，还包含：
在除去该应力材料层后形成金属硅化物阻挡层覆盖该缓冲层；
除去部分该金属硅化物阻挡层以及部分该缓冲层，以暴露出该第一晶体管；以及
进行自对准金属硅化制作工艺，以于该第一晶体管的该栅极结构及两源极/漏极区域的顶面形成金属硅化层。
5.如权利要求4所述的方法，其中该自对准金属硅化制作工艺包含：
形成金属层覆盖该第一晶体管以及该金属硅化物阻挡层；以及
进行第二热处理制作工艺，以形成该金属硅化层。
6.如权利要求4所述的方法，还包含：
形成介电层覆盖该金属硅化层、该第一晶体管以及该基底；以及
形成至少一接触插塞于该介电层中，其中该至少一接触插塞连接该金属硅化层。
7.如权利要求6所述的方法，还包含：
形成接触洞蚀刻停止层覆盖该金属硅化层、该第一晶体管以及该基底；以及
形成该介电层覆盖该接触洞蚀刻停止层。
8.如权利要求1所述的方法，其中该基底包含第一区域以及第二区域，该第一晶体管设置于该第一区域，第二晶体管设置于该第二区域，该第一晶体管及该第二晶体管包含不同的导电型式。
9.如权利要求8所述的方法，还包含：
形成第一掩模覆盖该第二晶体管；
对该第一晶体管进行该第一热处理制作工艺，以于该基底形成该第一应变沟道；以及
移除该第一掩模。
10.如权利要求9所述的方法，还包含：
形成第二掩模覆盖该第一晶体管；
对该第二晶体管进行第三热处理制作工艺，以于该基底形成第二应变沟道；以及
移除该第二掩模。
11.一种制作半导体元件的方法，包含：
形成第一晶体管于基底上，其中该第一晶体管包含栅极结构以及间隙壁围绕该栅极结构的侧壁；
形成缓冲层覆盖该第一晶体管以及该基底；
形成应力材料层覆盖该缓冲层；
进行第一热处理制作工艺，以于该基底形成第一应变沟道；
使用蚀刻液除去该应力材料层；以及
形成金属硅化物阻挡层覆盖该缓冲层。
12.如权利要求11所述的方法，其中该蚀刻液对该应力材料层及该缓冲层的蚀刻选择比为大于或等于300。
13.如权利要求11所述的方法，其中该缓冲层包含氧化物，该应力材料层包含氮化物，该蚀刻液包含磷酸。
14.如权利要求13所述的方法，还包含：
在除去该应力材料层后使用清洗液清洗该缓冲层，其中该清洗液排除氢氟酸。
15.如权利要求11所述的方法，还包含：
除去部分该金属硅化物阻挡层以及部分该缓冲层，以暴露出该第一晶体管；以及
进行自对准金属硅化制作工艺，以于该第一晶体管的该栅极结构及两源极/漏极区域的顶面形成金属硅化层。
16.如权利要求15所述的方法，其中该自对准金属硅化制作工艺包含：
形成金属层覆盖该第一晶体管以及该金属硅化物阻挡层；以及
进行第二热处理制作工艺，以形成该金属硅化层。
17.如权利要求15所述的方法，还包含：
形成介电层覆盖该金属硅化层、该第一晶体管以及该基底；以及
形成至少一接触插塞于该介电层中，其中该至少一接触插塞连接该金属硅化层。
18.如权利要求17所述的方法，还包含：
形成接触洞蚀刻停止层覆盖该金属硅化层、该第一晶体管以及该基底；以及
形成该介电层覆盖该接触洞蚀刻停止层。
19.如权利要求11所述的方法，其中该基底包含第一区域以及第二区域，该第一晶体管设置于该第一区域，第二晶体管设置于该第二区域，该第一晶体管及该第二晶体管包含不同的导电型式。
20.如权利要求19所述的方法，还包含：
形成第一掩模覆盖该第二晶体管；
对该第一晶体管进行该第一热处理制作工艺，以于该基底形成该第一应变沟道；
移除该第一掩模；
形成第二掩模覆盖该第一晶体管；
对该第二晶体管进行第三热处理制作工艺，以于该基底形成第二应变沟道；以及
移除该第二掩模。
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