JP4342579B2 - 半導体装置 - Google Patents
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Description
図1は、本発明の第1実施形態による半導体装置の回路図である。図2は、図1に示した第1実施形態による半導体装置の断面図である。図3は、図1に示した第1実施形態による半導体装置の電極配置図である。図4は、図1に示した第1実施形態による半導体装置をアレイ状に並べたときの電極配置図である。まず、図1〜図4を参照して、本発明の第1実施形態による半導体装置の構成について説明する。
図7は、本発明の第2実施形態による半導体装置の断面図である。図7を参照して、この第2実施形態では、上記第1実施形態と異なり、半導体基板の表面およびゲート電極の上部をシリサイド化した半導体装置について説明する。
図16は、本発明の第3実施形態による半導体装置の断面図である。図16を参照して、この第3実施形態では、上記第2実施形態と異なり、nウェル22およびpウェル23は、深いnウェル51(ディープnウェル:DNW)内に形成されている。これにより、pnp型のバイポーラトランジスタ13のコレクタ電流のうち、p型シリコン基板21へ拡散する電流を抑制することができるので、効率よくp+コレクタ層31に電流を収束させることが可能となる。その結果、pnp型のバイポーラトランジスタ13のオン抵抗を低減することができる。なお、nウェル51は、本発明における「第2ウェル領域」の一例である。
図17は、本発明の第4実施形態による半導体装置の断面図である。図17を参照して、この第4実施形態では、上記第2実施形態と異なり、n型シリコン基板52の表面上にp+埋め込み層53を形成し、さらにp−エピタキシャル層54を形成した構造を有する。これにより、低抵抗率のp+埋め込み層53を介してエミッタ(E)からコレクタ(C)に正孔が流れるので、pnp型のバイポーラトランジスタ13のコレクタ抵抗を低減することができる。その結果、スイッチングのターンオン時間を低減することができる。なお、p+埋め込み層53およびp−エピタキシャル層54は、それぞれ、本発明における「第1埋め込み層」および「第1半導体領域」の一例である。
図18は、本発明の第5実施形態による半導体装置の断面図である。図18を参照して、この第5実施形態では、上記第4実施形態と異なり、高濃度不純物層であるp+コレクタ層31からp+埋め込み層53に達するp+型リーチスルー55を有している。これにより、低抵抗率のp+埋め込み層53と、低抵抗率のp+型リーチスルー55と、低抵抗率のp+コレクタ層55とを介して、エミッタ(E)からコレクタ(C)に正孔が流れるので、pnp型のバイポーラトランジスタ13のコレクタ抵抗をさらに低減することができる。なお、p+型リーチスルー55は、本発明における「第2半導体領域」の一例である。
図19は、本発明の第6実施形態による半導体装置の断面図である。図19を参照して、この第6実施形態では、上記第5実施形態と異なり、p+埋め込み層56をn型シリコン基板52の所定の領域のみに形成する。これにより、p+埋め込み層56とn型シリコン基板52との寄生容量、および、nウェル22とp−エピタキシャル層54aとの寄生容量を低減することができるので、スイッチング時間を短くすることができる。また、p+埋め込み層56の表面からの深さをnウェル22に関係なく設計できるので、pnp型のバイポーラトランジスタ13の最適化が容易になり、さらに、スイッチング時間を短縮することができる。
図20は、本発明の第7実施形態による半導体装置の回路図である。図21は、本発明の第7実施形態による半導体装置の断面図である。図20および図21を参照して、この第7実施形態では、上記第2実施形態と異なり、インバータ64の出力を受けるバイポーラトランジスタ63をnpn型のバイポーラトランジスタ63に置き換えた例について説明する。まず、図20および図21を参照して、本発明の第7実施形態による半導体装置の構成について説明する。
図22は、本発明の第8実施形態による半導体装置の断面図である。図22を参照して、この第8実施形態では、上記第7実施形態と異なり、p型シリコン基板92の表面上に低抵抗率のn+埋め込み層93aを形成し、さらにn−エピタキシャル層94を形成した構造を有する。これにより、低抵抗率のn+埋め込み層93aを介してエミッタ(E)からコレクタ(C)に電子が流れるので、npn型のバイポーラトランジスタ63のコレクタ抵抗を低減することができるので、スイッチングのターンオン時間を低減することができる。なお、n+埋め込み層93aは、本発明における「第2埋め込み層」の一例である。
図23は、本発明の第9実施形態による半導体装置の断面図である。図23を参照して、この第9実施形態では、上記第8実施形態と異なり、高濃度不純物層であるn+コレクタ層81からn+埋め込み層93aにまで達するn+型リーチスルー95を有している。これにより、低抵抗率のn+埋め込み層93aと、低抵抗率のn+型リーチスルー95と、低抵抗率のn+コレクタ層95とを介して、エミッタ(E)からコレクタ(C)に電子が流れるので、npn型のバイポーラトランジスタ63のコレクタ抵抗をさらに低減することができる。なお、n+型リーチスルー95は、本発明における「第4半導体領域」の一例である。
図24は、本発明の第10実施形態による半導体装置の断面図である。図24を参照して、この第10実施形態では、上記第9実施形態と異なり、n+埋め込み層93bをp型シリコン基板92の所定の領域のみに形成する。これにより、n+埋め込み層93bとp型シリコン基板92との寄生容量、および、pウェル72とn−エピタキシャル層94aとの寄生容量を低減することができるので、スイッチングのターンオン時間を短くすることができる。また、n+埋め込み層93bの表面からの深さを、pウェル72に関係なく設計できるのでnpn型のバイポーラトランジスタ63の最適化が容易になり、さらに、スイッチング時間を短縮することができる。なお、n−エピタキシャル層94aは、本発明における「第3半導体領域」の一例である。
12 PMOSFET(第2導電型の第2電界効果型トランジスタ)
13 pnp型のバイポーラトランジスタ
14、64 インバータ
21、92 p型シリコン基板(半導体基板)
22、73 nウェル
23 pウェル(第1ウェル領域)
26 n型ベース層(第2不純物領域)
26a、76a 真性ベース層
27、80 p+ソース領域
28、79 p+ドレイン領域
29 n+ドレイン領域(第1不純物領域)
30、77 n+ソース領域
31 p+コレクタ層(第1コレクタ引出領域)
32 p+エミッタ層
33、34、83、84 ゲート酸化膜
35、86 p+型のゲート電極
36、85 n+型のゲート電極
37、38、87、88 サイドウォールスペーサ
41a、41b、41c、41d、41e、41f、41g、91a、91b、91c、91d、91e、91f、91g 金属シリサイド膜
42、42a、42c ポリシリコンゲート
51 ディープnウェル(DNW)(第2ウェル領域)
52 n型シリコン基板(半導体基板)
53 p+埋め込み層(第1埋め込み層)
54、54a p−エピタキシャル層(第1半導体領域)
55 p+型リーチスルー(第2半導体領域)
56 p+埋め込み層56
61 NMOSFET(第2導電型の第2電界効果型トランジスタ)
62 PMOSFET(第1導電型の第1電界効果型トランジスタ)
63 npn型のバイポーラトランジスタ
72 pウェル
76 p型ベース層(第2不純物領域)
78 n+ドレイン領域
79 p+ドレイン領域(第1不純物領域)
81 n+コレクタ層(第2コレクタ引出領域)
82 n+エミッタ層
93a n+埋め込み層(第2埋め込み層)
94、94a n−エピタキシャル層(第3半導体領域)
95 n+型リーチスルー(第4半導体領域)
Claims (9)
- ソース、ドレインおよびゲート電極を、それぞれ含むとともに、互いに前記ドレイン同士が接続されるとともに互いに前記ゲート電極同士が接続された第1導電型の第1電界効果型トランジスタおよび第2導電型の第2電界効果型トランジスタを含むインバータと、
コレクタ、ベースおよびエミッタを含むとともに、前記インバータの出力が前記ベースに入力されるバイポーラトランジスタとを備え、
前記第1導電型の第1電界効果型トランジスタおよび前記第2導電型の第2電界効果型トランジスタのいずれか一方のトランジスタのドレインを構成する第1不純物領域と、前記第1不純物領域とは不純物濃度が異なり、前記バイポーラトランジスタのベースを構成する第2不純物領域とは、直接接触するように形成されるとともに、前記第1不純物領域の厚みが前記第2不純物領域の厚みよりも小さいことを特徴とする半導体装置。 - 前記バイポーラトランジスタのベースは、真性ベース層を含み、
前記バイポーラトランジスタの真性ベース層の厚みは、前記第1導電型の第1電界効果型トランジスタおよび前記第2導電型の第2電界効果型トランジスタのソースおよびドレインの深さよりも小さい、請求項1に記載の半導体装置。 - 前記第1導電型の第1電界効果型トランジスタおよび前記第2導電型の第2電界効果型トランジスタが形成される主表面を有する半導体基板をさらに備え、
前記第1導電型の第1電界効果型トランジスタおよび前記第2導電型の第2電界効果型トランジスタのそれぞれの前記ゲート電極、前記ソースおよび前記ドレイン、前記バイポーラトランジスタの前記コレクタ、前記ベースおよび前記エミッタの全ての端子が、前記半導体基板の主表面に形成されている、請求項1または2に記載の半導体装置。 - 前記第1導電型の第1電界効果型トランジスタは、前記半導体基板における前記バイポーラトランジスタの前記ベースと前記コレクタとの間に形成されている、請求項3に記載の半導体装置。
- 前記第1導電型の第1電界効果型トランジスタおよび前記第2導電型の第2電界効果型トランジスタが形成される半導体基板と、
前記半導体基板の主表面上と、前記第1電界効果型トランジスタおよび前記第2電界効果型トランジスタのそれぞれの前記ゲート電極の表面上との少なくとも一方の表面上に形成された金属シリサイド膜とをさらに備え、
前記第1導電型の第1電界効果型トランジスタおよび前記第2導電型の第2電界効果型トランジスタのいずれか一方のドレインと、前記バイポーラトランジスタのベースとが前記金属シリサイド膜により電気的に接続されている、請求項1〜4のいずれか1項に記載の半導体装置。 - 前記バイポーラトランジスタのベースを構成する第2不純物領域を覆うように形成された第2導電型の第1ウェル領域と、
前記第2導電型の第1ウェル領域を覆うように形成された第1導電型の第2ウェル領域とをさらに備える、請求項1〜5のいずれか1項に記載の半導体装置。 - 第1導電型の半導体基板と、
前記半導体基板上に前記バイポーラトランジスタのベースを構成する第1導電型の第2不純物領域を覆うように形成された第2導電型の第1半導体領域と、
前記半導体基板と前記第1半導体領域との間に、少なくとも、第1導電型の前記第1電界効果型トランジスタおよび前記バイポーラトランジスタの下方に、前記半導体基板の表面に沿って延びるように形成された第2導電型の第1埋め込み層とをさらに備え、
前記第2導電型の第1埋め込み層の不純物濃度は、前記第2導電型の第1半導体領域の不純物濃度よりも高くなるように形成されている、請求項1〜5のいずれか1項に記載の半導体装置。 - 前記第2導電型の第1埋め込み層は、前記第1電界効果型トランジスタ、前記第2電界効果型トランジスタおよび前記バイポーラトランジスタの下方の全域にわたって形成されている、請求項7に記載の半導体装置。
- 前記第2導電型の第1半導体領域よりも不純物濃度が高くなるように形成された第2導電型の第1コレクタ引出領域と、
前記第2導電型の第1コレクタ引出領域と、前記第2導電型の第1埋め込み層とを接続するように形成され、前記第1半導体領域よりも高い不純物濃度を有する第2導電型の第2半導体領域とをさらに備える、請求項7に記載の半導体装置。
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