JP4193604B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、貼り合わせ基板（以下、ＳＯＩ基板と略す）上に形成された高耐圧横型ＭＯＳＦＥＴなどの半導体装置に関する。
【０００２】
【従来の技術】
近年、ＳＯＩ基板とトレンチ分離を組み合わせた誘電体分離技術の進歩により、横型のダイオードや絶縁ゲート形バイポーラトランジスタ（以下、ＩＧＢＴと略す）、横型のＭＯＳＦＥＴなどの高耐圧デバイスとその駆動・制御・保護回路を一つのシリコン基板上に集積したパワー集積回路（以下、パワーＩＣと略す）の開発が盛んになっている。
ＳＯＩ基板を用いた誘電体分離基板上にパワーＩＣを作製することの大きなメリットは、バイポーラデバイスをハイサイドスイッチとして適用できること、しかもこれらを多出力化できる点にある。そのため、三相モータを駆動するインバターＩＣやフラットパネルディスプレイを駆動するドライバＩＣでは、ＩＧＢＴで構成されたトーテムポール回路を、出力回路として１チップ上に複数搭載したＩＣが開発されている。
【０００３】
ハイサイドスイッチを駆動する場合、レベルシフト回路が必要になる。このレベルシフト回路を高耐圧横形ｐチャネルＭＯＳＦＥＴ（以下ＨＶＰＭＯＳと略す）で構成することにより、別電源やコンデンサなどを必要としない単純な構成にすることができる。しかも、ＨＶＰＭＯＳのゲート酸化膜を厚くすることにより、ＨＶＰＭＯＳを出力側電源電圧によって直接駆動することが可能となり、ｎチャネル形ＭＯＳＦＥＴと組み合わせたＣＭＯＳ構成のレベルシフト回路を実現できる。その結果、レベルシフト回路の低消費電力化を達成することができる。
このような背景から、入力側電源電圧が印加される標準のゲート酸化膜とは異なり、出力側電源電圧の印加に耐えうる厚膜のゲート酸化膜を備えたＨＶＰＭＯＳの開発が重要になっている。尚、本明細書では標準膜厚のゲート酸化膜を備えたＨＶＰＭＯＳを標準ゲートＨＶＰＭＯＳと呼び、厚膜のゲート酸化膜を備えたＨＶＰＭＯＳを厚膜ゲートＨＶＰＭＯＳと呼ぶ。
【０００４】
図１２は、厚膜ゲートＨＶＰＭＯＳを適用したレベルシフト回路の一例を示す図である。
出力回路部Ａとして２つのＩＧＢＴ（Ｎ１、Ｎ２）からなるトーテムポール回路が搭載され、その前段に２つのＮチャネル形ＭＯＳＦＥＴ（Ｎ３、Ｎ４）と２つのＨＶＰＭＯＳ（Ｐ１、Ｐ２）で構成されたレベルシフト回路部Ｂが搭載されている。出力デバイスＮ１はＶｉｎ１によって制御され、Ｎ２はレベルシフト回路を駆動するＶｉｎ２、Ｖｉｎ３の信号によって制御される。なお、出力回路部Ａに内蔵されたＺＤはＮ２のゲートを保護するためのツェナーダイオードである。出力側電源電圧ＶＨには高電圧が印加されるため、本回路を構成するＺＤ以外のデバイスは全て高耐圧デバイスである。
【０００５】
本回路のレベルシフト回路Ｂは既知の回路であり、ここではその動作説明を省く。このレベルシフト回路の特徴はＰ１とＰ２のゲートを出力側電源電圧ＶＨで駆動できるところにある。このため、レベルシフト回路Ｂを通常のＣＭＯＳ回路で構成することが可能となり、レベルシフト回路Ｂの消費電力を大幅に低減させることができる。
図１３は、ＨＶＰＭＯＳをＳＯＩ基板に形成した場合の半導体装置の要部断面図である。各素子が形成される基板はｎ形基板３である。この導電形はパワーＩＣの出力回路を構成するｎチャネル形素子の形成を容易にする目的から選んでいる。以下、ＳＯＩ基板に形成したＨＶＰＭＯＳの高耐圧化について説明する。
【０００６】
ｎ形基板３にＨＶＰＭＯＳを形成するためには、ｐ形オフセット領域５０が不可欠になる。素子耐圧（素子のブレークダウン電圧のこと）はこのｐ形オフセット領域５０とｎ形ドリフト領域４の接合で発生するアバランシェブレークダウン電圧によって決まり、この電圧はｐ形オフセット領域５０の形成条件に依存する。したがって、素子の高耐化はこのｐ形オフセット領域５０の形成条件を最適化することで実施される。
厚膜ゲートＨＶＰＭＯＳと標準ゲートＨＶＰＭＯＳの構造上の相違点は、ゲート酸化膜厚と、ｐ形ソース領域の形成工程にある。厚膜のゲート酸化膜の厚さは、出力側電源電圧の大きさで決まり、その必要性については先に述べた通りである。
【０００７】
一方、ｐ形ソース領域の形成工程に関しては、標準ゲートＨＶＰＭＯＳでは、薄膜のゲート酸化膜を形成した後にゲート電極となるポリシリコンをパターン形成し、このポリシリコンをマスクとして用いてｐ形ソース領域８２がセルフアラインで形成される。
しかし、厚膜ゲートＨＶＰＭＯＳでは、ｐ形ソース領域８１を従来の標準ゲートＨＶＰＭＯＳの工程のように、ゲート電極となるポリシリコンをマスクとしてイオン注入と熱処理で形成する場合には、ゲート電極とｐ形ソース領域の間の耐圧を確保するために、図１４のように、ポリシリコンは厚膜のゲート酸化膜より小さくパターニングする必要があり、この厚膜のゲート酸化膜を通してイオン注入すると、ハの領域は不完全にイオン注入されて、正規のドーズ量が半導体基材に打ち込まれない。また、厚膜のゲート酸化膜では、その側面にポリシリコンのエッチング残りやポリシリコンの残渣が付着するために、ｐ形ソース領域８１のパターン形状が正規寸法からずれを生じてしまう。そのため、標準ゲートＨＶＰＭＯＳのｐ形ソース領域のようにセルフアライン（ゲート電極としてのポリシリコンをマスクとしてｐ形ソース領域を形成すること）でｐ形ソース領域８１を形成することができない。
【０００８】
これを、防止するために、標準ゲートＨＶＰＭＯＳのｐ形ソース領域を形成する前に、厚膜ゲートＨＶＰＭＯＳのｐ形ソース領域８１を予め形成する方法にすると、標準ゲートＨＶＰＭＯＳのｐ形ソース領域を形成する前に、６回程度高温の熱処理工程が行われることとなり、この高温の熱処理により、厚膜ゲートＨＶＰＭＯＳのｐ形ソース領域８１の拡散深さが、標準ゲートＨＶＰＭＯＳのｐ形ソース領域８２（図１３の点線）の拡散深さと比べて深くなる。その結果、ｎ形ウエル領域７０の拡散深さとｐ形ソース領域８１の拡散深さの差ｄが小さくなる。
次に、ＳＯＩ基板に形成したＨＶＰＭＯＳの高電圧印加状態について考えてみる。
【０００９】
図１５は、ＳＯＩ基板上の標準ゲートＨＶＰＭＯＳのｐ形ドレイン層６に−２８０Ｖの電圧を印加した場合の電位分布を示す図である。これはデバイスシミュレーションによって求めた結果である。尚、ここでは半導体基板１の領域を省略している。また、図示しないが、厚膜ゲートＨＶＰＭＯＳにおいても、本結果と同様の電位分布となる。
本結果からわかるように、ＳＯＩ基板上のＨＶＰＭＯＳでは高耐圧印加時の素子内部の等電位線がｎ形ウエル領域７０直下のｎ形基板３（ｎ形ドリフト領域）に集中する。したがって、ｐ形オフセット領域５０ほどではないものの、この等電位線の集中によるｎ形ウエル領域７０の空乏化が進展する。
【００１０】
先に説明したように、厚膜ゲートＨＶＰＭＯＳはｐ形ソース領域８１の拡散深さが深い。そのため、ｎ形ウエル領域７０とｐ形ソース領域８１の深さ方向での拡散端距離（図１３のｄ）が短くなる。そして、図１５に示したように、ＳＯＩ基板上のＨＶＰＭＯＳに高電圧を印加した時はｎ形ウエル領域７０が空乏化しやすい。よって、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳの高電圧印加時はｎ形ウエル領域７０の深さ方向における空乏化によって、ｐ形オフセット領域５０とｐ形ソース領域８１間のパンチスルーが起こりやすくなる。
このパンチスルーが発生すると、ｐ形オフセット領域の形成条件による素子耐圧の制御が不可能となる。このため、素子の耐圧設計、すなわち素子の高耐圧化を図ることが困難になる。よって、このパンチスルーの発生を防止しなければならない。つぎに、パンチスルーを防止する方法について説明する。
【００１１】
図１６は、パンチスルーを防止する深い拡散層を用いた素子構造の要部断面図である。この素子はＳＯＩ基板の酸化膜２に到達するｎ形ウエル領域７３ならびにｐ形拡散領域５１によって構成されている。この素子ではｐ形ソース領域８１とｎ形ウエル領域７３の深さ方向における拡散端距離ｄが十分に長い。したがって、ｎ形ウエル領域７３の深さ方向における空乏化によって引き起こされる、ｐ形拡散領域５１とｐ形ソース領域８１間のパンチスルーは発生しない。
しかし、本素子構造ではｎ形拡散領域７３（ｎ形ウエル領域７０に相当する）とｐ形拡散領域５１（ｐ形オフセット領域５０に相当する）をＳＯＩ基板の酸化膜２まで拡散しなければならない。このため、長時間の拡散工程を必要とし、製造リードタイムの増加を招く。また、長時間の拡散工程は本デバイスを搭載したパワーＩＣの他デバイスへの影響もある。したがって、図１６に示した素子構造の採用はパワーＩＣを構成するデバイスの設計を根本から変えることになり、例えば同一基板上に形成する横形ＩＧＢＴの新規開発も要求される。従って、図１３に示した素子構造でのパンチスルー防止策を確立する必要がある。
【００１２】
また、高耐圧横型半導体装置において、ゲート電極をはみ出してゲート電極上とオフセット領域上へソース電極を形成し、このはみ出し長さを所定の長さとすることで、ｐオフセット領域の全電荷量を低下させることなく高耐圧化できる高耐圧ｐチャネルＭＯＳＦＥＴをＳＯＩ基板に形成することが報告されている（特許文献１参照）。
また、高耐圧横型半導体装置において、ゲート電極をオフセット領域上に延在して形成し、オフセット領域上に形成するゲート電極の長さを所定の長さとすることで、ｐオフセット領域の全電荷量を低下させることなく高耐圧化できる高耐圧ｐチャネルＭＯＳＦＥＴをＳＯＩ基板に形成することが報告されている（特許文献２参照）。
【００１３】
【特許文献１】
特開平１１−１４５４６２号
【特許文献２】
特開２０００−２５２４６７号
【００１４】
【発明が解決しようとする課題】
前記のように、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳではｐ形ソース領域の拡散深さが深くなる。そのため、チャネル領域を形成するｎ形ウエル領域と深さ方向における拡散端距離（図１３のｄ）が短い。また、ＳＯＩ基板上のＨＶＰＭＯＳに高電圧を印加した場合、素子内部の等電位線はｎ形ウエル領域直下のｎ形ドリフト領域に集中する。
このことから、ＳＯＩ基板上の厚膜ゲートＨＶＰＭＯＳでは高電圧印加時に、ｎ形ウエル領域７０の深さ方向での空乏化によるｐ形オフセット領域５０とｐ形ソース領域８１間のパンチスルーが、ｐ形オフセット領域５０とｎ形基板３のｐｎ接合でのアバランシェブレークダウンより起こり易い。
【００１５】
このパンチスルーが発生すると、ｐ形オフセット領域の形成条件による素子耐圧の制御が不可能となる。このため、通常、アバランシェブレークダウン電圧で設計する素子の耐圧の設計ができない。従って、ＳＯＩ基板上の厚膜ゲートＨＶＰＭＯＳではこのパンチスルーの発生を防止することが大きな課題となる。
この発明の目的は、前記の課題を解決し、アバランシェブレークダウン電圧より高いパンチスルー電圧を有した厚膜ゲートＨＶＰＭＯＳを搭載した半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
前記の目的を達成するために、第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に形成された半導体装置において、前記第２半導体基材の表面に選択的に形成され、拡散深さが前記絶縁膜に到達しないｎ形のウエル領域と、前記第２半導体基材の表面層に前記ウエル領域から離して選択的に形成されたｐ形のオフセット領域と、前記ｎ形のウエル領域の表面層に選択的に形成されたｐ形のソース領域と、前記オフセット領域の表面層に選択的に形成されたｐ形のドレイン領域と、前記ウエル領域の表面層に選択的に形成されたｎ形のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記ウエル領域上に、ゲート絶縁膜（このゲート絶縁膜は同一の貼り合わせ基板に形成されるＣＭＯＳ回路などのＭＯＳＦＥＴのゲート絶縁膜より膜厚が厚い）を介して形成されたゲート電極と、前記コンタクト領域上と前記ソース領域上とに形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極とを有する半導体装置であって、
前記ドレイン領域の拡散深さより拡散深さが深い前記ソース領域を有し、前記ウエル領域の不純物量を所定の値とし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加したときの、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧が高い構成とする。
【００１７】
前記不純物量の所定の値が、３×１０12ｃｍ-2以上で、１×１０13ｃｍ-2以下であるとよい。
また、第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に横型のｐ形チャ ネルの第１ＭＯＳＦＥＴと、横型のｐ形チャネルの第２ＭＯＳＦＥＴを有するＣＭＯＳ回路とが形成された半導体装置において、前記第２半導体基材の表面に選択的に形成され、拡散深さが前記絶縁膜に到達しないｎ形の第１ウエル領域と、前記第２半導体基材の表面層に前記第１ウエル領域から離して選択的に形成されたｐ形のオフセット領域と、前記第１ウエル領域の表面層に選択的に形成されたｐ形のソース領域と、前記オフセット領域の表面層に選択的に形成されたｐ形のドレイン領域と、前記第１ウエル領域の表面層に形成されたｎ形のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記第１ウエル領域上に、第２ＭＯＳＦＥＴのゲート絶縁膜より厚膜のゲート絶縁膜を介して形成されたゲート電極と、前記コンタクト領域上と前記ソース領域上とに形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極とを有する横型の第１ＭＯＳＦＥＴを具備する半導体装置であって、
前記第１ウエル領域の不純物量が、前記第２ＭＯＳＦＥＴの第２ウエル領域の不純物量よりも大きくし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加した場合に、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧が高い構成とする。
【００１８】
また、第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に横型のｐ形チャネルのＭＯＳＦＥＴと、ｎ形のバッファ領域を有する横型のｎ形チャネルの絶縁ゲート形バイポーラトランジスタとが形成された半導体装置において、前記第２半導体基材の表面に選択的に形成され、拡散深さが前記絶縁膜に到達しないｎ形のウエル領域と、前記第２半導体基材の表面層に前記ウエル領域から離して選択的に形成されたｐ形のオフセット領域と、前記ウエル領域の表面層に選択的に形成されたｐ形のソース領域と、前記オフセット領域の表面層に選択的に形成されたｐ形のドレイン領域と、前記ウエル領域の表面層に形成されたｎ形のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記ウエル領域上に、前記絶縁ゲートバイポーラトランジスタのゲート絶縁膜より厚膜のゲート絶縁膜を介して形成されたゲート電極と、前記コンタクト領域上と前記ソース領域上とに形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極とを有する横型のＭＯＳＦＥＴを具備する半導体装置であって、
前記ウエル領域の不純物量と、前記バッファ領域の不純物量とを同一とし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加した場合に、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧が高い構成とする。
【００１９】
また、第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に形成された半導体装置の製造方法において、前記第２半導体基材の表面に選択的に拡散深さが前記絶縁膜に到達しないｎ形のウエル領域を形成する工程と、前記第２半導体基材の表面層に前記ウエル領域から離して選択的にｐ形のオフセット領域を形成する工程と、前記ｎ形のウエル領域の表面層に選択的にｐ形のソース領域を形成する工程と、前記オフセット領域の表面層にｐ形のドレイン領域を形成する工程と、前記ウエル領域の表面層にｎ形のコンタクト領域を形成する工程と、前記ソース領域と前記第２半導体基材に挟まれた前記ウエル領域上に、同時に形成されるＣＭＯＳ回路のＭＯＳＦＥＴのゲート絶縁膜より 厚膜のゲート絶縁膜（このゲート絶縁膜は同一の貼り合わせ基板に形成されるＣＭＯＳ回路などのＭＯＳＦＥＴのゲート絶縁膜より膜厚が厚い）を介して形成されたゲート電極と、前記コンタクト領域上とを介してゲート電極を形成する工程と、前記コンタクト領域上と前記ソース領域上とにソース電極を、前記ドレイン領域上にドレイン電極とを形成する工程とを有する半導体装置の製造方法であって、
前記ドレイン領域の拡散深さより前記ソース領域の拡散深さを深くし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加した場合に、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧の方が高くなる前記ウエル領域の不純物量とする製造方法とする。
【００２０】
また、第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に横型のｐ形チャネルの第１ＭＯＳＦＥＴと、横型のｐ形チャネルの第２ＭＯＳＦＥＴを有するＣＭＯＳ回路とが形成された半導体装置の製造方法において、前記第２半導体基材の表面に選択的に、拡散深さが前記絶縁膜に到達しないｎ形の第１ウエル領域を形成する工程と、前記第２半導体基材の表面層に前記第１ウエル領域から離して選択的にｐ形のオフセット領域を形成する工程と、前記第１ウエル領域の表面層に選択的にｐ形のソース領域を形成する工程と、該オフセット領域の表面層にｐ形のドレイン領域を形成する工程と、前記第１ウエル領域の表面層に選択的にｎ形のコンタクト領域を形成する工程と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記第１ウエル領域上に、前記第２ＭＯＳＦＥＴのゲート絶縁膜より厚膜のゲート絶縁膜を介してゲート電極を形成する工程と、前記コンタクト領域上と前記ソース領域上とにソース電極を、前記ドレイン領域上にドレイン電極とを形成する工程とを有する横型の第１ＭＯＳＦＥＴを具備する半導体装置の製造方法であって、
前記ドレイン電極に対して前記ソース電極に正の電圧を印加した場合に、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧を高くするように、前記１ウエル領域の不純物量を、前記第２ＭＯＳＦＥＴの第２ウエル領域の不純物量よりも大きくする製造方法とする。
【００２１】
また、第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に横型のｐ形チャネルのＭＯＳＦＥＴと、ｎ形のバッファ領域を有する横型のｎ形チャネルの絶縁ゲート形バイポーラトランジスタとが形成された半導体装置の製造方法において、前記第２半導体基材の表面に選択的に拡散深さが前記絶縁膜に到達しないｎ形のウエル領域を形成する工程と、前記第２半導体基材の表面層に前記ウエル領域から離して選択的にｐ形のオフセット領域を形成する工程と、前記ウエル領域の表面層に選択的にｐ形のソース領域を形成する工程と、該オフセット領域の表面層にｐ形のドレイン領域を形成する工程と、前記ウエル領域の表面層に選択的にｎ形のコンタクト領域を形成する工程と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記ウエル領域上に、前記絶縁ゲートバイポーラトランジスタのゲート絶縁膜より厚膜のゲート絶縁膜を介してゲート電極を形成する工程と、前記コンタクト領域上と前記ソース領域上とにソース電極と、前記ドレイン領域上にドレイン電極とを形成する工程とを有する横型のＭＯＳＦＥＴを具備する半導体装置の製造方法であって、
前記ウエル領域の不純物量と、前記バッファ領域の不純物量とを同一とし、前 記ドレイン電極に対して前記ソース電極に正の電圧を印加した場合に、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧を高くするように、前記ウエル領域の不純物量と、前記バッファ領域の不純物量とを同一とする製造方法とする。
【００２２】
前記の内容をさらに説明する。ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳの高耐圧化を図るためには、ｐ形オフセット領域とｐ形ソース領域間のパンチスルーを防止し、ｐ形オフセット領域の形成条件によって素子耐圧を制御できるようにしなければならない。そのための手段として、ｐ形オフセット領域とｐ形ソース領域間のパンチスルー電圧を、ｐ形オフセット領域とｎ形ドリフト領域の接合で発生するアバランシェブレークダウン電圧よりも高くするとよい。これは、ｎ形ウエル領域の不純物量（電荷量）を調整することによって実現可能であり、所望とする耐圧値、すなわちｐ形オフセット領域の形成条件に応じてｎ形ウエル層の不純物量を調整すればよい。
【００２３】
また、ＣＭＯＳ回路を同一のＳＯＩ基板上に備えた場合では、厚膜ゲートＨＶＰＭＯＳのｎ形ウエル領域の不純物量を、ＣＭＯＳ回路を構成するｐチャネル形ＭＯＳＦＥＴのチャネル領域を形成するｎ形ウエル領域の不純物量よりも多くすればよい。
さらに、横形ＩＧＢＴを同一のＳＯＩ基板上に搭載する場合では、厚膜ゲートＨＶＰＭＯＳのｎ形ウエル領域に横形ＩＧＢＴのｎ形バッファ層を適用すればよい。
以上の手段により、ＳＯＩ基板上の厚膜ゲートＨＶＰＭＯＳで発生するｐ形オフセット領域とｐ形ソース領域間のパンチスルーを防止することが可能となる。その結果、素子の耐圧設計が容易となり、かつ素子の高耐圧化を実現することができる。
【００２４】
また、第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に形成された半導体装置において、
前記第２半導体基材の表面に選択的に形成され、拡散深さが前記絶縁膜に到達しないｎ形のウエル領域と、前記第２半導体基材の表面層に前記ウエル領域から離して選択的に形成されたｐ形のオフセット領域と、前記ｎ形のウエル領域の表面層に選択的に形成されたｐ形のソース領域と、前記オフセット領域の表面層に選択的に形成されたｐ形のドレイン領域と、前記ウエル領域の表面層に選択的に形成されたｎ形のコンタクト領域と、前記ソース領域と前記コンタクト領域に挟まれ、前記ソース領域と接続して前記ウエル領域の表面層に形成される前記ソース領域より高濃度のｐ形の補助ソース領域と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記ウエル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記コンタクト領域上と前記補助ソース領域上とに形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極とを有する半導体装置であって、
前記ドレイン領域の拡散深さより拡散深さが深い前記ソース領域を有し、前記ウエル領域の不純物量を所定の値とし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加したときの、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧が高く、前記補助ソース領域の拡散深さを前記ソース領域の拡散深さより浅い構成とする。
【００２６】
また、前記補助ソース領域が、島状に形成され、該島状に形成された前記補助ソース領域が、前記ソース領域と前記ソース電極とに接続すると構成とする。
また、前記補助ソース領域が、前記ドレイン領域と同一不純物濃度で同一拡散深さで形成されるとよい。
このようにすることで、ゲートにドレインと同等の電圧を印加した場合でも、ソースからウエルへのキャリアの注入が防止されて、素子が２次降伏することがなく、順方向安全動作領域を広くすることができる。
〔作用〕
上記で述べたように、ｎ形ウエル領域の不純物量を調整することによって、ｐ形オフセット領域とｐ形ソース領域間のパンチスルー電圧を、ｐ形オフセット領域とｎ形ドリフト領域の接合で発生するアバランシェブレークダウン電圧よりも高くするとよい。これにより、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳの高耐圧化を実現することができる。
【００２７】
また、ｐ形ソース領域を平面的に細く形成し、ソース電極とはｎ形ウエル領域内に形成された高濃度のｐ形拡散領域を介してコンタクトする。これにより、ｐ形ソース領域の拡散幅を短縮することが可能となり、ｐ形ソース領域とｎ形ウエル領域の接合部における抵抗を減少させることができる。
また、高濃度のｐ形拡散領域をｎ形ウエル領域内に島状に形成し、他の領域にはｎ形コンタクト領域を形成することにより、ｎ形コンタクト領域の形成領域を増加させることができる。その結果、２次降伏発生のトリガとなる基板電流をソース電極と接続するｎ形コンタクト領域で引き抜くことが容易となり、２次降伏の発生を抑えることができる。
【００２８】
上記二つの作用により、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳの２次降伏発生を防止することができる。
なお、高濃度のｐ形拡散領域をｐ形ドレイン領域と同一の拡散領域で形成することにより、本素子を形成するために必要なプロセス工程数の増加を抑えることが可能となる。
【００２９】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の要部断面図である。図１３と同一箇所には同一符号を記した。ｎ形またはｐ形の基板１とｎ形基板３とを酸化膜２で貼り合わせたＳＯＩ基板１２３のｎ形基板３の表面層にｎ形ウエル領域７０を形成し、このｎ形ウエル領域７０と離してｐ形オフセット領域５０を形成する。ｎ形ウエル領域７０、ｐ形オフセット領域５０が形成されないｎ形基板３がｎ形ドリフト領域４となる。
ｎ形ウエル領域７０の表面層にｐ形ソース領域８０を形成し、ｐ形オフセット領域の５０表面層に高濃度のｐ形ドレイン領域６を形成する。ｎ形ウエル領域７０の表面層にｐ形ソース領域８０と接して（接しない場合もある）高濃度のｎ形コンタクト領域９を形成する。ｐ形オフセット領域５０とｐ形ソース領域８０に挟まれたｎ形基板３上とｎ形ウエル領域７０上に厚膜のゲート酸化膜１１を介してポリシリコンのゲート電極１３を形成し、ｐ形ソース領域８０上とｎ形コンタクト領域９上にソース電極１４を形成し、ドレイン領域６上にドレイン電極１５を形成する。また、ｐ形オフセット領域５０上には絶縁膜が形成されその上にゲート電極１３が延在する。厚膜のゲート酸化膜１１の膜厚（４００ｎｍ程度）は、図示しない、同時に形成されるＣＭＯＳ回路のＭＯＳＦＥＴのゲート酸化膜や横型ＩＧＢＴのゲート酸化膜の膜厚（２０ｎｍ〜２５ｎｍ）よりも厚く形成する。前記のｎ形基板３の内で、前記のｎ形ウエル領域７０、ｐ形オフセット領域５０が形成されない箇所がｎ形ドリフト領域４となる。
【００３０】
ｐ形ソース領域８０の形成後、ｐ形ドレイン領域６が形成されるまでに、５回程度の熱処理工程を経るために、ｐ形ソース領域８０の拡散深さ（１μｍ程度）はｐドレイン領域６の深さ（０．５μｍ程度）より深い。また、ｎ形ウエル領域７０の不純物量を３×１０12ｃｍ-2以上、１×１０13ｃｍ-2以下とする。また、ｐ形オフセット領域の長さＬｐを６μｍから１２μｍ程度とする。尚、図中のＳはソース端子、Ｇはゲート端子、Ｄはドレイン端子である。
図２は、図１の素子構造におけるｐ形オフセット領域の長さＬｐと素子耐圧の関係を示す図である。この素子構造においては、ｐ形ソース領域８０の拡散深さとｎ形ウエル領域７０の拡散深さの差は約２μｍであり、ｐ形オフセット領域５０の不純物量は２×１０12ｃｍ-2である。
【００３１】
ｎ形ウエル領域７０の不純物量が２×１０12ｃｍ-2では耐圧値がＬｐに依存せず、約１００Ｖの一定値を示した。この値はｐ形オフセット領域５０とｐ形ソース領域７０間のパンチスルー電圧である。この結果は、ｎ形ウエル領域７０の不純物量が２×１０12ｃｍ-2の素子では素子耐圧はパンチスルー電圧で決まってしまい、ｐ形オフセット領域５０の形成条件、つまり、Ｌｐを変化させて素子耐圧を変えるなどの制御することができないことを示している。
ｎ形ウエル領域７０の不純物量を増加すると、素子耐圧はＬｐに依存する。ｎ形ウエル領域７０の不純物量が５×１０12ｃｍ-2の場合と７．５×１０12ｃｍ-2の場合を比較すると、Ｌｐ＝６μｍではともに１４０Ｖ前後の素子耐圧を示している。Ｌｐを増加させると、５×１０12ｃｍ-2の不純物量では１５０Ｖ程度で素子耐圧が飽和しているのに対し、７．５×１０12ｃｍ-2の不純物量では約２２０Ｖ程度まで上昇した後に飽和した。素子耐圧が上昇している範囲では、アバランシェブレークダウンが起こっており、素子耐圧はアバランシェブレークダウン電圧となる。一方、飽和値を示す範囲では、パンチスルーが起こっており、素子耐圧はパンチスルー電圧となる。
【００３２】
ここで、例えばｎ形ウエル領域７０の不純物量を７．５×１０12ｃｍ-2以上に設定しておくと、２２０Ｖのパンチスルー電圧まではｐ形オフセット領域５０の形成条件（Ｌｐを長くするなど）で素子耐圧を制御することができる。すなわち、ｎ形ウエル領域７０の不純物量を調整することによって、ｐ形オフセット領域５０とｎ形ドリフト領域４の接合でアバランシェブレークダウンを発生させ、安定した素子耐圧を得ることができる。また、ＳＯＩ基板上の厚膜ゲートＨＶＰＭＯＳの耐圧設計が容易になる。
ここで、ｎ形ウエル領域７０の不純物量にまとめると次のようになる。ｎ形ウエル領域７０の不純物量が、３×１０12ｃｍ-2未満では、素子耐圧がパンチスルー発生電圧となり、素子耐圧を高くできない。一方、１×１０13ｃｍ-2を超えるとｎ形ウエル領域７０のチャネル形成部の不純物濃度が高くなり、ゲートしきい値電圧が高くなり過ぎる。
【００３３】
そのため、本発明の半導体装置においては、ｎ形ウエル領域７０の不純物量を３×１０12ｃｍ-2以上で、１×１０13ｃｍ-2以下とする。好ましくは、４×１０12ｃｍ-2以上で、７．５×１０12ｃｍ-2以下とするとよい。また、ｐ形オフセット領域の長さＬｐは６μｍから１２μｍ程度がよい。
図３は、この発明の第２実施例の半導体装置の要部断面図である。この図は、図１の横型の厚膜ゲートＨＶＰＭＯＳとＣＭＯＳ回路のｎ形およびｐ形ＭＯＳＦＥＴをＳＯＩ基板に形成した場合を示す。
ＳＯＩ基板１２３とトレンチ誘電体分離１７によって構成された誘電体分離基板上にパワーＩＣを構成した場合の要部断面図で、ここでは、図１の横型の厚膜ゲートＨＶＰＭＯＳとＣＭＯＳ回路を構成する低耐圧のｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを形成した図である。
【００３４】
このパワーＩＣでは、トレンチ誘電体分離１７よって形成された２つの半導体領域に厚膜ゲートＨＶＰＭＯＳ１９とＣＭＯＳ回路２０を構成する低耐圧のｐチャネル形ＭＯＳＦＥＴ２１とｎチャネル形ＭＯＳＦＥＴ２２が形成されている。ＣＭＯＳ回路２０のｐチャネル形ＭＯＳＦＥＴ２１は低耐圧であるために、ｎ形ウエル領域７１の不純物量は２×１０12ｃｍ-2程度である。一方、厚膜ゲートＨＶＰＭＯＳ１９のｎ形ウエル領域７０の不純物量をｎ形ウエル領域７１の不純物量より多くして、図１で説明した範囲とすることで、図１と同様の効果が得られる。
【００３５】
図４は、この発明の第３実施例の半導体装置の要部断面図である。ＳＯＩ基板１２３とトレンチ分離１７によって構成された誘電体分離基板上にパワーＩＣを構成した場合を示す。このパワーＩＣではトレンチ誘電体分離１７よって形成された２つの半導体領域に横形ＩＧＢＴ１８と厚膜ゲートＨＶＰＭＯＳ１９が形成されている。
横形ＩＧＢＴ１８ではｎ形バッファ領域７２の形成が耐圧確保のために不可欠である。このｎ形バッファ領域７２の不純物量を３×１０12ｃｍ-2以上することで、ＩＧＢＴの素子耐圧を確保することができる。そのため、このｎ形バッファ領域７２と同一条件で、厚膜ＨＶＰＭＯＳのｎ形ウエル領域７０を形成することで、図１と同様の効果が得られる。尚、図中のＥはエミッタ端子、Ｃはコレクタ端子である。
【００３６】
図５は、この発明の第４実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。これは図１の半導体装置の製造方法である。
同図（ａ）において、ｎ形またはｐ形基板１とｎ形基板３を酸化膜２で貼り合わせたＳＯＩ基板１２３のｎ形基板３の表面層にｎ形ウエル領域７０とｐ形オフセット領域５０を形成する。ｎ形ウエル領域７０の不純物量を３×１０12ｃｍ-2〜１×１０13ｃｍ-2とする。また、不純物はＰ（リン）である。
同図（ｂ）において、ｎ形ウエル領域７０の表面層にｐ形ソース領域８０と、ｐ形オフセット領域５０上に絶縁膜１２を形成する。この絶縁膜１２はＬＯＣＯＳ酸化膜（選択酸化膜）である。
【００３７】
同図（ｃ）において、ｐ形ソース領域８０とｐ形オフセット領域５０に挟まれたｎ形基板３上とｎ形ウエル領域７０上に厚膜ゲート酸化膜１１を形成し、その４００ｎｍ程度の厚膜のゲート酸化膜１１上にポリシリコンのゲート電極１３を形成する。つぎに、ｎ形コンタクト領域９とｐ形ドレイン領域６を形成する。
同図（ｄ）において、ｐ形ソース領域８０上とｎ形コンタクト領域９上にソース電極１４を形成し、ｐ形ドレイン領域６上にドレイン電極１５を形成する。
図６は、この発明の第５実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。これは図３の半導体装置の製造方法である。
【００３８】
同図（ａ）において、ＳＯＩ基板にトレンチ誘電体分離領域１７を形成し、分割されたｎ形基板３に、厚膜ゲートＨＶＰＭＯＳ１９のｎ形ウエル領域７０、ｐ形オフセット領域５０およびＣＭＯＳ回路２０のｐチャネルＭＯＳＦＥＴ２１のｎ形ウエル領域７１、ｎチャネルＭＯＳＦＥＴ２２のｐ形ウエル領域とをそれぞれ形成する。ｎ形ウエル領域７０の不純物量を３×１０12ｃｍ-2〜１×１０13ｃｍ-2とする。この不純物量はＣＭＯＳ回路２０のｐチャネルＭＯＳＦＥＴ２１のｎ形ウエル領域７１の不純物量（２×１０12ｃｍ-2程度）より多い。また、不純物はＰ（リン）である。
【００３９】
同図（ｂ）において、ｎ形ウエル領域７０の表面層にｐ形ソース領域８０を形成し、ｐ形オフセット領域５０上とその他の表面に絶縁膜１２を選択的に形成する。この絶縁膜１２はＬＯＣＯＳ酸化膜（選択酸化膜）である。
同図（ｃ）において、ｐ形ソース領域８０とｐ形オフセット領域５０に挟まれたｎ形基板３上とｎ形ウエル領域７０上に４００ｎｍ程度の厚膜のゲート酸化膜１１を形成し、この厚膜のゲート酸化膜１１上にポリシリコンのゲート電極１３を形成する。つぎに、ｎ形コンタクト領域９とｐ形ドレイン領域６を形成する。また、ＣＭＯＳ回路２０を構成するｐチャネルＭＯＳＦＥＴ２１とｎチャネルＭＯＳＦＥＴ２２に２０ｎｍ程度の薄膜のゲート酸化膜３１、３２とポリシリコンでゲート電極３３、３４を形成し、ソース領域、ドレイン領域をそれぞれ形成する。
【００４０】
同図（ｄ）において、ｐ形ソース領域８０上とｎ形コンタクト領域９上にソース電極１４を形成し、ｐ形ドレイン領域６上にドレイン電極１５を形成する。また、ＣＭＯＳ回路２０のｐチャネルＭＯＳＦＥＴ２１のソース電極３５、ドレイン電極３８、ｎチャネルＭＯＳＦＥＴ２２のソース電極３６、ドレイン電極３７を形成する。
図７は、この発明の第６実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。これは図４の半導体装置の製造方法である。
【００４１】
同図（ａ）において、ＳＯＩ基板にトレンチ誘電体分離領域１７を形成し、分割されたｎ形基板３に、厚膜ゲートＨＶＰＭＯＳ１９のｎ形ウエル領域７０、ｐ形オフセット領域５０および横型ＩＧＢＴ１８のｐ形ウエル領域、ｎ形バッファ領域７２を形成する。ｎ形ウエル領域７０とｎ形バッファ領域７２を同時に形成する。ｎ形ウエル領域７０およびｎ形バッファ領域の不純物量を３×１０12ｃｍ-2〜１×１０13ｃｍ-2とする。また、不純物はＰ（リン）である。
同図（ｂ）において、ｎ形ウエル領域７０の表面領域にｐ形ソース領域８０を形成し、ｐ形オフセット領域５０上とその他の表面に絶縁膜１２を選択的に形成する。この絶縁膜１２はＬＯＣＯＳ酸化膜（選択酸化膜）である。
【００４２】
同図（ｃ）において、ｐ形ソース領域８０とｐ形オフセット領域５０に挟まれたｎ形基板３上とｎ形ウエル領域７０上に４００ｎｍ程度の厚膜のゲート酸化膜１１を形成し、その厚膜ゲート酸化膜１１上にポリシリコンのゲート電極１３を形成する。つぎに、ｎ形コンタクト領域９とｐ形ドレイン領域６を形成する。また、横型ＩＧＢＴ１８の２０ｎｍ程度の薄膜ゲート酸化膜４１とポリシリコンでゲート電極４２を形成し、エミッタ領域、コンタクト領域、コレクタ領域をそれぞれ形成する。
同図（ｄ）において、ｐ形ソース領域８０上とｎ形コンタクト領域９上にソース電極１４を形成し、ｐ形ドレイン領域６上にドレイン電極１５を形成する。また、横型ＩＧＢＴ１８のエミッタ電極４３、コレクタ電極４４を形成する。
【００４３】
図５から図７の工程において、ｐ形ソース領域８０が形成された後、ｐ形ドレイン領域６が形成されるまでに８００℃から１１５０℃の高温の熱処理工程がある。そのため、ｐ形ソース領域８０の拡散深さは深くなるが、ｎ形ウエル領域７０の不純物量を前記の範囲とすることで、ｐ形オフセット領域５０とｎ形基板３とのｐｎ接合でのアバランシェブレークダウン電圧よりもパンチスルー電圧を高くしている。
ここで、前記の図１の半導体装置において、改善を要する事項についてつぎに説明する。
【００４４】
図８は図１の半導体装置の構成図であり、同図（ａ）は図１と同じ要部断面図、同図（ｂ）は、同図（ａ）のＷの領域の要部平面図である。図９は、図８の半導体装置の製造フローの概略説明図である。この半導体装置は前記したように厚膜ゲートＨＶＰＭＯＳである。
図８、図９において、ｐ形ソース領域にｐ形ドレイン領域を適用できる標準ゲートＨＶＰＭＯＳに対し、厚膜ゲートＨＶＰＭＯＳではゲート酸化膜形成工程前にｐ形ソース領域８０を形成しなければならない。これは厚膜ゲートのパターン形成を、ゲートポリシリコン１３を用いたセルフアラインで実施することが不可能であることによる。そのため、厚膜ゲートＨＶＰＭＯＳのｐ形ソース領域８０は図９で示す高温処理工程（フィールド酸化膜１２形成工程、ゲート酸化膜１１形成工程、ゲートポリシリコン１３形成工程など）を多く経験することになり、その拡散深さがｐ形ドレイン領域６をｐ形ソース領域８１に適用した標準ゲートＨＶＰＭＯＳに比べて深くなる。
【００４５】
また、ｐ形ソース領域８０はソース電極１４とコンタクトさせる必要がある。そのため、ｐ形ソース領域８０は図８のようにソース電極１４側に延在して形成しなければならない。つまり、ｐ形ソース領域８０の表面端はソース電極１４と少なくとも接するように、その横方向の拡散深さである拡散幅Ｌｐ１を長くしなければならない。（図８ではｎ形コンタクト領域１４にも接するように形成した図が描かれている）。このｐ形ソース領域８０とソース電極１４のコンタクトの様子を平面パターンで示したものが図８（ｂ）であり、この図８（ｂ）は図８（ａ）のソース・ゲート領域側（Ｗの領域）のみを表したものである。
【００４６】
ｐ形ソース領域８０は、前記したようにゲートポリシリコン１３のセルフアラインによって形成できないこと、また拡散深さが深いことからゲートポリシリコン１３との重なり幅（横方向の拡散深さ）が大きい。しかも、前記したように、このｐ形ソース領域８０は、ソース電極１４とコンタクトさせるためにソース電極１４側にも形成する必要がある。そのため、ｐ形ソース領域８０の平面的な拡散幅（図中のＬｐ１）は長くなる。
このように、厚膜ゲートＨＶＰＭＯＳはｐ形ソース層８０の拡散深さが深いため、ｎ形ウエル領域７０とｐ形ソース領域８０の深さ方向での拡散端距離ｄが小さくなる。そのため、ＳＯＩ基板１２３上のＨＶＰＭＯＳに高電圧を印加した時はｎ形ウエル領域７０中に延びる空乏層の先端とｎ形ウエル領域７０の拡散端との距離は小さくなる。そうすると、ｎ形ウエル領域７０の空乏化しない領域を通る電子の経路の断面積が小さくなり、それによって、ＳＯＩ基板１２３上に形成した厚膜ゲートＨＶＰＭＯＳの高電圧印加時には、ｐ形ソース領域８０直下におけるｎ形ウエル領域７０の抵抗Ｒｎが増加することになる。
【００４７】
この抵抗Ｒｎが増加すると、素子の高電圧印加時におけるホットキャリア（電離した電子）がｎ形ウエル領域８０を通してｎ形コンタクト領域９へ流れ、この電子流と抵抗Ｒｎの積で発生する電圧降下が増大する。この電圧降下が０．６Ｖを越えると、ｐ形ソース領域８０からｎ形ウエル領域８０へ正孔が注入され、電流が増大する。この電流の増大は２次降伏を引き起し、素子の耐圧特性が劣化することになる。特に、ゲートに電圧が印加されたオン時（例えば、ゲート電圧をドレイン電圧と同一にする時）の高電圧印加モードでは基板電流の発生量が増加するため、この２次降伏動作が促進されることになる。その結果、ゲートがオフ時の場合（例えば、ゲート電圧がソース電圧と同一の場合）に比べて耐圧特性の劣化が顕著になる。
【００４８】
このように、ＳＯＩ基板１２３上の厚膜ゲートＨＶＰＭＯＳでは、ｐ形ソース領域８０の拡散深さが深いこと、また高電圧印加時にｎ形ウエル領域７０の空乏化が進むことから２次降伏が起こりやい。特に、ゲートがオン状態では基板電流の増加により２次降伏の発生が促進され、素子の安全動作領域が狭くなるという問題が発生する。そのため、この２次降伏の発生を防止しなければならない。つぎに、これを、防止する方策について説明する。
図１０は、この発明の第７実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
【００４９】
図８と異なるのは、ｐ形ソース領域８０がソース電極１４と直接コンタクトせず、高濃度のｐ形拡散領域８３（補助ｐ形ソース領域）を通して間接的にコンタクトされている点である。直接コンタクトさせる必要がないために、ｐ形ソース領域８０の拡散幅Ｌｐ１を図８より小さくすることができる。その結果、Ｒｎが小さくなり、高電圧印加時で、ゲート電極１３に負の電圧を印加してオン状態とした時にも、Ｒｎによる電圧降下が小さくなり、ｐ形ソース領域７０からｎ形ウエル領域８０への正孔の注入が抑制されて、２時降伏の発生が抑制され、安全動作領域を広げることができる。
【００５０】
また、高濃度のｐ形拡散領域８３をｐ形ドレイン領域６と同一の拡散領域を形成することにより、この拡散領域８３の拡散深さを浅くすることができる。その結果、ｎ形ウエル領域７０のｐ形拡散領域８３との接合部付近における抵抗（図１０（ｂ）中のＲｎ１）は小さくなり、Ｒｎに対して無視することができる。したがって、ｐ形ソース領域８０の拡散幅Ｌｐ１を小さくすることは、２次降伏防止に大きな効果を発揮する。
図１０では、拡散幅Ｌｐ１を図８の３．０μｍから１．０μｍ程度まで短縮することができる。また、高濃度のｐ形拡散領域８３をｐ形ドレイン領域６と同一の拡散領域で形成することにより、プロセス工程数の増加を招くことなく、本発明を適用することができる。
【００５１】
図１１は、この発明の第８実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１線で切断した要部断面図である。
ｐ形ソース領域８０をソース電極１４とコンタクトする高濃度のｐ形拡散領域８３がｎ形ウエル領域７０内に島状に形成されている。すなわち、ｐ形ソース領域８０がソース電極１４とコンタクトする領域は図中のＡ、Ｂ領域だけである。その他のｎ形ウエル領域７０内にはｎ形コンタクト領域９を形成することにより、ｎ形コンタクト領域９の形成領域を増加させている。ｎ形コンタクト領域９の形成領域をドレイン領域側に接近して形成できるので、２次降伏発生のトリガとなる基板電流のｎ形コンタクト領域からの引抜きが容易になる。その結果、２次降伏発生を図１０の場合より抑えることができる。
【００５２】
図１１の半導体装置においても図１０の半導体装置と同様に、高濃度のｐ形拡散領域８３をｐ形ドレイン領域６と同一の拡散領域で形成することにより、プロセス工程数の増加を招くことなく、本発明を適用することができる。
【００５３】
【発明の効果】
本発明によれば、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳにおいて、ｎ形ウエル領域の不純物量を調整することによって、ｐ形オフセット領域とｐ形ソース領域間のパンチスルー電圧を、ｐ形オフセット領域とｎ形基板のｐｎ接合のアバランシェブレークダウン電圧よりも高くする。また、ＣＭＯＳ回路を同一のＳＯＩ基板上に備えた場合では、厚膜ゲートＨＶＰＭＯＳのｎ形ウエル領域の不純物量を、ＣＭＯＳ回路を構成するｐチャネル形ＭＯＳＦＥＴのチャネル領域を形成するｎ形ウエル領域の不純物量よりも多くする。さらに、横形ＩＧＢＴを同一のＳＯＩ基板上に搭載する場合では、厚膜ゲートＨＶＰＭＯＳのｎ形ウエル領域に横形ＩＧＢＴのｎ形バッファ領域を適用する。
【００５４】
以上により、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳの耐圧設計が容易となり、素子の高耐圧化を実現することができる。
また、本発明によれば、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳのｐ形ソース領域を平面的に細く形成し、ソース電極とはｎ形ウエル領域内に形成された高濃度のｐ形拡散領域（補助ｐ形ソース領域）を介してコンタクトすることにより、ｐ形ソース領域の拡散幅を短縮することができて、ｐ形ソース領域直下のｎ形ウエル領域の抵抗を減少させることができる。
また、高濃度のｐ形拡散領域をｎ形ウエル領域内に島状に形成し、他の領域にはｎ形コンタクト領域を形成することにより、ｎ形コンタクト領域の形成領域を増加させることができる。その結果、２次降伏発生のトリガとなる基板電流の引き抜きが容易となり、２次降伏の発生を抑えることができる。
【００５５】
このようにすることにより、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳの２次降伏の発生を防止することができて、素子の安全動作領域を向上させることができる。
また、高濃度のｐ形拡散領域をｐ形ドレイン領域と同一の拡散領域で形成することにより、プロセス工程数の増加を抑えることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】図１の素子構造におけるｐ形オフセット領域の長さＬｐと素子耐圧の関係を示す図
【図３】この発明の第２実施例の半導体装置の要部断面図
【図４】この発明の第３実施例の半導体装置の要部断面図
【図５】この発明の第４実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図
【図６】この発明の第５実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図
【図７】この発明の第６実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図
【図８】図１の半導体装置の構成図であり、（ａ）は図１と同じ要部断面図、（ｂ）は、（ａ）のＷの領域の要部平面図
【図９】図８の半導体装置の製造フローの概略説明図
【図１０】この発明の第７実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図１１】この発明の第８実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ１−Ｘ１線で切断した要部断面図
【図１２】厚膜ゲートＨＶＰＭＯＳを適用したレベルシフト回路の一例を示す図
【図１３】ＨＶＰＭＯＳをＳＯＩ基板に形成した場合の半導体装置の要部断面図
【図１４】厚膜ゲート酸化膜と薄膜ゲート酸化膜でのイオン注入の様子を示す図
【図１５】ＳＯＩ基板上の標準ゲートＨＶＰＭＯＳのｐ形ドレイン領域６に−２８０Ｖの電圧を印加した場合の電位分布を示す図
【図１６】パンチスルーを防止する深い拡散領域を用いた素子構造の要部断面図
【符号の説明】
１ ｎ形あるいはｐ形半導体基板
２ 酸化膜
３ ｎ形半導体基板
４ ｎ形ドリフト領域
６ ｐ形ドレイン領域
９ ｎ形コンタクト領域
１０ チャネル形成領域
１１ 厚膜のゲート酸化膜
１２ フィールド酸化膜
１３ ゲート電極
１４ ソース電極
１５ ドレイン電極
１６ 等電位線
１７ トレンチ分離領域
１８ 横形ＩＧＢＴ
１９ 厚膜ゲートＨＶＰＭＯＳ
２０ ＣＭＯＳ回路
２１ ｐチャネル形ＭＯＳＦＥＴ
２２ ｎチャネル形ＭＯＳＦＥＴ
３１、３２ 薄膜ゲート酸化膜
３３、３４ ゲート電極
３５、３６ ソース電極
３７、３８ ドレイン電極
４１ 薄膜のゲート酸化膜
４２ ゲート電極
４３ エミッタ電極
４４ コレクタ電極
５０ ｐ形オフセット領域
５１ ｐ形拡散領域
７０、７１ ｎ形ウエル領域
７２ ｎ形バッファ領域
７３ ｎ形拡散領域
８０、８１、８２ ｐ形ソース領域
８３ ｐ形拡散領域（補助ｐ形ソース領域）
１２３ ＳＯＩ基板
Ａ 出力回路部
Ｂ レベルシフト回路部
Ｎ１、Ｎ２ ＩＧＢＴ
Ｎ３、Ｎ４ ｎチャネル形ＭＯＳＦＥＴ
Ｐ１、Ｐ２ ｐチャネル形ＭＯＳＦＥＴ
ＺＤ ツェナーダイオード
ＶＨ 出力側電源電圧
ＧＮＤ グランド電圧
Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３ 入力信号
Ｖｏｕｔ 出力信号
Ｌｐ ｐ形オフセット領域の長さ
ｄ ｎ形ウエル領域とｐ形ソース領域の深さ方向における拡散深さ
の差（拡散端の距離）
Ｌｐ１ 拡散幅
Ｒｎ 抵抗（ｐ形ソース領域直下）
Ｒｎ１ 抵抗（補助ｐ形ソース領域直下）
【発明の属する技術分野】
本発明は、貼り合わせ基板（以下、ＳＯＩ基板と略す）上に形成された高耐圧横型ＭＯＳＦＥＴなどの半導体装置に関する。
【０００２】
【従来の技術】
近年、ＳＯＩ基板とトレンチ分離を組み合わせた誘電体分離技術の進歩により、横型のダイオードや絶縁ゲート形バイポーラトランジスタ（以下、ＩＧＢＴと略す）、横型のＭＯＳＦＥＴなどの高耐圧デバイスとその駆動・制御・保護回路を一つのシリコン基板上に集積したパワー集積回路（以下、パワーＩＣと略す）の開発が盛んになっている。
ＳＯＩ基板を用いた誘電体分離基板上にパワーＩＣを作製することの大きなメリットは、バイポーラデバイスをハイサイドスイッチとして適用できること、しかもこれらを多出力化できる点にある。そのため、三相モータを駆動するインバターＩＣやフラットパネルディスプレイを駆動するドライバＩＣでは、ＩＧＢＴで構成されたトーテムポール回路を、出力回路として１チップ上に複数搭載したＩＣが開発されている。
【０００３】
ハイサイドスイッチを駆動する場合、レベルシフト回路が必要になる。このレベルシフト回路を高耐圧横形ｐチャネルＭＯＳＦＥＴ（以下ＨＶＰＭＯＳと略す）で構成することにより、別電源やコンデンサなどを必要としない単純な構成にすることができる。しかも、ＨＶＰＭＯＳのゲート酸化膜を厚くすることにより、ＨＶＰＭＯＳを出力側電源電圧によって直接駆動することが可能となり、ｎチャネル形ＭＯＳＦＥＴと組み合わせたＣＭＯＳ構成のレベルシフト回路を実現できる。その結果、レベルシフト回路の低消費電力化を達成することができる。
このような背景から、入力側電源電圧が印加される標準のゲート酸化膜とは異なり、出力側電源電圧の印加に耐えうる厚膜のゲート酸化膜を備えたＨＶＰＭＯＳの開発が重要になっている。尚、本明細書では標準膜厚のゲート酸化膜を備えたＨＶＰＭＯＳを標準ゲートＨＶＰＭＯＳと呼び、厚膜のゲート酸化膜を備えたＨＶＰＭＯＳを厚膜ゲートＨＶＰＭＯＳと呼ぶ。
【０００４】
図１２は、厚膜ゲートＨＶＰＭＯＳを適用したレベルシフト回路の一例を示す図である。
出力回路部Ａとして２つのＩＧＢＴ（Ｎ１、Ｎ２）からなるトーテムポール回路が搭載され、その前段に２つのＮチャネル形ＭＯＳＦＥＴ（Ｎ３、Ｎ４）と２つのＨＶＰＭＯＳ（Ｐ１、Ｐ２）で構成されたレベルシフト回路部Ｂが搭載されている。出力デバイスＮ１はＶｉｎ１によって制御され、Ｎ２はレベルシフト回路を駆動するＶｉｎ２、Ｖｉｎ３の信号によって制御される。なお、出力回路部Ａに内蔵されたＺＤはＮ２のゲートを保護するためのツェナーダイオードである。出力側電源電圧ＶＨには高電圧が印加されるため、本回路を構成するＺＤ以外のデバイスは全て高耐圧デバイスである。
【０００５】
本回路のレベルシフト回路Ｂは既知の回路であり、ここではその動作説明を省く。このレベルシフト回路の特徴はＰ１とＰ２のゲートを出力側電源電圧ＶＨで駆動できるところにある。このため、レベルシフト回路Ｂを通常のＣＭＯＳ回路で構成することが可能となり、レベルシフト回路Ｂの消費電力を大幅に低減させることができる。
図１３は、ＨＶＰＭＯＳをＳＯＩ基板に形成した場合の半導体装置の要部断面図である。各素子が形成される基板はｎ形基板３である。この導電形はパワーＩＣの出力回路を構成するｎチャネル形素子の形成を容易にする目的から選んでいる。以下、ＳＯＩ基板に形成したＨＶＰＭＯＳの高耐圧化について説明する。
【０００６】
ｎ形基板３にＨＶＰＭＯＳを形成するためには、ｐ形オフセット領域５０が不可欠になる。素子耐圧（素子のブレークダウン電圧のこと）はこのｐ形オフセット領域５０とｎ形ドリフト領域４の接合で発生するアバランシェブレークダウン電圧によって決まり、この電圧はｐ形オフセット領域５０の形成条件に依存する。したがって、素子の高耐化はこのｐ形オフセット領域５０の形成条件を最適化することで実施される。
厚膜ゲートＨＶＰＭＯＳと標準ゲートＨＶＰＭＯＳの構造上の相違点は、ゲート酸化膜厚と、ｐ形ソース領域の形成工程にある。厚膜のゲート酸化膜の厚さは、出力側電源電圧の大きさで決まり、その必要性については先に述べた通りである。
【０００７】
一方、ｐ形ソース領域の形成工程に関しては、標準ゲートＨＶＰＭＯＳでは、薄膜のゲート酸化膜を形成した後にゲート電極となるポリシリコンをパターン形成し、このポリシリコンをマスクとして用いてｐ形ソース領域８２がセルフアラインで形成される。
しかし、厚膜ゲートＨＶＰＭＯＳでは、ｐ形ソース領域８１を従来の標準ゲートＨＶＰＭＯＳの工程のように、ゲート電極となるポリシリコンをマスクとしてイオン注入と熱処理で形成する場合には、ゲート電極とｐ形ソース領域の間の耐圧を確保するために、図１４のように、ポリシリコンは厚膜のゲート酸化膜より小さくパターニングする必要があり、この厚膜のゲート酸化膜を通してイオン注入すると、ハの領域は不完全にイオン注入されて、正規のドーズ量が半導体基材に打ち込まれない。また、厚膜のゲート酸化膜では、その側面にポリシリコンのエッチング残りやポリシリコンの残渣が付着するために、ｐ形ソース領域８１のパターン形状が正規寸法からずれを生じてしまう。そのため、標準ゲートＨＶＰＭＯＳのｐ形ソース領域のようにセルフアライン（ゲート電極としてのポリシリコンをマスクとしてｐ形ソース領域を形成すること）でｐ形ソース領域８１を形成することができない。
【０００８】
これを、防止するために、標準ゲートＨＶＰＭＯＳのｐ形ソース領域を形成する前に、厚膜ゲートＨＶＰＭＯＳのｐ形ソース領域８１を予め形成する方法にすると、標準ゲートＨＶＰＭＯＳのｐ形ソース領域を形成する前に、６回程度高温の熱処理工程が行われることとなり、この高温の熱処理により、厚膜ゲートＨＶＰＭＯＳのｐ形ソース領域８１の拡散深さが、標準ゲートＨＶＰＭＯＳのｐ形ソース領域８２（図１３の点線）の拡散深さと比べて深くなる。その結果、ｎ形ウエル領域７０の拡散深さとｐ形ソース領域８１の拡散深さの差ｄが小さくなる。
次に、ＳＯＩ基板に形成したＨＶＰＭＯＳの高電圧印加状態について考えてみる。
【０００９】
図１５は、ＳＯＩ基板上の標準ゲートＨＶＰＭＯＳのｐ形ドレイン層６に−２８０Ｖの電圧を印加した場合の電位分布を示す図である。これはデバイスシミュレーションによって求めた結果である。尚、ここでは半導体基板１の領域を省略している。また、図示しないが、厚膜ゲートＨＶＰＭＯＳにおいても、本結果と同様の電位分布となる。
本結果からわかるように、ＳＯＩ基板上のＨＶＰＭＯＳでは高耐圧印加時の素子内部の等電位線がｎ形ウエル領域７０直下のｎ形基板３（ｎ形ドリフト領域）に集中する。したがって、ｐ形オフセット領域５０ほどではないものの、この等電位線の集中によるｎ形ウエル領域７０の空乏化が進展する。
【００１０】
先に説明したように、厚膜ゲートＨＶＰＭＯＳはｐ形ソース領域８１の拡散深さが深い。そのため、ｎ形ウエル領域７０とｐ形ソース領域８１の深さ方向での拡散端距離（図１３のｄ）が短くなる。そして、図１５に示したように、ＳＯＩ基板上のＨＶＰＭＯＳに高電圧を印加した時はｎ形ウエル領域７０が空乏化しやすい。よって、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳの高電圧印加時はｎ形ウエル領域７０の深さ方向における空乏化によって、ｐ形オフセット領域５０とｐ形ソース領域８１間のパンチスルーが起こりやすくなる。
このパンチスルーが発生すると、ｐ形オフセット領域の形成条件による素子耐圧の制御が不可能となる。このため、素子の耐圧設計、すなわち素子の高耐圧化を図ることが困難になる。よって、このパンチスルーの発生を防止しなければならない。つぎに、パンチスルーを防止する方法について説明する。
【００１１】
図１６は、パンチスルーを防止する深い拡散層を用いた素子構造の要部断面図である。この素子はＳＯＩ基板の酸化膜２に到達するｎ形ウエル領域７３ならびにｐ形拡散領域５１によって構成されている。この素子ではｐ形ソース領域８１とｎ形ウエル領域７３の深さ方向における拡散端距離ｄが十分に長い。したがって、ｎ形ウエル領域７３の深さ方向における空乏化によって引き起こされる、ｐ形拡散領域５１とｐ形ソース領域８１間のパンチスルーは発生しない。
しかし、本素子構造ではｎ形拡散領域７３（ｎ形ウエル領域７０に相当する）とｐ形拡散領域５１（ｐ形オフセット領域５０に相当する）をＳＯＩ基板の酸化膜２まで拡散しなければならない。このため、長時間の拡散工程を必要とし、製造リードタイムの増加を招く。また、長時間の拡散工程は本デバイスを搭載したパワーＩＣの他デバイスへの影響もある。したがって、図１６に示した素子構造の採用はパワーＩＣを構成するデバイスの設計を根本から変えることになり、例えば同一基板上に形成する横形ＩＧＢＴの新規開発も要求される。従って、図１３に示した素子構造でのパンチスルー防止策を確立する必要がある。
【００１２】
また、高耐圧横型半導体装置において、ゲート電極をはみ出してゲート電極上とオフセット領域上へソース電極を形成し、このはみ出し長さを所定の長さとすることで、ｐオフセット領域の全電荷量を低下させることなく高耐圧化できる高耐圧ｐチャネルＭＯＳＦＥＴをＳＯＩ基板に形成することが報告されている（特許文献１参照）。
また、高耐圧横型半導体装置において、ゲート電極をオフセット領域上に延在して形成し、オフセット領域上に形成するゲート電極の長さを所定の長さとすることで、ｐオフセット領域の全電荷量を低下させることなく高耐圧化できる高耐圧ｐチャネルＭＯＳＦＥＴをＳＯＩ基板に形成することが報告されている（特許文献２参照）。
【００１３】
【特許文献１】
特開平１１−１４５４６２号
【特許文献２】
特開２０００−２５２４６７号
【００１４】
【発明が解決しようとする課題】
前記のように、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳではｐ形ソース領域の拡散深さが深くなる。そのため、チャネル領域を形成するｎ形ウエル領域と深さ方向における拡散端距離（図１３のｄ）が短い。また、ＳＯＩ基板上のＨＶＰＭＯＳに高電圧を印加した場合、素子内部の等電位線はｎ形ウエル領域直下のｎ形ドリフト領域に集中する。
このことから、ＳＯＩ基板上の厚膜ゲートＨＶＰＭＯＳでは高電圧印加時に、ｎ形ウエル領域７０の深さ方向での空乏化によるｐ形オフセット領域５０とｐ形ソース領域８１間のパンチスルーが、ｐ形オフセット領域５０とｎ形基板３のｐｎ接合でのアバランシェブレークダウンより起こり易い。
【００１５】
このパンチスルーが発生すると、ｐ形オフセット領域の形成条件による素子耐圧の制御が不可能となる。このため、通常、アバランシェブレークダウン電圧で設計する素子の耐圧の設計ができない。従って、ＳＯＩ基板上の厚膜ゲートＨＶＰＭＯＳではこのパンチスルーの発生を防止することが大きな課題となる。
この発明の目的は、前記の課題を解決し、アバランシェブレークダウン電圧より高いパンチスルー電圧を有した厚膜ゲートＨＶＰＭＯＳを搭載した半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
前記の目的を達成するために、第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に形成された半導体装置において、前記第２半導体基材の表面に選択的に形成され、拡散深さが前記絶縁膜に到達しないｎ形のウエル領域と、前記第２半導体基材の表面層に前記ウエル領域から離して選択的に形成されたｐ形のオフセット領域と、前記ｎ形のウエル領域の表面層に選択的に形成されたｐ形のソース領域と、前記オフセット領域の表面層に選択的に形成されたｐ形のドレイン領域と、前記ウエル領域の表面層に選択的に形成されたｎ形のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記ウエル領域上に、ゲート絶縁膜（このゲート絶縁膜は同一の貼り合わせ基板に形成されるＣＭＯＳ回路などのＭＯＳＦＥＴのゲート絶縁膜より膜厚が厚い）を介して形成されたゲート電極と、前記コンタクト領域上と前記ソース領域上とに形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極とを有する半導体装置であって、
前記ドレイン領域の拡散深さより拡散深さが深い前記ソース領域を有し、前記ウエル領域の不純物量を所定の値とし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加したときの、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧が高い構成とする。
【００１７】
前記不純物量の所定の値が、３×１０12ｃｍ-2以上で、１×１０13ｃｍ-2以下であるとよい。
また、第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に横型のｐ形チャ ネルの第１ＭＯＳＦＥＴと、横型のｐ形チャネルの第２ＭＯＳＦＥＴを有するＣＭＯＳ回路とが形成された半導体装置において、前記第２半導体基材の表面に選択的に形成され、拡散深さが前記絶縁膜に到達しないｎ形の第１ウエル領域と、前記第２半導体基材の表面層に前記第１ウエル領域から離して選択的に形成されたｐ形のオフセット領域と、前記第１ウエル領域の表面層に選択的に形成されたｐ形のソース領域と、前記オフセット領域の表面層に選択的に形成されたｐ形のドレイン領域と、前記第１ウエル領域の表面層に形成されたｎ形のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記第１ウエル領域上に、第２ＭＯＳＦＥＴのゲート絶縁膜より厚膜のゲート絶縁膜を介して形成されたゲート電極と、前記コンタクト領域上と前記ソース領域上とに形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極とを有する横型の第１ＭＯＳＦＥＴを具備する半導体装置であって、
前記第１ウエル領域の不純物量が、前記第２ＭＯＳＦＥＴの第２ウエル領域の不純物量よりも大きくし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加した場合に、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧が高い構成とする。
【００１８】
また、第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に横型のｐ形チャネルのＭＯＳＦＥＴと、ｎ形のバッファ領域を有する横型のｎ形チャネルの絶縁ゲート形バイポーラトランジスタとが形成された半導体装置において、前記第２半導体基材の表面に選択的に形成され、拡散深さが前記絶縁膜に到達しないｎ形のウエル領域と、前記第２半導体基材の表面層に前記ウエル領域から離して選択的に形成されたｐ形のオフセット領域と、前記ウエル領域の表面層に選択的に形成されたｐ形のソース領域と、前記オフセット領域の表面層に選択的に形成されたｐ形のドレイン領域と、前記ウエル領域の表面層に形成されたｎ形のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記ウエル領域上に、前記絶縁ゲートバイポーラトランジスタのゲート絶縁膜より厚膜のゲート絶縁膜を介して形成されたゲート電極と、前記コンタクト領域上と前記ソース領域上とに形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極とを有する横型のＭＯＳＦＥＴを具備する半導体装置であって、
前記ウエル領域の不純物量と、前記バッファ領域の不純物量とを同一とし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加した場合に、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧が高い構成とする。
【００１９】
また、第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に形成された半導体装置の製造方法において、前記第２半導体基材の表面に選択的に拡散深さが前記絶縁膜に到達しないｎ形のウエル領域を形成する工程と、前記第２半導体基材の表面層に前記ウエル領域から離して選択的にｐ形のオフセット領域を形成する工程と、前記ｎ形のウエル領域の表面層に選択的にｐ形のソース領域を形成する工程と、前記オフセット領域の表面層にｐ形のドレイン領域を形成する工程と、前記ウエル領域の表面層にｎ形のコンタクト領域を形成する工程と、前記ソース領域と前記第２半導体基材に挟まれた前記ウエル領域上に、同時に形成されるＣＭＯＳ回路のＭＯＳＦＥＴのゲート絶縁膜より 厚膜のゲート絶縁膜（このゲート絶縁膜は同一の貼り合わせ基板に形成されるＣＭＯＳ回路などのＭＯＳＦＥＴのゲート絶縁膜より膜厚が厚い）を介して形成されたゲート電極と、前記コンタクト領域上とを介してゲート電極を形成する工程と、前記コンタクト領域上と前記ソース領域上とにソース電極を、前記ドレイン領域上にドレイン電極とを形成する工程とを有する半導体装置の製造方法であって、
前記ドレイン領域の拡散深さより前記ソース領域の拡散深さを深くし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加した場合に、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧の方が高くなる前記ウエル領域の不純物量とする製造方法とする。
【００２０】
また、第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に横型のｐ形チャネルの第１ＭＯＳＦＥＴと、横型のｐ形チャネルの第２ＭＯＳＦＥＴを有するＣＭＯＳ回路とが形成された半導体装置の製造方法において、前記第２半導体基材の表面に選択的に、拡散深さが前記絶縁膜に到達しないｎ形の第１ウエル領域を形成する工程と、前記第２半導体基材の表面層に前記第１ウエル領域から離して選択的にｐ形のオフセット領域を形成する工程と、前記第１ウエル領域の表面層に選択的にｐ形のソース領域を形成する工程と、該オフセット領域の表面層にｐ形のドレイン領域を形成する工程と、前記第１ウエル領域の表面層に選択的にｎ形のコンタクト領域を形成する工程と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記第１ウエル領域上に、前記第２ＭＯＳＦＥＴのゲート絶縁膜より厚膜のゲート絶縁膜を介してゲート電極を形成する工程と、前記コンタクト領域上と前記ソース領域上とにソース電極を、前記ドレイン領域上にドレイン電極とを形成する工程とを有する横型の第１ＭＯＳＦＥＴを具備する半導体装置の製造方法であって、
前記ドレイン電極に対して前記ソース電極に正の電圧を印加した場合に、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧を高くするように、前記１ウエル領域の不純物量を、前記第２ＭＯＳＦＥＴの第２ウエル領域の不純物量よりも大きくする製造方法とする。
【００２１】
また、第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に横型のｐ形チャネルのＭＯＳＦＥＴと、ｎ形のバッファ領域を有する横型のｎ形チャネルの絶縁ゲート形バイポーラトランジスタとが形成された半導体装置の製造方法において、前記第２半導体基材の表面に選択的に拡散深さが前記絶縁膜に到達しないｎ形のウエル領域を形成する工程と、前記第２半導体基材の表面層に前記ウエル領域から離して選択的にｐ形のオフセット領域を形成する工程と、前記ウエル領域の表面層に選択的にｐ形のソース領域を形成する工程と、該オフセット領域の表面層にｐ形のドレイン領域を形成する工程と、前記ウエル領域の表面層に選択的にｎ形のコンタクト領域を形成する工程と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記ウエル領域上に、前記絶縁ゲートバイポーラトランジスタのゲート絶縁膜より厚膜のゲート絶縁膜を介してゲート電極を形成する工程と、前記コンタクト領域上と前記ソース領域上とにソース電極と、前記ドレイン領域上にドレイン電極とを形成する工程とを有する横型のＭＯＳＦＥＴを具備する半導体装置の製造方法であって、
前記ウエル領域の不純物量と、前記バッファ領域の不純物量とを同一とし、前 記ドレイン電極に対して前記ソース電極に正の電圧を印加した場合に、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧を高くするように、前記ウエル領域の不純物量と、前記バッファ領域の不純物量とを同一とする製造方法とする。
【００２２】
前記の内容をさらに説明する。ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳの高耐圧化を図るためには、ｐ形オフセット領域とｐ形ソース領域間のパンチスルーを防止し、ｐ形オフセット領域の形成条件によって素子耐圧を制御できるようにしなければならない。そのための手段として、ｐ形オフセット領域とｐ形ソース領域間のパンチスルー電圧を、ｐ形オフセット領域とｎ形ドリフト領域の接合で発生するアバランシェブレークダウン電圧よりも高くするとよい。これは、ｎ形ウエル領域の不純物量（電荷量）を調整することによって実現可能であり、所望とする耐圧値、すなわちｐ形オフセット領域の形成条件に応じてｎ形ウエル層の不純物量を調整すればよい。
【００２３】
また、ＣＭＯＳ回路を同一のＳＯＩ基板上に備えた場合では、厚膜ゲートＨＶＰＭＯＳのｎ形ウエル領域の不純物量を、ＣＭＯＳ回路を構成するｐチャネル形ＭＯＳＦＥＴのチャネル領域を形成するｎ形ウエル領域の不純物量よりも多くすればよい。
さらに、横形ＩＧＢＴを同一のＳＯＩ基板上に搭載する場合では、厚膜ゲートＨＶＰＭＯＳのｎ形ウエル領域に横形ＩＧＢＴのｎ形バッファ層を適用すればよい。
以上の手段により、ＳＯＩ基板上の厚膜ゲートＨＶＰＭＯＳで発生するｐ形オフセット領域とｐ形ソース領域間のパンチスルーを防止することが可能となる。その結果、素子の耐圧設計が容易となり、かつ素子の高耐圧化を実現することができる。
【００２４】
また、第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に形成された半導体装置において、
前記第２半導体基材の表面に選択的に形成され、拡散深さが前記絶縁膜に到達しないｎ形のウエル領域と、前記第２半導体基材の表面層に前記ウエル領域から離して選択的に形成されたｐ形のオフセット領域と、前記ｎ形のウエル領域の表面層に選択的に形成されたｐ形のソース領域と、前記オフセット領域の表面層に選択的に形成されたｐ形のドレイン領域と、前記ウエル領域の表面層に選択的に形成されたｎ形のコンタクト領域と、前記ソース領域と前記コンタクト領域に挟まれ、前記ソース領域と接続して前記ウエル領域の表面層に形成される前記ソース領域より高濃度のｐ形の補助ソース領域と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記ウエル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記コンタクト領域上と前記補助ソース領域上とに形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極とを有する半導体装置であって、
前記ドレイン領域の拡散深さより拡散深さが深い前記ソース領域を有し、前記ウエル領域の不純物量を所定の値とし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加したときの、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧が高く、前記補助ソース領域の拡散深さを前記ソース領域の拡散深さより浅い構成とする。
【００２６】
また、前記補助ソース領域が、島状に形成され、該島状に形成された前記補助ソース領域が、前記ソース領域と前記ソース電極とに接続すると構成とする。
また、前記補助ソース領域が、前記ドレイン領域と同一不純物濃度で同一拡散深さで形成されるとよい。
このようにすることで、ゲートにドレインと同等の電圧を印加した場合でも、ソースからウエルへのキャリアの注入が防止されて、素子が２次降伏することがなく、順方向安全動作領域を広くすることができる。
〔作用〕
上記で述べたように、ｎ形ウエル領域の不純物量を調整することによって、ｐ形オフセット領域とｐ形ソース領域間のパンチスルー電圧を、ｐ形オフセット領域とｎ形ドリフト領域の接合で発生するアバランシェブレークダウン電圧よりも高くするとよい。これにより、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳの高耐圧化を実現することができる。
【００２７】
また、ｐ形ソース領域を平面的に細く形成し、ソース電極とはｎ形ウエル領域内に形成された高濃度のｐ形拡散領域を介してコンタクトする。これにより、ｐ形ソース領域の拡散幅を短縮することが可能となり、ｐ形ソース領域とｎ形ウエル領域の接合部における抵抗を減少させることができる。
また、高濃度のｐ形拡散領域をｎ形ウエル領域内に島状に形成し、他の領域にはｎ形コンタクト領域を形成することにより、ｎ形コンタクト領域の形成領域を増加させることができる。その結果、２次降伏発生のトリガとなる基板電流をソース電極と接続するｎ形コンタクト領域で引き抜くことが容易となり、２次降伏の発生を抑えることができる。
【００２８】
上記二つの作用により、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳの２次降伏発生を防止することができる。
なお、高濃度のｐ形拡散領域をｐ形ドレイン領域と同一の拡散領域で形成することにより、本素子を形成するために必要なプロセス工程数の増加を抑えることが可能となる。
【００２９】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の要部断面図である。図１３と同一箇所には同一符号を記した。ｎ形またはｐ形の基板１とｎ形基板３とを酸化膜２で貼り合わせたＳＯＩ基板１２３のｎ形基板３の表面層にｎ形ウエル領域７０を形成し、このｎ形ウエル領域７０と離してｐ形オフセット領域５０を形成する。ｎ形ウエル領域７０、ｐ形オフセット領域５０が形成されないｎ形基板３がｎ形ドリフト領域４となる。
ｎ形ウエル領域７０の表面層にｐ形ソース領域８０を形成し、ｐ形オフセット領域の５０表面層に高濃度のｐ形ドレイン領域６を形成する。ｎ形ウエル領域７０の表面層にｐ形ソース領域８０と接して（接しない場合もある）高濃度のｎ形コンタクト領域９を形成する。ｐ形オフセット領域５０とｐ形ソース領域８０に挟まれたｎ形基板３上とｎ形ウエル領域７０上に厚膜のゲート酸化膜１１を介してポリシリコンのゲート電極１３を形成し、ｐ形ソース領域８０上とｎ形コンタクト領域９上にソース電極１４を形成し、ドレイン領域６上にドレイン電極１５を形成する。また、ｐ形オフセット領域５０上には絶縁膜が形成されその上にゲート電極１３が延在する。厚膜のゲート酸化膜１１の膜厚（４００ｎｍ程度）は、図示しない、同時に形成されるＣＭＯＳ回路のＭＯＳＦＥＴのゲート酸化膜や横型ＩＧＢＴのゲート酸化膜の膜厚（２０ｎｍ〜２５ｎｍ）よりも厚く形成する。前記のｎ形基板３の内で、前記のｎ形ウエル領域７０、ｐ形オフセット領域５０が形成されない箇所がｎ形ドリフト領域４となる。
【００３０】
ｐ形ソース領域８０の形成後、ｐ形ドレイン領域６が形成されるまでに、５回程度の熱処理工程を経るために、ｐ形ソース領域８０の拡散深さ（１μｍ程度）はｐドレイン領域６の深さ（０．５μｍ程度）より深い。また、ｎ形ウエル領域７０の不純物量を３×１０12ｃｍ-2以上、１×１０13ｃｍ-2以下とする。また、ｐ形オフセット領域の長さＬｐを６μｍから１２μｍ程度とする。尚、図中のＳはソース端子、Ｇはゲート端子、Ｄはドレイン端子である。
図２は、図１の素子構造におけるｐ形オフセット領域の長さＬｐと素子耐圧の関係を示す図である。この素子構造においては、ｐ形ソース領域８０の拡散深さとｎ形ウエル領域７０の拡散深さの差は約２μｍであり、ｐ形オフセット領域５０の不純物量は２×１０12ｃｍ-2である。
【００３１】
ｎ形ウエル領域７０の不純物量が２×１０12ｃｍ-2では耐圧値がＬｐに依存せず、約１００Ｖの一定値を示した。この値はｐ形オフセット領域５０とｐ形ソース領域７０間のパンチスルー電圧である。この結果は、ｎ形ウエル領域７０の不純物量が２×１０12ｃｍ-2の素子では素子耐圧はパンチスルー電圧で決まってしまい、ｐ形オフセット領域５０の形成条件、つまり、Ｌｐを変化させて素子耐圧を変えるなどの制御することができないことを示している。
ｎ形ウエル領域７０の不純物量を増加すると、素子耐圧はＬｐに依存する。ｎ形ウエル領域７０の不純物量が５×１０12ｃｍ-2の場合と７．５×１０12ｃｍ-2の場合を比較すると、Ｌｐ＝６μｍではともに１４０Ｖ前後の素子耐圧を示している。Ｌｐを増加させると、５×１０12ｃｍ-2の不純物量では１５０Ｖ程度で素子耐圧が飽和しているのに対し、７．５×１０12ｃｍ-2の不純物量では約２２０Ｖ程度まで上昇した後に飽和した。素子耐圧が上昇している範囲では、アバランシェブレークダウンが起こっており、素子耐圧はアバランシェブレークダウン電圧となる。一方、飽和値を示す範囲では、パンチスルーが起こっており、素子耐圧はパンチスルー電圧となる。
【００３２】
ここで、例えばｎ形ウエル領域７０の不純物量を７．５×１０12ｃｍ-2以上に設定しておくと、２２０Ｖのパンチスルー電圧まではｐ形オフセット領域５０の形成条件（Ｌｐを長くするなど）で素子耐圧を制御することができる。すなわち、ｎ形ウエル領域７０の不純物量を調整することによって、ｐ形オフセット領域５０とｎ形ドリフト領域４の接合でアバランシェブレークダウンを発生させ、安定した素子耐圧を得ることができる。また、ＳＯＩ基板上の厚膜ゲートＨＶＰＭＯＳの耐圧設計が容易になる。
ここで、ｎ形ウエル領域７０の不純物量にまとめると次のようになる。ｎ形ウエル領域７０の不純物量が、３×１０12ｃｍ-2未満では、素子耐圧がパンチスルー発生電圧となり、素子耐圧を高くできない。一方、１×１０13ｃｍ-2を超えるとｎ形ウエル領域７０のチャネル形成部の不純物濃度が高くなり、ゲートしきい値電圧が高くなり過ぎる。
【００３３】
そのため、本発明の半導体装置においては、ｎ形ウエル領域７０の不純物量を３×１０12ｃｍ-2以上で、１×１０13ｃｍ-2以下とする。好ましくは、４×１０12ｃｍ-2以上で、７．５×１０12ｃｍ-2以下とするとよい。また、ｐ形オフセット領域の長さＬｐは６μｍから１２μｍ程度がよい。
図３は、この発明の第２実施例の半導体装置の要部断面図である。この図は、図１の横型の厚膜ゲートＨＶＰＭＯＳとＣＭＯＳ回路のｎ形およびｐ形ＭＯＳＦＥＴをＳＯＩ基板に形成した場合を示す。
ＳＯＩ基板１２３とトレンチ誘電体分離１７によって構成された誘電体分離基板上にパワーＩＣを構成した場合の要部断面図で、ここでは、図１の横型の厚膜ゲートＨＶＰＭＯＳとＣＭＯＳ回路を構成する低耐圧のｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを形成した図である。
【００３４】
このパワーＩＣでは、トレンチ誘電体分離１７よって形成された２つの半導体領域に厚膜ゲートＨＶＰＭＯＳ１９とＣＭＯＳ回路２０を構成する低耐圧のｐチャネル形ＭＯＳＦＥＴ２１とｎチャネル形ＭＯＳＦＥＴ２２が形成されている。ＣＭＯＳ回路２０のｐチャネル形ＭＯＳＦＥＴ２１は低耐圧であるために、ｎ形ウエル領域７１の不純物量は２×１０12ｃｍ-2程度である。一方、厚膜ゲートＨＶＰＭＯＳ１９のｎ形ウエル領域７０の不純物量をｎ形ウエル領域７１の不純物量より多くして、図１で説明した範囲とすることで、図１と同様の効果が得られる。
【００３５】
図４は、この発明の第３実施例の半導体装置の要部断面図である。ＳＯＩ基板１２３とトレンチ分離１７によって構成された誘電体分離基板上にパワーＩＣを構成した場合を示す。このパワーＩＣではトレンチ誘電体分離１７よって形成された２つの半導体領域に横形ＩＧＢＴ１８と厚膜ゲートＨＶＰＭＯＳ１９が形成されている。
横形ＩＧＢＴ１８ではｎ形バッファ領域７２の形成が耐圧確保のために不可欠である。このｎ形バッファ領域７２の不純物量を３×１０12ｃｍ-2以上することで、ＩＧＢＴの素子耐圧を確保することができる。そのため、このｎ形バッファ領域７２と同一条件で、厚膜ＨＶＰＭＯＳのｎ形ウエル領域７０を形成することで、図１と同様の効果が得られる。尚、図中のＥはエミッタ端子、Ｃはコレクタ端子である。
【００３６】
図５は、この発明の第４実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。これは図１の半導体装置の製造方法である。
同図（ａ）において、ｎ形またはｐ形基板１とｎ形基板３を酸化膜２で貼り合わせたＳＯＩ基板１２３のｎ形基板３の表面層にｎ形ウエル領域７０とｐ形オフセット領域５０を形成する。ｎ形ウエル領域７０の不純物量を３×１０12ｃｍ-2〜１×１０13ｃｍ-2とする。また、不純物はＰ（リン）である。
同図（ｂ）において、ｎ形ウエル領域７０の表面層にｐ形ソース領域８０と、ｐ形オフセット領域５０上に絶縁膜１２を形成する。この絶縁膜１２はＬＯＣＯＳ酸化膜（選択酸化膜）である。
【００３７】
同図（ｃ）において、ｐ形ソース領域８０とｐ形オフセット領域５０に挟まれたｎ形基板３上とｎ形ウエル領域７０上に厚膜ゲート酸化膜１１を形成し、その４００ｎｍ程度の厚膜のゲート酸化膜１１上にポリシリコンのゲート電極１３を形成する。つぎに、ｎ形コンタクト領域９とｐ形ドレイン領域６を形成する。
同図（ｄ）において、ｐ形ソース領域８０上とｎ形コンタクト領域９上にソース電極１４を形成し、ｐ形ドレイン領域６上にドレイン電極１５を形成する。
図６は、この発明の第５実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。これは図３の半導体装置の製造方法である。
【００３８】
同図（ａ）において、ＳＯＩ基板にトレンチ誘電体分離領域１７を形成し、分割されたｎ形基板３に、厚膜ゲートＨＶＰＭＯＳ１９のｎ形ウエル領域７０、ｐ形オフセット領域５０およびＣＭＯＳ回路２０のｐチャネルＭＯＳＦＥＴ２１のｎ形ウエル領域７１、ｎチャネルＭＯＳＦＥＴ２２のｐ形ウエル領域とをそれぞれ形成する。ｎ形ウエル領域７０の不純物量を３×１０12ｃｍ-2〜１×１０13ｃｍ-2とする。この不純物量はＣＭＯＳ回路２０のｐチャネルＭＯＳＦＥＴ２１のｎ形ウエル領域７１の不純物量（２×１０12ｃｍ-2程度）より多い。また、不純物はＰ（リン）である。
【００３９】
同図（ｂ）において、ｎ形ウエル領域７０の表面層にｐ形ソース領域８０を形成し、ｐ形オフセット領域５０上とその他の表面に絶縁膜１２を選択的に形成する。この絶縁膜１２はＬＯＣＯＳ酸化膜（選択酸化膜）である。
同図（ｃ）において、ｐ形ソース領域８０とｐ形オフセット領域５０に挟まれたｎ形基板３上とｎ形ウエル領域７０上に４００ｎｍ程度の厚膜のゲート酸化膜１１を形成し、この厚膜のゲート酸化膜１１上にポリシリコンのゲート電極１３を形成する。つぎに、ｎ形コンタクト領域９とｐ形ドレイン領域６を形成する。また、ＣＭＯＳ回路２０を構成するｐチャネルＭＯＳＦＥＴ２１とｎチャネルＭＯＳＦＥＴ２２に２０ｎｍ程度の薄膜のゲート酸化膜３１、３２とポリシリコンでゲート電極３３、３４を形成し、ソース領域、ドレイン領域をそれぞれ形成する。
【００４０】
同図（ｄ）において、ｐ形ソース領域８０上とｎ形コンタクト領域９上にソース電極１４を形成し、ｐ形ドレイン領域６上にドレイン電極１５を形成する。また、ＣＭＯＳ回路２０のｐチャネルＭＯＳＦＥＴ２１のソース電極３５、ドレイン電極３８、ｎチャネルＭＯＳＦＥＴ２２のソース電極３６、ドレイン電極３７を形成する。
図７は、この発明の第６実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。これは図４の半導体装置の製造方法である。
【００４１】
同図（ａ）において、ＳＯＩ基板にトレンチ誘電体分離領域１７を形成し、分割されたｎ形基板３に、厚膜ゲートＨＶＰＭＯＳ１９のｎ形ウエル領域７０、ｐ形オフセット領域５０および横型ＩＧＢＴ１８のｐ形ウエル領域、ｎ形バッファ領域７２を形成する。ｎ形ウエル領域７０とｎ形バッファ領域７２を同時に形成する。ｎ形ウエル領域７０およびｎ形バッファ領域の不純物量を３×１０12ｃｍ-2〜１×１０13ｃｍ-2とする。また、不純物はＰ（リン）である。
同図（ｂ）において、ｎ形ウエル領域７０の表面領域にｐ形ソース領域８０を形成し、ｐ形オフセット領域５０上とその他の表面に絶縁膜１２を選択的に形成する。この絶縁膜１２はＬＯＣＯＳ酸化膜（選択酸化膜）である。
【００４２】
同図（ｃ）において、ｐ形ソース領域８０とｐ形オフセット領域５０に挟まれたｎ形基板３上とｎ形ウエル領域７０上に４００ｎｍ程度の厚膜のゲート酸化膜１１を形成し、その厚膜ゲート酸化膜１１上にポリシリコンのゲート電極１３を形成する。つぎに、ｎ形コンタクト領域９とｐ形ドレイン領域６を形成する。また、横型ＩＧＢＴ１８の２０ｎｍ程度の薄膜ゲート酸化膜４１とポリシリコンでゲート電極４２を形成し、エミッタ領域、コンタクト領域、コレクタ領域をそれぞれ形成する。
同図（ｄ）において、ｐ形ソース領域８０上とｎ形コンタクト領域９上にソース電極１４を形成し、ｐ形ドレイン領域６上にドレイン電極１５を形成する。また、横型ＩＧＢＴ１８のエミッタ電極４３、コレクタ電極４４を形成する。
【００４３】
図５から図７の工程において、ｐ形ソース領域８０が形成された後、ｐ形ドレイン領域６が形成されるまでに８００℃から１１５０℃の高温の熱処理工程がある。そのため、ｐ形ソース領域８０の拡散深さは深くなるが、ｎ形ウエル領域７０の不純物量を前記の範囲とすることで、ｐ形オフセット領域５０とｎ形基板３とのｐｎ接合でのアバランシェブレークダウン電圧よりもパンチスルー電圧を高くしている。
ここで、前記の図１の半導体装置において、改善を要する事項についてつぎに説明する。
【００４４】
図８は図１の半導体装置の構成図であり、同図（ａ）は図１と同じ要部断面図、同図（ｂ）は、同図（ａ）のＷの領域の要部平面図である。図９は、図８の半導体装置の製造フローの概略説明図である。この半導体装置は前記したように厚膜ゲートＨＶＰＭＯＳである。
図８、図９において、ｐ形ソース領域にｐ形ドレイン領域を適用できる標準ゲートＨＶＰＭＯＳに対し、厚膜ゲートＨＶＰＭＯＳではゲート酸化膜形成工程前にｐ形ソース領域８０を形成しなければならない。これは厚膜ゲートのパターン形成を、ゲートポリシリコン１３を用いたセルフアラインで実施することが不可能であることによる。そのため、厚膜ゲートＨＶＰＭＯＳのｐ形ソース領域８０は図９で示す高温処理工程（フィールド酸化膜１２形成工程、ゲート酸化膜１１形成工程、ゲートポリシリコン１３形成工程など）を多く経験することになり、その拡散深さがｐ形ドレイン領域６をｐ形ソース領域８１に適用した標準ゲートＨＶＰＭＯＳに比べて深くなる。
【００４５】
また、ｐ形ソース領域８０はソース電極１４とコンタクトさせる必要がある。そのため、ｐ形ソース領域８０は図８のようにソース電極１４側に延在して形成しなければならない。つまり、ｐ形ソース領域８０の表面端はソース電極１４と少なくとも接するように、その横方向の拡散深さである拡散幅Ｌｐ１を長くしなければならない。（図８ではｎ形コンタクト領域１４にも接するように形成した図が描かれている）。このｐ形ソース領域８０とソース電極１４のコンタクトの様子を平面パターンで示したものが図８（ｂ）であり、この図８（ｂ）は図８（ａ）のソース・ゲート領域側（Ｗの領域）のみを表したものである。
【００４６】
ｐ形ソース領域８０は、前記したようにゲートポリシリコン１３のセルフアラインによって形成できないこと、また拡散深さが深いことからゲートポリシリコン１３との重なり幅（横方向の拡散深さ）が大きい。しかも、前記したように、このｐ形ソース領域８０は、ソース電極１４とコンタクトさせるためにソース電極１４側にも形成する必要がある。そのため、ｐ形ソース領域８０の平面的な拡散幅（図中のＬｐ１）は長くなる。
このように、厚膜ゲートＨＶＰＭＯＳはｐ形ソース層８０の拡散深さが深いため、ｎ形ウエル領域７０とｐ形ソース領域８０の深さ方向での拡散端距離ｄが小さくなる。そのため、ＳＯＩ基板１２３上のＨＶＰＭＯＳに高電圧を印加した時はｎ形ウエル領域７０中に延びる空乏層の先端とｎ形ウエル領域７０の拡散端との距離は小さくなる。そうすると、ｎ形ウエル領域７０の空乏化しない領域を通る電子の経路の断面積が小さくなり、それによって、ＳＯＩ基板１２３上に形成した厚膜ゲートＨＶＰＭＯＳの高電圧印加時には、ｐ形ソース領域８０直下におけるｎ形ウエル領域７０の抵抗Ｒｎが増加することになる。
【００４７】
この抵抗Ｒｎが増加すると、素子の高電圧印加時におけるホットキャリア（電離した電子）がｎ形ウエル領域８０を通してｎ形コンタクト領域９へ流れ、この電子流と抵抗Ｒｎの積で発生する電圧降下が増大する。この電圧降下が０．６Ｖを越えると、ｐ形ソース領域８０からｎ形ウエル領域８０へ正孔が注入され、電流が増大する。この電流の増大は２次降伏を引き起し、素子の耐圧特性が劣化することになる。特に、ゲートに電圧が印加されたオン時（例えば、ゲート電圧をドレイン電圧と同一にする時）の高電圧印加モードでは基板電流の発生量が増加するため、この２次降伏動作が促進されることになる。その結果、ゲートがオフ時の場合（例えば、ゲート電圧がソース電圧と同一の場合）に比べて耐圧特性の劣化が顕著になる。
【００４８】
このように、ＳＯＩ基板１２３上の厚膜ゲートＨＶＰＭＯＳでは、ｐ形ソース領域８０の拡散深さが深いこと、また高電圧印加時にｎ形ウエル領域７０の空乏化が進むことから２次降伏が起こりやい。特に、ゲートがオン状態では基板電流の増加により２次降伏の発生が促進され、素子の安全動作領域が狭くなるという問題が発生する。そのため、この２次降伏の発生を防止しなければならない。つぎに、これを、防止する方策について説明する。
図１０は、この発明の第７実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
【００４９】
図８と異なるのは、ｐ形ソース領域８０がソース電極１４と直接コンタクトせず、高濃度のｐ形拡散領域８３（補助ｐ形ソース領域）を通して間接的にコンタクトされている点である。直接コンタクトさせる必要がないために、ｐ形ソース領域８０の拡散幅Ｌｐ１を図８より小さくすることができる。その結果、Ｒｎが小さくなり、高電圧印加時で、ゲート電極１３に負の電圧を印加してオン状態とした時にも、Ｒｎによる電圧降下が小さくなり、ｐ形ソース領域７０からｎ形ウエル領域８０への正孔の注入が抑制されて、２時降伏の発生が抑制され、安全動作領域を広げることができる。
【００５０】
また、高濃度のｐ形拡散領域８３をｐ形ドレイン領域６と同一の拡散領域を形成することにより、この拡散領域８３の拡散深さを浅くすることができる。その結果、ｎ形ウエル領域７０のｐ形拡散領域８３との接合部付近における抵抗（図１０（ｂ）中のＲｎ１）は小さくなり、Ｒｎに対して無視することができる。したがって、ｐ形ソース領域８０の拡散幅Ｌｐ１を小さくすることは、２次降伏防止に大きな効果を発揮する。
図１０では、拡散幅Ｌｐ１を図８の３．０μｍから１．０μｍ程度まで短縮することができる。また、高濃度のｐ形拡散領域８３をｐ形ドレイン領域６と同一の拡散領域で形成することにより、プロセス工程数の増加を招くことなく、本発明を適用することができる。
【００５１】
図１１は、この発明の第８実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１線で切断した要部断面図である。
ｐ形ソース領域８０をソース電極１４とコンタクトする高濃度のｐ形拡散領域８３がｎ形ウエル領域７０内に島状に形成されている。すなわち、ｐ形ソース領域８０がソース電極１４とコンタクトする領域は図中のＡ、Ｂ領域だけである。その他のｎ形ウエル領域７０内にはｎ形コンタクト領域９を形成することにより、ｎ形コンタクト領域９の形成領域を増加させている。ｎ形コンタクト領域９の形成領域をドレイン領域側に接近して形成できるので、２次降伏発生のトリガとなる基板電流のｎ形コンタクト領域からの引抜きが容易になる。その結果、２次降伏発生を図１０の場合より抑えることができる。
【００５２】
図１１の半導体装置においても図１０の半導体装置と同様に、高濃度のｐ形拡散領域８３をｐ形ドレイン領域６と同一の拡散領域で形成することにより、プロセス工程数の増加を招くことなく、本発明を適用することができる。
【００５３】
【発明の効果】
本発明によれば、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳにおいて、ｎ形ウエル領域の不純物量を調整することによって、ｐ形オフセット領域とｐ形ソース領域間のパンチスルー電圧を、ｐ形オフセット領域とｎ形基板のｐｎ接合のアバランシェブレークダウン電圧よりも高くする。また、ＣＭＯＳ回路を同一のＳＯＩ基板上に備えた場合では、厚膜ゲートＨＶＰＭＯＳのｎ形ウエル領域の不純物量を、ＣＭＯＳ回路を構成するｐチャネル形ＭＯＳＦＥＴのチャネル領域を形成するｎ形ウエル領域の不純物量よりも多くする。さらに、横形ＩＧＢＴを同一のＳＯＩ基板上に搭載する場合では、厚膜ゲートＨＶＰＭＯＳのｎ形ウエル領域に横形ＩＧＢＴのｎ形バッファ領域を適用する。
【００５４】
以上により、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳの耐圧設計が容易となり、素子の高耐圧化を実現することができる。
また、本発明によれば、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳのｐ形ソース領域を平面的に細く形成し、ソース電極とはｎ形ウエル領域内に形成された高濃度のｐ形拡散領域（補助ｐ形ソース領域）を介してコンタクトすることにより、ｐ形ソース領域の拡散幅を短縮することができて、ｐ形ソース領域直下のｎ形ウエル領域の抵抗を減少させることができる。
また、高濃度のｐ形拡散領域をｎ形ウエル領域内に島状に形成し、他の領域にはｎ形コンタクト領域を形成することにより、ｎ形コンタクト領域の形成領域を増加させることができる。その結果、２次降伏発生のトリガとなる基板電流の引き抜きが容易となり、２次降伏の発生を抑えることができる。
【００５５】
このようにすることにより、ＳＯＩ基板上に形成した厚膜ゲートＨＶＰＭＯＳの２次降伏の発生を防止することができて、素子の安全動作領域を向上させることができる。
また、高濃度のｐ形拡散領域をｐ形ドレイン領域と同一の拡散領域で形成することにより、プロセス工程数の増加を抑えることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】図１の素子構造におけるｐ形オフセット領域の長さＬｐと素子耐圧の関係を示す図
【図３】この発明の第２実施例の半導体装置の要部断面図
【図４】この発明の第３実施例の半導体装置の要部断面図
【図５】この発明の第４実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図
【図６】この発明の第５実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図
【図７】この発明の第６実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図
【図８】図１の半導体装置の構成図であり、（ａ）は図１と同じ要部断面図、（ｂ）は、（ａ）のＷの領域の要部平面図
【図９】図８の半導体装置の製造フローの概略説明図
【図１０】この発明の第７実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図１１】この発明の第８実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ１−Ｘ１線で切断した要部断面図
【図１２】厚膜ゲートＨＶＰＭＯＳを適用したレベルシフト回路の一例を示す図
【図１３】ＨＶＰＭＯＳをＳＯＩ基板に形成した場合の半導体装置の要部断面図
【図１４】厚膜ゲート酸化膜と薄膜ゲート酸化膜でのイオン注入の様子を示す図
【図１５】ＳＯＩ基板上の標準ゲートＨＶＰＭＯＳのｐ形ドレイン領域６に−２８０Ｖの電圧を印加した場合の電位分布を示す図
【図１６】パンチスルーを防止する深い拡散領域を用いた素子構造の要部断面図
【符号の説明】
１ ｎ形あるいはｐ形半導体基板
２ 酸化膜
３ ｎ形半導体基板
４ ｎ形ドリフト領域
６ ｐ形ドレイン領域
９ ｎ形コンタクト領域
１０ チャネル形成領域
１１ 厚膜のゲート酸化膜
１２ フィールド酸化膜
１３ ゲート電極
１４ ソース電極
１５ ドレイン電極
１６ 等電位線
１７ トレンチ分離領域
１８ 横形ＩＧＢＴ
１９ 厚膜ゲートＨＶＰＭＯＳ
２０ ＣＭＯＳ回路
２１ ｐチャネル形ＭＯＳＦＥＴ
２２ ｎチャネル形ＭＯＳＦＥＴ
３１、３２ 薄膜ゲート酸化膜
３３、３４ ゲート電極
３５、３６ ソース電極
３７、３８ ドレイン電極
４１ 薄膜のゲート酸化膜
４２ ゲート電極
４３ エミッタ電極
４４ コレクタ電極
５０ ｐ形オフセット領域
５１ ｐ形拡散領域
７０、７１ ｎ形ウエル領域
７２ ｎ形バッファ領域
７３ ｎ形拡散領域
８０、８１、８２ ｐ形ソース領域
８３ ｐ形拡散領域（補助ｐ形ソース領域）
１２３ ＳＯＩ基板
Ａ 出力回路部
Ｂ レベルシフト回路部
Ｎ１、Ｎ２ ＩＧＢＴ
Ｎ３、Ｎ４ ｎチャネル形ＭＯＳＦＥＴ
Ｐ１、Ｐ２ ｐチャネル形ＭＯＳＦＥＴ
ＺＤ ツェナーダイオード
ＶＨ 出力側電源電圧
ＧＮＤ グランド電圧
Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３ 入力信号
Ｖｏｕｔ 出力信号
Ｌｐ ｐ形オフセット領域の長さ
ｄ ｎ形ウエル領域とｐ形ソース領域の深さ方向における拡散深さ
の差（拡散端の距離）
Ｌｐ１ 拡散幅
Ｒｎ 抵抗（ｐ形ソース領域直下）
Ｒｎ１ 抵抗（補助ｐ形ソース領域直下）
Claims (10)
- 第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に形成された半導体装置において、
前記第２半導体基材の表面に選択的に形成され、拡散深さが前記絶縁膜に到達しないｎ形のウエル領域と、前記第２半導体基材の表面層に前記ウエル領域から離して選択的に形成されたｐ形のオフセット領域と、前記ｎ形のウエル領域の表面層に選択的に形成されたｐ形のソース領域と、前記オフセット領域の表面層に選択的に形成されたｐ形のドレイン領域と、前記ウエル領域の表面層に選択的に形成されたｎ形のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記ウエル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記コンタクト領域上と前記ソース領域上とに形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極とを有する半導体装置であって、
前記ドレイン領域の拡散深さより拡散深さが深い前記ソース領域を有し、前記ウエル領域の不純物量を所定の値とし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加したときの、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧が高いことを特徴とする半導体装置。 - 前記不純物量の所定の値が、３×１０12ｃｍ-2以上で、１×１０13ｃｍ-2以下であることを特徴とする請求項１に記載の半導体装置。
- 第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に横型のｐ形チャネルの第１ＭＯＳＦＥＴと、横型のｐ形チャネルの第２ＭＯＳＦＥＴを有するＣＭＯＳ回路とが形成された半導体装置において、
前記第２半導体基材の表面に選択的に形成され、拡散深さが前記絶縁膜に到達しないｎ形の第１ウエル領域と、前記第２半導体基材の表面層に前記第１ウエル領域から離して選択的に形成されたｐ形のオフセット領域と、前記第１ウエル領域の表面層に選択的に形成されたｐ形のソース領域と、前記オフセット領域の表面層に選択的に形成されたｐ形のドレイン領域と、前記第１ウエル領域の表面層に選択的に形成されたｎ形のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記第１ウエル領域上に、前記第２ＭＯＳＦＥＴのゲート絶縁膜より厚いゲート絶縁膜を介して形成されたゲート電極と、前記コンタクト領域上と前記ソース領域上とに形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極とを有する横型の第１ＭＯＳＦＥＴを具備する半導体装置であって、
前記第１ウエル領域の不純物量が、前記第２ＭＯＳＦＥＴの第２ウエル領域の不純物量よりも大きくし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加した場合に、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧を高くすることを特徴とする半導体装置。 - 第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に横型のｐ形チャネルのＭＯＳＦＥＴと、ｎ形のバッファ領域を有する横型のｎ形チャネルの絶縁ゲート形バイポーラトランジスタとが形成された半導体装置において、
前記第２半導体基材の表面に選択的に形成され、拡散深さが前記絶縁膜に到達しないｎ形のウエル領域と、前記第２半導体基材の表面層に前記ウエル領 域から離して選択的に形成されたｐ形のオフセット領域と、前記ウエル領域の表面層に選択的に形成されたｐ形のソース領域と、前記オフセット領域の表面層に選択的に形成されたｐ形のドレイン領域と、前記ウエル領域の表面層に選択的に形成されたｎ形のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記ウエル領域上に、前記絶縁ゲートバイポーラトランジスタのゲート絶縁膜より厚いゲート絶縁膜を介して形成されたゲート電極と、前記コンタクト領域上と前記ソース領域上とに形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極とを有する横型のＭＯＳＦＥＴを具備する半導体装置であって、
前記ウエル領域の不純物量と、前記バッファ領域の不純物量とを同一とし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加した場合に、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧を高くすることを特徴とする半導体装置。 - 第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に形成された半導体装置の製造方法において、
前記第２半導体基材の表面に選択的に拡散深さが前記絶縁膜に到達しないｎ形のウエル領域を形成する工程と、前記第２半導体基材の表面層に前記ウエル領域から離して選択的にｐ形のオフセット領域を形成する工程と、前記ｎ形のウエル領域の表面層に選択的にｐ形のソース領域を形成する工程と、前記オフセット領域の表面層にｐ形のドレイン領域を形成する工程と、前記ウエル領域の表面層にｎ形のコンタクト領域を形成する工程と、前記ソース領域と前記第２半導体基材に挟まれた前記ウエル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記コンタクト領域上と前記ソース領域上とにソース電極を、前記ドレイン領域上にドレイン電極とを形成する工程とを有する半導体装置の製造方法であって、
前記ドレイン領域の拡散深さより前記ソース領域の拡散深さを深くし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加した場合に、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧の方が高くなる前記ウエル領域の不純物量とすることを特徴とする半導体装置の製造方法。 - 第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に横型のｐ形チャネルの第１ＭＯＳＦＥＴと、横型のｐ形チャネルの第２ＭＯＳＦＥＴを有するＣＭＯＳ回路とが形成された半導体装置の製造方法において、
前記第２半導体基材の表面に選択的に、拡散深さが前記絶縁膜に到達しないｎ形の第１ウエル領域を形成する工程と、前記第２半導体基材の表面層に前記第１ウエル領域から離して選択的にｐ形のオフセット領域を形成する工程と、前記第１ウエル領域の表面層に選択的にｐ形のソース領域を形成する工程と、該オフセット領域の表面層にｐ形のドレイン領域を形成する工程と、前記第１ウエル領域の表面層に選択的にｎ形のコンタクト領域を形成する工程と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記第１ウエル領域上に、前記第２ＭＯＳＦＥＴのゲート絶縁膜より厚いゲート絶縁膜を介してゲート電極を形成する工程と、前記コンタクト領域上と前記ソース領域上とにソース電極を、前記ドレイン領域上にドレイン電極とを形成する工程とを有する横型の第１ＭＯＳＦＥＴを具備する半導体装置の製造方法であって、
前記ドレイン電極に対して前記ソース電極に正の電圧を印加した場合に、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレーク ダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧を高くするように、前記前記１ウエル領域の不純物量を、前記第２ＭＯＳＦＥＴの第２ウエル領域の不純物量よりも大きくすることを特徴とする半導体装置の製造方法。 - 第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に横型のｐ形チャネルのＭＯＳＦＥＴと、ｎ形のバッファ領域を有する横型のｎ形チャネルの絶縁ゲート形バイポーラトランジスタとが形成された半導体装置の製造方法において、
前記第２半導体基材の表面に選択的に拡散深さが前記絶縁膜に到達しないｎ形のウエル領域を形成する工程と、前記第２半導体基材の表面層に前記ウエル領域から離して選択的にｐ形のオフセット領域を形成する工程と、前記ウエル領域の表面層に選択的にｐ形のソース領域を形成する工程と、該オフセット領域の表面層にｐ形のドレイン領域を形成する工程と、前記ウエル領域の表面層に選択的にｎ形のコンタクト領域を形成する工程と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記ウエル領域上に、前記絶縁ゲートバイポーラトランジスタのゲート絶縁膜より厚いゲート絶縁膜を介してゲート電極を形成する工程と、前記コンタクト領域上と前記ソース領域上とにソース電極と、前記ドレイン領域上にドレイン電極とを形成する工程と、を有する横型のＭＯＳＦＥＴを具備する半導体装置の製造方法であって、
前記ウエル領域の不純物量と、前記バッファ領域の不純物量とを同一とし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加した場合に、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧を高くするように、前記ウエル領域の不純物量と、前記バッファ領域の不純物量とを同一とすることを特徴とする半導体装置の製造方法。 - 第１半導体基材と第２半導体基材が絶縁膜を介して貼り合わされ、該第２半導体基材が所定の厚さに研磨された貼り合わせ基板に形成された半導体装置において、
前記第２半導体基材の表面に選択的に形成され、拡散深さが前記絶縁膜に到達しないｎ形のウエル領域と、前記第２半導体基材の表面層に前記ウエル領域から離して選択的に形成されたｐ形のオフセット領域と、前記ｎ形のウエル領域の表面層に選択的に形成されたｐ形のソース領域と、前記オフセット領域の表面層に選択的に形成されたｐ形のドレイン領域と、前記ウエル領域の表面層に選択的に形成されたｎ形のコンタクト領域と、前記ソース領域と前記コンタクト領域に挟まれ、前記ソース領域と接続して前記ウエル領域の表面層に形成される前記ソース領域より高濃度のｐ形の補助ソース領域と、前記ソース領域と前記オフセット領域に挟まれた前記第２半導体基材上と前記ウエル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記コンタクト領域上と前記補助ソース領域上とに形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極とを有する半導体装置であって、
前記ドレイン領域の拡散深さより拡散深さが深い前記ソース領域を有し、前記ウエル領域の不純物量を所定の値とし、前記ドレイン電極に対して前記ソース電極に正の電圧を印加したときの、前記オフセット領域と前記第２半導体基材で形成される接合のアバランシェブレークダウン電圧より、前記ソース領域に空乏層が達するパンチスルー電圧が高く前記補助ソース領域の拡散深さが前記ソース領域の拡散深さより浅いことを特徴とする半導体装置。 - 前記補助ソース領域が、島状に形成され、該島状に形成された前記補助ソース領域が、前記ソース領域と前記ソース電極とに接続することを特徴とする請求項８のいずれか一項に記載の半導体装置。
- 前記補助ソース領域が、前記ドレイン領域と同一不純物濃度で同一拡散深さであることを特徴とする請求項８または９のいずれか一項に記載の半導体装置。
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