JP2002134752A - 半導体装置 - Google Patents
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
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- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＳＯＩ基板に形成した高耐圧ＭＯＳＦＥＴで
あって、低濃度領域と支持基板との電位差によって、低
濃度領域と埋め込み酸化膜の境界面を流れるリーク電流
を発生させない半導体装置を提供する。 【解決手段】 低濃度領域３７の不純物濃度を高くし、
しきい値電圧はチャネルドープ層２５を用いて調整する
ことを特徴とする半導体装置を使用する。
あって、低濃度領域と支持基板との電位差によって、低
濃度領域と埋め込み酸化膜の境界面を流れるリーク電流
を発生させない半導体装置を提供する。 【解決手段】 低濃度領域３７の不純物濃度を高くし、
しきい値電圧はチャネルドープ層２５を用いて調整する
ことを特徴とする半導体装置を使用する。
Description
【０００１】
【発明の属する技術分野】本発明は、表面シリコン層−
埋め込み酸化膜−支持基板構造となるＳＯＩ構造（Ｓｉ
ｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ構造）を有する
ＳＯＩ基板を用いた半導体装置であって、高耐圧電界効
果トランジスタ（ＭＯＳＦＥＴ）の構造に関する。
埋め込み酸化膜−支持基板構造となるＳＯＩ構造（Ｓｉ
ｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ構造）を有する
ＳＯＩ基板を用いた半導体装置であって、高耐圧電界効
果トランジスタ（ＭＯＳＦＥＴ）の構造に関する。
【０００２】
【従来の技術】近年、コンピュータや携帯機器などの技
術の発展にともない、半導体集積回路（ＩＣ）チップの
重要性はますます高まっている。ＩＣチップの用途のひ
とつとして、液晶ディスプレイ駆動装置など電源電圧が
３０Ｖ程度の比較的高電圧で使用されるものがある。
術の発展にともない、半導体集積回路（ＩＣ）チップの
重要性はますます高まっている。ＩＣチップの用途のひ
とつとして、液晶ディスプレイ駆動装置など電源電圧が
３０Ｖ程度の比較的高電圧で使用されるものがある。
【０００３】一方、ＳＯＩ基板に形成した半導体装置
は、素子間を完全に絶縁分離できることから、マルチ電
源の実現容易さや、ラッチアップフリーなどの長所をも
っている。このようなことから、高電圧用のＩＣチップ
にＳＯＩ基板を使用することによって、ＩＣチップの機
能や価値は、より高くなる。
は、素子間を完全に絶縁分離できることから、マルチ電
源の実現容易さや、ラッチアップフリーなどの長所をも
っている。このようなことから、高電圧用のＩＣチップ
にＳＯＩ基板を使用することによって、ＩＣチップの機
能や価値は、より高くなる。
【０００４】ここで、ＳＯＩ基板を用いた半導体装置の
一例について、図２を用いて説明する。図２は、従来の
ＳＯＩ基板を用いた半導体装置であるＩＣチップの要部
を拡大して示す断面図である。
一例について、図２を用いて説明する。図２は、従来の
ＳＯＩ基板を用いた半導体装置であるＩＣチップの要部
を拡大して示す断面図である。
【０００５】ＳＯＩ基板１は、支持基板１７の上部に埋
め込み酸化膜１９を設け、埋め込み酸化膜１９の上部に
表面シリコン層を設けた構造を有する。しかし、図２で
はその表面シリコン層が部分的に除去されて複数の島状
の素子領域に形成され、さらにその各素子領域に不純物
が注入および拡散されて、低濃度Ｐ型領域３７と低濃度
Ｎ型領域３９となっている。
め込み酸化膜１９を設け、埋め込み酸化膜１９の上部に
表面シリコン層を設けた構造を有する。しかし、図２で
はその表面シリコン層が部分的に除去されて複数の島状
の素子領域に形成され、さらにその各素子領域に不純物
が注入および拡散されて、低濃度Ｐ型領域３７と低濃度
Ｎ型領域３９となっている。
【０００６】その低濃度Ｐ型領域３７上にはＮチャネル
電界効果トランジスタ（以下「ＮチャネルＭＯＳＦＥ
Ｔ」という）２７が、低濃度Ｎ型領域３９上にはＰチャ
ネル電界効果トランジスタ（以下「ＰチャネルＭＯＳＦ
ＥＴ」という）２９が、絶縁膜２３によって互いに絶縁
分離されて設けられている。
電界効果トランジスタ（以下「ＮチャネルＭＯＳＦＥ
Ｔ」という）２７が、低濃度Ｎ型領域３９上にはＰチャ
ネル電界効果トランジスタ（以下「ＰチャネルＭＯＳＦ
ＥＴ」という）２９が、絶縁膜２３によって互いに絶縁
分離されて設けられている。
【０００７】ＮチャネルＭＯＳＦＥＴ２７は、低濃度Ｐ
型領域３７の中央付近にゲート酸化膜１５を介してゲー
ト電極２１が、その片側にＮ型ソース領域７を設ける。
また、ゲート電極２１に対し、Ｎ型ソース領域７の反対
側にＮ型オフセットドレイン領域９が、そのＮ型オフセ
ットドレイン領域９にゲート電極２１と離してＮ型ドレ
イン領域５を設ける。
型領域３７の中央付近にゲート酸化膜１５を介してゲー
ト電極２１が、その片側にＮ型ソース領域７を設ける。
また、ゲート電極２１に対し、Ｎ型ソース領域７の反対
側にＮ型オフセットドレイン領域９が、そのＮ型オフセ
ットドレイン領域９にゲート電極２１と離してＮ型ドレ
イン領域５を設ける。
【０００８】また、ゲート電極２１、Ｎ型ソース領域７
およびＮ型ドレイン領域５には、それぞれコンタクトホ
ール３１を通して電気的に接続され、絶縁膜２３上に延
びる金属電極（配線電極）１１が設けられている。
およびＮ型ドレイン領域５には、それぞれコンタクトホ
ール３１を通して電気的に接続され、絶縁膜２３上に延
びる金属電極（配線電極）１１が設けられている。
【０００９】ＰチャネルＭＯＳＦＥＴ２９は、低濃度Ｎ
型領域３９の中央付近にゲート酸化膜１５を介してゲー
ト電極２１が、その片側にＰ型ソース領域３３を設け
る。また、ゲート電極２１に対し、Ｐ型ソース領域３３
の反対側にＰ型オフセットドレイン領域４１が、そのＰ
型オフセットドレイン領域４１にゲート電極２１と離し
てＰ型ドレイン領域３５を設ける。
型領域３９の中央付近にゲート酸化膜１５を介してゲー
ト電極２１が、その片側にＰ型ソース領域３３を設け
る。また、ゲート電極２１に対し、Ｐ型ソース領域３３
の反対側にＰ型オフセットドレイン領域４１が、そのＰ
型オフセットドレイン領域４１にゲート電極２１と離し
てＰ型ドレイン領域３５を設ける。
【００１０】さらに、ゲート電極２１、Ｐ型ソース領域
３３、およびＰ型ドレイン領域３５には、それぞれコン
タクトホール３１を通して電気的に接続され、絶縁膜２
３上に延びる金属電極（配線電極）１１が設けられてい
る。
３３、およびＰ型ドレイン領域３５には、それぞれコン
タクトホール３１を通して電気的に接続され、絶縁膜２
３上に延びる金属電極（配線電極）１１が設けられてい
る。
【００１１】なお、ＮチャネルＭＯＳＦＥＴ２７もＰチ
ャネルＭＯＳＦＥＴ２９も、ゲート電極２１と接続する
金属電極（配線電極）は、図２とは異なる断面位置に設
けられているため、図２には示されていない。また、図
示は省略しているが、多数の金属電極１１のうち外部と
接続するものには、入出力端子を設けるパッド部が形成
されている。
ャネルＭＯＳＦＥＴ２９も、ゲート電極２１と接続する
金属電極（配線電極）は、図２とは異なる断面位置に設
けられているため、図２には示されていない。また、図
示は省略しているが、多数の金属電極１１のうち外部と
接続するものには、入出力端子を設けるパッド部が形成
されている。
【００１２】このＮチャネルＭＯＳＦＥＴ２７とＰチャ
ネルＭＯＳＦＥＴ２９とは、低濃度領域、ソース領域、
ドレイン領域およびオフセットドレイン領域の導電型が
逆になっているだけで、基本的な構成は共通している。
そして、この一対のＮチャネルＭＯＳＦＥＴ２７とＰチ
ャネルＭＯＳＦＥＴ２９とによって、ＣＭＯＳトランジ
スタが構成されている。
ネルＭＯＳＦＥＴ２９とは、低濃度領域、ソース領域、
ドレイン領域およびオフセットドレイン領域の導電型が
逆になっているだけで、基本的な構成は共通している。
そして、この一対のＮチャネルＭＯＳＦＥＴ２７とＰチ
ャネルＭＯＳＦＥＴ２９とによって、ＣＭＯＳトランジ
スタが構成されている。
【００１３】図２の断面図に示したＮチャネルＭＯＳＦ
ＥＴ２７とＰチャネルＭＯＳＦＥＴ２９とは、ドレイン
領域とゲート電極を離し、それらの間にオフセットドレ
イン領域を設けている。このようなＭＯＳＦＥＴは、一
般的にオフセット型ＭＯＳＦＥＴと呼ばれる。
ＥＴ２７とＰチャネルＭＯＳＦＥＴ２９とは、ドレイン
領域とゲート電極を離し、それらの間にオフセットドレ
イン領域を設けている。このようなＭＯＳＦＥＴは、一
般的にオフセット型ＭＯＳＦＥＴと呼ばれる。
【００１４】オフセット型ＭＯＳＦＥＴは、ドレイン領
域と低濃度領域で形成されるＰＮ接合の間に、ドレイン
領域の不純物濃度より低濃度のオフセットドレイン領域
を設けている。そのためドレイン領域と低濃度領域を逆
バイアスしたとき、より空乏層が延びやすくなるため、
高い電圧で使用することが可能な高耐圧ＭＯＳＦＥＴで
ある。
域と低濃度領域で形成されるＰＮ接合の間に、ドレイン
領域の不純物濃度より低濃度のオフセットドレイン領域
を設けている。そのためドレイン領域と低濃度領域を逆
バイアスしたとき、より空乏層が延びやすくなるため、
高い電圧で使用することが可能な高耐圧ＭＯＳＦＥＴで
ある。
【００１５】この図２では、一組のＣＭＯＳトランジス
タだけを示しているが、実際のＩＣチップには、多数の
ＣＭＯＳトランジスタや他のＦＥＴ、バイポーラトラン
ジスタや抵抗あるいはコンデンサなどが設けられてい
る。もちろん、これらはいずれもＳＯＩ技術によって作
成される。
タだけを示しているが、実際のＩＣチップには、多数の
ＣＭＯＳトランジスタや他のＦＥＴ、バイポーラトラン
ジスタや抵抗あるいはコンデンサなどが設けられてい
る。もちろん、これらはいずれもＳＯＩ技術によって作
成される。
【００１６】
【発明が解決しようとする課題】上述したようなＳＯＩ
基板を用いた半導体装置であるＩＣチップを動作させる
際には、支持基板１７を接地または所定電圧でバイアス
する必要がある。そうすることによって、ＩＣチップの
動作を安定化させることができるからである。しかしな
がら、図２に示したように、ＳＯＩ基板上にＣＭＯＳト
ランジスタを形成したＩＣチップを駆動する場合に、シ
リコンの支持基板１７を接地またはバイアスすると、以
下に記載するようなような問題点が発生する。
基板を用いた半導体装置であるＩＣチップを動作させる
際には、支持基板１７を接地または所定電圧でバイアス
する必要がある。そうすることによって、ＩＣチップの
動作を安定化させることができるからである。しかしな
がら、図２に示したように、ＳＯＩ基板上にＣＭＯＳト
ランジスタを形成したＩＣチップを駆動する場合に、シ
リコンの支持基板１７を接地またはバイアスすると、以
下に記載するようなような問題点が発生する。
【００１７】すなわち、ＣＭＯＳトランジスタを構成す
るＭＯＳＦＥＴにおいて、支持基板１７と表面シリコン
層から形成された低濃度Ｐ型領域３７または低濃度Ｎ型
領域３９のいずれかの電位が異なることになる。
るＭＯＳＦＥＴにおいて、支持基板１７と表面シリコン
層から形成された低濃度Ｐ型領域３７または低濃度Ｎ型
領域３９のいずれかの電位が異なることになる。
【００１８】たとえば、図２に示すように、支持基板１
７を接地すると、ＮチャネルＭＯＳＦＥＴ２７の低濃度
Ｐ型領域３７は接地電位にするが、ＰチャネルＭＯＳＦ
ＥＴ２９の低濃度Ｎ型領域３９は電源電位（印加電圧Ｖ
ＤＤによる）にしなければならない。そのため、低濃度
Ｎ型領域３９と支持基板１７との間に電位差が生じるこ
とになる。
７を接地すると、ＮチャネルＭＯＳＦＥＴ２７の低濃度
Ｐ型領域３７は接地電位にするが、ＰチャネルＭＯＳＦ
ＥＴ２９の低濃度Ｎ型領域３９は電源電位（印加電圧Ｖ
ＤＤによる）にしなければならない。そのため、低濃度
Ｎ型領域３９と支持基板１７との間に電位差が生じるこ
とになる。
【００１９】そこで、図２における１個のＰチャネルＭ
ＯＳＦＥＴ２９の部分のみを拡大して示す図３、図４に
よって、このような電位差の発生による問題点について
説明する。なお、この断面図では、図示の都合上一部の
ハッチングを省略している。以下、図３と図４を交互に
参照して説明する。
ＯＳＦＥＴ２９の部分のみを拡大して示す図３、図４に
よって、このような電位差の発生による問題点について
説明する。なお、この断面図では、図示の都合上一部の
ハッチングを省略している。以下、図３と図４を交互に
参照して説明する。
【００２０】図３に示す低濃度Ｎ型領域３９とＰ型ソー
ス領域３３とはＰＮ接合を形成し、そのＰＮ接合付近で
は、低濃度Ｎ型領域３９の多数キャリアである電子とＰ
型ソース領域３３の多数キャリアであるホールが再結合
し、図３に示すように空乏層４３が形成される。また、
通常はＰ型ソース領域３３および低濃度Ｎ型領域３９に
印加電圧ＶＤＤが供給されている。
ス領域３３とはＰＮ接合を形成し、そのＰＮ接合付近で
は、低濃度Ｎ型領域３９の多数キャリアである電子とＰ
型ソース領域３３の多数キャリアであるホールが再結合
し、図３に示すように空乏層４３が形成される。また、
通常はＰ型ソース領域３３および低濃度Ｎ型領域３９に
印加電圧ＶＤＤが供給されている。
【００２１】そして、低濃度Ｎ型領域３９への印加電圧
ＶＤＤの値を正電圧側に高くしていくと、境界面４５付
近の電子が排斥され、空乏層４７が形成されるようにな
る。さらに印加電圧ＶＤＤを高くしていくと、境界面４
５付近にホールからなる反転層４９が形成され、やが
て、埋め込み酸化膜１９から延びる空乏層４７とＰ型ソ
ース領域３３付近の空乏層４３とが、図４に示すように
つながってしまう。
ＶＤＤの値を正電圧側に高くしていくと、境界面４５付
近の電子が排斥され、空乏層４７が形成されるようにな
る。さらに印加電圧ＶＤＤを高くしていくと、境界面４
５付近にホールからなる反転層４９が形成され、やが
て、埋め込み酸化膜１９から延びる空乏層４７とＰ型ソ
ース領域３３付近の空乏層４３とが、図４に示すように
つながってしまう。
【００２２】このような状態になると、埋め込み酸化膜
１９から延びる空乏層４７と、Ｐ型ソース領域３３付近
の空乏層４３および埋め込み酸化膜１９とが、直列に接
続された容量となってしまい、以下に説明するような現
象が発生する。
１９から延びる空乏層４７と、Ｐ型ソース領域３３付近
の空乏層４３および埋め込み酸化膜１９とが、直列に接
続された容量となってしまい、以下に説明するような現
象が発生する。
【００２３】すなわち、低濃度Ｎ型領域３９とＰ型ソー
ス領域３３との電位障壁が、支持基板１７とＰ型ソース
領域３３との電位差によって引き下げられ、図４の矢印
ａで示すように、Ｐ型ソース領域３３から反転層４９に
キャリア（ホール）５１が供給されてしまう。
ス領域３３との電位障壁が、支持基板１７とＰ型ソース
領域３３との電位差によって引き下げられ、図４の矢印
ａで示すように、Ｐ型ソース領域３３から反転層４９に
キャリア（ホール）５１が供給されてしまう。
【００２４】一方、Ｐ型ドレイン領域３５とＰ型オフセ
ットドレイン領域４１とは、通常、低濃度Ｎ型領域３９
と逆バイアスになるようにドレイン電圧Ｖｄが印加され
ていることから、反転層４９から、Ｐ型オフセットドレ
イン領域４１へキャリア（ホール）５１が流れ込む。こ
うしたことから、境界面４５に沿って矢印ｂで示すよう
に流れるリーク電流が発生し、チャネル電流以外の電流
経路が形成されることになる。
ットドレイン領域４１とは、通常、低濃度Ｎ型領域３９
と逆バイアスになるようにドレイン電圧Ｖｄが印加され
ていることから、反転層４９から、Ｐ型オフセットドレ
イン領域４１へキャリア（ホール）５１が流れ込む。こ
うしたことから、境界面４５に沿って矢印ｂで示すよう
に流れるリーク電流が発生し、チャネル電流以外の電流
経路が形成されることになる。
【００２５】このようにリーク電流が発生すると、ゲー
ト電極２１への印加電圧によって、チャネルがオンして
いない場合でも電流が流れてしまい、ＭＯＳＦＥＴに流
れる電流をゲート電極２１への印加電圧によって正確に
制御できなくなってしまう。
ト電極２１への印加電圧によって、チャネルがオンして
いない場合でも電流が流れてしまい、ＭＯＳＦＥＴに流
れる電流をゲート電極２１への印加電圧によって正確に
制御できなくなってしまう。
【００２６】つまり、低濃度Ｎ型領域３９に印加される
電圧ＶＤＤと支持基板１７との間の電位差によって、埋
め込み酸化膜１９との境界面４５に沿って流れるリーク
電流が発生し、ＭＯＳＦＥＴの電流制御が不正確になる
という問題があった。
電圧ＶＤＤと支持基板１７との間の電位差によって、埋
め込み酸化膜１９との境界面４５に沿って流れるリーク
電流が発生し、ＭＯＳＦＥＴの電流制御が不正確になる
という問題があった。
【００２７】以上の問題は、ＰチャネルＭＯＳＦＥＴ２
９だけではなく、ＮチャネルＭＯＳＦＥＴ２７にも起こ
り得る。図２に示したＮチャネルＭＯＳＦＥＴ２７の場
合、低濃度Ｐ型領域３７を接地したことにより支持基板
１７との電位差が発生しないため、低濃度Ｐ型領域３７
と埋め込み酸化膜１９との境界面に沿ってリーク電流は
発生しない。
９だけではなく、ＮチャネルＭＯＳＦＥＴ２７にも起こ
り得る。図２に示したＮチャネルＭＯＳＦＥＴ２７の場
合、低濃度Ｐ型領域３７を接地したことにより支持基板
１７との電位差が発生しないため、低濃度Ｐ型領域３７
と埋め込み酸化膜１９との境界面に沿ってリーク電流は
発生しない。
【００２８】ところが、支持基板１７に電源電圧ＶＤＤ
を印加した場合には、ＰチャネルＭＯＳＦＥＴ２９の低
濃度Ｎ型領域３７には電源電圧ＶＤＤが印加されるた
め、リーク電流の発生は無くなるが、ＮチャネルＭＯＳ
ＦＥＴ２７の低濃度Ｐ型領域３７は接地電位にするた
め、低濃度Ｐ型領域３７と支持基板１７との間に電位差
が生じ、リーク電流が発生してしまう。
を印加した場合には、ＰチャネルＭＯＳＦＥＴ２９の低
濃度Ｎ型領域３７には電源電圧ＶＤＤが印加されるた
め、リーク電流の発生は無くなるが、ＮチャネルＭＯＳ
ＦＥＴ２７の低濃度Ｐ型領域３７は接地電位にするた
め、低濃度Ｐ型領域３７と支持基板１７との間に電位差
が生じ、リーク電流が発生してしまう。
【００２９】すなわち、ＳＯＩ基板上でＣＭＯＳトラン
ジスタを構成するＮチャネルＭＯＳＦＥＴ２７とＰチャ
ネルＭＯＳＦＥＴ２９のうちのいずれか一方で、上述し
たリーク電流による問題が発生することになる。
ジスタを構成するＮチャネルＭＯＳＦＥＴ２７とＰチャ
ネルＭＯＳＦＥＴ２９のうちのいずれか一方で、上述し
たリーク電流による問題が発生することになる。
【００３０】さらにまた、ＣＭＯＳトランジスタの場合
に限らず、ＳＯＩ基板上にＮチャネルＭＯＳＦＥＴとＰ
チャネルＭＯＳＦＥＴが混在して設けられた半導体装置
においては、同様な問題が発生する。
に限らず、ＳＯＩ基板上にＮチャネルＭＯＳＦＥＴとＰ
チャネルＭＯＳＦＥＴが混在して設けられた半導体装置
においては、同様な問題が発生する。
【００３１】〔発明の目的〕この発明は、ＳＯＩ基板を
用いた半導体装置（ＩＣチップ）を使用する際に起きる
上記の問題を解決するためになされたもので、シリコン
の支持基板への印加電圧に如何に関わらず、半導体装置
にリーク電流が発生することを防止して、チャネル電流
を正確に制御できるようにすることを目的とするもので
ある。
用いた半導体装置（ＩＣチップ）を使用する際に起きる
上記の問題を解決するためになされたもので、シリコン
の支持基板への印加電圧に如何に関わらず、半導体装置
にリーク電流が発生することを防止して、チャネル電流
を正確に制御できるようにすることを目的とするもので
ある。
【００３２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置においては、下記記載の手段を
採用する。
に、本発明の半導体装置においては、下記記載の手段を
採用する。
【００３３】本発明の半導体装置においては、ＳＯＩ基
板に設けた半導体装置であって、表面シリコン層に設け
たゲート酸化膜と、ゲート酸化膜の下部に設けたチャネ
ルドープ層と、ゲート酸化膜の上部に設けたゲート電極
と、ゲート電極の一端に設けた表面シリコン層と異導電
型のソース領域と、表面シリコン層と異導電型でゲート
電極に対しソース領域と反対側に設けたオフセットドレ
イン領域と、オフセットドレイン領域内にゲート電極と
離して設けた表面シリコン層と異導電型のドレイン領域
と、ドレイン領域およびソース領域と電気的に接続され
た金属電極とを有することを特徴とする。
板に設けた半導体装置であって、表面シリコン層に設け
たゲート酸化膜と、ゲート酸化膜の下部に設けたチャネ
ルドープ層と、ゲート酸化膜の上部に設けたゲート電極
と、ゲート電極の一端に設けた表面シリコン層と異導電
型のソース領域と、表面シリコン層と異導電型でゲート
電極に対しソース領域と反対側に設けたオフセットドレ
イン領域と、オフセットドレイン領域内にゲート電極と
離して設けた表面シリコン層と異導電型のドレイン領域
と、ドレイン領域およびソース領域と電気的に接続され
た金属電極とを有することを特徴とする。
【００３４】本発明の半導体装置は、前記記載の半導体
装置において、埋め込み酸化膜上の表面シリコン層が、
複数の島状に分離されていることを特徴とする。
装置において、埋め込み酸化膜上の表面シリコン層が、
複数の島状に分離されていることを特徴とする。
【００３５】本発明の半導体装置は、前記記載の半導体
装置において、オフセットドレイン領域の深さが、ドレ
イン領域の深さより、深いことを特徴とする。
装置において、オフセットドレイン領域の深さが、ドレ
イン領域の深さより、深いことを特徴とする。
【００３６】〔作用〕従来技術では、しきい値電圧を設
定するために、低濃度領域の不純物濃度で調整を行って
いた。
定するために、低濃度領域の不純物濃度で調整を行って
いた。
【００３７】それにたいして本発明の半導体装置では、
チャネルドープ層を設けたので、低濃度領域の不純物濃
度に依存することなく、チャネルドープ層の不純物濃度
を用いて、しきい値電圧を調整することができる。その
ため、低濃度領域の不純物濃度を従来技術より高くする
ことができ、埋め込み酸化膜の境界面に発生する反転層
および空乏層の延びを抑制することができる。
チャネルドープ層を設けたので、低濃度領域の不純物濃
度に依存することなく、チャネルドープ層の不純物濃度
を用いて、しきい値電圧を調整することができる。その
ため、低濃度領域の不純物濃度を従来技術より高くする
ことができ、埋め込み酸化膜の境界面に発生する反転層
および空乏層の延びを抑制することができる。
【００３８】これにより、本発明の半導体装置では、埋
め込み酸化膜の境界面を経路とするリーク電流は発生し
ない。さらにチャネルドープ層の不純物濃度を調整する
ことにより、しきい値電圧を適切に設定できるのことか
ら、半導体装置の動作上の問題は起こらない。
め込み酸化膜の境界面を経路とするリーク電流は発生し
ない。さらにチャネルドープ層の不純物濃度を調整する
ことにより、しきい値電圧を適切に設定できるのことか
ら、半導体装置の動作上の問題は起こらない。
【００３９】
【発明の実施の形態】以下、図面を用いて本発明の半導
体装置を実施するための最適な実施の形態を説明する。
体装置を実施するための最適な実施の形態を説明する。
【００４０】〔半導体装置の構造：図１〕図１は、本発
明の実施形態における半導体装置の要部を拡大して示す
模式的な断面図で、図３と同様にＣＭＯＳトランジスタ
のＮチャネルＭＯＳＦＥＴの部分を拡大し、他の部分を
省略して示したものである。なお、以下の説明では、図
２〜図４に示した従来例と対応する部分については同じ
符号を付して説明する。
明の実施形態における半導体装置の要部を拡大して示す
模式的な断面図で、図３と同様にＣＭＯＳトランジスタ
のＮチャネルＭＯＳＦＥＴの部分を拡大し、他の部分を
省略して示したものである。なお、以下の説明では、図
２〜図４に示した従来例と対応する部分については同じ
符号を付して説明する。
【００４１】この図１に示すように半導体装置は、シリ
コンの支持基板１７上に埋め込み酸化膜１９が設けら
れ、その埋め込み酸化膜１９上に表面シリコン層が設け
られたＳＯＩ基板１を使用している。
コンの支持基板１７上に埋め込み酸化膜１９が設けら
れ、その埋め込み酸化膜１９上に表面シリコン層が設け
られたＳＯＩ基板１を使用している。
【００４２】そして、この半導体装置は、その埋め込み
酸化膜１９上に、ボロン原子とリン原子をドープしたシ
リコン酸化膜からなる絶縁膜２３によって、他の素子と
互いに絶縁分離されたＮチャネルＭＯＳＦＥＴおよびＰ
チャネルＭＯＳＦＥＴなどが多数設けられて、ＩＣチッ
プを構成している。
酸化膜１９上に、ボロン原子とリン原子をドープしたシ
リコン酸化膜からなる絶縁膜２３によって、他の素子と
互いに絶縁分離されたＮチャネルＭＯＳＦＥＴおよびＰ
チャネルＭＯＳＦＥＴなどが多数設けられて、ＩＣチッ
プを構成している。
【００４３】埋め込み酸化膜１９は、膜厚が０．１〜５
μｍ程度であり、好ましくは１μｍ程度である。その埋
め込み酸化膜１９上には、０．１から２μｍ程度、好ま
しくは１μｍ程度の表面シリコン層が設けられている。
μｍ程度であり、好ましくは１μｍ程度である。その埋
め込み酸化膜１９上には、０．１から２μｍ程度、好ま
しくは１μｍ程度の表面シリコン層が設けられている。
【００４４】しかし、図１では、その表面シリコン層が
部分的に除去されて複数の島状の素子領域に分離され、
その表面シリコン層にはＰ型の不純物が注入および拡散
されており、低濃度Ｐ型領域３７を形成している。ここ
で、Ｐ型の不純物は、ボロン原子を用い、注入条件は、
打ち込みドーズ量７×１０12ａｔｏｍｓ／ｃｍ2、打ち
込みエネルギー２５ＫｅＶとし、拡散条件は、窒素雰囲
気で温度１０５０℃、時間３時間で処理する。最終的な
不純物濃度は４×１０16ａｔｏｍｓ／ｃｃ程度である。
部分的に除去されて複数の島状の素子領域に分離され、
その表面シリコン層にはＰ型の不純物が注入および拡散
されており、低濃度Ｐ型領域３７を形成している。ここ
で、Ｐ型の不純物は、ボロン原子を用い、注入条件は、
打ち込みドーズ量７×１０12ａｔｏｍｓ／ｃｍ2、打ち
込みエネルギー２５ＫｅＶとし、拡散条件は、窒素雰囲
気で温度１０５０℃、時間３時間で処理する。最終的な
不純物濃度は４×１０16ａｔｏｍｓ／ｃｃ程度である。
【００４５】ＮチャネルＭＯＳＦＥＴ２７は、低濃度Ｐ
型領域３７上の中央付近にゲート酸化膜１５を介してゲ
ート電極２１が形成され、ゲート酸化膜１５の下部には
チャネルドープ層２５が形成されている。
型領域３７上の中央付近にゲート酸化膜１５を介してゲ
ート電極２１が形成され、ゲート酸化膜１５の下部には
チャネルドープ層２５が形成されている。
【００４６】ゲート電極２１の片側にＮ型ソース領域７
が形成されている。さらに、ゲート電極２１にたいし、
Ｎ型ソース領域７の反対側にＮ型オフセットドレイン領
域９が、そのＮ型オフセットドレイン領域９にゲート電
極２１と離してＮ型ドレイン領域５を設ける。
が形成されている。さらに、ゲート電極２１にたいし、
Ｎ型ソース領域７の反対側にＮ型オフセットドレイン領
域９が、そのＮ型オフセットドレイン領域９にゲート電
極２１と離してＮ型ドレイン領域５を設ける。
【００４７】また、ゲート電極２１、Ｎ型ソース領域７
およびＮ型ドレイン領域５には、それぞれコンタクトホ
ール３１を通して電気的に接続され、絶縁膜２３上に延
びる金属電極（配線電極）１１が設けられている。
およびＮ型ドレイン領域５には、それぞれコンタクトホ
ール３１を通して電気的に接続され、絶縁膜２３上に延
びる金属電極（配線電極）１１が設けられている。
【００４８】なお、ゲート酸化膜１５はシリコン酸化膜
からなり膜厚は１２０ｎｍ程度である。ゲート電極２１
は多結晶シリコンからなっている。金属電極１１にはア
ルミニウムを用いる。
からなり膜厚は１２０ｎｍ程度である。ゲート電極２１
は多結晶シリコンからなっている。金属電極１１にはア
ルミニウムを用いる。
【００４９】Ｎ型ソース領域７とＮ型ドレイン領域５の
不純物には砒素原子を用い、表面不純物濃度は１×１０
20ａｔｏｍｓ／ｃｃ程度で、拡散深さは０．２μｍ程度
になっている。また、Ｎ型オフセットドレイン領域９の
不純物にはリン原子を用い、不純物濃度は８×１０16ａ
ｔｏｍｓ／ｃｃ程度で、拡散深さは埋め込み酸化膜まで
到達させている。
不純物には砒素原子を用い、表面不純物濃度は１×１０
20ａｔｏｍｓ／ｃｃ程度で、拡散深さは０．２μｍ程度
になっている。また、Ｎ型オフセットドレイン領域９の
不純物にはリン原子を用い、不純物濃度は８×１０16ａ
ｔｏｍｓ／ｃｃ程度で、拡散深さは埋め込み酸化膜まで
到達させている。
【００５０】さらに、チャネルドープ層２５の不純物に
はリン原子を用い、表面不純物濃度は５×１０16ａｔｏ
ｍｓ／ｃｃ程度で、拡散深さは０．０５μｍ程度になっ
ている。
はリン原子を用い、表面不純物濃度は５×１０16ａｔｏ
ｍｓ／ｃｃ程度で、拡散深さは０．０５μｍ程度になっ
ている。
【００５１】このように構成されたＮチャネルＭＯＳＦ
ＥＴ２７のドレイン耐圧は、４０Ｖ〜５０Ｖ程度であ
る。
ＥＴ２７のドレイン耐圧は、４０Ｖ〜５０Ｖ程度であ
る。
【００５２】ゲート電極２１に接続する金属電極（配線
電極）は、図１とは異なる断面位置に設けられているた
め図１には示されていない。また、図示は省略している
が、多数の金属電極１１のうち外部と接続するものに
は、入出力端子を設けるパッド部が形成されている。
電極）は、図１とは異なる断面位置に設けられているた
め図１には示されていない。また、図示は省略している
が、多数の金属電極１１のうち外部と接続するものに
は、入出力端子を設けるパッド部が形成されている。
【００５３】図１には、ＣＭＯＳトランジスタを構成す
るＮチャネルＭＯＳＦＥＴ２７のみが示されているが、
実際のＩＣチップは、多数のＣＭＯＳトランジスタやほ
かのＦＥＴ、バイポーラトランジスタや抵抗あるいはコ
ンデンサなどが設けられている。この点は、図２に示し
た従来技術における半導体装置と同様である。
るＮチャネルＭＯＳＦＥＴ２７のみが示されているが、
実際のＩＣチップは、多数のＣＭＯＳトランジスタやほ
かのＦＥＴ、バイポーラトランジスタや抵抗あるいはコ
ンデンサなどが設けられている。この点は、図２に示し
た従来技術における半導体装置と同様である。
【００５４】この半導体装置において、図２に示した従
来技術の半導体装置と相違するのはつぎに記載する点で
ある。すなわち、ゲート酸化膜１５の下部にチャネルド
ープ層２５を設けている点である。
来技術の半導体装置と相違するのはつぎに記載する点で
ある。すなわち、ゲート酸化膜１５の下部にチャネルド
ープ層２５を設けている点である。
【００５５】本発明の半導体装置では、チャネルドープ
層２５でしきい値電圧を調整できるので、低濃度領域の
不純物濃度をしきい値電圧に依らず任意に設定できる。
よって、低濃度領域の不純物濃度を高くすることが可能
となり、低濃度領域と支持基板１７の電位差により，埋
め込み酸化膜１９の境界面の反転層が形成されにくくな
り、さらに、埋め込み酸化膜１９から延びる空乏層と、
Ｎ型ソース領域７のＰＮ接合部の空乏層が延びにくくな
る。このため、Ｎ型ソース領域７のＰＮ接合の空乏層と
埋め込み酸化膜１９からの空乏層がつながらない。
層２５でしきい値電圧を調整できるので、低濃度領域の
不純物濃度をしきい値電圧に依らず任意に設定できる。
よって、低濃度領域の不純物濃度を高くすることが可能
となり、低濃度領域と支持基板１７の電位差により，埋
め込み酸化膜１９の境界面の反転層が形成されにくくな
り、さらに、埋め込み酸化膜１９から延びる空乏層と、
Ｎ型ソース領域７のＰＮ接合部の空乏層が延びにくくな
る。このため、Ｎ型ソース領域７のＰＮ接合の空乏層と
埋め込み酸化膜１９からの空乏層がつながらない。
【００５６】低濃度領域と支持基板１７の電位差によ
り、埋め込み酸化膜１９の境界面に反転層が形成された
としても、空乏層がつながっていないので、低濃度領域
とＮ型ソース流域７との電位障壁が維持され、Ｎ型ソー
ス領域７からキャリアが供給されない。このため、低濃
度Ｐ型領域３７と埋め込み酸化膜１９の境界面に沿って
流れるリーク電流は発生しない。
り、埋め込み酸化膜１９の境界面に反転層が形成された
としても、空乏層がつながっていないので、低濃度領域
とＮ型ソース流域７との電位障壁が維持され、Ｎ型ソー
ス領域７からキャリアが供給されない。このため、低濃
度Ｐ型領域３７と埋め込み酸化膜１９の境界面に沿って
流れるリーク電流は発生しない。
【００５７】
【発明の効果】以上の説明で明らかなように、本発明に
おける半導体装置は、ＳＯＩ基板に形成した高耐圧ＭＯ
ＳＦＥＴであって、チャネルドープ層を用いて、しきい
値電圧を調整することから、低濃度領域の不純物濃度を
高くすることができる。
おける半導体装置は、ＳＯＩ基板に形成した高耐圧ＭＯ
ＳＦＥＴであって、チャネルドープ層を用いて、しきい
値電圧を調整することから、低濃度領域の不純物濃度を
高くすることができる。
【００５８】この構造を有する半導体装置を用いれば、
低濃度領域と埋め込み酸化膜の電位差によって、ソース
領域のＰＮ接合から延びる空乏層と埋め込み酸化膜から
延びる空乏層がつながることはない。
低濃度領域と埋め込み酸化膜の電位差によって、ソース
領域のＰＮ接合から延びる空乏層と埋め込み酸化膜から
延びる空乏層がつながることはない。
【００５９】そのため、ソース領域からキャリアが供給
されないので埋め込み酸化膜の境界面を流れるリーク電
流は発生しない。これにより、ゲート電極に印加する電
圧によってＭＯＳＦＥＴを流れる電流を正確に制御する
ことができる。
されないので埋め込み酸化膜の境界面を流れるリーク電
流は発生しない。これにより、ゲート電極に印加する電
圧によってＭＯＳＦＥＴを流れる電流を正確に制御する
ことができる。
【図１】本発明の実施形態における半導体装置の構造を
示す断面図である。
示す断面図である。
【図２】従来技術における半導体装置の構造を示す断面
図である。
図である。
【図３】従来技術における半導体装置の構造を示す断面
図である。
図である。
【図４】従来技術における半導体装置の構造を示す断面
図である。
図である。
１：ＳＯＩ基板 ３：表面シリコン層 ５：Ｎ型ドレイン領域 ７：Ｎ型ソース領域 ９：Ｎ型オフセットドレイン領域 １１：金
属電極 １５：ゲート酸化膜 １７：支持基板 １９：埋め込み酸化膜 ２１：ゲート電極
２３：絶縁膜 ２５：チャネルドープ層 ２７：Ｎチャネル
ＭＯＳＦＥＴ ２９：ＰチャネルＭＯＳＦＥＴ ３１：コン
タクトホール ３３：Ｐ型ソース領域 ３５：Ｐ型ドレイン
領域 ３７：低濃度Ｐ型領域 ３９：低濃度Ｎ型領
域 ４１：Ｐ型オフセットドレイン領域 ４３：
空乏層 ４５：境界面 ４７：空乏層 ４
９：反転層 ５１：キャリア（ホール）
属電極 １５：ゲート酸化膜 １７：支持基板 １９：埋め込み酸化膜 ２１：ゲート電極
２３：絶縁膜 ２５：チャネルドープ層 ２７：Ｎチャネル
ＭＯＳＦＥＴ ２９：ＰチャネルＭＯＳＦＥＴ ３１：コン
タクトホール ３３：Ｐ型ソース領域 ３５：Ｐ型ドレイン
領域 ３７：低濃度Ｐ型領域 ３９：低濃度Ｎ型領
域 ４１：Ｐ型オフセットドレイン領域 ４３：
空乏層 ４５：境界面 ４７：空乏層 ４
９：反転層 ５１：キャリア（ホール）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１８Ｆ
Claims (3)
- 【請求項１】 ＳＯＩ基板に設けた半導体装置であっ
て、 表面シリコン層に設けたゲート酸化膜と、ゲート酸化膜
の下部に設けたチャネルドープ層と、ゲート酸化膜の上
部に設けたゲート電極と、ゲート電極の一端に設けた表
面シリコン層と異導電型のソース領域と、表面シリコン
層と異導電型でゲート電極に対しソース領域と反対側に
設けたオフセットドレイン領域と、オフセットドレイン
領域内にゲート電極と離して設けた表面シリコン層と異
導電型のドレイン領域と、ドレイン領域およびソース領
域と電気的に接続された金属電極とを有することを特徴
とする半導体装置。 - 【請求項２】 前記埋め込み酸化膜上の表面シリコン層
が、複数の島状に分離されている請求項１に記載の半導
体装置。 - 【請求項３】 前記オフセットドレイン領域の深さが、
前記ドレイン領域の深さより深い請求項１に記載の半導
体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000322220A JP2002134752A (ja) | 2000-10-23 | 2000-10-23 | 半導体装置 |
| US09/978,205 US20020093052A1 (en) | 2000-10-23 | 2001-10-17 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000322220A JP2002134752A (ja) | 2000-10-23 | 2000-10-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002134752A true JP2002134752A (ja) | 2002-05-10 |
Family
ID=18800132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000322220A Pending JP2002134752A (ja) | 2000-10-23 | 2000-10-23 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020093052A1 (ja) |
| JP (1) | JP2002134752A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8169039B2 (en) | 2009-08-18 | 2012-05-01 | Ricoh Company, Ltd. | Semiconductor device |
| US8878599B2 (en) | 2010-08-06 | 2014-11-04 | Ricoh Company, Ltd. | Semiconductor integrated circuit device and supply voltage supervisor |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100358147C (zh) | 2000-08-14 | 2007-12-26 | 矩阵半导体公司 | 密集阵列和电荷存储器件及其制造方法 |
| US6841813B2 (en) | 2001-08-13 | 2005-01-11 | Matrix Semiconductor, Inc. | TFT mask ROM and method for making same |
| US6593624B2 (en) * | 2001-09-25 | 2003-07-15 | Matrix Semiconductor, Inc. | Thin film transistors with vertically offset drain regions |
| US6815781B2 (en) * | 2001-09-25 | 2004-11-09 | Matrix Semiconductor, Inc. | Inverted staggered thin film transistor with salicided source/drain structures and method of making same |
| JP5499915B2 (ja) * | 2009-06-10 | 2014-05-21 | 富士電機株式会社 | 高耐圧半導体装置 |
| US8728884B1 (en) * | 2009-07-28 | 2014-05-20 | Hrl Laboratories, Llc | Enhancement mode normally-off gallium nitride heterostructure field effect transistor |
| US8373206B2 (en) | 2010-07-20 | 2013-02-12 | Nth Tech Corporation | Biosensor apparatuses and methods thereof |
| US9478495B1 (en) | 2015-10-26 | 2016-10-25 | Sandisk Technologies Llc | Three dimensional memory device containing aluminum source contact via structure and method of making thereof |
| CN115775827B (zh) * | 2021-09-06 | 2025-06-17 | 苏州大学 | 场效应晶体管器件 |
-
2000
- 2000-10-23 JP JP2000322220A patent/JP2002134752A/ja active Pending
-
2001
- 2001-10-17 US US09/978,205 patent/US20020093052A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8169039B2 (en) | 2009-08-18 | 2012-05-01 | Ricoh Company, Ltd. | Semiconductor device |
| US8878599B2 (en) | 2010-08-06 | 2014-11-04 | Ricoh Company, Ltd. | Semiconductor integrated circuit device and supply voltage supervisor |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020093052A1 (en) | 2002-07-18 |
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