JP2002343971A - 半導体装置 - Google Patents

半導体装置

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JP2002343971A
JP2002343971A JP2001143112A JP2001143112A JP2002343971A JP 2002343971 A JP2002343971 A JP 2002343971A JP 2001143112 A JP2001143112 A JP 2001143112A JP 2001143112 A JP2001143112 A JP 2001143112A JP 2002343971 A JP2002343971 A JP 2002343971A
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dtmos
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Takeshi Takagi
剛 高木
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 ゲート電圧の動作電圧範囲が大きい半導体装
置を提供する。 【解決手段】 図1に示すように、本発明のpチャネル
DTMOS10は、p型シリコン基板12上に埋め込み
酸化膜層13とSi層14とを有するSOI基板11
と、Si層14の上に設けられたゲート絶縁膜15と、
ゲート絶縁膜15の上に設けられたゲート電極16とを
備えている。Si層14は、n型不純物濃度が7x10
18atoms・cm-3程度のn型Si層と、n型Si層の上に形
成され、p型不純物濃度が2x1017atoms・cm-3程度の
p型Si層とからなる。Si層14のうちゲート電極の
両側方に位置する領域にはp型のソース・ドレイン領域
17が設けられている。ソース・ドレイン領域17の間
に位置する領域には、上記p型Si層からなるチャネル
領域18と、チャネル領域18の下方に位置するボディ
領域19とが設けられている。ゲート電極16とボディ
領域19は配線で電気的に接続されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体装置の低消費電力化に関する。
【0002】
【従来の技術】近年、電池駆動による携帯情報端末装置
は広く使用されている。このような装置においては、電
池寿命を延ばすために、高速動作を犠牲にすることなく
電源電圧を低減化することが強く望まれている。
【0003】MOSトランジスタにおいて、低電源電圧
で高速動作を実現するためには、しきい値電圧を下げる
ことが有効である。しかし、しきい値電圧を下げる種々
の手段を講じると、ゲートオフ時のリーク電流が大きく
なる。このため、おのずとしきい値電圧には下限が存在
する。
【0004】そこで、例えば文献(F. Assaderaghi et.
al., "A Dynamic Threshold Voltage MOSFET(DTMOS) f
or Ultra-Low Voltage Operation," IEDM94 Ext. Abst.
p.809)に記載されているように、このような問題を解
決し、低電圧時にもリーク電流が小さくかつ、高駆動能
力を有するデバイスとして、DTMOS(Dynamic Thre
shold Voltage MOSFET)と呼ばれる素子が提案されてい
る。
【0005】図10は、従来のDTMOS100の構造
を模式的に示す断面図であり、図11は、従来のDTM
OS100の基板表面からの深さと不純物濃度との関係
を示す図である。
【0006】図10に示すように、従来のDTMOS1
00には、p型シリコン基板12(p-Si Sub.)上に埋
め込み酸化膜層13(Buried Oxide:厚さ100nm)
と基板活性領域となるSi層14(n型不純物濃度2x
1017atoms・cm-3程度:厚さ150nm)とを有するSO
I基板11が用いられている。そして、従来のDTMO
S100は、Si層14の上に設けられたゲート絶縁膜
15(SiO2)と、ゲート電極16(p+ポリシリコ
ン)と、Si層14のうちゲート電極16の両側方に位
置する領域に設けられたソース・ドレイン領域17(p
+層)と、Si層14のうちソース・ドレイン領域17
の間に位置する領域に設けられたボディ領域19(n
層)とを備えている。ボディ領域19のうちの表面部
は、チャネルが形成されるチャネル領域となっており、
ゲート電極16とボディ領域19とが配線によって電気
的に短絡するように接続されている。
【0007】このように、ゲート電極16とボディ領域
19とが短絡された状態で、ゲート電極16にゲート電
圧Vgが印加されると、ボディ領域19を介してチャネル
領域にゲート電圧Vgと同じ大きさの順方向バイアス電圧
が印加されることになる。このことによって、ゲートオ
フ時には通常のMOSトランジスタと同じ状態となり、
また、ゲートオン時には、ゲート電圧Vgの増大にともな
ってボディ領域19が順方向にバイアスされていく。こ
のため、図10に示す従来のpチャネル型DTMOSト
ランジスタでは、チャネル領域の価電子帯端のエネルギ
ーレベルが上昇し、しきい値電圧Vthが低下していく。
【0008】上記のDTMOS100と、上記のDTM
OS100と同じSOI基板11に形成された通常のM
OSトランジスタ(ゲートとボディが短絡されていない
トランジスタ)とを比較した場合、DTMOS100
は、ゲートオフ時に、リーク電流が通常のトランジスタ
のリーク電流と同等となる。一方、ゲートオン時には、
上述のようにしきい値が減少するので、ゲートオーバー
ドライブ効果が増大し、駆動力が著しく増大する。ま
た、DTMOS100では、ゲート電極16とボディ領
域19との間で電位差がほとんどない。このため、基板
表面に対して垂直方向の電界(縦方向電界)が通常のト
ランジスタに比べて著しく小さくなる。その結果、縦方
向電界の増大にともなう移動度劣化が抑制され、駆動力
が著しく増大する。
【0009】
【発明が解決しようとする課題】しかしながら、上述の
従来のDTMOS100の構造では、ゲート電圧Vgが増
大すると、p型のゲート電極16−n型のボディ領域1
9(ベース)−p型のソース(エミッタ)・ドレイン領
域(コレクタ)17間に発生する横方向の寄生バイポー
ラトランジスタがオンして基板を流れる電流(以下、ボ
ディ電流と称する)が発生し、実用上問題となることが
ある。従って、従来のDTMOS100は、ボディ電流
が実用上問題となる程度に大きくなるゲート電圧(0.
6V程度)以下の動作電圧範囲においては、低しきい値
電圧、つまり低電源電圧で高速動作が可能なトランジス
タとして機能することになる。すなわち、ボディ電流を
抑制するために、ゲート電圧Vgを、横方向の寄生バイポ
ーラトランジスタがオンしてボディ電流が実用上問題と
なる電圧(0.6V程度)以下に制限する必要がある。
これは、横方向寄生バイポーラトランジスタのベース電
流(DTMOS構造においてはゲート電流またはボディ
電流)がシリコンのビルトインポテンシャルによってほ
ぼ決まるので、ゲート電圧Vg(ボディ電圧またはベース
電圧)が0.6V程度となるとベース電流(ゲート電流
またはボディ電流)が非常に大きくなるからである。こ
のように、従来のDTMOS100においては、ゲート
電圧Vgの動作電圧範囲が小さいという問題点がある。
【0010】本発明は、上記不具合を解決するためにな
されたものであり、ゲート電圧の動作電圧範囲が大きい
半導体装置を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明の半導体装置は、
基板と、上記基板の一部に設けられた半導体層と、上記
半導体層の上に設けられたゲート絶縁膜と、上記ゲート
絶縁膜の上に設けられたゲート電極と、上記半導体層の
うち上記ゲート電極の両側方に設けられた第1導電型の
ソース・ドレイン領域と、上記半導体層のうち上記ソー
ス・ドレイン領域間に位置する領域に設けられた第2導
電型の基板領域と、上記基板領域の最上部に設けられた
第1導電型領域と、上記ゲート電極と上記基板領域とを
電気的に接続するための導体部材とを備える。
【0012】上記構成とすることによって、ゲート電極
と基板領域とが短絡された状態で、ゲート電極にゲート
電圧が印加されると、基板領域を介してチャネルにゲー
ト電圧と同じ大きさの順方向バイアス電圧が印加される
ことになる。このことによって、ゲートオフ時には通常
のMOSトランジスタと同じ状態となり、また、ゲート
オン時には、ゲート電圧の増大にともなって基板領域が
順方向にバイアスされていく。このため、チャネル領域
の価電子帯端のエネルギーレベルが上昇し、しきい値電
圧が低下していく。特に、本発明の構成では、基板領域
の上部に第1導電型領域を形成することによって、空乏
層幅が広がり、表面のポテンシャルが低くなる。従っ
て、しきい値電圧をほとんど増大させることなく、基板
領域を流れる電流が生じるゲート電圧とドレイン電流が
生じるゲート電圧との差を大きくすることができ、ゲー
ト電圧の動作電圧範囲を拡大することができる。
【0013】上記半導体層と上記ゲート絶縁膜との界面
にチャネルが形成される。
【0014】上記第1導電型領域の不純物濃度は、1×
1018atoms・cm-3以下であることが好ましい。
【0015】上記基板領域の第2導電型不純物濃度は、
5×1017atoms・cm-3以上であることが好ましい。
【0016】本発明によれば、しきい値電圧を増大させ
ることなく、ドレイン電流を増大することができるの
で、基板領域の不純物濃度を5×1017atoms・cm-3以上
としても、しきい値電圧の増大を抑制することができ
る。その結果、基板領域の抵抗が低減され、基板領域の
電位をチャネルに十分伝えることができ、CR遅延によ
る高速動作の妨げが抑制される。
【0017】また、基板領域の不純物濃度を5×1017
atoms・cm-3以上とすると、ソース・ドレイン領域からの
空乏層の広がりが抑制される。従って、ゲート長を短く
した場合にもパンチスルーが抑制され、ショートチャネ
ル効果を抑制することができる。
【0018】さらに、基板領域の不純物濃度を5×10
17atoms・cm-3以上とすると、ソース−ドレイン間に電圧
を印加したときに、基板バイアス係数γが増大し、ゲー
トオーバードライブ量が大きくなる。
【0019】上記基板はシリコンであり、上記ゲート電
極は第1導電型不純物を含むポリシリコンであることが
好ましい。
【0020】ゲート電極を第1導電型不純物を含むポリ
シリコンを用いて形成することによって、チャネルが形
成される基板表面のポテンシャルを小さくすることがで
きる。
【0021】上記基板領域と上記第1導電型領域との間
に、炭素を含んだシリコン層が形成されていることが好
ましい。
【0022】このことによって、シリコン層に含まれる
炭素原子が、不純物の増殖拡散の原因となるシリコン層
の原子空孔を埋める。このため、半導体層のエピタキシ
ャル成長時における不純物の拡散の低減、イオン注入に
伴う不純物の増殖拡散の低減、およびゲート絶縁膜形成
時の不純物の増殖拡散の低減等を図ることができる。
【0023】上記基板の一部に設けられた第2半導体層
と、上記第2半導体層の上に設けられた第2ゲート絶縁
膜と、上記第2ゲート絶縁膜の上に設けられた第2ゲー
ト電極と、上記第2半導体層のうち上記第2ゲート電極
の両側方に設けられた第2導電型の第2ソース・ドレイ
ン領域と、上記第2半導体層のうち上記第2ソース・ド
レイン領域間に位置する領域に設けられた第1導電型の
第2基板領域と、上記第2基板領域の最上部に設けられ
た第2導電型領域と、上記第2ゲート電極と上記第2基
板領域とを電気的に接続するための導体部材と、上記ソ
ース・ドレイン領域のいずれか一方と第2ソース・ドレ
イン領域のいずれか一方とを電気的に接続するための導
体部材とをさらに備える構成としてもよい。
【0024】
【発明の実施の形態】以下、図を参照しながら本発明の
実施形態を説明する。なお、簡単のため、従来のDTM
OS100と共通する構成要素は、同一の参照符号で示
す。
【0025】(実施形態1)まず、本実施形態のDTM
OSの構成を説明する。図1は、本実施形態のpチャネ
ルDTMOS10の構造を示す断面図であり、図2は、
pチャネルDTMOS10の上面図である。図3は、p
チャネルDTMOS10の基板表面からの深さと不純物
濃度との関係を示す図である。
【0026】図1に示すように、本実施形態のpチャネ
ルDTMOS10は、p型シリコン基板12(p-Si Su
b.)上に埋め込み酸化膜層13(Buried Oxide:厚さ1
00nm)と基板活性領域となるSi層14とを有する
SOI基板11と、Si層14の上に設けられたゲート
絶縁膜15(SiO2)と、ゲート絶縁膜15の上に設
けられ、高濃度のp型不純物が拡散されたポリシリコン
からなるゲート電極16とを備えている。
【0027】Si層14は、イオン注入によりn型不純
物が7x1018atoms・cm-3程度に高濃度でドープされた
n型Si層(厚さ約120nm)と、n型Si層の上に
形成され、p型不純物がドープされたp型Si層(厚さ
30nm)とからなる。Si層14のうちゲート電極の
両側方に位置する領域にはp型不純物が高濃度にドープ
されたソース・ドレイン領域17(p+層)が設けられ
ている。ソース・ドレイン領域17の上部にはソース電
極S・ドレイン電極Dがそれぞれ形成されている。
【0028】ソース・ドレイン領域17の間に位置する
領域には、上記p型Si層からなるチャネル領域18
と、チャネル領域18の下方に位置するボディ領域19
とが設けられている。図3は、チャネル領域18および
ボディ領域19の不純物濃度を、SOI基板11の表面
に対して垂直な方向から見た不純物プロファイルを表す
図である。
【0029】上記p型Si層からなるチャネル領域18
は、UHV−CVD法による低温エピタキシャル成長を
用いることによってアンドープSi層を形成した後、イ
オン注入を行なうことによって形成される。このように
して得られたSOI基板81には、図3に示すように、
基板表面に垂直な方向に急峻な不純物プロファイルが実
現されている。このような急峻な不純物プロファイル
は、UHV−CVD法による低温エピタキシャル成長を
用いない、従来のイオン注入のみを用いたプロセスでは
実現不可能である。
【0030】ゲート電極16とボディ領域19は、図1
に示すように、配線で電気的に接続されており、本実施
形態では、図2に示すように、ゲートコンタクト領域2
0でボディ領域19に接続されたDTMOS構造となっ
ている。
【0031】図4は、本実施形態のDTMOS10にお
ける、Si層14とゲート絶縁膜15との界面に形成さ
れるチャネル付近のゼロバイアス時のバンドプロファイ
ルを示す。具体的には、従来のDTMOS100(破線
a)と、従来のDTMOS100のボディ領域19の上
部に、p型不純物が2x1017atoms・cm-3程度ドープさ
れたp型Si層からなるチャネル領域(厚さ30nm)
が形成されたDTMOS(以下、DTMOS’と表す:
二点鎖線b)と、本実施形態のDTMOS10(実線
c)との3種類の不純物プロファイルを示している。
【0032】従来のDTMOS100の不純物プロファ
イルを示す破線aに対して、DTMOS’では、ボディ
領域19の上部にさらにp型不純物を2x1017atoms・
cm-3程度ドープすることによって、二点鎖線bに示すよ
うに、空乏層幅が広がり、表面のポテンシャルが低くな
っている。
【0033】さらに、本実施形態のDTMOS10で
は、DTMOS’よりもボディ領域19の不純物濃度を
高めたことによって、実線cに示すように、表面ポテン
シャルが破線a(従来のDTMOS100)と同等とな
り、バンドベンディングが急峻になっている。
【0034】図5には、上記の線a〜cで表される3種
類のDTMOSに、さらにDTMOS’のボディ領域1
9のn型不純物濃度を1x1018atoms・cm-3程度とした
DTMOS(以下、DTMOS”と表す:一点鎖線d)
を加えたゲート電圧とドレイン電流およびボディ電流と
の関係のシミュレーション結果を示す。これらの4種類
のDTMOSのゲート長は0.5μm、ゲート幅は10
μmである。なお、図5には、4種類のDTMOSのド
レイン電流およびボディ電流の両方を示している。
【0035】従来のDTMOS100の特性を示す破線
aに対して、DTMOS’では、ボディ領域19の上部
に、さらにp型不純物を2x1017atoms・cm-3程度ドー
プされることによって、二点鎖線bに示すように、しき
い値電圧が低減されている。また、ボディ電流が生じる
ゲート電圧とドレイン電流が生じるゲート電圧との差が
大きくなり、ゲート電圧の動作電圧範囲が拡大されてい
る。なお、DTMOS’では、ボディ領域19の上部に
p型不純物を2x1017atoms・cm-3程度ドープしている
が、不純物濃度が1×1018atoms・cm-3以下とすれば同
等の効果が得られる。
【0036】さらに、DTMOS”では、DTMOS’
よりもボディ領域19のn型不純物濃度を高めたことに
よって、一点鎖線dに示すように、しきい値電圧が高く
なっている。このとき、ボディ電流が生じるゲート電圧
も高電圧側にシフトし、従来のDTMOS100よりも
ゲート電圧の動作電圧範囲が拡大されている。これは、
ボディ領域19のn型不純物濃度が増大することによ
り、ボディ領域19とソース・ドレイン領域17との間
のビルトインポテンシャルが増大することに起因してい
る。なお、DTMOS”では、ボディ領域19のn型不
純物濃度を1x1018atoms・cm-3程度としているが、不
純物濃度を5×1017atoms・cm-3以上とすれば同等の効
果が得られる。
【0037】本実施形態のDTMOS10では、ボディ
領域19のn型不純物濃度を7×1018atoms・cm-3程度
にすることによって、実線cに示すように、従来のDT
MOS100としきい値電圧がほぼ同じになっている。
本実施形態のDTMOS10と、従来のDTMOS10
0とを比較すると、両者はしきい値電圧がほぼ同じとな
っているが、本実施形態のDTMOS10ではボディ電
流が大幅に低減されている。また、ゲート電圧が高くな
ると、本実施形態のDTMOS10では、従来のDTM
OS100よりもドレイン電流が増大している。
【0038】以上に述べた本実施形態のDTMOS10
のように、Si層14とゲート絶縁膜15との界面に形
成されるチャネルを走行するキャリアと導電性が同じ不
純物(すなわち、ボディ領域19と導電性が逆の不純
物)を低濃度にドーピングしたチャネル領域18を、ボ
ディ領域19の上部に形成することによって、しきい値
電圧をほとんど増大させることなく、ボディ電流が生じ
るゲート電圧とドレイン電流が生じるゲート電圧の差を
大きくすることができ、ゲート電圧の動作電圧範囲を拡
大することができる。
【0039】次に、従来のDTMOS100において、
更なる問題点について以下に説明する。
【0040】まず第1の問題点について説明する。
【0041】従来のDTMOS100においては、しき
い値電圧を低くする必要上、ボディ領域19の不純物濃
度を高くすることができない。実際に、文献(F. Assade
raghi et. al., "A Dynamic Threshold Voltage MOSFET
(DTMOS) for Ultra-Low Voltage Operation," IEDM94 E
xt. Abst. p.809))においては、ボディ領域19の不純
物濃度が1.5〜3×1017atoms・cm-3程度と記載され
ている。その結果、ボディ領域19の抵抗が非常に高く
なり、ボディ領域19における電圧降下のためチャネル
にゲートの電位が効率よく伝わらず、CR遅延がダイナ
ミックな動作に支障を与え、高速動作の妨げとなるとい
う問題がある。
【0042】しかし、本実施形態のDTMOS10で
は、ボディ領域19の不純物濃度(7×1018atoms・cm
-3)が、従来のDTMOS100の不純物濃度(2×10
17atoms・cm-3)よりも高い。ボディ領域19の抵抗が非
常に低くなると、ボディ領域19における電圧降下が小
さくなる。このため、本実施形態のDTMOS10で
は、チャネルにゲートの電位が効率よく伝わり、上記の
ような問題が起こりにくい。
【0043】次に、第2の問題点として、従来のDTM
OS100では、ボディ領域19の不純物濃度が低いた
めに、ゲート長を短くした場合に生じるショートチャネ
ル効果が顕著となるという問題点がある。これは、ゲー
ト長が短い場合には、ソース・ドレイン領域17の間に
おいて、ボディ領域19に空乏層が広がることによって
パンチスルーを起こしやすくなるためである。つまり、
従来のDTMOS100では、トランジスタのサイズの
微細化(ゲート長の微細化)による素子性能の向上や集
積度の向上を図ることが実際上困難である。
【0044】さらに、第3の問題点について説明する。
【0045】DTMOSにおいては、ボディバイアス係
数γが大きい方が好ましい。ボディバイアス係数γは、
下記式 γ=|ΔVth|/|ΔVbs| によって表される。ただし、ΔVthはしきい値電圧のシ
フト量、ΔVbsはボディ−ソース間に印加された電圧の
変化量である。
【0046】従来のDTMOS100においては、ゲー
ト電極16とボディ領域19とが互いに電気的に接続さ
れているために、ゲート電圧Vgを高くしていくと、ボデ
ィ領域19の電圧もそれに伴って上昇する。ゲート電圧
Vgが電源電圧Vddのとき、しきい値電圧のシフト量ΔV
thは、下記式ΔVth=γ・Vddによって表される。
【0047】従来のMOSFETは、ゲートオーバード
ライブ量は、(Vdd−Vth)によって表される。ところ
が、DTMOSの場合には、ゲートオーバードライブ量
は、(Vdd−Vth−ΔVth=Vdd−Vth−γVdd)にな
り、γが大きいほど電流駆動力が大きくなる。
【0048】しかし、従来のDTMOS100では、上
記のボディ電流による制限のため、しきい値電圧を低く
設定する必要があるが、しきい値電圧Vthが低い場合に
は、ボディバイアス係数γが小さくなるというトレード
オフの関係が存在する。
【0049】従来のDTMOS100では、以上に述べ
た課題があるので、素子性能の向上や、集積度の向上に
有効な、素子サイズの微細化(ゲート長の微細化)に限
界がある。
【0050】図6は、従来のDTMOS100および本
実施形態のDTMOS10におけるゲート電圧とドレイ
ン電流との関係を表す図である。ここで、従来のDTM
OS100は破線a、本実施形態のDTMOS10は実
線cに対応する。図6に示すように、本実施形態のDT
MOS10では、ゲート電圧0.7Vにおいて、従来の
DTMOS100に比べてドレイン電流が20%以上増
大している。これは、ボディ領域19のn型不純物濃度
を高めたことによって、基板バイアス係数γが増大した
結果、ゲートオーバードライブ量が大きくなったからで
ある。
【0051】図7は、従来のDTMOS100および本
実施形態のDTMOS10のゲート長に対するしきい値
電圧の変化を示す図である。ここで、従来のDTMOS
100は破線a、本実施形態のDTMOS10は実線c
に対応する。図7に示すように、従来のDTMOS10
0では、ゲート長が短くなると、しきい値電圧が急激に
変化(減少)するが、本実施形態のDTMOS10で
は、ゲート長が短くなっても、しきい値電圧の変化(減
少)が小さい。つまり、本実施形態のDTMOS10で
は、ショートチャネル効果が十分抑制されていることが
わかる。
【0052】これは、ボディ領域19の上にp型Si層
からなるチャネル領域18を形成することによって、ボ
ディ領域19のn型不純物濃度を高くしても、しきい値
電圧を従来のDTMOS100とほぼ同等に保つことが
できるからである。ボディ領域19の不純物濃度を高く
すると、ソース−ドレイン間に電圧を印加したときに、
ソース・ドレイン領域17からの空乏層の広がりが抑制
される。従って、ゲート長を短くした場合にもパンチス
ルーが抑制され、ショートチャネル効果を抑制すること
ができる。
【0053】以上に述べたように、本実施形態のDTM
OS10によれば、ボディ電流の低減、ゲート電圧の動
作電圧範囲の拡大、ボディバイアス係数γの増大に伴う
ドレイン電流の増大、ショートチャネル効果の抑制を図
ることができる。
【0054】なお、本実施形態ではpチャネルDTMO
Sトランジスタについて説明したが、本発明はこれに限
定されず、導電型を全て逆の構成とすることによってn
チャネルDTMOSトランジスタとしてもよい。
【0055】また、ゲート電極16を形成する材料とし
て、任意の導体材料を用いることができる。特に、本実
施形態のDTMOS10では、ゲート電極16をp型不
純物を含むポリシリコンを用いて形成している。このこ
とによって、チャネルが形成される基板表面のポテンシ
ャルを小さくすることができる。従って、基板領域の不
純物濃度を高くしても、しきい値電圧の増大を抑制する
ことができる。つまり、基板領域の不純物濃度をさらに
高くして、ショートチャネル効果を抑制することが可能
である。
【0056】(実施形態2)本実施形態では、上記実施
形態1の不純物プロファイルを有する相補型(nチャネ
ルDTMOSとpチャネルDTMOSとを集積化した)
トランジスタについて、図を参照しながら説明する。
【0057】図8は、本実施形態の相補型トランジスタ
80Aの構造を示す断面図である。図8に示すように、
本実施形態の相補型トランジスタ80Aは、シリコン基
板82上に埋め込み酸化膜層83(厚さ100nm)
と、Si層84および94を有するSOI基板81と、
Si層84および94の上に設けられたゲート絶縁膜8
5および95(SiO2)と、ゲート絶縁膜85および
95の上に設けられたゲート電極86および96とを備
えている。Si層84および94は、それぞれ同時に形
成された共通の膜によって形成されている。また、ゲー
ト電極86および96の側部には、絶縁材料からなるサ
イドウォール101が設けられている。さらに、基板表
面を覆うように層間絶縁膜102が形成されている。
【0058】Si層84は、イオン注入により不純物が
7x1018atoms・cm-3程度に高濃度でドープされたn型
Si層84a(厚さ約120nm)と、n型Si層84
aの上に形成されたp型Si層84b(p型不純物濃度
2x1017atoms・cm-3:厚さ30nm)とからなる。S
i層84のうちゲート電極86の両側方に位置する領域
にはp型不純物が高濃度にドープされたソース・ドレイ
ン領域87(p+層)が設けられている。また、ソース
・ドレイン領域87の上には、層間絶縁膜102を貫通
しソース・ドレイン領域87に到達するプラグ103が
それぞれ形成されている。
【0059】Si層94は、イオン注入により不純物が
7x1018atoms・cm-3程度に高濃度でドープされたp型
Si層94a(厚さ約120nm)と、p型Si層94
aの上に形成されたn型Si層94b(n型不純物濃度
2x1017atoms・cm-3:厚さ30nm)とからなる。S
i層94のうちゲート電極86の両側方に位置する領域
にはn型不純物が高濃度にドープされたソース・ドレイ
ン領域97(n+層)が設けられている。また、ソース
・ドレイン領域97の上には、層間絶縁膜102を貫通
しソース・ドレイン領域97に到達するプラグ103が
それぞれ形成されている。各プラグ103は、配線10
4によって、CMOS構造を形成するように電気的に接
続されている。
【0060】ソース・ドレイン領域87の間に位置する
領域には、p型Si層84bからなるチャネル領域88
と、チャネル領域88の下方に位置するボディ領域89
とが設けられている。また、ソース・ドレイン領域97
の間に位置する領域には、n型Si層94bからなるチ
ャネル領域98と、チャネル領域98の下方に位置する
ボディ領域99とが設けられている。
【0061】さらに、ゲート電極86およびボディ領域
88、ならびにゲート電極96およびボディ領域98
は、配線105によって電気的に接続されたDTMOS
構造となっている。
【0062】次に、p型Si層84bおよびn型Si層
94bの形成方法を以下に説明する。
【0063】まず、n型Si層84aおよびp型Si層
94aの上に、UHV−CVD法により厚さ30nm程
度のアンドープSi層をエピタキシャル成長によって形
成する。UHV−CVD法による低温エピタキシャル成
長を用いることにより、不純物が高濃度にドーピングさ
れたn型Si層84aおよびp型Si層94aからのア
ンドープSi層への不純物の拡散が抑制される。この
後、n型Si層84aの上に形成されたアンドープSi
層には、不純物濃度が2x1017atoms・cm-3程度となる
ようにAs(ヒ素)のイオン注入を行ない、n型Si層
84aの上に形成されたアンドープSi層には、不純物
濃度が2x1017atoms・cm-3程度となるようにB(ホウ
素)のイオン注入を行なう。
【0064】このように、UHV−CVD法による低温
エピタキシャル成長を用いることによってアンドープS
i層を形成した後、イオン注入を行なうことにより、高
濃度不純物がドーピングされたn型Si層84aおよび
p型Si層94a上に、導電性が反対の低濃度不純物領
域であるp型Si層84bおよびn型Si層94bを形
成することができる。このようにして得られたSOI基
板81の表面に垂直な方向の不純物プロファイルは、U
HV−CVD法による低温エピタキシャル成長を用いな
い、従来のイオン注入のみを用いたプロセスでは実現不
可能である。
【0065】本実施形態によれば、簡単な製造方法で、
理想的な不純物プロファイルを有するCMOSトランジ
スタが得られる。本実施形態のCMOSトランジスタ
は、上記実施形態1と同様のDTMOSを備えているた
め、上記実施形態1のDTMOSにおいて得られる効果
によって、本実施形態のCMOSトランジスタの性能が
向上する。
【0066】なお、本実施形態のCMOSトランジスタ
80Aでは、Si層84は、n型Si層84aとp型S
i層84bとからなる2層構造であり、Si層94は、
p型Si層94aとn型Si層94bとからなる2層構
造であるが、図9に示すCMOSトランジスタ80Bの
ように、Si層84およびSi層94として、C(炭
素)を0.2%程度導入したSiC層84cをn型Si
層84aとp型Si層84bとの間に形成し、C(炭
素)を0.2%程度導入したSiC層94cをp型Si
層94aとn型Si層94bとの間に形成する構成とし
てもよい。
【0067】SiC層84cおよび94cを形成するこ
とによって、エピタキシャル成長時におけるn型Si層
84aおよびp型Si層94aからアンドープSi層へ
の不純物の拡散の低減、イオン注入に伴う不純物の増殖
拡散の低減、およびゲート絶縁膜形成時の不純物の増殖
拡散の低減等を図ることができる。これは、SiC層8
4cおよび94cに含まれるC原子が、不純物の増殖拡
散の原因となる原子空孔を埋めるからである。
【0068】
【発明の効果】本発明によれば、ゲート電圧の動作電圧
範囲が拡大されたトランジスタが得られる。
【図面の簡単な説明】
【図1】本発明の実施形態1のDTMOSの構造を示す
断面図である。
【図2】本発明の実施形態1のDTMOSの上面図であ
る。
【図3】本発明の実施形態1のDTMOSのSi層表面
からの深さと不純物濃度との関係を示す図である。
【図4】本発明の実施形態1のDTMOSにおける、S
i層とゲート絶縁膜との界面に形成されるチャネル付近
のゼロバイアス時のバンドプロファイルを示す図であ
る。
【図5】DTMOSにおけるゲート電圧とドレイン電流
およびボディ電流との関係のシミュレーション結果を示
す図である。
【図6】従来のDTMOSおよび本発明の実施形態1の
DTMOSにおけるゲート電圧とドレイン電流との関係
を表す図である。
【図7】従来のDTMOSおよび本発明の実施形態1の
DTMOSのゲート長に対するしきい値電圧の変化を示
す図である。
【図8】本発明の実施形態2の相補型トランジスタの構
造を示す断面図である。
【図9】本発明の実施形態2の相補型トランジスタの構
造を示す断面図である。
【図10】従来のDTMOSの構造を示す断面図であ
る。
【図11】従来のDTMOSのSi層表面からの深さと
不純物濃度との関係を示す図である。
【符号の説明】
10、100 DTMOS 11、81 SOI基板 12 p型シリコン基板 13、83 埋め込み酸化膜層 14、84、94 Si層 15、85、95 ゲート絶縁膜 16、86、96 ゲート電極 17、87、97 ソース・ドレイン領域 18、88、98 チャネル領域 19、89、99 ボディ領域 20 ゲートコンタクト領域 80A、80B CMOSトランジスタ 81 SOI基板 82 シリコン基板 84a n型Si層 84b p型Si層 84c、94c SiC層 94a p型Si層 94b n型Si層 101 サイドウォール 102 層間絶縁膜 103 プラグ 104、105 配線
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F110 AA06 AA07 AA08 AA30 BB04 BB13 BB20 CC02 DD02 DD05 DD13 EE09 EE32 FF02 GG01 GG02 GG12 GG19 GG22 GG24 GG28 GG29 GG32 GG34 GG36 GG44 GG52 GG60 HJ01 HJ13 HM15 NN02 QQ30

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 基板と、 上記基板の一部に設けられた半導体層と、 上記半導体層の上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられたゲート電極と、 上記半導体層のうち上記ゲート電極の両側方に設けられ
    た第1導電型のソース・ドレイン領域と、 上記半導体層のうち上記ソース・ドレイン領域間に位置
    する領域に設けられた第2導電型の基板領域と、 上記基板領域の最上部に設けられた第1導電型領域と、 上記ゲート電極と上記基板領域とを電気的に接続するた
    めの導体部材と、を備える半導体装置。
  2. 【請求項2】 請求項1に記載の半導体装置において、 上記半導体層と上記ゲート絶縁膜との界面にチャネルが
    形成されることを特徴とする半導体装置。
  3. 【請求項3】 請求項2に記載の半導体装置において、 上記第1導電型領域の不純物濃度は、1×1018atoms・
    cm-3以下であることを特徴とする半導体装置。
  4. 【請求項4】 請求項1から3のいずれか1つに記載の
    半導体装置において、 上記基板領域の第2導電型不純物濃度は、5×1017at
    oms・cm-3以上であることを特徴とする半導体装置。
  5. 【請求項5】 請求項1から4のいずれか1つに記載の
    半導体装置において、 上記基板はシリコンであり、 上記ゲート電極は第1導電型不純物を含むポリシリコン
    であることを特徴とする半導体装置。
  6. 【請求項6】 請求項1から5のいずれか1つに記載の
    半導体装置において、 上記基板領域と上記第1導電型領域との間に、炭素を含
    んだシリコン層が形成されていることを特徴とする半導
    体装置。
  7. 【請求項7】 請求項1から5のいずれか1つに記載
    の半導体装置において、 上記基板の一部に設けられた第2半導体層と、 上記第2半導体層の上に設けられた第2ゲート絶縁膜
    と、 上記第2ゲート絶縁膜の上に設けられた第2ゲート電極
    と、 上記第2半導体層のうち上記第2ゲート電極の両側方に
    設けられた第2導電型の第2ソース・ドレイン領域と、 上記第2半導体層のうち上記第2ソース・ドレイン領域
    間に位置する領域に設けられた第1導電型の第2基板領
    域と、 上記第2基板領域の最上部に設けられた第2導電型領域
    と、 上記第2ゲート電極と上記第2基板領域とを電気的に接
    続するための導体部材と、 上記ソース・ドレイン領域のいずれか一方と第2ソース
    ・ドレイン領域のいずれか一方とを電気的に接続するた
    めの導体部材と、 をさらに備えることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
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US8946710B2 (en) 2005-02-28 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus using the same
US9123796B2 (en) 2013-05-22 2015-09-01 Kabushiki Kaisha Toshiba Semiconductor device

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