JP3505535B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合をチャ
ネル領域に用いた電界効果トランジスタに関し、特に、
しきい値電圧の変動対策に関する。
ネル領域に用いた電界効果トランジスタに関し、特に、
しきい値電圧の変動対策に関する。
【０００２】
【従来の技術】近年、携帯電話に代表される携帯情報端
末装置が広く使用されている。このような携帯装置は、
電池駆動が一般的であり、電池寿命を延ばすために動作
速度を犠牲にすることなく低消費電力化することが強く
望まれている。動作速度を低下させることなく低消費電
力化を実現するためには、しきい値電圧を下げて電源電
圧を低減しながら、ドレイン飽和電流を増加させ、電流
駆動力を維持することが有効である。上記の要求を満足
させるために、チャネル領域にキャリアの移動度の高い
材料を用いたヘテロ接合ＭＯＳトランジスタ（以下、ヘ
テロＭＯＳと略す）の研究が盛んに行われている。
末装置が広く使用されている。このような携帯装置は、
電池駆動が一般的であり、電池寿命を延ばすために動作
速度を犠牲にすることなく低消費電力化することが強く
望まれている。動作速度を低下させることなく低消費電
力化を実現するためには、しきい値電圧を下げて電源電
圧を低減しながら、ドレイン飽和電流を増加させ、電流
駆動力を維持することが有効である。上記の要求を満足
させるために、チャネル領域にキャリアの移動度の高い
材料を用いたヘテロ接合ＭＯＳトランジスタ（以下、ヘ
テロＭＯＳと略す）の研究が盛んに行われている。
【０００３】従来のＭＯＳトランジスタでは、キャリア
はゲート酸化膜とシリコン基板の界面に沿って走行す
る。アモルファス層であるゲート酸化膜と、結晶層であ
るシリコン基板との界面は、エネルギー準位の凸凹が大
きい。このため、従来のＭＯＳトランジスタでは、キャ
リアは界面散乱の影響を受けやすく、キャリアの移動度
の低下、雑音の増大等の不具合が発生する。
はゲート酸化膜とシリコン基板の界面に沿って走行す
る。アモルファス層であるゲート酸化膜と、結晶層であ
るシリコン基板との界面は、エネルギー準位の凸凹が大
きい。このため、従来のＭＯＳトランジスタでは、キャ
リアは界面散乱の影響を受けやすく、キャリアの移動度
の低下、雑音の増大等の不具合が発生する。
【０００４】一方、ヘテロＭＯＳとは、半導体へテロ接
合をチャネルとするＭＯＳトランジスタである。ヘテロ
ＭＯＳでは、半導体基板のゲート絶縁膜から少し離れた
深さに半導体へテロ接合界面が形成されている。この半
導体へテロ接合界面にチャネルが形成され、そのチャネ
ルに沿ってキャリアが走行する。半導体へテロ接合界面
は、結晶層同士が接合された界面であるので、エネルギ
ー準位の凸凹が小さい。このため、界面散乱の影響が小
さい。このため、電流駆動力が大きく、雑音の低減にも
優れるという特徴を有している。さらに、従来のＭＯＳ
トランジスタに比べてしきい値電圧を小さくすることが
できるという特徴がある。
合をチャネルとするＭＯＳトランジスタである。ヘテロ
ＭＯＳでは、半導体基板のゲート絶縁膜から少し離れた
深さに半導体へテロ接合界面が形成されている。この半
導体へテロ接合界面にチャネルが形成され、そのチャネ
ルに沿ってキャリアが走行する。半導体へテロ接合界面
は、結晶層同士が接合された界面であるので、エネルギ
ー準位の凸凹が小さい。このため、界面散乱の影響が小
さい。このため、電流駆動力が大きく、雑音の低減にも
優れるという特徴を有している。さらに、従来のＭＯＳ
トランジスタに比べてしきい値電圧を小さくすることが
できるという特徴がある。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ヘテロ接合をチャネルに用いたヘテロＭＯＳでは、チャ
ネル領域が埋め込み型となっている。このため、しきい
値電圧がＳｉキャップ領域の厚さに大きく依存する。
ヘテロ接合をチャネルに用いたヘテロＭＯＳでは、チャ
ネル領域が埋め込み型となっている。このため、しきい
値電圧がＳｉキャップ領域の厚さに大きく依存する。
【０００６】図１５は、従来のヘテロＭＯＳの構造を示
す。
す。
【０００７】図１５に示すように、従来のヘテロＭＯＳ
１００は、Ｓｉ基板１０１と、Ｓｉ基板１０１の上に形
成されたゲート絶縁膜１０２と、高濃度のＰ型不純物を
含むポリシリコンからなり、ゲート絶縁膜１０２の上に
形成されたゲート電極１０３と、ゲート絶縁膜１０２の
上に形成され、ゲート電極１０３の側面を覆うサイドウ
ォールスペーサ１０４とを備える。Ｓｉ基板１０１は、
ゲート電極の両側方に設けられたＰ型のソース領域１０
５およびドレイン領域１０６と、ソース領域１０５およ
びドレイン領域１０６間に位置する領域に設けられたＮ
型のＳｉキャップ領域１０７と、Ｓｉキャップ領域１０
７の下方に設けられたＮ型のＳｉＧｅチャネル領域１０
８と、ＳｉＧｅチャネル領域１０８の下方に設けられた
Ｎ型のＳｉバッファ領域１０９と、Ｓｉバッファ領域１
０９の下方に設けられたＮ型のＳｉボディ領域１１０と
を有する。
１００は、Ｓｉ基板１０１と、Ｓｉ基板１０１の上に形
成されたゲート絶縁膜１０２と、高濃度のＰ型不純物を
含むポリシリコンからなり、ゲート絶縁膜１０２の上に
形成されたゲート電極１０３と、ゲート絶縁膜１０２の
上に形成され、ゲート電極１０３の側面を覆うサイドウ
ォールスペーサ１０４とを備える。Ｓｉ基板１０１は、
ゲート電極の両側方に設けられたＰ型のソース領域１０
５およびドレイン領域１０６と、ソース領域１０５およ
びドレイン領域１０６間に位置する領域に設けられたＮ
型のＳｉキャップ領域１０７と、Ｓｉキャップ領域１０
７の下方に設けられたＮ型のＳｉＧｅチャネル領域１０
８と、ＳｉＧｅチャネル領域１０８の下方に設けられた
Ｎ型のＳｉバッファ領域１０９と、Ｓｉバッファ領域１
０９の下方に設けられたＮ型のＳｉボディ領域１１０と
を有する。
【０００８】図１６は、従来のヘテロＭＯＳ１００にお
ける、しきい値電圧のＳｉキャップ領域１０７の厚さに
対する依存性をシミュレーションした結果を示す。
ける、しきい値電圧のＳｉキャップ領域１０７の厚さに
対する依存性をシミュレーションした結果を示す。
【０００９】図１６に示すように、Ｓｉキャップ領域１
０７の厚さを大きくなるにつれて、しきい値電圧の絶対
値が著しく大きくなっている。すなわち、しきい値電圧
が著しく高くなっている。これは、チャネルが形成され
る位置（すなわち、Ｓｉキャップ領域１０７とＳｉＧｅ
チャネル領域１０８との界面）がゲート電極から離れて
深くなるほど、ゲート電圧に対して、チャネルのポテン
シャルが十分に変化しないからである。
０７の厚さを大きくなるにつれて、しきい値電圧の絶対
値が著しく大きくなっている。すなわち、しきい値電圧
が著しく高くなっている。これは、チャネルが形成され
る位置（すなわち、Ｓｉキャップ領域１０７とＳｉＧｅ
チャネル領域１０８との界面）がゲート電極から離れて
深くなるほど、ゲート電圧に対して、チャネルのポテン
シャルが十分に変化しないからである。
【００１０】しかしながら、加工の点から考えると、Ｓ
ｉキャップ領域１０７は、ＳｉＯ2熱酸化膜形成工程、
洗浄工程などで膜減りするため、厚さを制御することが
非常に困難である。従って、Ｓｉキャップ領域１０７の
厚さにバラツキが生じやすい。このため、しきい値電圧
にバラツキが生じやすく、しきい値電圧が高く、所望の
動作を実現できない不具合が出ることがある。
ｉキャップ領域１０７は、ＳｉＯ2熱酸化膜形成工程、
洗浄工程などで膜減りするため、厚さを制御することが
非常に困難である。従って、Ｓｉキャップ領域１０７の
厚さにバラツキが生じやすい。このため、しきい値電圧
にバラツキが生じやすく、しきい値電圧が高く、所望の
動作を実現できない不具合が出ることがある。
【００１１】特に、同一のトランジスタを複数個備える
集積回路では、各トランジスタの間でしきい値電圧にバ
ラツキが生じると、各トランジスタの間でスイッチング
時間にバラツキが生じる。その結果、集積回路の各トラ
ンジスタ間でタイミングにズレが生じ、集積回路が正常
動作しなくなるおそれがある。また、しきい値電圧のバ
ラツキを考慮して動作マージンを確保する場合、最も遅
いスイッチング時間を基準としなければならないので、
集積回路の動作を高速化することが難しい。
集積回路では、各トランジスタの間でしきい値電圧にバ
ラツキが生じると、各トランジスタの間でスイッチング
時間にバラツキが生じる。その結果、集積回路の各トラ
ンジスタ間でタイミングにズレが生じ、集積回路が正常
動作しなくなるおそれがある。また、しきい値電圧のバ
ラツキを考慮して動作マージンを確保する場合、最も遅
いスイッチング時間を基準としなければならないので、
集積回路の動作を高速化することが難しい。
【００１２】本発明は、上記不具合を解決するためにな
されたものであり、しきい値電圧の増大が抑制された半
導体装置を提供することを目的とする。
されたものであり、しきい値電圧の増大が抑制された半
導体装置を提供することを目的とする。
【００１３】 本発明の半導体装置は、基板と、上記基
板の上部に設けられた半導体層と、上記半導体層の上に
設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設
けられたゲート電極と、上記半導体層のうち上記ゲート
電極の両側方に設けられた第１導電型の第１ソース・ド
レイン領域と、上記半導体層のうち上記第１ソース・ド
レイン領域間に位置する領域に設けられた第１の半導体
からなる第１導電型の第１キャップ領域と、上記半導体
層のうち上記第１キャップ領域の下方に設けられ、上記
第１の半導体よりもキャリアが走行するバンド端のキャ
リアに対するポテンシャルが小さい第２の半導体からな
る第１チャネル領域と、上記半導体層のうち上記第１チ
ャネル領域の下方に設けられた第３の半導体からなる第
２導電型の第１ボディ領域とを備え、前記第１の半導体
はシリコンからなり、前記第１導電型はｐ型であり、前
記第２導電型はｎ型であり、上記第１キャップ領域に含
まれる第１導電型の不純物の濃度は、１×１０17ａｔｏ
ｍｓ・ｃｍ-3以上１×１０ 18 ａｔｏｍｓ・ｃｍ -3 以下で
ある。
板の上部に設けられた半導体層と、上記半導体層の上に
設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設
けられたゲート電極と、上記半導体層のうち上記ゲート
電極の両側方に設けられた第１導電型の第１ソース・ド
レイン領域と、上記半導体層のうち上記第１ソース・ド
レイン領域間に位置する領域に設けられた第１の半導体
からなる第１導電型の第１キャップ領域と、上記半導体
層のうち上記第１キャップ領域の下方に設けられ、上記
第１の半導体よりもキャリアが走行するバンド端のキャ
リアに対するポテンシャルが小さい第２の半導体からな
る第１チャネル領域と、上記半導体層のうち上記第１チ
ャネル領域の下方に設けられた第３の半導体からなる第
２導電型の第１ボディ領域とを備え、前記第１の半導体
はシリコンからなり、前記第１導電型はｐ型であり、前
記第２導電型はｎ型であり、上記第１キャップ領域に含
まれる第１導電型の不純物の濃度は、１×１０17ａｔｏ
ｍｓ・ｃｍ-3以上１×１０ 18 ａｔｏｍｓ・ｃｍ -3 以下で
ある。
【００１４】第１の半導体からなる第１導電型の第１キ
ャップ領域と、キャップ領域の下方に設けられ、上記第
１の半導体よりもキャリアが走行するバンド端のキャリ
アに対するポテンシャルが小さい第２の半導体からなる
第１チャネル領域と、チャネル領域の下方に設けられた
第３の半導体からなる第２導電型の第１ボディ領域とを
備える構成とすることによって、第１キャップ領域の厚
さの増大に対して、しきい値電圧の増大が抑制された半
導体装置を得ることができる。
ャップ領域と、キャップ領域の下方に設けられ、上記第
１の半導体よりもキャリアが走行するバンド端のキャリ
アに対するポテンシャルが小さい第２の半導体からなる
第１チャネル領域と、チャネル領域の下方に設けられた
第３の半導体からなる第２導電型の第１ボディ領域とを
備える構成とすることによって、第１キャップ領域の厚
さの増大に対して、しきい値電圧の増大が抑制された半
導体装置を得ることができる。
【００１５】上記ゲート電極と上記第１ボディ領域とが
電気的に接続されていてもよい。
電気的に接続されていてもよい。
【００１６】このことによって、ゲート電極にゲートバ
イアス電圧が印加されると、第１ボディ領域を介して第
１チャネル領域にゲートバイアス電圧と同じ大きさの順
方向バイアス電圧が印加されることになる。これによ
り、本発明の半導体装置は、ゲートバイアスオフ時には
通常のＭＯＳトランジスタと同じ状態となり、また、ゲ
ートバイアスオン時には、ゲートバイアス電圧の増大に
ともなって第１ボディ領域が順方向にバイアスされてい
くので、しきい値電圧が低下していく。つまり、低いし
きい値電圧で動作させることができる半導体装置が得ら
れる。また、ゲート電極と第１ボディ領域とが電気的に
接続されている構成とすることによって、第１キャップ
領域の厚さの変動に対するしきい値電圧の変化量を更に
小さくすることができる。
イアス電圧が印加されると、第１ボディ領域を介して第
１チャネル領域にゲートバイアス電圧と同じ大きさの順
方向バイアス電圧が印加されることになる。これによ
り、本発明の半導体装置は、ゲートバイアスオフ時には
通常のＭＯＳトランジスタと同じ状態となり、また、ゲ
ートバイアスオン時には、ゲートバイアス電圧の増大に
ともなって第１ボディ領域が順方向にバイアスされてい
くので、しきい値電圧が低下していく。つまり、低いし
きい値電圧で動作させることができる半導体装置が得ら
れる。また、ゲート電極と第１ボディ領域とが電気的に
接続されている構成とすることによって、第１キャップ
領域の厚さの変動に対するしきい値電圧の変化量を更に
小さくすることができる。
【００１７】上記キャップ領域は、ゲートバイアス印加
時に空乏化される構成となっている。
時に空乏化される構成となっている。
【００１８】
【００１９】上記第１キャップ領域の厚さの変化に対し
て、ゼロバイアス時の上記第１チャネル領域と上記第１
キャップ領域との界面に形成されるチャネルのポテンシ
ャルが±０．０５ｅＶの範囲内にあるように、上記第１
キャップ領域に第１導電型の不純物がドーピングされて
いることが好ましい。
て、ゼロバイアス時の上記第１チャネル領域と上記第１
キャップ領域との界面に形成されるチャネルのポテンシ
ャルが±０．０５ｅＶの範囲内にあるように、上記第１
キャップ領域に第１導電型の不純物がドーピングされて
いることが好ましい。
【００２０】このことによって、キャップ領域の厚さが
変動しても、しきい値電圧の変動が抑制された半導体装
置を得ることができる。
変動しても、しきい値電圧の変動が抑制された半導体装
置を得ることができる。
【００２１】上記第１ボディ領域に含まれる第２導電型
の不純物の濃度は、5×1018atoms・cm-3以上であること
が好ましい。
の不純物の濃度は、5×1018atoms・cm-3以上であること
が好ましい。
【００２２】このことによって、横方向の寄生バイポー
ラトランジスタに発生するボディ電流を低く抑制するこ
とができる。さらに、ソース・ドレイン領域間に電圧を
印加したときに、ソース領域およびドレイン領域からの
空乏層の広がりが抑制される。従って、ボディ濃度を高
くしても低いしきい値電圧を保つことができ、ゲート長
を短くした場合に生じるショートチャネル効果を抑制す
ることができる。
ラトランジスタに発生するボディ電流を低く抑制するこ
とができる。さらに、ソース・ドレイン領域間に電圧を
印加したときに、ソース領域およびドレイン領域からの
空乏層の広がりが抑制される。従って、ボディ濃度を高
くしても低いしきい値電圧を保つことができ、ゲート長
を短くした場合に生じるショートチャネル効果を抑制す
ることができる。
【００２３】上記第１キャップ領域の厚さは、１０ｎｍ
以下であることが好ましい。
以下であることが好ましい。
【００２４】
【００２５】 上記第２の半導体は、シリコンと、ゲル
マニウムとを含む構成としてもよい。
マニウムとを含む構成としてもよい。
【００２６】
【００２７】
【００２８】 上記基板の上部に設けられたもう１つの
半導体層と、上記もう１つの半導体層の上に設けられた
もう１つのゲート絶縁膜と、上記もう１つのゲート絶縁
膜の上に設けられたもう１つのゲート電極と、上記もう
１つの半導体層のうち上記もう１つのゲート電極の両側
方に設けられた第２導電型の第２ソース・ドレイン領域
と、上記もう１つの半導体層のうち上記第２ソース・ド
レイン領域間に位置する領域に設けられ、不純物がドー
ピングされていない第４の半導体からなる第２チャネル
領域と、上記もう１つの半導体層のうち上記第２チャネ
ル領域の下方に設けられた第５の半導体からなる第１導
電型の第２ボディ領域とを備えているＮチャネルヘテロ
ＭＯＳをさらに備え、相補型デバイスとして機能する構
成としてもよい。
半導体層と、上記もう１つの半導体層の上に設けられた
もう１つのゲート絶縁膜と、上記もう１つのゲート絶縁
膜の上に設けられたもう１つのゲート電極と、上記もう
１つの半導体層のうち上記もう１つのゲート電極の両側
方に設けられた第２導電型の第２ソース・ドレイン領域
と、上記もう１つの半導体層のうち上記第２ソース・ド
レイン領域間に位置する領域に設けられ、不純物がドー
ピングされていない第４の半導体からなる第２チャネル
領域と、上記もう１つの半導体層のうち上記第２チャネ
ル領域の下方に設けられた第５の半導体からなる第１導
電型の第２ボディ領域とを備えているＮチャネルヘテロ
ＭＯＳをさらに備え、相補型デバイスとして機能する構
成としてもよい。
【００２９】上記第２チャネル領域は、第２導電型であ
ることが好ましい。
ることが好ましい。
【００３０】このことによって、もう１つの半導体層に
形成されたトランジスタにおけるしきい値電圧の変動が
抑制される。
形成されたトランジスタにおけるしきい値電圧の変動が
抑制される。
【００３１】上記ゲート電極と上記第１ボディ領域とが
電気的に接続されており、上記もう１つのゲート電極と
上記第２ボディ領域とが電気的に接続されていてもよ
い。
電気的に接続されており、上記もう１つのゲート電極と
上記第２ボディ領域とが電気的に接続されていてもよ
い。
【００３２】 本発明の半導体装置の製造方法は、半導
体基板の上部に、ｐ型である第１導電型の不純物が導入
された第１半導体領域と、ｎ型である第２導電型の不純
物が導入された第２半導体領域とを有する第１半導体層
を形成する工程（ａ）と、上記第１半導体層上に、第２
半導体層と、上記第２半導体層よりもバンドギャップが
大きいシリコンからなる第３半導体層とを順に形成する
工程（ｂ）と、上記第３半導体層のうちの上記第１半導
体領域に位置する部分の上にマスクを形成し、上記マス
クを用いて、上記第３半導体層のうちの少なくとも上記
第２半導体領域に位置する部分に第１導電型の不純物を
１×１０17ａｔｏｍｓ・ｃｍ-3以上１×１０ 18 ａｔｏｍ
ｓ・ｃｍ -3 以下導入する工程（ｃ）と、上記マスクを除
去した後、上記第３半導体層のうちの上記第１半導体領
域に位置する部分および上記第２半導体領域に位置する
部分の上に、それぞれゲート絶縁膜とゲート電極とを形
成する工程（ｄ）と、上記各ゲート電極をマスクとし
て、上記第１半導体層、上記第２半導体層および上記第
３半導体層に不純物イオンを注入することによって、上
記第１半導体領域に第２導電型のソース・ドレイン領域
と、上記第２半導体領域に第１導電型のソース・ドレイ
ン領域とを形成する工程（ｅ）と、を含む。
体基板の上部に、ｐ型である第１導電型の不純物が導入
された第１半導体領域と、ｎ型である第２導電型の不純
物が導入された第２半導体領域とを有する第１半導体層
を形成する工程（ａ）と、上記第１半導体層上に、第２
半導体層と、上記第２半導体層よりもバンドギャップが
大きいシリコンからなる第３半導体層とを順に形成する
工程（ｂ）と、上記第３半導体層のうちの上記第１半導
体領域に位置する部分の上にマスクを形成し、上記マス
クを用いて、上記第３半導体層のうちの少なくとも上記
第２半導体領域に位置する部分に第１導電型の不純物を
１×１０17ａｔｏｍｓ・ｃｍ-3以上１×１０ 18 ａｔｏｍ
ｓ・ｃｍ -3 以下導入する工程（ｃ）と、上記マスクを除
去した後、上記第３半導体層のうちの上記第１半導体領
域に位置する部分および上記第２半導体領域に位置する
部分の上に、それぞれゲート絶縁膜とゲート電極とを形
成する工程（ｄ）と、上記各ゲート電極をマスクとし
て、上記第１半導体層、上記第２半導体層および上記第
３半導体層に不純物イオンを注入することによって、上
記第１半導体領域に第２導電型のソース・ドレイン領域
と、上記第２半導体領域に第１導電型のソース・ドレイ
ン領域とを形成する工程（ｅ）と、を含む。
【００３３】本発明によれば、キャップ領域となる第３
半導体層の厚さの変動に伴う、第２半導体領域に形成さ
れたヘテロＭＩＳのしきい値電圧の変動が抑制された相
補型デバイスとして機能する半導体装置が得られる。さ
らに、本発明によれば、第３半導体層のうちの第１半導
体領域に位置する部分には、第１導電型の不純物がドー
ピングされない。このため、本発明の方法によって得ら
れる相補型デバイスとして機能する半導体装置では、第
１半導体領域に形成されたヘテロＭＩＳの特性が損なわ
れることがない。
半導体層の厚さの変動に伴う、第２半導体領域に形成さ
れたヘテロＭＩＳのしきい値電圧の変動が抑制された相
補型デバイスとして機能する半導体装置が得られる。さ
らに、本発明によれば、第３半導体層のうちの第１半導
体領域に位置する部分には、第１導電型の不純物がドー
ピングされない。このため、本発明の方法によって得ら
れる相補型デバイスとして機能する半導体装置では、第
１半導体領域に形成されたヘテロＭＩＳの特性が損なわ
れることがない。
【００３４】上記工程（ｃ）では、第１導電型の不純物
濃度プロファイルの最大値が、上記第２半導体層内また
は上記第３半導体層内に存在するように、不純物イオン
を注入することが好ましい。
濃度プロファイルの最大値が、上記第２半導体層内また
は上記第３半導体層内に存在するように、不純物イオン
を注入することが好ましい。
【００３５】このことによって、第１半導体領域に形成
されたトランジスタにおけるしきい値電圧の変動が抑制
される。
されたトランジスタにおけるしきい値電圧の変動が抑制
される。
【００３６】
【発明の実施の形態】以下、図を参照しながら本発明の
実施形態を説明する。なお、簡単のため、各実施形態に
共通する構成要素は、同一の参照符号で示す。
実施形態を説明する。なお、簡単のため、各実施形態に
共通する構成要素は、同一の参照符号で示す。
【００３７】（実施形態１）まず、本実施形態のヘテロ
ＭＯＳの構成を説明する。図１は、ＳｉＧｅ層をチャネ
ル領域として用い、Ｓｉ／ＳｉＧｅヘテロ接合を利用し
た、本実施形態のＰチャネルヘテロＭＯＳ１０の断面構
造を示す。
ＭＯＳの構成を説明する。図１は、ＳｉＧｅ層をチャネ
ル領域として用い、Ｓｉ／ＳｉＧｅヘテロ接合を利用し
た、本実施形態のＰチャネルヘテロＭＯＳ１０の断面構
造を示す。
【００３８】図１に示すように、本実施形態のＰチャネ
ルヘテロＭＯＳ１０は、Ｐ型のＳｉ基板１１と、Ｓｉ基
板１１の上に設けられたＳｉＯ2膜（約６ｎｍ）からな
るゲート絶縁膜１２と、高濃度のＰ型不純物を含むポリ
シリコンからなり、ゲート絶縁膜１２の上に設けられた
ゲート電極１３と、ゲート絶縁膜１２の上に形成され、
ゲート電極１３の側面を覆うサイドウォールスペーサ１
４とを備えている。
ルヘテロＭＯＳ１０は、Ｐ型のＳｉ基板１１と、Ｓｉ基
板１１の上に設けられたＳｉＯ2膜（約６ｎｍ）からな
るゲート絶縁膜１２と、高濃度のＰ型不純物を含むポリ
シリコンからなり、ゲート絶縁膜１２の上に設けられた
ゲート電極１３と、ゲート絶縁膜１２の上に形成され、
ゲート電極１３の側面を覆うサイドウォールスペーサ１
４とを備えている。
【００３９】図１に示す本実施形態のＰチャネルヘテロ
ＭＯＳ１０は、その製造工程において、Ｓｉ基板１１の
上部に、結晶成長前にあらかじめイオン注入によって高
濃度のＮ型不純物（２×１０18atoms・ｃｍ-3）が導入さ
れて、Ｓｉ層１５が形成されている。このＳｉ層１５上
に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長された
Ｓｉ層１６と、ＳｉＧｅ層１７と、Ｓｉ層１８とが順に
形成されている。
ＭＯＳ１０は、その製造工程において、Ｓｉ基板１１の
上部に、結晶成長前にあらかじめイオン注入によって高
濃度のＮ型不純物（２×１０18atoms・ｃｍ-3）が導入さ
れて、Ｓｉ層１５が形成されている。このＳｉ層１５上
に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長された
Ｓｉ層１６と、ＳｉＧｅ層１７と、Ｓｉ層１８とが順に
形成されている。
【００４０】さらに、本実施形態のＰチャネルヘテロＭ
ＯＳ１０において、Ｓｉ層１５、Ｓｉ層１６、ＳｉＧｅ
層１７およびＳｉ層１８のうち、ゲート電極１３の両側
方に位置する領域には、高濃度のＰ型不純物を含むソー
ス領域１９及びドレイン領域２０が設けられている。
ＯＳ１０において、Ｓｉ層１５、Ｓｉ層１６、ＳｉＧｅ
層１７およびＳｉ層１８のうち、ゲート電極１３の両側
方に位置する領域には、高濃度のＰ型不純物を含むソー
ス領域１９及びドレイン領域２０が設けられている。
【００４１】また、Ｓｉ層１５のうち、ソース領域１９
とドレイン領域２０との間の領域は、高濃度のＮ型不純
物を含むＳｉボディ領域２１となっている。Ｓｉ層１６
およびＳｉＧｅ層１７は、いずれもａｓ−ｇｒｏｗｎの
状態では、Ｎ型不純物がドープされていないアンドープ
層となっており、Ｓｉ層１６およびＳｉＧｅ層１７のう
ち、ソース領域１９とドレイン領域２０との間の領域
は、それぞれ低濃度のＮ型不純物を含むＳｉバッファ領
域２２、および低濃度のＮ型不純物を含むＳｉＧｅチャ
ネル領域２３となっている。Ｓｉ膜１８のうちゲート絶
縁膜１２の直下に位置する領域は、Ｐ型不純物（５×１
０17atoms・ｃｍ-3）が導入されたＳｉキャップ領域２４
となっている。なお、ゲート絶縁膜１２は、Ｓｉ層１８
を熱酸化することによって形成されている。本実施形態
のＰチャネルヘテロＭＯＳ１０の動作時には、ゲート電
極１３に印加されたゲートバイアス電圧によって、Ｓｉ
Ｇｅチャネル領域２３およびＳｉキャップ領域２４は空
乏化し、正孔がＳｉＧｅチャネル領域２３を走行する。
とドレイン領域２０との間の領域は、高濃度のＮ型不純
物を含むＳｉボディ領域２１となっている。Ｓｉ層１６
およびＳｉＧｅ層１７は、いずれもａｓ−ｇｒｏｗｎの
状態では、Ｎ型不純物がドープされていないアンドープ
層となっており、Ｓｉ層１６およびＳｉＧｅ層１７のう
ち、ソース領域１９とドレイン領域２０との間の領域
は、それぞれ低濃度のＮ型不純物を含むＳｉバッファ領
域２２、および低濃度のＮ型不純物を含むＳｉＧｅチャ
ネル領域２３となっている。Ｓｉ膜１８のうちゲート絶
縁膜１２の直下に位置する領域は、Ｐ型不純物（５×１
０17atoms・ｃｍ-3）が導入されたＳｉキャップ領域２４
となっている。なお、ゲート絶縁膜１２は、Ｓｉ層１８
を熱酸化することによって形成されている。本実施形態
のＰチャネルヘテロＭＯＳ１０の動作時には、ゲート電
極１３に印加されたゲートバイアス電圧によって、Ｓｉ
Ｇｅチャネル領域２３およびＳｉキャップ領域２４は空
乏化し、正孔がＳｉＧｅチャネル領域２３を走行する。
【００４２】Ｓｉ層１６の厚さは１０ｎｍであり、Ｓｉ
Ｇｅ層１７、つまり、ＳｉＧｅチャネル領域２３の厚さ
は１５ｎｍである。また、ＳｉＧｅチャネル領域２３に
おけるＧｅ含有率は３０％である。
Ｇｅ層１７、つまり、ＳｉＧｅチャネル領域２３の厚さ
は１５ｎｍである。また、ＳｉＧｅチャネル領域２３に
おけるＧｅ含有率は３０％である。
【００４３】図２は、上述の従来のヘテロＭＯＳ１００
と、本実施形態のヘテロＭＯＳ１０とについて、しきい
値電圧とＳｉキャップ領域の厚さとの相関関係を表す。
と、本実施形態のヘテロＭＯＳ１０とについて、しきい
値電圧とＳｉキャップ領域の厚さとの相関関係を表す。
【００４４】従来のヘテロＭＯＳ１００では、Ｓｉキャ
ップ領域１０７にＮ型不純物がドーピングされており、
しきい値電圧とＳｉキャップ領域の厚さとの相関関係
は、図２に示す一点鎖線（Ａ）で表される。
ップ領域１０７にＮ型不純物がドーピングされており、
しきい値電圧とＳｉキャップ領域の厚さとの相関関係
は、図２に示す一点鎖線（Ａ）で表される。
【００４５】一方、Ｐ型不純物が５×１０17atoms・ｃｍ
-3程度ドーピングされたＳｉキャップ領域２４を備える
本実施形態のヘテロＭＯＳ１０では、しきい値電圧とＳ
ｉキャップ領域の厚さとの相関関係は、図２に示す実線
（Ｂ）で表される。図２からわかるように、本実施形態
のヘテロＭＯＳ１０では、従来のヘテロＭＯＳ１００に
比べて、しきい値の変動が小さくなっている。さらに、
Ｓｉキャップ領域２４のＰ型不純物濃度を多くした場合
（Ｐ型不純物濃度１×１０18atoms・ｃｍ-3）には、従来
のヘテロＭＯＳ１００の場合とは逆に、図２に示す破線
（Ｃ）で表されるように、Ｓｉキャップ領域２４の厚さ
が大きくなるにつれて、しきい値電圧の絶対値は小さく
なる。つまり、しきい値電圧は低くなる。これは、Ｓｉ
キャップ領域２４のうちドーピング濃度の高い領域が厚
くなり、ＳｉＧｅチャネル領域２３のポテンシャルが低
くなるからである。
-3程度ドーピングされたＳｉキャップ領域２４を備える
本実施形態のヘテロＭＯＳ１０では、しきい値電圧とＳ
ｉキャップ領域の厚さとの相関関係は、図２に示す実線
（Ｂ）で表される。図２からわかるように、本実施形態
のヘテロＭＯＳ１０では、従来のヘテロＭＯＳ１００に
比べて、しきい値の変動が小さくなっている。さらに、
Ｓｉキャップ領域２４のＰ型不純物濃度を多くした場合
（Ｐ型不純物濃度１×１０18atoms・ｃｍ-3）には、従来
のヘテロＭＯＳ１００の場合とは逆に、図２に示す破線
（Ｃ）で表されるように、Ｓｉキャップ領域２４の厚さ
が大きくなるにつれて、しきい値電圧の絶対値は小さく
なる。つまり、しきい値電圧は低くなる。これは、Ｓｉ
キャップ領域２４のうちドーピング濃度の高い領域が厚
くなり、ＳｉＧｅチャネル領域２３のポテンシャルが低
くなるからである。
【００４６】したがって、Ｓｉキャップ領域２４にＰ型
不純物をドーピングすることによって、プロセスにおけ
るバラツキによってＳｉキャップ領域２４の厚さが増大
しても、しきい値電圧の増大を抑えることができる。
不純物をドーピングすることによって、プロセスにおけ
るバラツキによってＳｉキャップ領域２４の厚さが増大
しても、しきい値電圧の増大を抑えることができる。
【００４７】従来のヘテロＭＯＳ１００では、Ｓｉキャ
ップ領域１０７は、加工時にＳｉＯ 2熱酸化膜形成工
程、洗浄工程などで膜減りするため、厚さを制御するこ
とが非常に困難である。従って、Ｓｉキャップ領域１０
７の厚さにバラツキが生じやすい。このため、同一ウェ
ハ内および各ウェハ間において、しきい値電圧のバラツ
キを生じさせる原因となっており、従来のヘテロＭＯＳ
における大きな問題となっている。
ップ領域１０７は、加工時にＳｉＯ 2熱酸化膜形成工
程、洗浄工程などで膜減りするため、厚さを制御するこ
とが非常に困難である。従って、Ｓｉキャップ領域１０
７の厚さにバラツキが生じやすい。このため、同一ウェ
ハ内および各ウェハ間において、しきい値電圧のバラツ
キを生じさせる原因となっており、従来のヘテロＭＯＳ
における大きな問題となっている。
【００４８】しかし、本実施形態によれば、Ｓｉキャッ
プ領域２４にＰ型不純物を適度にドーピングすることに
よって、プロセスにおけるバラツキによってＳｉキャッ
プ領域２４の厚さが変動しても、しきい値電圧の変動を
小さく抑えることができる。このことを、図３を参照し
ながさらに詳しく説明する。
プ領域２４にＰ型不純物を適度にドーピングすることに
よって、プロセスにおけるバラツキによってＳｉキャッ
プ領域２４の厚さが変動しても、しきい値電圧の変動を
小さく抑えることができる。このことを、図３を参照し
ながさらに詳しく説明する。
【００４９】図３（Ａ）〜（Ｃ）は、上述の図２のシミ
ュレーションに用いた不純物プロファイルを有する３種
類のヘテロＭＯＳについて、ゼロバイアス時のバンドプ
ロファイルを示す図である。図３（Ａ）〜（Ｃ）には、
Ｓｉキャップ領域の厚さ１、２、５および１０ｎｍにお
ける、それぞれ４種類のバンドプロファイルを示してい
る。
ュレーションに用いた不純物プロファイルを有する３種
類のヘテロＭＯＳについて、ゼロバイアス時のバンドプ
ロファイルを示す図である。図３（Ａ）〜（Ｃ）には、
Ｓｉキャップ領域の厚さ１、２、５および１０ｎｍにお
ける、それぞれ４種類のバンドプロファイルを示してい
る。
【００５０】図３（Ａ）に示すように、従来のヘテロＭ
ＯＳ１００では、ＳｉＧｅチャネル領域２３の価電子帯
のポテンシャル（図中の凸状部分）の絶対値が、Ｓｉキ
ャップ領域２４の厚さの増大に伴って高くなっている。
このことがしきい値電圧の上昇につながっている。
ＯＳ１００では、ＳｉＧｅチャネル領域２３の価電子帯
のポテンシャル（図中の凸状部分）の絶対値が、Ｓｉキ
ャップ領域２４の厚さの増大に伴って高くなっている。
このことがしきい値電圧の上昇につながっている。
【００５１】一方、図３（Ｂ）に示すように、Ｓｉキャ
ップ領域２４にＰ型不純物を5×101 7atoms・cm-3程度ド
ーピングした本実施形態のヘテロＭＯＳ１０では、Ｓｉ
キャップ領域２４の厚さが変動しても、ＳｉＧｅチャネ
ル領域２３の価電子帯のポテンシャル（図中の凸状部
分）はほぼ一定であり、界面における価電子帯端のポテ
ンシャルが±０．０５ｅＶの範囲内にある。つまり、し
きい値電圧の変動が抑制されている。
ップ領域２４にＰ型不純物を5×101 7atoms・cm-3程度ド
ーピングした本実施形態のヘテロＭＯＳ１０では、Ｓｉ
キャップ領域２４の厚さが変動しても、ＳｉＧｅチャネ
ル領域２３の価電子帯のポテンシャル（図中の凸状部
分）はほぼ一定であり、界面における価電子帯端のポテ
ンシャルが±０．０５ｅＶの範囲内にある。つまり、し
きい値電圧の変動が抑制されている。
【００５２】さらに、Ｓｉキャップ領域２４にドーピン
グされるＰ型不純物の濃度を高くした場合には、図３
（Ｃ）に示すように、Ｓｉキャップ領域２４の厚さの増
大に伴って、ＳｉＧｅチャネル領域２３の価電子帯のポ
テンシャル（図中の凸状部分）の絶対値は低くなってい
る。これは、図２において破線で示したしきい値電圧の
低下と対応している。
グされるＰ型不純物の濃度を高くした場合には、図３
（Ｃ）に示すように、Ｓｉキャップ領域２４の厚さの増
大に伴って、ＳｉＧｅチャネル領域２３の価電子帯のポ
テンシャル（図中の凸状部分）の絶対値は低くなってい
る。これは、図２において破線で示したしきい値電圧の
低下と対応している。
【００５３】以上のことから、Ｓｉキャップ領域２４の
厚さの変化に対して、しきい値電圧の変動を小さくする
ためには、ＳｉＧｅチャネル領域２３のポテンシャルが
ほぼ等しくなるようドーピング濃度を設定すればよいこ
とがわかる。
厚さの変化に対して、しきい値電圧の変動を小さくする
ためには、ＳｉＧｅチャネル領域２３のポテンシャルが
ほぼ等しくなるようドーピング濃度を設定すればよいこ
とがわかる。
【００５４】次に、上述のＳｉキャップ領域が異なる３
種類のヘテロＭＯＳのＶｇ−Ｉｄ特性を、図４に示す。
図４は、図２および図３に示した３種類のヘテロＭＯＳ
におけるＶｇ−Ｉｄ特性のシミュレーション結果であ
る。ここでは、Ｓｉキャップ領域２４およびＳｉキャッ
プ領域１０７の厚さは５ｎｍである。
種類のヘテロＭＯＳのＶｇ−Ｉｄ特性を、図４に示す。
図４は、図２および図３に示した３種類のヘテロＭＯＳ
におけるＶｇ−Ｉｄ特性のシミュレーション結果であ
る。ここでは、Ｓｉキャップ領域２４およびＳｉキャッ
プ領域１０７の厚さは５ｎｍである。
【００５５】図４に示すように、一点鎖線（Ａ）で表さ
れる従来のヘテロＭＯＳ１００に比べて、実線（Ｂ）で
表されるＳｉキャップ領域２４にＰ型不純物を５×１０
17atoms・cm-3程度ドーピングした本実施形態のヘテロＭ
ＯＳ１０は、所定のドレイン電流を低いゲート電圧で流
すことができる。さらに、Ｓｉキャップ領域２４にドー
ピングされるＰ型不純物の濃度を高くした場合には、破
線（Ｃ）で表されるように、所定のドレイン電流をさら
に低いゲート電圧で流すことができる。
れる従来のヘテロＭＯＳ１００に比べて、実線（Ｂ）で
表されるＳｉキャップ領域２４にＰ型不純物を５×１０
17atoms・cm-3程度ドーピングした本実施形態のヘテロＭ
ＯＳ１０は、所定のドレイン電流を低いゲート電圧で流
すことができる。さらに、Ｓｉキャップ領域２４にドー
ピングされるＰ型不純物の濃度を高くした場合には、破
線（Ｃ）で表されるように、所定のドレイン電流をさら
に低いゲート電圧で流すことができる。
【００５６】このことからわかるように、従来のへテロ
ＭＯＳ１００に比べて、Ｓｉキャップ領域２４にＰ型不
純物をドーピングした本実施形態のヘテロＭＯＳ１０
は、しきい値電圧を小さくすることができるという効果
が有る。なお、Ｓｉキャップ領域２４の厚さの変動に伴
う、ヘテロＭＯＳのしきい値電圧の変動を抑制するため
には、Ｓｉキャップ領域２４に含まれるＰ型不純物の濃
度は、１×１０17atoms・cm-3以上であればよい。また、
Ｓｉキャップ領域２４に含まれるＰ型不純物の濃度が１
×１０18atoms・cm-3以下であることが好ましい。これ
は、図２および図３に示すように、上記のＰ型不純物の
濃度の範囲では、Ｓｉキャップ領域２４の厚さの変動に
伴うヘテロＭＯＳのしきい値電圧の変動を抑制する効果
が高いからである。
ＭＯＳ１００に比べて、Ｓｉキャップ領域２４にＰ型不
純物をドーピングした本実施形態のヘテロＭＯＳ１０
は、しきい値電圧を小さくすることができるという効果
が有る。なお、Ｓｉキャップ領域２４の厚さの変動に伴
う、ヘテロＭＯＳのしきい値電圧の変動を抑制するため
には、Ｓｉキャップ領域２４に含まれるＰ型不純物の濃
度は、１×１０17atoms・cm-3以上であればよい。また、
Ｓｉキャップ領域２４に含まれるＰ型不純物の濃度が１
×１０18atoms・cm-3以下であることが好ましい。これ
は、図２および図３に示すように、上記のＰ型不純物の
濃度の範囲では、Ｓｉキャップ領域２４の厚さの変動に
伴うヘテロＭＯＳのしきい値電圧の変動を抑制する効果
が高いからである。
【００５７】図５は、ヘテロＭＯＳにおいて、ゲート電
圧を印加することによって、ゲート絶縁膜１２（ＳｉＯ
2）／Ｓｉキャップ領域２４の界面（寄生チャネル）、
およびＳｉキャップ領域２４／ＳｉＧｅチャネル領域２
３の界面（チャネル）に蓄積されるホールのピーク濃度
をゲート電圧に対してプロットしたものである。
圧を印加することによって、ゲート絶縁膜１２（ＳｉＯ
2）／Ｓｉキャップ領域２４の界面（寄生チャネル）、
およびＳｉキャップ領域２４／ＳｉＧｅチャネル領域２
３の界面（チャネル）に蓄積されるホールのピーク濃度
をゲート電圧に対してプロットしたものである。
【００５８】図５に示すように、Ｎ型不純物（濃度１×
１０17atoms・ｃｍ-3）がドーピングされたＳｉキャップ
領域１０７を備える従来のヘテロＭＯＳ１００（一点鎖
線（Ａ））では、Ｓｉキャップ領域２４／ＳｉＧｅチャ
ネル領域２３の界面に蓄積されるホール数が寄生チャネ
ルのホール数より大きい範囲は、図中の電圧範囲Ａであ
る。一方、Ｓｉキャップ領域２４にＰ型不純物がドーピ
ングされたＳｉキャップ領域２４を備える本実施形態の
ヘテロＭＯＳ１０では、Ｓｉキャップ領域２４／ＳｉＧ
ｅチャネル領域２３の界面に蓄積されるホール数が寄生
チャネルのホール数より大きい範囲が、Ｐ型不純物濃度
が５×１０17atoms・ｃｍ-3（実線（Ｂ））、１×１０
18atoms・ｃｍ-3（破線（Ｃ））と増大するにつれて、
図中の電圧範囲Ｂ、Ｃと順次拡大していることがわか
る。これは、従来のヘテロＭＯＳ１００において問題と
なっている寄生チャネルを抑制し、高い駆動力を得るこ
とができることを示している。
１０17atoms・ｃｍ-3）がドーピングされたＳｉキャップ
領域１０７を備える従来のヘテロＭＯＳ１００（一点鎖
線（Ａ））では、Ｓｉキャップ領域２４／ＳｉＧｅチャ
ネル領域２３の界面に蓄積されるホール数が寄生チャネ
ルのホール数より大きい範囲は、図中の電圧範囲Ａであ
る。一方、Ｓｉキャップ領域２４にＰ型不純物がドーピ
ングされたＳｉキャップ領域２４を備える本実施形態の
ヘテロＭＯＳ１０では、Ｓｉキャップ領域２４／ＳｉＧ
ｅチャネル領域２３の界面に蓄積されるホール数が寄生
チャネルのホール数より大きい範囲が、Ｐ型不純物濃度
が５×１０17atoms・ｃｍ-3（実線（Ｂ））、１×１０
18atoms・ｃｍ-3（破線（Ｃ））と増大するにつれて、
図中の電圧範囲Ｂ、Ｃと順次拡大していることがわか
る。これは、従来のヘテロＭＯＳ１００において問題と
なっている寄生チャネルを抑制し、高い駆動力を得るこ
とができることを示している。
【００５９】以上に述べたように、Ｓｉキャップ領域２
４にＰ型不純物を適度に導入することによって、Ｓｉキ
ャップ領域２４の厚さの変動に伴う、ヘテロＭＯＳのし
きい値電圧の変動を抑制することが可能となる。従っ
て、プロセスのバラツキに起因したＳｉキャップ領域２
４の厚さにバラツキが生じた場合にも、同一ウェハ内、
各ウェハ間、ロット間におけるしきい値のバラツキを低
減することができる。特に、本実施形態のヘテロＭＯＳ
１０を複数個用いて集積回路を構成する場合、各ヘテロ
ＭＯＳ１０の間でしきい値電圧のバラツキをより低減す
るためには、各ヘテロＭＯＳ１０におけるＳｉキャップ
領域２４の厚さもあまり変化しないことが好ましく、具
体的には１０ｎｍ以下であることが好ましい。
４にＰ型不純物を適度に導入することによって、Ｓｉキ
ャップ領域２４の厚さの変動に伴う、ヘテロＭＯＳのし
きい値電圧の変動を抑制することが可能となる。従っ
て、プロセスのバラツキに起因したＳｉキャップ領域２
４の厚さにバラツキが生じた場合にも、同一ウェハ内、
各ウェハ間、ロット間におけるしきい値のバラツキを低
減することができる。特に、本実施形態のヘテロＭＯＳ
１０を複数個用いて集積回路を構成する場合、各ヘテロ
ＭＯＳ１０の間でしきい値電圧のバラツキをより低減す
るためには、各ヘテロＭＯＳ１０におけるＳｉキャップ
領域２４の厚さもあまり変化しないことが好ましく、具
体的には１０ｎｍ以下であることが好ましい。
【００６０】また、ヘテロＭＯＳのしきい値電圧を下げ
ることも可能である。さらに、従来のヘテロＭＯＳで課
題となっている寄生チャネルを抑制し、高い駆動力を実
現することができる。
ることも可能である。さらに、従来のヘテロＭＯＳで課
題となっている寄生チャネルを抑制し、高い駆動力を実
現することができる。
【００６１】
【００６２】（実施形態２）次に、本実施形態のヘテロ
ＤＴＭＯＳの構成を説明する。図６は、ＳｉＧｅ層をチ
ャネル領域として用い、Ｓｉ／ＳｉＧｅヘテロ接合を利
用した、本実施形態のＰチャネルヘテロＤＴＭＯＳ６０
の断面構造を示す。図７は、本実施形態のＰチャネルヘ
テロＤＴＭＯＳ６０の上面図である。
ＤＴＭＯＳの構成を説明する。図６は、ＳｉＧｅ層をチ
ャネル領域として用い、Ｓｉ／ＳｉＧｅヘテロ接合を利
用した、本実施形態のＰチャネルヘテロＤＴＭＯＳ６０
の断面構造を示す。図７は、本実施形態のＰチャネルヘ
テロＤＴＭＯＳ６０の上面図である。
【００６３】図６に示すように、本実施形態のＰチャネ
ルヘテロＤＴＭＯＳ６０は、Ｐ型のＳｉ基板１１と、Ｓ
ｉ基板１１の上に設けられたＳｉＯ2膜（約６ｎｍ）か
らなるゲート絶縁膜１２と、高濃度のＰ型不純物を含む
ポリシリコンからなり、ゲート絶縁膜１２の上に設けら
れたゲート電極１３と、ゲート絶縁膜１２の上に形成さ
れ、ゲート電極１３の側面を覆うサイドウォールスペー
サ１４とを備えている。
ルヘテロＤＴＭＯＳ６０は、Ｐ型のＳｉ基板１１と、Ｓ
ｉ基板１１の上に設けられたＳｉＯ2膜（約６ｎｍ）か
らなるゲート絶縁膜１２と、高濃度のＰ型不純物を含む
ポリシリコンからなり、ゲート絶縁膜１２の上に設けら
れたゲート電極１３と、ゲート絶縁膜１２の上に形成さ
れ、ゲート電極１３の側面を覆うサイドウォールスペー
サ１４とを備えている。
【００６４】図６に示す本実施形態のＰチャネルヘテロ
ＤＴＭＯＳ６０は、その製造工程において、Ｓｉ基板１
１の上部に、結晶成長前にあらかじめイオン注入によっ
て高濃度のＮ型不純物（２×１０18atoms・ｃｍ-3）が導
入されて、Ｓｉ層１５が形成されている。このＳｉ層１
５上に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長さ
れたＳｉ層１６と、ＳｉＧｅ層１７と、Ｓｉ層１８とが
順に形成されている。
ＤＴＭＯＳ６０は、その製造工程において、Ｓｉ基板１
１の上部に、結晶成長前にあらかじめイオン注入によっ
て高濃度のＮ型不純物（２×１０18atoms・ｃｍ-3）が導
入されて、Ｓｉ層１５が形成されている。このＳｉ層１
５上に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長さ
れたＳｉ層１６と、ＳｉＧｅ層１７と、Ｓｉ層１８とが
順に形成されている。
【００６５】さらに、本実施形態のＰチャネルヘテロＤ
ＴＭＯＳ６０において、Ｓｉ層１５、Ｓｉ層１６、Ｓｉ
Ｇｅ層１７およびＳｉ層１８のうち、ゲート電極１３の
両側方に位置する領域には、高濃度のＰ型不純物を含む
ソース領域１９及びドレイン領域２０が設けられてい
る。
ＴＭＯＳ６０において、Ｓｉ層１５、Ｓｉ層１６、Ｓｉ
Ｇｅ層１７およびＳｉ層１８のうち、ゲート電極１３の
両側方に位置する領域には、高濃度のＰ型不純物を含む
ソース領域１９及びドレイン領域２０が設けられてい
る。
【００６６】また、Ｓｉ層１５のうち、ソース領域１９
とドレイン領域２０との間の領域は、高濃度のＮ型不純
物を含むＳｉボディ領域２１となっている。Ｓｉボディ
領域２１とゲート電極１３とは、配線２５で電気的に短
絡されている。具体的には、図７に示すように、ゲート
電極１３とＳｉボディ領域２１とが、チャネルが形成さ
れる領域外で直接接続されている。
とドレイン領域２０との間の領域は、高濃度のＮ型不純
物を含むＳｉボディ領域２１となっている。Ｓｉボディ
領域２１とゲート電極１３とは、配線２５で電気的に短
絡されている。具体的には、図７に示すように、ゲート
電極１３とＳｉボディ領域２１とが、チャネルが形成さ
れる領域外で直接接続されている。
【００６７】Ｓｉ層１６およびＳｉＧｅ層１７は、いず
れもａｓ−ｇｒｏｗｎの状態では、Ｎ型不純物がドープ
されていないアンドープ層となっており、Ｓｉ層１６お
よびＳｉＧｅ層１７のうち、ソース領域１９とドレイン
領域２０との間の領域は、それぞれ低濃度のＮ型不純物
を含むＳｉバッファ領域２２、および低濃度のＮ型不純
物を含むＳｉＧｅチャネル領域２３となっている。Ｓｉ
膜１８のうちゲート絶縁膜１２の直下に位置する領域
は、Ｐ型不純物（５×１０17atoms・ｃｍ-3）が導入され
たＳｉキャップ領域２４となっている。なお、ゲート絶
縁膜１２は、Ｓｉ層１８を熱酸化することによって形成
されている。本実施形態のＰチャネルヘテロＭＯＳ１０
の動作時には、ゲート電極１３に印加されるゲートバイ
アス電圧によって、ＳｉＧｅチャネル領域２３およびＳ
ｉキャップ領域２４は空乏化し、正孔がＳｉＧｅチャネ
ル領域２３を走行する。
れもａｓ−ｇｒｏｗｎの状態では、Ｎ型不純物がドープ
されていないアンドープ層となっており、Ｓｉ層１６お
よびＳｉＧｅ層１７のうち、ソース領域１９とドレイン
領域２０との間の領域は、それぞれ低濃度のＮ型不純物
を含むＳｉバッファ領域２２、および低濃度のＮ型不純
物を含むＳｉＧｅチャネル領域２３となっている。Ｓｉ
膜１８のうちゲート絶縁膜１２の直下に位置する領域
は、Ｐ型不純物（５×１０17atoms・ｃｍ-3）が導入され
たＳｉキャップ領域２４となっている。なお、ゲート絶
縁膜１２は、Ｓｉ層１８を熱酸化することによって形成
されている。本実施形態のＰチャネルヘテロＭＯＳ１０
の動作時には、ゲート電極１３に印加されるゲートバイ
アス電圧によって、ＳｉＧｅチャネル領域２３およびＳ
ｉキャップ領域２４は空乏化し、正孔がＳｉＧｅチャネ
ル領域２３を走行する。
【００６８】Ｓｉ層１６の厚さは１０ｎｍであり、Ｓｉ
Ｇｅ層１７、つまり、ＳｉＧｅチャネル領域２３の厚さ
は１５ｎｍである。また、ＳｉＧｅチャネル領域２３に
おけるＧｅ含有率は３０％である。
Ｇｅ層１７、つまり、ＳｉＧｅチャネル領域２３の厚さ
は１５ｎｍである。また、ＳｉＧｅチャネル領域２３に
おけるＧｅ含有率は３０％である。
【００６９】上述の内容からわかるように、基本的に
は、上記実施形態１で示したヘテロＭＯＳの構造と同じ
であるが、ゲート電極１３とＳｉボディ領域２１が電気
的に短絡されている点が異なる。
は、上記実施形態１で示したヘテロＭＯＳの構造と同じ
であるが、ゲート電極１３とＳｉボディ領域２１が電気
的に短絡されている点が異なる。
【００７０】本実施形態のヘテロＤＴＭＯＳ６０では、
図６に示すように、ゲート電極１３と、Ｓｉボディ領域
２１とが短絡されている。このため、ゲート電極１３に
ゲートバイアス電圧が印加されると、Ｓｉボディ領域２
１を介してＳｉチャネル領域２３にゲートバイアス電圧
と同じ大きさの順方向バイアス電圧が印加されることに
なる。これにより、ゲートバイアスオフ時には通常のＭ
ＯＳトランジスタと同じ状態となり、また、ゲートバイ
アスオン時には、ゲートバイアス電圧の増大にともなっ
てＳｉボディ領域２１が順方向にバイアスされていくの
で、しきい値電圧が低下していく。従って、従来のＳｉ
基板を用いたＤＴＭＯＳに比べて、低いしきい値電圧で
動作させることができる。
図６に示すように、ゲート電極１３と、Ｓｉボディ領域
２１とが短絡されている。このため、ゲート電極１３に
ゲートバイアス電圧が印加されると、Ｓｉボディ領域２
１を介してＳｉチャネル領域２３にゲートバイアス電圧
と同じ大きさの順方向バイアス電圧が印加されることに
なる。これにより、ゲートバイアスオフ時には通常のＭ
ＯＳトランジスタと同じ状態となり、また、ゲートバイ
アスオン時には、ゲートバイアス電圧の増大にともなっ
てＳｉボディ領域２１が順方向にバイアスされていくの
で、しきい値電圧が低下していく。従って、従来のＳｉ
基板を用いたＤＴＭＯＳに比べて、低いしきい値電圧で
動作させることができる。
【００７１】また、本実施形態のヘテロＤＴＭＯＳ６０
では、基板バイアス係数γを大きくできるので、動作時
のしきい値が大きく低下し、実効的なゲートオーバード
ライブ量が増大する。この結果、高いオン電流を得るこ
とができる。つまり、ヘテロＤＴＭＯＳ６０によれば、
低電圧でも高い電流駆動力、および速いスイッチング速
度を実現することができる。
では、基板バイアス係数γを大きくできるので、動作時
のしきい値が大きく低下し、実効的なゲートオーバード
ライブ量が増大する。この結果、高いオン電流を得るこ
とができる。つまり、ヘテロＤＴＭＯＳ６０によれば、
低電圧でも高い電流駆動力、および速いスイッチング速
度を実現することができる。
【００７２】図８は、従来のヘテロＭＯＳ１００におい
て、ゲート電極１３とＳｉボディ領域２１が電気的に短
絡されているヘテロＤＴＭＯＳ（以下、従来型へテロＤ
ＴＭＯＳと称す）と、Ｓｉキャップ領域２４にＰ型の不
純物を導入した本実施形態のヘテロＤＴＭＯＳ６０とに
ついて、しきい値電圧とＳｉキャップ領域の厚さとの相
関関係を表す。
て、ゲート電極１３とＳｉボディ領域２１が電気的に短
絡されているヘテロＤＴＭＯＳ（以下、従来型へテロＤ
ＴＭＯＳと称す）と、Ｓｉキャップ領域２４にＰ型の不
純物を導入した本実施形態のヘテロＤＴＭＯＳ６０とに
ついて、しきい値電圧とＳｉキャップ領域の厚さとの相
関関係を表す。
【００７３】従来型ヘテロＤＴＭＯＳでは、Ｓｉキャッ
プ領域１０７にＮ型不純物がドーピングされており、し
きい値電圧とＳｉキャップ領域の厚さとの相関関係は、
図８に示す一点鎖線（ａ）で表される。
プ領域１０７にＮ型不純物がドーピングされており、し
きい値電圧とＳｉキャップ領域の厚さとの相関関係は、
図８に示す一点鎖線（ａ）で表される。
【００７４】一方、Ｐ型不純物が５×１０17atoms・ｃｍ
-3程度ドーピングされたＳｉキャップ領域２４を備える
本実施形態のヘテロＤＴＭＯＳ６０では、しきい値電圧
とＳｉキャップ領域２４の厚さとの相関関係は、図８に
示す実線（ｂ）で表される。図８からわかるように、本
実施形態のヘテロＤＴＭＯＳ６０では、従来型ヘテロＤ
ＴＭＯＳに比べて、しきい値の変動が小さくなってい
る。さらに、Ｓｉキャップ領域２４のＰ型不純物濃度を
多くした場合（Ｐ型不純物濃度１×１０18atoms・ｃ
ｍ-3：図８中の破線（ｃ））には、従来型ヘテロＤＴＭ
ＯＳの場合（一点鎖線（ａ））とは逆に、Ｓｉキャップ
領域２４の厚さを大きくなるにつれて、しきい値電圧の
絶対値は小さくなる。つまり、しきい値電圧は低くな
る。これは、Ｓｉキャップ領域２４のうちドーピング濃
度の高い領域が厚くなり、ＳｉＧｅチャネル領域２３の
ポテンシャルが低くなるからである。
-3程度ドーピングされたＳｉキャップ領域２４を備える
本実施形態のヘテロＤＴＭＯＳ６０では、しきい値電圧
とＳｉキャップ領域２４の厚さとの相関関係は、図８に
示す実線（ｂ）で表される。図８からわかるように、本
実施形態のヘテロＤＴＭＯＳ６０では、従来型ヘテロＤ
ＴＭＯＳに比べて、しきい値の変動が小さくなってい
る。さらに、Ｓｉキャップ領域２４のＰ型不純物濃度を
多くした場合（Ｐ型不純物濃度１×１０18atoms・ｃ
ｍ-3：図８中の破線（ｃ））には、従来型ヘテロＤＴＭ
ＯＳの場合（一点鎖線（ａ））とは逆に、Ｓｉキャップ
領域２４の厚さを大きくなるにつれて、しきい値電圧の
絶対値は小さくなる。つまり、しきい値電圧は低くな
る。これは、Ｓｉキャップ領域２４のうちドーピング濃
度の高い領域が厚くなり、ＳｉＧｅチャネル領域２３の
ポテンシャルが低くなるからである。
【００７５】また、上記実施形態１で示したヘテロＭＯ
Ｓ１０における、しきい値電圧の変動に比べて、その変
化量が小さくなっている。このことから、上記実施形態
１のヘテロＭＯＳ１０に比べて、本実施形態のヘテロＤ
ＴＭＯＳ６０の方が、しきい値電圧の安定化に対して有
効であることがわかる。なお、Ｓｉキャップ領域２４の
厚さの変動に伴う、ヘテロＤＴＭＯＳのしきい値電圧の
変動を抑制するためには、Ｓｉキャップ領域２４に含ま
れるＰ型不純物の濃度は、１×１０17atoms・cm -3以上で
あればよい。また、Ｓｉキャップ領域２４に含まれるＰ
型不純物の濃度が１×１０18atoms・cm-3以下であること
が好ましい。これは、図８に示すように、上記のＰ型不
純物の濃度の範囲では、Ｓｉキャップ領域２４の厚さの
変動に伴うヘテロＭＯＳのしきい値電圧の変動を抑制す
る効果が高いからである。
Ｓ１０における、しきい値電圧の変動に比べて、その変
化量が小さくなっている。このことから、上記実施形態
１のヘテロＭＯＳ１０に比べて、本実施形態のヘテロＤ
ＴＭＯＳ６０の方が、しきい値電圧の安定化に対して有
効であることがわかる。なお、Ｓｉキャップ領域２４の
厚さの変動に伴う、ヘテロＤＴＭＯＳのしきい値電圧の
変動を抑制するためには、Ｓｉキャップ領域２４に含ま
れるＰ型不純物の濃度は、１×１０17atoms・cm -3以上で
あればよい。また、Ｓｉキャップ領域２４に含まれるＰ
型不純物の濃度が１×１０18atoms・cm-3以下であること
が好ましい。これは、図８に示すように、上記のＰ型不
純物の濃度の範囲では、Ｓｉキャップ領域２４の厚さの
変動に伴うヘテロＭＯＳのしきい値電圧の変動を抑制す
る効果が高いからである。
【００７６】図９は、従来型へテロＤＴＭＯＳと、Ｓｉ
キャップ領域２４にＰ型不純物を導入した本実施形態の
ヘテロＤＴＭＯＳ６０とについて、Ｖｇ−Ｉｄ特性をシ
ミュレーションした結果を示す。ここでは、従来型へテ
ロＤＴＭＯＳのＳｉキャップ領域１０７、および本実施
形態のヘテロＤＴＭＯＳ６０のＳｉキャップ領域２４の
厚さは、いずれも５ｎｍである。
キャップ領域２４にＰ型不純物を導入した本実施形態の
ヘテロＤＴＭＯＳ６０とについて、Ｖｇ−Ｉｄ特性をシ
ミュレーションした結果を示す。ここでは、従来型へテ
ロＤＴＭＯＳのＳｉキャップ領域１０７、および本実施
形態のヘテロＤＴＭＯＳ６０のＳｉキャップ領域２４の
厚さは、いずれも５ｎｍである。
【００７７】図９において、一点鎖線（ａ）で表される
従来型へテロＤＴＭＯＳと、実線（ｂ）で表される本実
施形態のヘテロＤＴＭＯＳ６０とを比較すると、しきい
値電圧を小さくすることができることがわかる。
従来型へテロＤＴＭＯＳと、実線（ｂ）で表される本実
施形態のヘテロＤＴＭＯＳ６０とを比較すると、しきい
値電圧を小さくすることができることがわかる。
【００７８】一般に、ＤＴＭＯＳでは、Ｐ型のゲート−
Ｎ型のボディ（ベース）−Ｐ型のソース領域１９（エミ
ッタ）・ドレイン領域２０（コレクタ）間に横方向の寄
生バイポーラトランジスタが発生し、このトランジスタ
がオンして流れるボディ電流が実用上問題となることが
ある。
Ｎ型のボディ（ベース）−Ｐ型のソース領域１９（エミ
ッタ）・ドレイン領域２０（コレクタ）間に横方向の寄
生バイポーラトランジスタが発生し、このトランジスタ
がオンして流れるボディ電流が実用上問題となることが
ある。
【００７９】しかし、図９に示すように、従来型へテロ
ＤＴＭＯＳと、本実施形態のヘテロＤＴＭＯＳ６０との
間では、ボディ電流に変化がない。つまり、本実施形態
のヘテロＤＴＭＯＳ６０では、ボディ電流とドレイン電
流の差が拡大され、ボディ電流で制限される動作電圧範
囲の拡大を図ることができる。
ＤＴＭＯＳと、本実施形態のヘテロＤＴＭＯＳ６０との
間では、ボディ電流に変化がない。つまり、本実施形態
のヘテロＤＴＭＯＳ６０では、ボディ電流とドレイン電
流の差が拡大され、ボディ電流で制限される動作電圧範
囲の拡大を図ることができる。
【００８０】図１０は、従来型ヘテロＤＴＭＯＳ（ボデ
ィ領域２１のＮ型不純物濃度：２×１０18atoms・ｃ
ｍ-3）と本実施形態のヘテロＤＴＭＯＳ６０とのしきい
値が等しくなるように、本実施形態のヘテロＤＴＭＯＳ
６０のＳｉボディ領域２１のＮ型不純物濃度を高く（２
×１０19atoms・ｃｍ-3）設定し、それぞれのヘテロＤＴ
ＭＯＳのＶｇ−Ｉｄ特性を示した図である。
ィ領域２１のＮ型不純物濃度：２×１０18atoms・ｃ
ｍ-3）と本実施形態のヘテロＤＴＭＯＳ６０とのしきい
値が等しくなるように、本実施形態のヘテロＤＴＭＯＳ
６０のＳｉボディ領域２１のＮ型不純物濃度を高く（２
×１０19atoms・ｃｍ-3）設定し、それぞれのヘテロＤＴ
ＭＯＳのＶｇ−Ｉｄ特性を示した図である。
【００８１】本実施形態によれば、Ｓｉキャップ領域２
４にＰ型不純物をドーピングすることによって、しきい
値が低下する分、ボディ領域２１の不純物濃度を高く設
定できる。ボディ領域２１の不純物濃度が高くなると、
ソース−ボディ間のビルトインポテンシャルが増大す
る。従って、横方向の寄生バイポーラトランジスタに発
生するボディ電流を低く抑制することができる。すなわ
ち、動作電圧範囲の拡大が図れる。さらに、ボディ領域
２１の不純物濃度を高くすると、ソース−ドレイン間に
電圧を印加したときに、ソース領域１９およびドレイン
領域２０からの空乏層の広がりが抑制される。従って、
ボディ濃度を高くしても低いしきい値電圧を保つことが
でき、ゲート長を短くした場合に生じるショートチャネ
ル効果も十分に抑制することができる。なお、本実施形
態では、Ｓｉボディ領域２１の不純物濃度を２×１０19
atoms・ｃｍ-3に設定しているが、５×１０18atoms・ｃｍ
-3以上であれば、同様の効果が得られる。
４にＰ型不純物をドーピングすることによって、しきい
値が低下する分、ボディ領域２１の不純物濃度を高く設
定できる。ボディ領域２１の不純物濃度が高くなると、
ソース−ボディ間のビルトインポテンシャルが増大す
る。従って、横方向の寄生バイポーラトランジスタに発
生するボディ電流を低く抑制することができる。すなわ
ち、動作電圧範囲の拡大が図れる。さらに、ボディ領域
２１の不純物濃度を高くすると、ソース−ドレイン間に
電圧を印加したときに、ソース領域１９およびドレイン
領域２０からの空乏層の広がりが抑制される。従って、
ボディ濃度を高くしても低いしきい値電圧を保つことが
でき、ゲート長を短くした場合に生じるショートチャネ
ル効果も十分に抑制することができる。なお、本実施形
態では、Ｓｉボディ領域２１の不純物濃度を２×１０19
atoms・ｃｍ-3に設定しているが、５×１０18atoms・ｃｍ
-3以上であれば、同様の効果が得られる。
【００８２】以上に述べたように、Ｓｉキャップ領域２
４にＰ型不純物を適度にドーピングすることによって、
Ｓｉキャップ領域の厚さの変動に伴う、しきい値電圧の
変動を抑制することが可能となる。従って、プロセスの
バラツキに起因したＳｉキャップ領域２４の厚さにバラ
ツキが生じた場合にも、同一ウェハ内、各ウェハ間、ロ
ット間におけるしきい値のバラツキを低減することがで
きる。特に、本実施形態のヘテロＤＴＭＯＳ２０を複数
個用いて集積回路を構成する場合、各ヘテロＤＴＭＯＳ
６０の間でしきい値電圧のバラツキをより低減するため
には、各ヘテロＤＴＭＯＳ６０におけるＳｉキャップ領
域２４の厚さもあまり変化しないことが好ましく、具体
的には１０ｎｍ以下であることが好ましい。
４にＰ型不純物を適度にドーピングすることによって、
Ｓｉキャップ領域の厚さの変動に伴う、しきい値電圧の
変動を抑制することが可能となる。従って、プロセスの
バラツキに起因したＳｉキャップ領域２４の厚さにバラ
ツキが生じた場合にも、同一ウェハ内、各ウェハ間、ロ
ット間におけるしきい値のバラツキを低減することがで
きる。特に、本実施形態のヘテロＤＴＭＯＳ２０を複数
個用いて集積回路を構成する場合、各ヘテロＤＴＭＯＳ
６０の間でしきい値電圧のバラツキをより低減するため
には、各ヘテロＤＴＭＯＳ６０におけるＳｉキャップ領
域２４の厚さもあまり変化しないことが好ましく、具体
的には１０ｎｍ以下であることが好ましい。
【００８３】また、Ｓｉキャップ領域２４にＰ型不純物
を適度にドーピングすることによって、しきい値電圧を
下げることも可能である。
を適度にドーピングすることによって、しきい値電圧を
下げることも可能である。
【００８４】さらに、ヘテロＤＴＭＯＳ構造で課題とな
っているボディ電流を抑制し、広い動作電圧範囲を実現
することができ、ショートチャネル効果を十分抑制する
ことができる。
っているボディ電流を抑制し、広い動作電圧範囲を実現
することができ、ショートチャネル効果を十分抑制する
ことができる。
【００８５】
【００８６】（実施形態３）本実施形態では、相補型ヘ
テロＭＯＳの構成を説明する。図１１は、ＳｉＧｅ層を
チャネル領域として用い、Ｓｉ／ＳｉＧｅヘテロ接合を
利用した、本実施形態の相補型ヘテロＭＯＳ７０の断面
構造を示す。
テロＭＯＳの構成を説明する。図１１は、ＳｉＧｅ層を
チャネル領域として用い、Ｓｉ／ＳｉＧｅヘテロ接合を
利用した、本実施形態の相補型ヘテロＭＯＳ７０の断面
構造を示す。
【００８７】図１１に示すように、本実施形態の相補型
ヘテロＭＯＳ７０は、Ｓｉ層１５ａと、Ｓｉ層１５ａに
酸素イオンを注入するなどの方法により形成された埋め
込み酸化膜１５ｂと、埋め込み酸化膜１５ｂの上に設け
られたＰチャネルヘテロＭＯＳ（以下、Ｐ−ヘテロＭＯ
Ｓと称す）用の半導体層３０と、埋め込み酸化膜１５ｂ
の上に設けられたＮチャネルヘテロＭＯＳ（以下、Ｎ−
ヘテロＭＯＳと称す）用の半導体層９０とを有してい
る。半導体層３０の上には、ＳｉＯ2膜（約６ｎｍ）か
らなるゲート絶縁膜１２と、高濃度のＰ型不純物を含む
ポリシリコンからなり、ゲート絶縁膜１２の上に設けら
れたゲート電極１３と、ゲート絶縁膜１２の上に形成さ
れ、ゲート電極１３の側面を覆うサイドウォールスペー
サ１４とが設けられている。また、半導体層９０の上に
は、ＳｉＯ2膜（約６ｎｍ）からなるゲート絶縁膜７２
と、高濃度のＮ型不純物を含むポリシリコンからなり、
ゲート絶縁膜７２の上に設けられたゲート電極７３と、
ゲート絶縁膜７２の上に形成され、ゲート電極７３の側
面を覆うサイドウォールスペーサ７４とが設けられてい
る。
ヘテロＭＯＳ７０は、Ｓｉ層１５ａと、Ｓｉ層１５ａに
酸素イオンを注入するなどの方法により形成された埋め
込み酸化膜１５ｂと、埋め込み酸化膜１５ｂの上に設け
られたＰチャネルヘテロＭＯＳ（以下、Ｐ−ヘテロＭＯ
Ｓと称す）用の半導体層３０と、埋め込み酸化膜１５ｂ
の上に設けられたＮチャネルヘテロＭＯＳ（以下、Ｎ−
ヘテロＭＯＳと称す）用の半導体層９０とを有してい
る。半導体層３０の上には、ＳｉＯ2膜（約６ｎｍ）か
らなるゲート絶縁膜１２と、高濃度のＰ型不純物を含む
ポリシリコンからなり、ゲート絶縁膜１２の上に設けら
れたゲート電極１３と、ゲート絶縁膜１２の上に形成さ
れ、ゲート電極１３の側面を覆うサイドウォールスペー
サ１４とが設けられている。また、半導体層９０の上に
は、ＳｉＯ2膜（約６ｎｍ）からなるゲート絶縁膜７２
と、高濃度のＮ型不純物を含むポリシリコンからなり、
ゲート絶縁膜７２の上に設けられたゲート電極７３と、
ゲート絶縁膜７２の上に形成され、ゲート電極７３の側
面を覆うサイドウォールスペーサ７４とが設けられてい
る。
【００８８】本実施形態の相補型ヘテロＭＯＳ７０の製
造工程において、Ｐ−ヘテロＭＯＳ用の半導体層３０に
は、結晶成長前にあらかじめイオン注入によって高濃度
のＮ型不純物（２×１０18atoms・ｃｍ-3）が導入され
て、Ｓｉ層１５が形成されている。このＳｉ層１５上
に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長された
Ｓｉ層１６と、ＳｉＧｅ層１７と、Ｓｉ層１８とが順に
形成されている。さらに、Ｓｉ層１５、Ｓｉ層１６、Ｓ
ｉＧｅ層１７およびＳｉ層１８のうち、ゲート電極１３
の両側方に位置する領域には、高濃度のＰ型不純物を含
むソース領域１９及びドレイン領域２０が設けられてい
る。
造工程において、Ｐ−ヘテロＭＯＳ用の半導体層３０に
は、結晶成長前にあらかじめイオン注入によって高濃度
のＮ型不純物（２×１０18atoms・ｃｍ-3）が導入され
て、Ｓｉ層１５が形成されている。このＳｉ層１５上
に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長された
Ｓｉ層１６と、ＳｉＧｅ層１７と、Ｓｉ層１８とが順に
形成されている。さらに、Ｓｉ層１５、Ｓｉ層１６、Ｓ
ｉＧｅ層１７およびＳｉ層１８のうち、ゲート電極１３
の両側方に位置する領域には、高濃度のＰ型不純物を含
むソース領域１９及びドレイン領域２０が設けられてい
る。
【００８９】Ｓｉ層１５のうち、ソース領域１９とドレ
イン領域２０との間の領域は、高濃度のＮ型不純物を含
むＳｉボディ領域２１となっている。Ｓｉ層１６および
ＳｉＧｅ層１７は、いずれもａｓ−ｇｒｏｗｎの状態で
は、Ｎ型不純物がドープされていないアンドープ層とな
っており、Ｓｉ層１６およびＳｉＧｅ層１７のうち、ソ
ース領域１９とドレイン領域２０との間の領域は、それ
ぞれ低濃度のＮ型不純物を含むＳｉバッファ領域２２、
および低濃度のＮ型不純物を含むＳｉＧｅチャネル領域
２３となっている。Ｓｉ膜１８のうちゲート絶縁膜１２
の直下に位置する領域は、Ｐ型不純物（５×１０17atom
s・ｃｍ-3）が導入されたＳｉキャップ領域２４となって
いる。なお、ゲート絶縁膜１２は、Ｓｉ層１８を熱酸化
することによって形成されている。
イン領域２０との間の領域は、高濃度のＮ型不純物を含
むＳｉボディ領域２１となっている。Ｓｉ層１６および
ＳｉＧｅ層１７は、いずれもａｓ−ｇｒｏｗｎの状態で
は、Ｎ型不純物がドープされていないアンドープ層とな
っており、Ｓｉ層１６およびＳｉＧｅ層１７のうち、ソ
ース領域１９とドレイン領域２０との間の領域は、それ
ぞれ低濃度のＮ型不純物を含むＳｉバッファ領域２２、
および低濃度のＮ型不純物を含むＳｉＧｅチャネル領域
２３となっている。Ｓｉ膜１８のうちゲート絶縁膜１２
の直下に位置する領域は、Ｐ型不純物（５×１０17atom
s・ｃｍ-3）が導入されたＳｉキャップ領域２４となって
いる。なお、ゲート絶縁膜１２は、Ｓｉ層１８を熱酸化
することによって形成されている。
【００９０】また、Ｎ−ヘテロＭＯＳ用の半導体層９０
にも、結晶成長前にあらかじめイオン注入によって高濃
度のＰ型不純物（２×１０18atoms・ｃｍ-3）が導入され
て、Ｓｉ層７５が形成されている。このＳｉ層７５上
に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長された
Ｓｉ層７６と、ＳｉＧｅ層７７と、Ｓｉ層７８とが順に
形成されている。さらに、Ｓｉ層７５、Ｓｉ層７６、Ｓ
ｉＧｅ層７７およびＳｉ層７８のうち、ゲート電極７３
の両側方に位置する領域には、高濃度のＮ型不純物を含
むソース領域７９及びドレイン領域８０が設けられてい
る。
にも、結晶成長前にあらかじめイオン注入によって高濃
度のＰ型不純物（２×１０18atoms・ｃｍ-3）が導入され
て、Ｓｉ層７５が形成されている。このＳｉ層７５上
に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長された
Ｓｉ層７６と、ＳｉＧｅ層７７と、Ｓｉ層７８とが順に
形成されている。さらに、Ｓｉ層７５、Ｓｉ層７６、Ｓ
ｉＧｅ層７７およびＳｉ層７８のうち、ゲート電極７３
の両側方に位置する領域には、高濃度のＮ型不純物を含
むソース領域７９及びドレイン領域８０が設けられてい
る。
【００９１】Ｓｉ層７５のうち、ソース領域７９とドレ
イン領域８０との間の領域は、高濃度のＰ型不純物を含
むＳｉボディ領域８１となっている。Ｓｉ層７６および
ＳｉＧｅ層７７は、いずれもａｓ−ｇｒｏｗｎの状態で
は、Ｐ型不純物がドープされていないアンドープ層とな
っており、Ｓｉ層７６およびＳｉＧｅ層７７のうち、ソ
ース領域７９とドレイン領域８０との間の領域は、それ
ぞれ低濃度のＰ型不純物を含むＳｉバッファ領域８２、
および低濃度のＰ型不純物を含むＳｉＧｅ領域８３とな
っている。Ｓｉ膜７８のうちゲート絶縁膜７２の直下に
位置する領域は、Ｓｉチャネル領域８４となっている。
特に、本実施形態のＮ−ヘテロＭＯＳのＳｉチャネル領
域８４は、ａｓ−ｇｒｏｗｎの状態では不純物がドープ
されていないアンドープ層となっている。
イン領域８０との間の領域は、高濃度のＰ型不純物を含
むＳｉボディ領域８１となっている。Ｓｉ層７６および
ＳｉＧｅ層７７は、いずれもａｓ−ｇｒｏｗｎの状態で
は、Ｐ型不純物がドープされていないアンドープ層とな
っており、Ｓｉ層７６およびＳｉＧｅ層７７のうち、ソ
ース領域７９とドレイン領域８０との間の領域は、それ
ぞれ低濃度のＰ型不純物を含むＳｉバッファ領域８２、
および低濃度のＰ型不純物を含むＳｉＧｅ領域８３とな
っている。Ｓｉ膜７８のうちゲート絶縁膜７２の直下に
位置する領域は、Ｓｉチャネル領域８４となっている。
特に、本実施形態のＮ−ヘテロＭＯＳのＳｉチャネル領
域８４は、ａｓ−ｇｒｏｗｎの状態では不純物がドープ
されていないアンドープ層となっている。
【００９２】Ｓｉ層１６および７６の厚さは１０ｎｍで
あり、ＳｉＧｅ層１７および７７、つまり、ＳｉＧｅチ
ャネル領域２３およびＳｉＧｅ領域８３の厚さは１５ｎ
ｍである。また、ＳｉＧｅチャネル領域２３およびＳｉ
Ｇｅ領域８３におけるＧｅ含有率は３０％である。
あり、ＳｉＧｅ層１７および７７、つまり、ＳｉＧｅチ
ャネル領域２３およびＳｉＧｅ領域８３の厚さは１５ｎ
ｍである。また、ＳｉＧｅチャネル領域２３およびＳｉ
Ｇｅ領域８３におけるＧｅ含有率は３０％である。
【００９３】以上の説明からわかるように、本実施形態
の相補型ヘテロＭＯＳ７０は、ＳＯＩ基板上に形成され
た、上記実施形態１のヘテロＭＯＳ１０とほぼ同じ構造
のＰ−ヘテロＭＯＳと、上記実施形態１のヘテロＭＯＳ
１０とほぼ同じ構造であるが、ヘテロＭＯＳ１０の各部
の導電型を全て逆に入れ替わっており、更にＳｉチャネ
ル領域８４にはＰ型不純物がドーピングされていない点
が異なるＮ−ヘテロＭＯＳとを備えている。
の相補型ヘテロＭＯＳ７０は、ＳＯＩ基板上に形成され
た、上記実施形態１のヘテロＭＯＳ１０とほぼ同じ構造
のＰ−ヘテロＭＯＳと、上記実施形態１のヘテロＭＯＳ
１０とほぼ同じ構造であるが、ヘテロＭＯＳ１０の各部
の導電型を全て逆に入れ替わっており、更にＳｉチャネ
ル領域８４にはＰ型不純物がドーピングされていない点
が異なるＮ−ヘテロＭＯＳとを備えている。
【００９４】次に、本実施形態の相補型ヘテロＭＯＳの
製造方法を、図１２を参照しながら説明する。図１２
は、本実施形態の相補型ヘテロＭＯＳ７０の製造方法を
表す工程断面図である。
製造方法を、図１２を参照しながら説明する。図１２
は、本実施形態の相補型ヘテロＭＯＳ７０の製造方法を
表す工程断面図である。
【００９５】まず、図１２（ａ）に示す工程で、Ｓｉ層
１５ａと、埋め込み酸化膜１５ｂと、Ｓｉ層１５ｃとか
らなるＳＯＩ基板７１を用意する。続いて、イオン注入
によって、Ｓｉ層１５ｃに濃度が約２×１０18atoms ・c
m-3の不純物が導入されたｎ+Ｓｉ領域（Ｐ−ヘテロＭＯ
Ｓ領域）とｐ+Ｓｉ領域（Ｎ−ヘテロＭＯＳ領域）とを
形成する。続いて、このＳｉ層１５ｃ上に、ＵＨＶ−Ｃ
ＶＤ法を用いたエピタキシャル成長によって、Ｓｉ層１
６ａと、ＳｉＧｅ層１７ａと、Ｓｉ層１８ａとを順に形
成する。このとき、上記各層はアンドープ層であり、Ｓ
ｉ層１６ａの厚みが１０ｎｍ、ＳｉＧｅ層１７ａの厚み
が１５ｎｍ、Ｓｉ層１８ａの厚みが５ｎｍとなり、Ｓｉ
Ｇｅ層１７ａにおけるＧｅ含有率が３０％となるように
各層を形成する。
１５ａと、埋め込み酸化膜１５ｂと、Ｓｉ層１５ｃとか
らなるＳＯＩ基板７１を用意する。続いて、イオン注入
によって、Ｓｉ層１５ｃに濃度が約２×１０18atoms ・c
m-3の不純物が導入されたｎ+Ｓｉ領域（Ｐ−ヘテロＭＯ
Ｓ領域）とｐ+Ｓｉ領域（Ｎ−ヘテロＭＯＳ領域）とを
形成する。続いて、このＳｉ層１５ｃ上に、ＵＨＶ−Ｃ
ＶＤ法を用いたエピタキシャル成長によって、Ｓｉ層１
６ａと、ＳｉＧｅ層１７ａと、Ｓｉ層１８ａとを順に形
成する。このとき、上記各層はアンドープ層であり、Ｓ
ｉ層１６ａの厚みが１０ｎｍ、ＳｉＧｅ層１７ａの厚み
が１５ｎｍ、Ｓｉ層１８ａの厚みが５ｎｍとなり、Ｓｉ
Ｇｅ層１７ａにおけるＧｅ含有率が３０％となるように
各層を形成する。
【００９６】次に、図１２（ｂ）に示す工程で、Ｎ−ヘ
テロＭＯＳ領域の上にレジストマスクを堆積する。続い
て、レジストマスクをマスクとして、Ｐ−ヘテロＭＯＳ
領域のＳｉ層１８ａに濃度が約５×１０17atoms・ｃｍ-3
のＰ型不純物をイオン注入により導入する。
テロＭＯＳ領域の上にレジストマスクを堆積する。続い
て、レジストマスクをマスクとして、Ｐ−ヘテロＭＯＳ
領域のＳｉ層１８ａに濃度が約５×１０17atoms・ｃｍ-3
のＰ型不純物をイオン注入により導入する。
【００９７】次に、図１２（ｃ）に示す工程で、レジス
トマスクを除去した後、Ｐ−ヘテロＭＯＳ領域およびＮ
−ヘテロＭＯＳ領域のＳｉ層１８ａ上に、それぞれゲー
ト絶縁膜１２および７２を形成し、その上に高濃度のＮ
型不純物がドープされたポリシリコンからなるｎ+型の
ゲート電極１３と、高濃度のＰ型不純物がドープされた
ポリシリコンからなるｐ+ 型のゲート電極７３とをそれ
ぞれ形成する。その後、ゲート電極７３の側面を覆うサ
イドウォールスペーサ１４および７４を形成する。
トマスクを除去した後、Ｐ−ヘテロＭＯＳ領域およびＮ
−ヘテロＭＯＳ領域のＳｉ層１８ａ上に、それぞれゲー
ト絶縁膜１２および７２を形成し、その上に高濃度のＮ
型不純物がドープされたポリシリコンからなるｎ+型の
ゲート電極１３と、高濃度のＰ型不純物がドープされた
ポリシリコンからなるｐ+ 型のゲート電極７３とをそれ
ぞれ形成する。その後、ゲート電極７３の側面を覆うサ
イドウォールスペーサ１４および７４を形成する。
【００９８】次に、図１２（ｄ）に示す工程で、各ゲー
ト電極と各サイドウォールスペーサとをマスクとして、
高濃度の不純物イオンを注入することによって、ｎ+型
のソース領域１９およびドレイン領域２０と、ｐ+型の
ソース領域７９およびドレイン領域８０とを形成する。
ト電極と各サイドウォールスペーサとをマスクとして、
高濃度の不純物イオンを注入することによって、ｎ+型
のソース領域１９およびドレイン領域２０と、ｐ+型の
ソース領域７９およびドレイン領域８０とを形成する。
【００９９】続いて、トレンチ８６を形成することによ
って、Ｐ−ヘテロＭＯＳ領域とＮ−ヘテロＭＯＳ領域と
を分離する。このことによって、Ｐ−ヘテロＭＯＳ領域
にはＳｉ層１５、Ｓｉ層１６、ＳｉＧｅ層１７およびＳ
ｉ層１８が形成され、Ｎ−ヘテロＭＯＳ領域にＳｉ層７
５、Ｓｉ層７６、ＳｉＧｅ層７７およびＳｉ層７８が形
成される。
って、Ｐ−ヘテロＭＯＳ領域とＮ−ヘテロＭＯＳ領域と
を分離する。このことによって、Ｐ−ヘテロＭＯＳ領域
にはＳｉ層１５、Ｓｉ層１６、ＳｉＧｅ層１７およびＳ
ｉ層１８が形成され、Ｎ−ヘテロＭＯＳ領域にＳｉ層７
５、Ｓｉ層７６、ＳｉＧｅ層７７およびＳｉ層７８が形
成される。
【０１００】このとき、ソース領域１９とドレイン領域
２０との間の領域には、Ｓｉボディ領域２１、Ｓｉバッ
ファ領域２２、ＳｉＧｅチャネル領域２３、およびＳｉ
キャップ領域２４が形成される。また、ソース領域７９
とドレイン領域８０との間の領域には、Ｓｉボディ領域
８１、Ｓｉバッファ領域８２、ＳｉＧｅ領域８３、およ
びＳｉチャネル領域８４が形成される。
２０との間の領域には、Ｓｉボディ領域２１、Ｓｉバッ
ファ領域２２、ＳｉＧｅチャネル領域２３、およびＳｉ
キャップ領域２４が形成される。また、ソース領域７９
とドレイン領域８０との間の領域には、Ｓｉボディ領域
８１、Ｓｉバッファ領域８２、ＳｉＧｅ領域８３、およ
びＳｉチャネル領域８４が形成される。
【０１０１】以上の工程からなる製造方法により、相補
型ヘテロＭＯＳ７０が得られる。
型ヘテロＭＯＳ７０が得られる。
【０１０２】上述の製造方法を用いることで、簡単な製
造方法で、高性能のヘテロＭＯＳを用いたＣＭＯＳデバ
イスを作製することができる。なお、Ｐ−ヘテロＭＯ
Ｓ、Ｎ−ヘテロＭＯＳのそれぞれにおいて、ゲート電極
とＳｉボディ領域とをコンタクトによって接続すること
によって、相補型ヘテロＤＴＭＯＳとしてもよい。
造方法で、高性能のヘテロＭＯＳを用いたＣＭＯＳデバ
イスを作製することができる。なお、Ｐ−ヘテロＭＯ
Ｓ、Ｎ−ヘテロＭＯＳのそれぞれにおいて、ゲート電極
とＳｉボディ領域とをコンタクトによって接続すること
によって、相補型ヘテロＤＴＭＯＳとしてもよい。
【０１０３】本実施形態によれば、Ｐ−ヘテロＭＯＳの
Ｓｉキャップ領域２４にＰ型不純物を適度に導入するこ
とによって、Ｓｉキャップ領域２４の厚さの変動に伴
う、ヘテロＭＯＳのしきい値電圧の変動を抑制すること
が可能となる。従って、プロセスのバラツキに起因した
Ｓｉキャップ領域２４の厚さにバラツキが生じた場合に
も、同一ウェハ内、各ウェハ間、ロット間におけるしき
い値のバラツキを低減することができる。また、Ｐ−ヘ
テロＭＯＳのしきい値電圧を下げることも可能である。
さらに、従来のヘテロＭＯＳで課題となっている寄生チ
ャネルを抑制し、高い駆動力を実現することができる。
Ｓｉキャップ領域２４にＰ型不純物を適度に導入するこ
とによって、Ｓｉキャップ領域２４の厚さの変動に伴
う、ヘテロＭＯＳのしきい値電圧の変動を抑制すること
が可能となる。従って、プロセスのバラツキに起因した
Ｓｉキャップ領域２４の厚さにバラツキが生じた場合に
も、同一ウェハ内、各ウェハ間、ロット間におけるしき
い値のバラツキを低減することができる。また、Ｐ−ヘ
テロＭＯＳのしきい値電圧を下げることも可能である。
さらに、従来のヘテロＭＯＳで課題となっている寄生チ
ャネルを抑制し、高い駆動力を実現することができる。
【０１０４】さらに、本実施形態の相補型ヘテロＭＯＳ
７０では、Ｎ−ヘテロＭＯＳのＳｉチャネル領域８４に
は、Ｐ型不純物がドーピングされていない。このため、
Ｎ−ヘテロＭＯＳの特性を損なうことがない。このこと
を、図１３（ａ）および（ｂ）を用いて更に説明する。
図１３（ａ）は、本実施形態の相補型ヘテロＭＯＳ７０
が備えるＰ−ヘテロＭＯＳのゲートバイアス電圧が印加
されたときのバンドプロファイルを示す図であり、図１
３（ｂ）は、本実施形態の相補型ヘテロＭＯＳ７０が備
えるＮ−ヘテロＭＯＳのゲートバイアス電圧が印加され
たときのバンドプロファイルを示す図である。
７０では、Ｎ−ヘテロＭＯＳのＳｉチャネル領域８４に
は、Ｐ型不純物がドーピングされていない。このため、
Ｎ−ヘテロＭＯＳの特性を損なうことがない。このこと
を、図１３（ａ）および（ｂ）を用いて更に説明する。
図１３（ａ）は、本実施形態の相補型ヘテロＭＯＳ７０
が備えるＰ−ヘテロＭＯＳのゲートバイアス電圧が印加
されたときのバンドプロファイルを示す図であり、図１
３（ｂ）は、本実施形態の相補型ヘテロＭＯＳ７０が備
えるＮ−ヘテロＭＯＳのゲートバイアス電圧が印加され
たときのバンドプロファイルを示す図である。
【０１０５】図１３（ａ）に示すように、Ｐ−ヘテロＭ
ＯＳでは、チャネルがＳｉＧｅチャネル領域２３に形成
され、正孔が走行する。
ＯＳでは、チャネルがＳｉＧｅチャネル領域２３に形成
され、正孔が走行する。
【０１０６】図１３（ｂ）に示すように、Ｎ−ヘテロＭ
ＯＳでは、チャネルがＳｉチャネル領域８４に形成さ
れ、電子が走行する。上述の相補型ヘテロＭＯＳ７０の
製造方法において、図１２（ａ）に示す工程で、Ｓｉ層
１８ａにＰ型不純物をインサイチュドーピングによって
導入しながら形成した場合、最終的にＰ型不純物がドー
ピングされたＳｉ層７８が形成される。このため、Ｓｉ
チャネル領域８４の価電子帯は、図１３（ｂ）中の破線
で示されるようなポテンシャルを有するようになり、し
きい値電圧が上昇する。
ＯＳでは、チャネルがＳｉチャネル領域８４に形成さ
れ、電子が走行する。上述の相補型ヘテロＭＯＳ７０の
製造方法において、図１２（ａ）に示す工程で、Ｓｉ層
１８ａにＰ型不純物をインサイチュドーピングによって
導入しながら形成した場合、最終的にＰ型不純物がドー
ピングされたＳｉ層７８が形成される。このため、Ｓｉ
チャネル領域８４の価電子帯は、図１３（ｂ）中の破線
で示されるようなポテンシャルを有するようになり、し
きい値電圧が上昇する。
【０１０７】しかしながら、本実施形態では、図１２
（ａ）に示す工程で、Ｐ型不純物のインサイチュドーピ
ングは行なわず、Ｐ−ヘテロＭＯＳ領域に位置するＳｉ
層１８ａにのみイオン注入によってＰ型不純物を導入す
る。このため、最終的にＳｉ層７８にはＰ型不純物がほ
とんど導入されない。従って、Ｓｉチャネル領域８４の
価電子帯は、図１３（ｂ）中の実線で示されるようなポ
テンシャルを有するようになる。このことによって、Ｎ
−ヘテロＭＯＳにおけるしきい値電圧の上昇が抑制され
るので、Ｎ−ヘテロＭＯＳの特性を損なうことがほとん
どない。
（ａ）に示す工程で、Ｐ型不純物のインサイチュドーピ
ングは行なわず、Ｐ−ヘテロＭＯＳ領域に位置するＳｉ
層１８ａにのみイオン注入によってＰ型不純物を導入す
る。このため、最終的にＳｉ層７８にはＰ型不純物がほ
とんど導入されない。従って、Ｓｉチャネル領域８４の
価電子帯は、図１３（ｂ）中の実線で示されるようなポ
テンシャルを有するようになる。このことによって、Ｎ
−ヘテロＭＯＳにおけるしきい値電圧の上昇が抑制され
るので、Ｎ−ヘテロＭＯＳの特性を損なうことがほとん
どない。
【０１０８】図１４は、本実施形態の相補型ヘテロＭＯ
Ｓが備えるＰ−ヘテロＭＯＳの、Ｓｉボディ領域２１、
Ｓｉバッファ領域２２、ＳｉＧｅチャネル領域２３、お
よびＳｉキャップ領域２４におけるＧｅ組成および不純
物プロファイルを示す。
Ｓが備えるＰ−ヘテロＭＯＳの、Ｓｉボディ領域２１、
Ｓｉバッファ領域２２、ＳｉＧｅチャネル領域２３、お
よびＳｉキャップ領域２４におけるＧｅ組成および不純
物プロファイルを示す。
【０１０９】図１４に示すように、Ｐ型不純物の濃度
は、Ｓｉキャップ領域２４の表面において、最も濃度が
高く（５×１０17atoms・ｃｍ-3）、表面からの深さが増
すにつれて、濃度が低下している。
は、Ｓｉキャップ領域２４の表面において、最も濃度が
高く（５×１０17atoms・ｃｍ-3）、表面からの深さが増
すにつれて、濃度が低下している。
【０１１０】このように、本実施形態の相補型ヘテロＭ
ＯＳの製造方法では、イオン注入によってＰ型不純物を
導入することによってＳｉキャップ領域２４を形成して
いるので、Ｓｉキャップ領域２４の下方に位置する領域
にＰ型不純物が到達することがある。Ｓｉキャップ領域
２４の下方に位置する領域にＰ型不純物が到達すると、
Ｓｉキャップ領域２４／ＳｉＧｅチャネル領域２３の界
面以外に、Ｓｉキャップ領域２４の表面から深い領域
（例えば、Ｓｉバッファ領域２２）に正孔が走行する領
域が形成されることがある。このため、ゲート電極１３
に印加されるゲートバイアス電圧によって、ドレイン電
流のオンオフを制御することが困難になる。つまり、Ｐ
−ヘテロＭＯＳの特性が低下する。
ＯＳの製造方法では、イオン注入によってＰ型不純物を
導入することによってＳｉキャップ領域２４を形成して
いるので、Ｓｉキャップ領域２４の下方に位置する領域
にＰ型不純物が到達することがある。Ｓｉキャップ領域
２４の下方に位置する領域にＰ型不純物が到達すると、
Ｓｉキャップ領域２４／ＳｉＧｅチャネル領域２３の界
面以外に、Ｓｉキャップ領域２４の表面から深い領域
（例えば、Ｓｉバッファ領域２２）に正孔が走行する領
域が形成されることがある。このため、ゲート電極１３
に印加されるゲートバイアス電圧によって、ドレイン電
流のオンオフを制御することが困難になる。つまり、Ｐ
−ヘテロＭＯＳの特性が低下する。
【０１１１】従って、できるだけＳｉバッファ領域２２
にＰ型不純物が到達しないようにイオン注入の条件を調
節することが好ましく、また、Ｓｉキャップ領域２４ま
たはＳｉＧｅチャネル領域２３において、Ｐ型不純物の
濃度が最も高くなるようにする（すなわち、Ｓｉキャッ
プ領域２４またはＳｉＧｅチャネル領域２３に、Ｐ型不
純物プロファイルのピークが存在する）ことが好まし
い。特に、Ｓｉキャップ領域２４において、Ｐ型不純物
の濃度が最も高くなっていることが好ましく、本実施形
態のように、Ｓｉキャップ領域２４の表面で最も濃度が
高くなっていることが更に好ましい。
にＰ型不純物が到達しないようにイオン注入の条件を調
節することが好ましく、また、Ｓｉキャップ領域２４ま
たはＳｉＧｅチャネル領域２３において、Ｐ型不純物の
濃度が最も高くなるようにする（すなわち、Ｓｉキャッ
プ領域２４またはＳｉＧｅチャネル領域２３に、Ｐ型不
純物プロファイルのピークが存在する）ことが好まし
い。特に、Ｓｉキャップ領域２４において、Ｐ型不純物
の濃度が最も高くなっていることが好ましく、本実施形
態のように、Ｓｉキャップ領域２４の表面で最も濃度が
高くなっていることが更に好ましい。
【０１１２】このように、本実施形態によれば、Ｎ−ヘ
テロＭＯＳの特性を損なうことなく、高性能なＰ−ヘテ
ロＭＯＳを備えた相補型ヘテロＭＯＳが得られる。
テロＭＯＳの特性を損なうことなく、高性能なＰ−ヘテ
ロＭＯＳを備えた相補型ヘテロＭＯＳが得られる。
【０１１３】（産業上の利用可能性）本発明は、ヘテロ
接合ＭＯＳトランジスタ、ヘテロ接合ＤＴＭＯＳトラン
ジスタなど、ヘテロ接合をチャネル領域に用いた電界効
果トランジスタに利用される。
接合ＭＯＳトランジスタ、ヘテロ接合ＤＴＭＯＳトラン
ジスタなど、ヘテロ接合をチャネル領域に用いた電界効
果トランジスタに利用される。
【０１１４】
【発明の効果】本発明によれば、しきい値電圧の増大が
抑制された半導体装置を得ることができる。
抑制された半導体装置を得ることができる。
【図１】本発明のヘテロＭＯＳの断面構造を示す図であ
る。
る。
【図２】従来のヘテロＭＯＳと、本発明のヘテロＭＯＳ
とについて、しきい値電圧とＳｉキャップ領域の厚さと
の相関関係を表す図である。
とについて、しきい値電圧とＳｉキャップ領域の厚さと
の相関関係を表す図である。
【図３】図３（Ａ）〜（Ｃ）は、図２のシミュレーショ
ンに用いた不純物プロファイルを有する３種類のヘテロ
ＭＯＳについて、ゼロバイアス時のバンドプロファイル
を示す図である。
ンに用いた不純物プロファイルを有する３種類のヘテロ
ＭＯＳについて、ゼロバイアス時のバンドプロファイル
を示す図である。
【図４】Ｓｉキャップ領域が異なる３種類のヘテロＭＯ
ＳのＶｇ−Ｉｄ特性を示す図である。
ＳのＶｇ−Ｉｄ特性を示す図である。
【図５】ヘテロＭＯＳにおいて、チャネルと寄生チャネ
ルとに蓄積されるホールのピーク濃度をゲート電圧に対
してプロットした図である。
ルとに蓄積されるホールのピーク濃度をゲート電圧に対
してプロットした図である。
【図６】本発明のヘテロＤＴＭＯＳの断面構造を示す図
である。
である。
【図７】本発明のヘテロＤＴＭＯＳの上面図である。
【図８】従来型へテロＤＴＭＯＳと、本発明のヘテロＤ
ＴＭＯＳとについて、しきい値電圧とＳｉキャップ領域
の厚さとの相関関係を表す図である。
ＴＭＯＳとについて、しきい値電圧とＳｉキャップ領域
の厚さとの相関関係を表す図である。
【図９】従来型へテロＤＴＭＯＳと、本発明のヘテロＤ
ＴＭＯＳとについて、それぞれのＶｇ−Ｉｄ特性をシミ
ュレーションした結果を示す図である。
ＴＭＯＳとについて、それぞれのＶｇ−Ｉｄ特性をシミ
ュレーションした結果を示す図である。
【図１０】従来型ヘテロＤＴＭＯＳと、本発明のヘテロ
ＤＴＭＯＳについて、それぞれのＶｇ−Ｉｄ特性を示す
図である。
ＤＴＭＯＳについて、それぞれのＶｇ−Ｉｄ特性を示す
図である。
【図１１】図１１は、ＳｉＧｅ層をチャネル領域として
用い、Ｓｉ／ＳｉＧｅヘテロ接合を利用した、本発明の
相補型ヘテロＭＯＳの断面構造を示す図である。
用い、Ｓｉ／ＳｉＧｅヘテロ接合を利用した、本発明の
相補型ヘテロＭＯＳの断面構造を示す図である。
【図１２】図１２は、本発明の相補型ヘテロＭＯＳ７０
の製造方法を表す工程断面図である。
の製造方法を表す工程断面図である。
【図１３】図１３（ａ）は、本発明の相補型ヘテロＭＯ
Ｓが備えるＰ−ヘテロＭＯＳのゲートバイアス電圧が印
加されたときのバンドプロファイルを示す図であり、図
１３（ｂ）は、本発明の相補型ヘテロＭＯＳが備えるＮ
−ヘテロＭＯＳのゲートバイアス電圧が印加されたとき
のバンドプロファイルを示す図である。
Ｓが備えるＰ−ヘテロＭＯＳのゲートバイアス電圧が印
加されたときのバンドプロファイルを示す図であり、図
１３（ｂ）は、本発明の相補型ヘテロＭＯＳが備えるＮ
−ヘテロＭＯＳのゲートバイアス電圧が印加されたとき
のバンドプロファイルを示す図である。
【図１４】図１４は、本発明の相補型ヘテロＭＯＳが備
えるＰ−ヘテロＭＯＳの、Ｓｉボディ領域、Ｓｉバッフ
ァ領域、ＳｉＧｅチャネル領域およびＳｉキャップ領域
におけるＧｅ組成および不純物プロファイルを示す図で
ある。
えるＰ−ヘテロＭＯＳの、Ｓｉボディ領域、Ｓｉバッフ
ァ領域、ＳｉＧｅチャネル領域およびＳｉキャップ領域
におけるＧｅ組成および不純物プロファイルを示す図で
ある。
【図１５】従来のヘテロＭＯＳの構造を示す図である。
【図１６】従来のヘテロＭＯＳにおける、しきい値電圧
のＳｉキャップ領域の厚さに対する依存性をシミュレー
ションした結果を示す図である。
のＳｉキャップ領域の厚さに対する依存性をシミュレー
ションした結果を示す図である。
１０、１００ ヘテロＭＯＳ
１１、１０１ Ｓｉ基板
１２、７２、１０２ ゲート絶縁膜
１３、７３、１０３ ゲート電極
１４、７４、１０４ サイドウォールスペーサ
１５、１６、１８、７５、７６、７８ Ｓｉ層
１５ａ、１５ｃ Ｓｉ層
１５ｂ 埋め込み酸化膜
１７、７７ ＳｉＧｅ層
１９、７９、１０５ ソース領域
２０、８０、１０６ ドレイン領域
２１、８１、１１０ Ｓｉボディ領域
２２、８２、１０９ Ｓｉバッファ領域
２３、１０８ ＳｉＧｅチャネル領域
２４、１０７ Ｓｉキャップ領域
２５ 配線
６０ ヘテロＤＴＭＯＳ
７０ 相補型ヘテロＭＯＳ
７１ ＳＯＩ基板
８３ ＳｉＧｅ領域
８４ Ｓｉチャネル領域
８５ レジストマスク
８６ トレンチ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/08 ３２１Ｄ
29/78 ６１８Ｅ
(56)参考文献 特開 平３−187269（ＪＰ，Ａ)
特開 平10−163342（ＪＰ，Ａ)
特開 平３−280437（ＪＰ，Ａ)
特開 平８−293557（ＪＰ，Ａ)
特開 平９−97899（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/8238
H01L 27/08 331
H01L 27/092
H01L 29/786
H01L 21/336
Claims (11)
- 【請求項１】 基板と、 上記基板の上部に設けられた半導体層と、 上記半導体層の上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜の上に設けられたゲート電極と、 上記半導体層のうち上記ゲート電極の両側方に設けられ
た第１導電型の第１ソース・ドレイン領域と、 上記半導体層のうち上記第１ソース・ドレイン領域間に
位置する領域に設けられた第１の半導体からなる第１導
電型の第１キャップ領域と、 上記半導体層のうち上記第１キャップ領域の下方に設け
られ、上記第１の半導体よりもキャリアが走行するバン
ド端のキャリアに対するポテンシャルが小さい第２の半
導体からなる第１チャネル領域と、 上記半導体層のうち上記第１チャネル領域の下方に設け
られた第３の半導体からなる第２導電型の第１ボディ領
域と、 を備え、 前記第１の半導体はシリコンからなり、 前記第１導電型はｐ型であり、 前記第２導電型はｎ型であり、 上記第１キャップ領域に含まれる第１導電型の不純物の
濃度は、１×１０17ａｔｏｍｓ・ｃｍ-3以上１×１０ 18
ａｔｏｍｓ・ｃｍ -3 以下であることを特徴とする半導体
装置。 - 【請求項２】 請求項１に記載の半導体装置において、 上記ゲート電極と上記第１ボディ領域とが電気的に接続
されていることを特徴とする半導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、 上記キャップ領域は、ゲートバイアス印加時に空乏化さ
れる構成となっていることを特徴とする半導体装置。 - 【請求項４】 請求項１に記載の半導体装置において、 上記第１キャップ領域の厚さの変化に対して、ゼロバイ
アス時の上記第１チャネル領域と上記第１キャップ領域
との界面に形成されるチャネルのポテンシャルが±０．
０５ｅＶの範囲内にあるように、上記第１キャップ領域
に第１導電型の不純物がドーピングされていることを特
徴とする半導体装置。 - 【請求項５】 請求項１に記載の半導体装置において、 上記第１ボディ領域に含まれる第２導電型の不純物の濃
度は、５×１０18ａｔｏｍｓ・ｃｍ-3以上であることを
特徴とする半導体装置。 - 【請求項６】 請求項１に記載の半導体装置において、 上記第１キャップ領域の厚さは、１０ｎｍ以下であるこ
とを特徴とする半導体装置。 - 【請求項７】 請求項１に記載の半導体装置において、 上記第２の半導体は、シリコンと、ゲルマニウムとを含
むことを特徴とする半導体装置。 - 【請求項８】 請求項１に記載の半導体装置において、 上記基板の上部に設けられたもう１つの半導体層と、 上記もう１つの半導体層の上に設けられたもう１つのゲ
ート絶縁膜と、 上記もう１つのゲート絶縁膜の上に設けられたもう１つ
のゲート電極と、 上記もう１つの半導体層のうち上記もう１つのゲート電
極の両側方に設けられた第２導電型の第２ソース・ドレ
イン領域と、 上記もう１つの半導体層のうち上記第２ソース・ドレイ
ン領域間に位置する領域に設けられ、不純物がドーピン
グされていない第４の半導体からなる第２チャネル領域
と、 上記もう１つの半導体層のうち上記第２チャネル領域の
下方に設けられた第５の半導体からなる第１導電型の第
２ボディ領域とを備えているＮチャネルヘテロＭＯＳを
さらに備え、 相補型デバイスとして機能することを特徴とする半導体
装置。 - 【請求項９】 請求項８に記載の半導体装置において、 上記ゲート電極と上記第１ボディ領域とが電気的に接続
されており、 上記もう１つのゲート電極と上記第２ボディ領域とが電
気的に接続されていることを特徴とする半導体装置。 - 【請求項１０】 半導体基板の上部に、ｐ型である第１
導電型の不純物が導入された第１半導体領域と、ｎ型で
ある第２導電型の不純物が導入された第２半導体領域と
を有する第１半導体層を形成する工程（ａ）と、 上記第１半導体層上に、第２半導体層と、上記第２半導
体層よりもバンドギャップが大きいシリコンからなる第
３半導体層とを順に形成する工程（ｂ）と、 上記第３半導体層のうちの上記第１半導体領域に位置す
る部分の上にマスクを形成し、上記マスクを用いて、上
記第３半導体層のうちの少なくとも上記第２半導体領域
に位置する部分に第１導電型の不純物を１×１０17ａｔ
ｏｍｓ・ｃｍ-3以上１×１０ 18 ａｔｏｍｓ・ｃｍ -3 以下
導入する工程（ｃ）と、 上記マスクを除去した後、上記第３半導体層のうちの上
記第１半導体領域に位置する部分および上記第２半導体
領域に位置する部分の上に、それぞれゲート絶縁膜とゲ
ート電極とを形成する工程（ｄ）と、 上記各ゲート電極をマスクとして、上記第１半導体層、
上記第２半導体層および上記第３半導体層に不純物イオ
ンを注入することによって、上記第１半導体領域に第２
導電型のソース・ドレイン領域と、上記第２半導体領域
に第１導電型のソース・ドレイン領域とを形成する工程
（ｅ）と、 を含む、半導体装置の製造方法。 - 【請求項１１】 請求項１０に記載の半導体装置の製造
方法において、 上記工程（ｃ）では、第１導電型の不純物濃度プロファ
イルの最大値が、上記第２半導体層内または上記第３半
導体層内に存在するように、不純物イオンを注入するこ
とを特徴とする半導体装置の製造方法。
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