JP2002314089A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 しきい値電圧が小さく、かつ、短チャネル効
果抑制機能が確保された電界効果トランジスタを備えた
半導体装置を提供する。 【解決手段】 ＳｉＧｅ−ｎＨＭＯＳは、Ｓｉ基板１０
と、埋め込み酸化膜１１と、半導体層３０とを有してい
る。半導体層３０は、上部Ｓｉ膜１２と、各々エピタキ
シャル成長されたＳｉバッファ層１３，ＳｉＧｅ膜１
４，Ｓｉキャップ層１５とから構成されている。また、
第１，第２Ｓｉボディ領域２２，２３と、高濃度のｐ型
不純物を含むＳｉＧｅボディ領域２４と、低濃度のｐ型
不純物を含むＳｉチャネル層２５とが設けられている。
チャネル領域の下方に、チャネル領域よりもバンドギャ
ップが小さい領域を含み、かつ、チャネル領域よりも不
純物濃度が高いボディ領域を導入することにより、しき
い値電圧を小さく維持しつつ、動作範囲を拡大する。
果抑制機能が確保された電界効果トランジスタを備えた
半導体装置を提供する。 【解決手段】 ＳｉＧｅ−ｎＨＭＯＳは、Ｓｉ基板１０
と、埋め込み酸化膜１１と、半導体層３０とを有してい
る。半導体層３０は、上部Ｓｉ膜１２と、各々エピタキ
シャル成長されたＳｉバッファ層１３，ＳｉＧｅ膜１
４，Ｓｉキャップ層１５とから構成されている。また、
第１，第２Ｓｉボディ領域２２，２３と、高濃度のｐ型
不純物を含むＳｉＧｅボディ領域２４と、低濃度のｐ型
不純物を含むＳｉチャネル層２５とが設けられている。
チャネル領域の下方に、チャネル領域よりもバンドギャ
ップが小さい領域を含み、かつ、チャネル領域よりも不
純物濃度が高いボディ領域を導入することにより、しき
い値電圧を小さく維持しつつ、動作範囲を拡大する。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型トラン
ジスタである半導体装置に係り、特に、低いしきい値電
圧を維持しつつ、高い電流を得るための対策に関する。
ジスタである半導体装置に係り、特に、低いしきい値電
圧を維持しつつ、高い電流を得るための対策に関する。
【０００２】
【従来の技術】従来より、電界効果型トランジスタの１
つであるＭＩＳＦＥＴのゲート電極を構成する材料とし
て、ポリシリコンが広く使用されている。その場合、ｐ
チャネル型ＭＩＳトランジスタではｐ型のポリシリコン
からなるゲート電極を、ｎチャネル型ＭＩＳトランジス
タでｎ型のポリシリコンからなるゲート電極をそれぞれ
設ける必要がある。その場合、製造工程において、ポリ
シリコン膜中にｐチャネル型トランジスタのゲート電極
となるｐ型領域と、ｎチャネル型トランジスタのゲート
電極となるｎ型領域とを形成する必要があるので、製造
工程が煩雑になるという不具合がある。そこで、ゲート
電極として、ミッドバンドギャップであるタングステン
からなるメタルゲートを用い、上述のような製造工程上
の不具合を回避しようとるする試みがなされている。さ
らに、メタルゲートを用いることにより、ポリシリコン
ゲートにおいてしばしば問題となるゲート電極の空乏化
の抑制やゲート電極の抵抗値の低減を図ることもでき
る。
つであるＭＩＳＦＥＴのゲート電極を構成する材料とし
て、ポリシリコンが広く使用されている。その場合、ｐ
チャネル型ＭＩＳトランジスタではｐ型のポリシリコン
からなるゲート電極を、ｎチャネル型ＭＩＳトランジス
タでｎ型のポリシリコンからなるゲート電極をそれぞれ
設ける必要がある。その場合、製造工程において、ポリ
シリコン膜中にｐチャネル型トランジスタのゲート電極
となるｐ型領域と、ｎチャネル型トランジスタのゲート
電極となるｎ型領域とを形成する必要があるので、製造
工程が煩雑になるという不具合がある。そこで、ゲート
電極として、ミッドバンドギャップであるタングステン
からなるメタルゲートを用い、上述のような製造工程上
の不具合を回避しようとるする試みがなされている。さ
らに、メタルゲートを用いることにより、ポリシリコン
ゲートにおいてしばしば問題となるゲート電極の空乏化
の抑制やゲート電極の抵抗値の低減を図ることもでき
る。
【０００３】一方、近年、電池駆動による電子機器例え
ば携帯情報端末装置（いわゆる携帯電話）の需要が急速
に増大しつつある。このような電子機器においては、電
池寿命を延ばすために、高速動作を犠牲にすることなく
電源電圧の低いトランジスタが要望されている。電界効
果型トランジスタにおいて、低電源電圧下で高速動作を
実現するためには、トランジスタのしきい値電圧を低下
させることが有効である。しかし、しきい値電圧が小さ
い電界効果型トランジスタにおいては、ゲートバイアス
オフ時のリーク電流が大きくなるため、電池寿命の延長
という目的に反する結果を招くおそれもある。
ば携帯情報端末装置（いわゆる携帯電話）の需要が急速
に増大しつつある。このような電子機器においては、電
池寿命を延ばすために、高速動作を犠牲にすることなく
電源電圧の低いトランジスタが要望されている。電界効
果型トランジスタにおいて、低電源電圧下で高速動作を
実現するためには、トランジスタのしきい値電圧を低下
させることが有効である。しかし、しきい値電圧が小さ
い電界効果型トランジスタにおいては、ゲートバイアス
オフ時のリーク電流が大きくなるため、電池寿命の延長
という目的に反する結果を招くおそれもある。
【０００４】そこで、斯かる不具合を解消する１つの手
段として、ＤＴＭＯＳ（Dynamic Threshold Voltage MO
SFET) (F. Assaderaghi et. al., “A Dynamic Thresho
ld Voltage MOSFET (DTMOS) for Ultra-Low Voltage Op
eration,” IEDM94 Ext. Abst. p.809）と呼ばれるデバ
イスが提案されている。つまり、ＤＴＭＯＳとは、“Dy
namic Threshold Voltage MOSFET”の略語であるが、本
明細書においては、ゲート絶縁膜がシリコン酸窒化膜，
シリコン窒化膜などの酸化膜以外の場合である“Dynami
c Threshold Voltage MISFET”をも、便宜上“ＤＴＭＯ
Ｓ”というものとする。
段として、ＤＴＭＯＳ（Dynamic Threshold Voltage MO
SFET) (F. Assaderaghi et. al., “A Dynamic Thresho
ld Voltage MOSFET (DTMOS) for Ultra-Low Voltage Op
eration,” IEDM94 Ext. Abst. p.809）と呼ばれるデバ
イスが提案されている。つまり、ＤＴＭＯＳとは、“Dy
namic Threshold Voltage MOSFET”の略語であるが、本
明細書においては、ゲート絶縁膜がシリコン酸窒化膜，
シリコン窒化膜などの酸化膜以外の場合である“Dynami
c Threshold Voltage MISFET”をも、便宜上“ＤＴＭＯ
Ｓ”というものとする。
【０００５】図１は、従来のＳＯＩ基板を利用したＤＴ
ＭＯＳの構造を模式的に示す断面図である。また、図２
は従来のＳＯＩ基板を利用したＤＴＭＯＳの構造を模式
的に示す平面図である。図１に示すように、従来のＤＴ
ＭＯＳは、ｐ型シリコン基板（p-Si Sub）１０１上に埋
め込み酸化膜層（Buried Oxide）１０２と基板活性領域
となる半導体層１０３とを有するＳＯＩ基板を用いて形
成されている。ＳＯＩ基板のＳｉ層１０３が図示しない
素子分離用絶縁膜によって、多数の素子領域に区画され
ており、各素子領域に電界効果型トランジスタ構造を有
するＤＴＭＯＳが設けられている。
ＭＯＳの構造を模式的に示す断面図である。また、図２
は従来のＳＯＩ基板を利用したＤＴＭＯＳの構造を模式
的に示す平面図である。図１に示すように、従来のＤＴ
ＭＯＳは、ｐ型シリコン基板（p-Si Sub）１０１上に埋
め込み酸化膜層（Buried Oxide）１０２と基板活性領域
となる半導体層１０３とを有するＳＯＩ基板を用いて形
成されている。ＳＯＩ基板のＳｉ層１０３が図示しない
素子分離用絶縁膜によって、多数の素子領域に区画され
ており、各素子領域に電界効果型トランジスタ構造を有
するＤＴＭＯＳが設けられている。
【０００６】従来のＤＴＭＯＳ（ｎチャネル型）は、基
板活性領域の上に設けられたゲート絶縁膜（ＳｉＯ2 ）
１０４と、ｎ型不純物を含むゲート電極（poly−Si）１
０５と、基板活性領域のうちゲートの両側方に位置する
領域に設けられたソース・ドレイン領域（ｎ+ 層）１０
６とを備えている。基板活性領域のうちソース・ドレイ
ン領域１０６を除く領域は、基板領域（ｐ層）であり、
基板領域のうちソース・ドレイン領域１０６間に位置す
る部分の表面部が低濃度のｐ型不純物を含むチャネル領
域１０７となっている。また、基板領域のうちチャネル
領域１０７の下方や側方に位置するボディ領域１０８に
は、比較的高濃度のｐ型不純物が含まれている。
板活性領域の上に設けられたゲート絶縁膜（ＳｉＯ2 ）
１０４と、ｎ型不純物を含むゲート電極（poly−Si）１
０５と、基板活性領域のうちゲートの両側方に位置する
領域に設けられたソース・ドレイン領域（ｎ+ 層）１０
６とを備えている。基板活性領域のうちソース・ドレイ
ン領域１０６を除く領域は、基板領域（ｐ層）であり、
基板領域のうちソース・ドレイン領域１０６間に位置す
る部分の表面部が低濃度のｐ型不純物を含むチャネル領
域１０７となっている。また、基板領域のうちチャネル
領域１０７の下方や側方に位置するボディ領域１０８に
は、比較的高濃度のｐ型不純物が含まれている。
【０００７】ＤＴＭＯＳの特徴は、図２に示すように、
ゲート電極１０５とボディ領域１０８とが、導体部材で
あるコンタクト１１０により電気的に短絡するように接
続されている点である。このように、ゲート電極１０５
とボディ領域１０８とが短絡された状態で、ゲート電極
１０５にバイアス電圧が印加されると、ボディ領域１０
８を介してチャネル領域１０７にゲートバイアス電圧と
同じ大きさの順方向バイアス電圧が印加されることにな
る。これにより、ゲートバイアスオフ時には通常のＭＯ
Ｓトランジスタと同じ状態となり、また、ゲートバイア
スオン時には、ゲートバイアス電圧の増大に連動してボ
ディ領域１０８が順方向にバイアスされていくため（図
１に示すｎチャネル型ＭＯＳトランジスタでは、チャネ
ル領域の伝導帯端のエネルギーレベルが低下する）、し
きい値電圧が低下していく。
ゲート電極１０５とボディ領域１０８とが、導体部材で
あるコンタクト１１０により電気的に短絡するように接
続されている点である。このように、ゲート電極１０５
とボディ領域１０８とが短絡された状態で、ゲート電極
１０５にバイアス電圧が印加されると、ボディ領域１０
８を介してチャネル領域１０７にゲートバイアス電圧と
同じ大きさの順方向バイアス電圧が印加されることにな
る。これにより、ゲートバイアスオフ時には通常のＭＯ
Ｓトランジスタと同じ状態となり、また、ゲートバイア
スオン時には、ゲートバイアス電圧の増大に連動してボ
ディ領域１０８が順方向にバイアスされていくため（図
１に示すｎチャネル型ＭＯＳトランジスタでは、チャネ
ル領域の伝導帯端のエネルギーレベルが低下する）、し
きい値電圧が低下していく。
【０００８】このようなＤＴＭＯＳは、ＳＯＩ基板に形
成された通常のＭＯＳトランジスタ（ゲートとボディー
とが短絡されていないトランジスタ）と比較すると、ゲ
ートバイアスオフ時には、そのリーク電流が通常のトラ
ンジスタのリーク電流と同等となる。一方、ゲートバイ
アスオン時には、前述したようにしきい値が減少するの
で、ゲートオーバードライブ効果が増大し、駆動力が著
しく増大する。また、ＤＴＭＯＳでは、ゲート電極１０
５とチャネル領域１０７との電位差がほとんどないた
め、基板表面での縦方向電界が通常のトランジスタに比
べて著しく小さくなる。その結果、縦方向電界の増大に
ともなうキャリアの移動度の劣化が抑制されるので、駆
動力が著しく増大する。
成された通常のＭＯＳトランジスタ（ゲートとボディー
とが短絡されていないトランジスタ）と比較すると、ゲ
ートバイアスオフ時には、そのリーク電流が通常のトラ
ンジスタのリーク電流と同等となる。一方、ゲートバイ
アスオン時には、前述したようにしきい値が減少するの
で、ゲートオーバードライブ効果が増大し、駆動力が著
しく増大する。また、ＤＴＭＯＳでは、ゲート電極１０
５とチャネル領域１０７との電位差がほとんどないた
め、基板表面での縦方向電界が通常のトランジスタに比
べて著しく小さくなる。その結果、縦方向電界の増大に
ともなうキャリアの移動度の劣化が抑制されるので、駆
動力が著しく増大する。
【０００９】このように、ｎチャネル型のＤＴＭＯＳ
は、ｎ型のゲート電極−ｐ型のボディ（ベース）−ｎ型
のソース領域（エミッタ）・ドレイン領域（コレクタ）
間に発生する横方向の寄生バイポーラトランジスタがオ
ンしてボディ電流が実用上問題となる程度に大きくなる
までの動作電圧範囲（例えば０．６Ｖ程度以下の範囲）
においては、低しきい値電圧つまり低電源電圧で高速動
作が可能なトランジスタとして機能することになる。
は、ｎ型のゲート電極−ｐ型のボディ（ベース）−ｎ型
のソース領域（エミッタ）・ドレイン領域（コレクタ）
間に発生する横方向の寄生バイポーラトランジスタがオ
ンしてボディ電流が実用上問題となる程度に大きくなる
までの動作電圧範囲（例えば０．６Ｖ程度以下の範囲）
においては、低しきい値電圧つまり低電源電圧で高速動
作が可能なトランジスタとして機能することになる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の電界効果型ＭＩＳトランジスタにおいては、以下の
ような不具合があった。
来の電界効果型ＭＩＳトランジスタにおいては、以下の
ような不具合があった。
【００１１】上述のメタルゲート構造のゲート電極を有
するＭＩＳＦＥＴにおいては、ポリシリコンを用いたゲ
ート電極を有するＭＩＳＦＥＴに比べて、しきい値電圧
が高くなるという不具合が指摘されている。しきい値電
圧は、チャネル下方のボディ領域の濃度に強く依存する
ので、しきい値電圧を低減するためにはボディ領域の不
純物濃度（ｎＭＩＳＦＥＴにおいてはｐ型不純物）を低
くすることが有効である。しかし、ボディ領域の不純物
濃度を低くすると、パンチスルーが生じやすくなるな
ど、短チャネル効果の抑制が困難になるので、トランジ
スタの微細化が妨げられる。したがって、ボディ領域の
濃度を低くすることなくしきい値電圧を低減することが
必要である。
するＭＩＳＦＥＴにおいては、ポリシリコンを用いたゲ
ート電極を有するＭＩＳＦＥＴに比べて、しきい値電圧
が高くなるという不具合が指摘されている。しきい値電
圧は、チャネル下方のボディ領域の濃度に強く依存する
ので、しきい値電圧を低減するためにはボディ領域の不
純物濃度（ｎＭＩＳＦＥＴにおいてはｐ型不純物）を低
くすることが有効である。しかし、ボディ領域の不純物
濃度を低くすると、パンチスルーが生じやすくなるな
ど、短チャネル効果の抑制が困難になるので、トランジ
スタの微細化が妨げられる。したがって、ボディ領域の
濃度を低くすることなくしきい値電圧を低減することが
必要である。
【００１２】一方、従来のＤＴＭＯＳの場合、スタンバ
イ電流を抑制するためには、ゲートに印加する電圧は、
横方向の寄生バイポーラトランジスタがオンする電圧の
０．６Ｖ程度以下に制限する必要がある。これは、横方
向寄生バイポーラトランジスタのベース電流（ＤＴＭＯ
Ｓにおけるゲート−ボディ間に流れるゲート電流または
ボディ電流）がシリコンのビルトインポテンシャルによ
りほぼ決まるため、ゲートバイアス電圧Ｖｇ（ベース電
圧）が０．６Ｖ程度となるとゲート電流又はボディ電流
（ベース電流）が非常に大きくなるためである。
イ電流を抑制するためには、ゲートに印加する電圧は、
横方向の寄生バイポーラトランジスタがオンする電圧の
０．６Ｖ程度以下に制限する必要がある。これは、横方
向寄生バイポーラトランジスタのベース電流（ＤＴＭＯ
Ｓにおけるゲート−ボディ間に流れるゲート電流または
ボディ電流）がシリコンのビルトインポテンシャルによ
りほぼ決まるため、ゲートバイアス電圧Ｖｇ（ベース電
圧）が０．６Ｖ程度となるとゲート電流又はボディ電流
（ベース電流）が非常に大きくなるためである。
【００１３】すなわち、従来のＤＴＭＯＳにおいては動
作電圧範囲が小さいという問題点があった。
作電圧範囲が小さいという問題点があった。
【００１４】また、従来のＤＴＭＯＳにおいては、しき
い値電圧を低くする必要上、ボディの不純物濃度を高く
することができない。実際に、上記文献においては、ボ
ディのｐ型不純物の濃度が１．５〜３×１０17ｃｍ-3程
度と記載されている。その結果、ボディの抵抗が非常に
高くなり、ＣＲ遅延がダイナミックな動作に支障を与
え、高速動作の妨げとなるという不具合があった。
い値電圧を低くする必要上、ボディの不純物濃度を高く
することができない。実際に、上記文献においては、ボ
ディのｐ型不純物の濃度が１．５〜３×１０17ｃｍ-3程
度と記載されている。その結果、ボディの抵抗が非常に
高くなり、ＣＲ遅延がダイナミックな動作に支障を与
え、高速動作の妨げとなるという不具合があった。
【００１５】この背景には、しきい値電圧Ｖｔと基板バ
イアス係数（ボディ効果係数）γの間にあるトレードオ
フの関係が重要になってくる。基板バイアス係数γは、
下記式（１） γ＝｜ΔＶｔ｜／｜ΔＶbs｜ （１） のように定義されている。ここで、ΔＶｔはしきい値電
圧のシフト量、ΔＶbsはボディ−ソース間電圧のシフト
量である。
イアス係数（ボディ効果係数）γの間にあるトレードオ
フの関係が重要になってくる。基板バイアス係数γは、
下記式（１） γ＝｜ΔＶｔ｜／｜ΔＶbs｜ （１） のように定義されている。ここで、ΔＶｔはしきい値電
圧のシフト量、ΔＶbsはボディ−ソース間電圧のシフト
量である。
【００１６】ＤＴＭＯＳにおいては、ボディ領域とゲー
ト電極とが互いに電気的に接続されているために、ゲー
ト電圧を高くしていくと、ボディ領域の電圧もそれに伴
って上昇する。ゲート電圧が電源電圧Ｖddのとき、式
（１）から下記式（２） ΔＶth＝γ・Ｖdd （２） が導かれる。
ト電極とが互いに電気的に接続されているために、ゲー
ト電圧を高くしていくと、ボディ領域の電圧もそれに伴
って上昇する。ゲート電圧が電源電圧Ｖddのとき、式
（１）から下記式（２） ΔＶth＝γ・Ｖdd （２） が導かれる。
【００１７】従来のＭＩＳＦＥＴのゲートオーバードラ
イブ量は、（Ｖｇ−Ｖｔ）によって表される。ところ
が、ＤＴＭＯＳのゲートオーバードライブ量は、（Ｖｇ
−Ｖｔ−ΔＶth＝Ｖｇ−Ｖｔ−γＶdd）になり、γＶdd
だけゲートオーバードライブ量が大きくなる、言い換え
ると、ＤＴＭＯＳの電流駆動力は、基板バイアス係数γ
が大きいほど大きくなる。
イブ量は、（Ｖｇ−Ｖｔ）によって表される。ところ
が、ＤＴＭＯＳのゲートオーバードライブ量は、（Ｖｇ
−Ｖｔ−ΔＶth＝Ｖｇ−Ｖｔ−γＶdd）になり、γＶdd
だけゲートオーバードライブ量が大きくなる、言い換え
ると、ＤＴＭＯＳの電流駆動力は、基板バイアス係数γ
が大きいほど大きくなる。
【００１８】つまり、基板バイアス係数γが高くなると
ゲートオーバードライブ効果が大きくなるため、基板バ
イアス係数γの大きなデバイスを設計することが必要に
なる。しかしながら、ボディ濃度を大きくすると、基板
バイアス係数γの値は大きなるが、しきい値電圧も高く
なる。このトレードオフの関係があるために、ＤＴＭＯ
Ｓのボディ領域の不純物濃度を高くすることに制限があ
る。
ゲートオーバードライブ効果が大きくなるため、基板バ
イアス係数γの大きなデバイスを設計することが必要に
なる。しかしながら、ボディ濃度を大きくすると、基板
バイアス係数γの値は大きなるが、しきい値電圧も高く
なる。このトレードオフの関係があるために、ＤＴＭＯ
Ｓのボディ領域の不純物濃度を高くすることに制限があ
る。
【００１９】その結果、ＤＴＭＯＳの性能は、上述のよ
うな不具合を生じる。まず、ボディ領域の不純物濃度が
低いと、ボディ領域の電気抵抗が非常に高くなり、この
ボディ領域の電気抵抗による電圧降下のため、チャネル
領域にボディ領域の電位が十分伝えられず、ＣＲ遅延が
ダイナミックな動作に支障を与え、高速動作の妨げとな
るのである。
うな不具合を生じる。まず、ボディ領域の不純物濃度が
低いと、ボディ領域の電気抵抗が非常に高くなり、この
ボディ領域の電気抵抗による電圧降下のため、チャネル
領域にボディ領域の電位が十分伝えられず、ＣＲ遅延が
ダイナミックな動作に支障を与え、高速動作の妨げとな
るのである。
【００２０】また、ＤＴＭＯＳにおいても、上記従来の
ＭＩＳＦＥＴと同様に、ボディ領域の不純物濃度が低い
と、トランジスタの微細化による短チャネル効果の抑制
機能が劣化する不具合がある。
ＭＩＳＦＥＴと同様に、ボディ領域の不純物濃度が低い
と、トランジスタの微細化による短チャネル効果の抑制
機能が劣化する不具合がある。
【００２１】以上のように、従来のＭＩＳＦＥＴやＤＴ
ＭＯＳでは、素子性能の向上や、集積度の向上に有効な
トランジスタの微細化（ゲート長の微細化）に限界があ
った。
ＭＯＳでは、素子性能の向上や、集積度の向上に有効な
トランジスタの微細化（ゲート長の微細化）に限界があ
った。
【００２２】本発明の目的は、しきい値電圧を低く維持
しながらボディ領域の不純物濃度を高くする手段を講ず
ることにより、高い駆動力を有し、低電圧動作が可能
で、かつ微細化に適した半導体装置を提供することにあ
る。
しながらボディ領域の不純物濃度を高くする手段を講ず
ることにより、高い駆動力を有し、低電圧動作が可能
で、かつ微細化に適した半導体装置を提供することにあ
る。
【００２３】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に電界効果型トランジスタを設けてなる半
導体装置であって、上記電界効果型トランジスタは、半
導体基板と、上記半導体基板上に設けられたゲート絶縁
膜及びゲート電極と、上記半導体基板内の上記ゲート電
極の両側方に位置する領域に設けられ第１導電型不純物
を含むソース・ドレイン領域と、上記半導体基板内の上
記ソース・ドレイン領域間に位置する領域に設けられた
チャネル領域と、上記半導体基板内の上記チャネル領域
の下方に位置する領域に設けられ、第２導電型不純物を
含むボディ領域とを備えており、上記ボディ領域の上記
チャネル領域に接する一部の領域のバンドギャップが上
記チャネル領域のバンドギャップより小さい構造となっ
ている。
半導体基板上に電界効果型トランジスタを設けてなる半
導体装置であって、上記電界効果型トランジスタは、半
導体基板と、上記半導体基板上に設けられたゲート絶縁
膜及びゲート電極と、上記半導体基板内の上記ゲート電
極の両側方に位置する領域に設けられ第１導電型不純物
を含むソース・ドレイン領域と、上記半導体基板内の上
記ソース・ドレイン領域間に位置する領域に設けられた
チャネル領域と、上記半導体基板内の上記チャネル領域
の下方に位置する領域に設けられ、第２導電型不純物を
含むボディ領域とを備えており、上記ボディ領域の上記
チャネル領域に接する一部の領域のバンドギャップが上
記チャネル領域のバンドギャップより小さい構造となっ
ている。
【００２４】これにより、チャネル領域に接するボディ
領域中の一部の領域のバンドギャップがチャネル領域の
バンドギャップよりも小さいことから、半導体基板内の
ゲート電極の下方に位置する領域に広がる空乏層のキャ
リア走行に対するポテンシャルが低下し、半導体装置の
しきい値電圧が低下する。一方、ボディ領域の不純物濃
度が比較的高いことから、パンチスルーなどの短チャネ
ル効果を抑制する機能も高く維持される。よって、高い
駆動力を有し、低電圧動作が可能で、かつ微細化に適し
た半導体装置が得られる。
領域中の一部の領域のバンドギャップがチャネル領域の
バンドギャップよりも小さいことから、半導体基板内の
ゲート電極の下方に位置する領域に広がる空乏層のキャ
リア走行に対するポテンシャルが低下し、半導体装置の
しきい値電圧が低下する。一方、ボディ領域の不純物濃
度が比較的高いことから、パンチスルーなどの短チャネ
ル効果を抑制する機能も高く維持される。よって、高い
駆動力を有し、低電圧動作が可能で、かつ微細化に適し
た半導体装置が得られる。
【００２５】上記ボディ領域の一部の領域と上記チャネ
ル領域との間に形成されるヘテロ接合において、上記チ
ャネル領域のキャリアが走行するバンドのバンドオフセ
ット量よりも、その逆極性のバンドにおけるバンドオフ
セット量の方が大きいことにより、半導体装置の動作時
に、ボディ領域の一部の領域がチャネルとして機能する
のを抑制することができる。
ル領域との間に形成されるヘテロ接合において、上記チ
ャネル領域のキャリアが走行するバンドのバンドオフセ
ット量よりも、その逆極性のバンドにおけるバンドオフ
セット量の方が大きいことにより、半導体装置の動作時
に、ボディ領域の一部の領域がチャネルとして機能する
のを抑制することができる。
【００２６】上記半導体基板内の上記ゲート電極の下方
に位置する領域に生じる空乏層が、上記チャネル領域か
ら上記バンドギャップの小さい領域まで延びていること
が好ましい。
に位置する領域に生じる空乏層が、上記チャネル領域か
ら上記バンドギャップの小さい領域まで延びていること
が好ましい。
【００２７】また、上記空乏層が、上記ボディ領域のう
ち上記一部の領域よりも下方の領域まで延びていないこ
とが好ましい。
ち上記一部の領域よりも下方の領域まで延びていないこ
とが好ましい。
【００２８】ゲート電極は、ポリシリコンゲート構造又
はメタルゲート構造を有することにより、他の特性を犠
牲にすることなく、駆動力を高めることができる。
はメタルゲート構造を有することにより、他の特性を犠
牲にすることなく、駆動力を高めることができる。
【００２９】上記半導体基板は、ＳＯＩ基板であること
により、寄生容量が小さく，特に高速動作に適した半導
体装置が得られる。
により、寄生容量が小さく，特に高速動作に適した半導
体装置が得られる。
【００３０】上記ボディ領域のうち上記バンドギャップ
の小さい領域を除く領域がシリコン層からなり、上記バ
ンドギャップの小さい領域がＳｉおよびＧｅを含む半導
体層により構成されている場合、以下の具体的な構成と
効果とが得られる。
の小さい領域を除く領域がシリコン層からなり、上記バ
ンドギャップの小さい領域がＳｉおよびＧｅを含む半導
体層により構成されている場合、以下の具体的な構成と
効果とが得られる。
【００３１】上記チャネル領域がシリコンにより構成さ
れていることにより、ボディ領域とのバンドオフセット
量を適正な値に調整することが容易になり、特に、上記
電界効果型トランジスタをｎチャネル電界効果型トラン
ジスタとして動作させるのに適した構造となる。
れていることにより、ボディ領域とのバンドオフセット
量を適正な値に調整することが容易になり、特に、上記
電界効果型トランジスタをｎチャネル電界効果型トラン
ジスタとして動作させるのに適した構造となる。
【００３２】このｎチャネル電界効果型トランジスタに
加えて、上記半導体基板上に設けられたゲート絶縁膜及
びゲート電極と、上記半導体基板内の上記ゲート電極の
両側方に位置する領域に設けられ第２導電型不純物を含
むソース・ドレイン領域と、上記半導体基板内の上記ソ
ース・ドレイン領域間に位置する領域に設けられたＳｉ
キャップ層と、上記半導体基板内の上記Ｓｉキャップ層
の下方に位置する領域に設けられ、ＳｉおよびＧｅを含
み上記Ｓｉキャップ層よりもバンドギャップの小さい半
導体層により構成されるチャネル領域と、第１導電型不
純物を含むＳｉボディ領域とを有するｐチャネル電界効
果型トランジスタをさらに備えることにより、相補型電
界効果トランジスタとして機能する半導体装置が得られ
る。
加えて、上記半導体基板上に設けられたゲート絶縁膜及
びゲート電極と、上記半導体基板内の上記ゲート電極の
両側方に位置する領域に設けられ第２導電型不純物を含
むソース・ドレイン領域と、上記半導体基板内の上記ソ
ース・ドレイン領域間に位置する領域に設けられたＳｉ
キャップ層と、上記半導体基板内の上記Ｓｉキャップ層
の下方に位置する領域に設けられ、ＳｉおよびＧｅを含
み上記Ｓｉキャップ層よりもバンドギャップの小さい半
導体層により構成されるチャネル領域と、第１導電型不
純物を含むＳｉボディ領域とを有するｐチャネル電界効
果型トランジスタをさらに備えることにより、相補型電
界効果トランジスタとして機能する半導体装置が得られ
る。
【００３３】一方、上記ボディ領域のうち上記バンドギ
ャップの小さい領域を除く領域は、シリコン層からな
り、上記バンドギャップの小さい領域が、ＳｉおよびＣ
を含む半導体層により構成されている場合には、次のよ
うな具体的な構成と効果とが得られる。
ャップの小さい領域を除く領域は、シリコン層からな
り、上記バンドギャップの小さい領域が、ＳｉおよびＣ
を含む半導体層により構成されている場合には、次のよ
うな具体的な構成と効果とが得られる。
【００３４】上記チャネル領域がシリコンにより構成さ
れていることにより、ボディ領域とのバンドオフセット
量を適正な値に調整することが容易になり、特に、上記
電界効果型トランジスタをｐチャネル電界効果型トラン
ジスタとして動作させるのに適した構造となる。
れていることにより、ボディ領域とのバンドオフセット
量を適正な値に調整することが容易になり、特に、上記
電界効果型トランジスタをｐチャネル電界効果型トラン
ジスタとして動作させるのに適した構造となる。
【００３５】このｐチャネル電界効果型トランジスタに
加えて、上記半導体基板上に設けられたゲート絶縁膜及
びゲート電極と、上記半導体基板内の上記ゲート電極の
両側方に位置する領域に設けられ第１導電型不純物を含
むソース・ドレイン領域と、上記半導体基板内の上記ソ
ース・ドレイン領域間に位置する領域に設けられたＳｉ
キャップ層と、上記半導体基板内の上記Ｓｉキャップ層
の下方に位置する領域に設けられ、ＳｉおよびＣを含み
上記Ｓｉキャップ層よりもバンドギャップの小さい半導
体層により構成されるチャネル領域と、第２導電型不純
物を含むＳｉボディ領域とを有するｎチャネル電界効果
型トランジスタをさらに備えることにより、相補型電界
効果トランジスタとして機能する半導体装置が得られ
る。
加えて、上記半導体基板上に設けられたゲート絶縁膜及
びゲート電極と、上記半導体基板内の上記ゲート電極の
両側方に位置する領域に設けられ第１導電型不純物を含
むソース・ドレイン領域と、上記半導体基板内の上記ソ
ース・ドレイン領域間に位置する領域に設けられたＳｉ
キャップ層と、上記半導体基板内の上記Ｓｉキャップ層
の下方に位置する領域に設けられ、ＳｉおよびＣを含み
上記Ｓｉキャップ層よりもバンドギャップの小さい半導
体層により構成されるチャネル領域と、第２導電型不純
物を含むＳｉボディ領域とを有するｎチャネル電界効果
型トランジスタをさらに備えることにより、相補型電界
効果トランジスタとして機能する半導体装置が得られ
る。
【００３６】上記ボディ領域のうち上記バンドギャップ
の小さい領域を除く領域は、シリコン層からなり、上記
バンドギャップの小さい領域が、Ｓｉ，ＧｅおよびＣを
含む半導体層により構成されている場合、さらに、上記
チャネル領域がシリコンにより構成されている場合に
は、上記半導体基板上に設けられたゲート絶縁膜及びゲ
ート電極と、上記半導体基板内の上記ゲート電極の両側
方に位置する領域に設けられ第２導電型不純物を含むソ
ース・ドレイン領域と、上記半導体基板内の上記ソース
・ドレイン領域間に位置する領域に設けられたＳｉチャ
ネル領域と、上記半導体基板内の上記Ｓｉチャネル領域
の下方に位置する領域に設けられ、Ｓｉ，Ｇｅ及びＣを
含み上記Ｓｉキャップ層よりもバンドギャップの小さい
半導体層により構成されるチャネル領域と、第１導電型
不純物を含むＳｉボディ領域とを有する電界効果型トラ
ンジスタをさらに備えることにより、相補型電界効果ト
ランジスタとして機能する半導体装置が得られる。
の小さい領域を除く領域は、シリコン層からなり、上記
バンドギャップの小さい領域が、Ｓｉ，ＧｅおよびＣを
含む半導体層により構成されている場合、さらに、上記
チャネル領域がシリコンにより構成されている場合に
は、上記半導体基板上に設けられたゲート絶縁膜及びゲ
ート電極と、上記半導体基板内の上記ゲート電極の両側
方に位置する領域に設けられ第２導電型不純物を含むソ
ース・ドレイン領域と、上記半導体基板内の上記ソース
・ドレイン領域間に位置する領域に設けられたＳｉチャ
ネル領域と、上記半導体基板内の上記Ｓｉチャネル領域
の下方に位置する領域に設けられ、Ｓｉ，Ｇｅ及びＣを
含み上記Ｓｉキャップ層よりもバンドギャップの小さい
半導体層により構成されるチャネル領域と、第１導電型
不純物を含むＳｉボディ領域とを有する電界効果型トラ
ンジスタをさらに備えることにより、相補型電界効果ト
ランジスタとして機能する半導体装置が得られる。
【００３７】上記ゲート電極と上記ボディ領域とが電気
的に接続されていることにより、ＤＴＭＯＳとして機能
する電界効果型トランジスタを備えた半導体装置が得ら
れる。
的に接続されていることにより、ＤＴＭＯＳとして機能
する電界効果型トランジスタを備えた半導体装置が得ら
れる。
【００３８】本発明の半導体装置は、半導体基板と、上
記半導体基板上に設けられたゲート絶縁膜及びゲート電
極と、上記半導体基板内における上記ゲート電極の両側
方に位置する領域に設けられ第１導電型不純物を含むソ
ース・ドレイン領域と、上記半導体基板内における上記
ソース・ドレイン領域間に位置する領域に設けられたチ
ャネル領域と、上記半導体基板内における上記チャネル
領域の下方に位置する領域に設けられ、上記チャネル領
域よりもバンドギャップの小さい領域を含むボディ領域
とを備え、上記半導体基板のうち上記ゲート電極の下方
に位置する領域に生じる空乏層が上記バンドギャップの
小さい領域まで延びている。
記半導体基板上に設けられたゲート絶縁膜及びゲート電
極と、上記半導体基板内における上記ゲート電極の両側
方に位置する領域に設けられ第１導電型不純物を含むソ
ース・ドレイン領域と、上記半導体基板内における上記
ソース・ドレイン領域間に位置する領域に設けられたチ
ャネル領域と、上記半導体基板内における上記チャネル
領域の下方に位置する領域に設けられ、上記チャネル領
域よりもバンドギャップの小さい領域を含むボディ領域
とを備え、上記半導体基板のうち上記ゲート電極の下方
に位置する領域に生じる空乏層が上記バンドギャップの
小さい領域まで延びている。
【００３９】これにより、チャネル領域の下方にバンド
ギャップがチャネル領域のバンドギャップよりも小さ
く、この領域まで空乏層が広がっていることから、チャ
ネル領域のキャリア走行に対するポテンシャルが低下す
る。したがって、ボディ領域の不純物濃度に影響を与え
ることなく、半導体装置のしきい値電圧を低下させるこ
とができ、パンチスルーなどの短チャネル効果を抑制す
る機能を維持することが可能である。よって、高い駆動
力を有し、低電圧動作が可能で、かつ微細化に適した半
導体装置が得られる。
ギャップがチャネル領域のバンドギャップよりも小さ
く、この領域まで空乏層が広がっていることから、チャ
ネル領域のキャリア走行に対するポテンシャルが低下す
る。したがって、ボディ領域の不純物濃度に影響を与え
ることなく、半導体装置のしきい値電圧を低下させるこ
とができ、パンチスルーなどの短チャネル効果を抑制す
る機能を維持することが可能である。よって、高い駆動
力を有し、低電圧動作が可能で、かつ微細化に適した半
導体装置が得られる。
【００４０】上記ゲート電極と上記ボディ領域とが電気
的に接続されていることにより、ＤＴＭＯＳとして機能
する電界効果型トランジスタを備えた半導体装置が得ら
れる。
的に接続されていることにより、ＤＴＭＯＳとして機能
する電界効果型トランジスタを備えた半導体装置が得ら
れる。
【００４１】
【発明の実施の形態】（第１の実施形態）本実施形態に
おいては、Ｓｉチャネル層を用いるとともに、Ｓｉチャ
ネル層の下方にＳｉチャネル層よりもバンドギャップの
小さい半導体層としてＳｉＧｅボディ層を設けたｎチャ
ネル型ヘテロＭＯＳＦＥＴ（以下、ＳｉＧｅ−ｎＨＭＯ
Ｓという）について説明する。
おいては、Ｓｉチャネル層を用いるとともに、Ｓｉチャ
ネル層の下方にＳｉチャネル層よりもバンドギャップの
小さい半導体層としてＳｉＧｅボディ層を設けたｎチャ
ネル型ヘテロＭＯＳＦＥＴ（以下、ＳｉＧｅ−ｎＨＭＯ
Ｓという）について説明する。
【００４２】図３は、本実施形態のＳｉＧｅ−ｎＨＭＯ
Ｓの構造を示す断面図である。図３に示すように、本実
施形態のＳｉＧｅ−ｎＨＭＯＳは、ｐ型のＳｉ基板１０
と、Ｓｉ基板に酸素イオンを注入するなどの方法により
形成された厚み約１００ｎｍの埋め込み酸化膜１１と、
埋め込み酸化膜１１の上に設けられた厚み約１００ｎｍ
の半導体層３０とを有している。半導体層３０は、ＳＯ
Ｉ基板の上部を構成する上部Ｓｉ膜１２と、上部Ｓｉ膜
１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長
された厚み約１０ｎｍのＳｉバッファ層１３と、Ｓｉバ
ッファ層１３の上にＵＨＶ−ＣＶＤ法によりエピタキシ
ャル成長された厚み約１５ｎｍのＳｉＧｅ膜１４と、Ｓ
ｉＧｅ膜１４の上にＵＨＶ−ＣＶＤ法によりエピタキシ
ャル成長された厚み約２０ｎｍのＳｉキャップ層１５と
から構成されている。上部Ｓｉ膜１２には、Ｓｉバッフ
ァ層１３やＳｉＧｅ膜１４のエピタキシャル成長前に、
予めイオン注入により濃度が１×１０18ｃｍ-3程度の高
濃度のｐ型不純物（Ｂなど）がドープされている。Ｓｉ
バッファ層１３及びＳｉＧｅ膜１４には、in-situドー
ピングにより濃度１×１０18ｃｍ-3程度の高濃度のｐ型
不純物（Ｂなど）がドープされている。Ｓｉキャップ層
１５には、低濃度のｐ型不純物が含まれている。Ｓｉキ
ャップ層１５はアンドープ層であるが、ボディ領域など
からの不純物の拡散によってある程度の不純物を含むこ
とになる。ただし、キャリア移動度の向上のためには、
Ｓｉキャップ層１５にはできるだけ不純物が含まれてい
ないことが好ましい。ＳｉＧｅ膜１４のＧｅ含有率は３
０％であり、このとき、ＳｉＧｅのバンドギャップは、
Ｓｉに比べて、２２５ｍｅＶ程度小さくなる。ただし、
このバンドギャップ差は、ほとんど価電子帯端における
バンドオフセット量となって現れ、伝導帯端においては
バンドオフセット量は小さい。
Ｓの構造を示す断面図である。図３に示すように、本実
施形態のＳｉＧｅ−ｎＨＭＯＳは、ｐ型のＳｉ基板１０
と、Ｓｉ基板に酸素イオンを注入するなどの方法により
形成された厚み約１００ｎｍの埋め込み酸化膜１１と、
埋め込み酸化膜１１の上に設けられた厚み約１００ｎｍ
の半導体層３０とを有している。半導体層３０は、ＳＯ
Ｉ基板の上部を構成する上部Ｓｉ膜１２と、上部Ｓｉ膜
１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長
された厚み約１０ｎｍのＳｉバッファ層１３と、Ｓｉバ
ッファ層１３の上にＵＨＶ−ＣＶＤ法によりエピタキシ
ャル成長された厚み約１５ｎｍのＳｉＧｅ膜１４と、Ｓ
ｉＧｅ膜１４の上にＵＨＶ−ＣＶＤ法によりエピタキシ
ャル成長された厚み約２０ｎｍのＳｉキャップ層１５と
から構成されている。上部Ｓｉ膜１２には、Ｓｉバッフ
ァ層１３やＳｉＧｅ膜１４のエピタキシャル成長前に、
予めイオン注入により濃度が１×１０18ｃｍ-3程度の高
濃度のｐ型不純物（Ｂなど）がドープされている。Ｓｉ
バッファ層１３及びＳｉＧｅ膜１４には、in-situドー
ピングにより濃度１×１０18ｃｍ-3程度の高濃度のｐ型
不純物（Ｂなど）がドープされている。Ｓｉキャップ層
１５には、低濃度のｐ型不純物が含まれている。Ｓｉキ
ャップ層１５はアンドープ層であるが、ボディ領域など
からの不純物の拡散によってある程度の不純物を含むこ
とになる。ただし、キャリア移動度の向上のためには、
Ｓｉキャップ層１５にはできるだけ不純物が含まれてい
ないことが好ましい。ＳｉＧｅ膜１４のＧｅ含有率は３
０％であり、このとき、ＳｉＧｅのバンドギャップは、
Ｓｉに比べて、２２５ｍｅＶ程度小さくなる。ただし、
このバンドギャップ差は、ほとんど価電子帯端における
バンドオフセット量となって現れ、伝導帯端においては
バンドオフセット量は小さい。
【００４３】さらに、ＳｉＧｅ−ｎＨＭＯＳは、Ｓｉキ
ャップ層１５を熱酸化して形成されたシリコン酸化膜か
らなるゲート絶縁膜１６と、ゲート絶縁膜１６の上に設
けられたｎ+ ポリシリコンからなるゲート電極１７とを
備えている。そして、半導体層３０，つまり上部Ｓｉ膜
１２，Ｓｉバッファ層１３，ＳｉＧｅ膜１４及びＳｉキ
ャップ層１５のうちゲート電極１７の両側方に位置する
領域には高濃度のｎ型不純物を含むソース領域２０ａ及
びドレイン領域２０ｂが設けられている。また、上部Ｓ
ｉ膜１２のうちソース領域２０ａとドレイン領域２０ｂ
との間の領域は第１Ｓｉボディ領域２２となっており、
Ｓｉバッファ層１３のうち第１Ｓｉボディ領域２２の直
上に位置する領域は、第２Ｓｉボディ領域２３となって
いる。そして、ＳｉＧｅ膜１４のうちソース領域２０ａ
とドレイン領域２０ｂとの間の領域は、ＳｉＧｅボディ
領域２４となっており、Ｓｉキャップ層１５のうちゲー
ト絶縁膜１６の直下に位置する領域は低濃度のｐ型不純
物を含むＳｉチャネル領域２５となっている。なお、ゲ
ート電極１７の側面上には、シリコン酸化膜からなるサ
イドウォール２７が設けられている。
ャップ層１５を熱酸化して形成されたシリコン酸化膜か
らなるゲート絶縁膜１６と、ゲート絶縁膜１６の上に設
けられたｎ+ ポリシリコンからなるゲート電極１７とを
備えている。そして、半導体層３０，つまり上部Ｓｉ膜
１２，Ｓｉバッファ層１３，ＳｉＧｅ膜１４及びＳｉキ
ャップ層１５のうちゲート電極１７の両側方に位置する
領域には高濃度のｎ型不純物を含むソース領域２０ａ及
びドレイン領域２０ｂが設けられている。また、上部Ｓ
ｉ膜１２のうちソース領域２０ａとドレイン領域２０ｂ
との間の領域は第１Ｓｉボディ領域２２となっており、
Ｓｉバッファ層１３のうち第１Ｓｉボディ領域２２の直
上に位置する領域は、第２Ｓｉボディ領域２３となって
いる。そして、ＳｉＧｅ膜１４のうちソース領域２０ａ
とドレイン領域２０ｂとの間の領域は、ＳｉＧｅボディ
領域２４となっており、Ｓｉキャップ層１５のうちゲー
ト絶縁膜１６の直下に位置する領域は低濃度のｐ型不純
物を含むＳｉチャネル領域２５となっている。なお、ゲ
ート電極１７の側面上には、シリコン酸化膜からなるサ
イドウォール２７が設けられている。
【００４４】図４は、本実施形態のＳｉＧｅ−ｎＨＭＯ
Ｓ（Ｇｅ含有率は１５％及び３０％）と、ＳｉＧｅ−ｎ
ＨＭＯＳにおけるＳｉＧｅボディ領域２４を同じ濃度の
ｐ型不純物を含むＳｉ層で置き換えたＳｉホモ構造のＭ
ＩＳＦＥＴ（以下、Ｓｉ−ｎＭＯＳという）とのＶｇ−
Ｉｄ特性図である。Ｓｉチャネル領域２５の下方にＳｉ
チャネル領域２５よりバンドギャップの小さな材料であ
るＳｉＧｅからなるＳｉＧｅボディ領域２４を設けるこ
とにより、同じゲート電圧Ｖｇに対するドレイン電流Ｉ
ｄが増大していることから、しきい値電圧が低下してい
ることがわかる。しきい値電圧は、Ｇｅ含有率の増大に
伴い低下し、Ｇｅ含有率が３０％のＳｉＧｅ−ｎＨＭＯ
Ｓのしきい値電圧は、Ｓｉ−ｎＭＯＳに比べ０．２Ｖ程
度低くなっている。
Ｓ（Ｇｅ含有率は１５％及び３０％）と、ＳｉＧｅ−ｎ
ＨＭＯＳにおけるＳｉＧｅボディ領域２４を同じ濃度の
ｐ型不純物を含むＳｉ層で置き換えたＳｉホモ構造のＭ
ＩＳＦＥＴ（以下、Ｓｉ−ｎＭＯＳという）とのＶｇ−
Ｉｄ特性図である。Ｓｉチャネル領域２５の下方にＳｉ
チャネル領域２５よりバンドギャップの小さな材料であ
るＳｉＧｅからなるＳｉＧｅボディ領域２４を設けるこ
とにより、同じゲート電圧Ｖｇに対するドレイン電流Ｉ
ｄが増大していることから、しきい値電圧が低下してい
ることがわかる。しきい値電圧は、Ｇｅ含有率の増大に
伴い低下し、Ｇｅ含有率が３０％のＳｉＧｅ−ｎＨＭＯ
Ｓのしきい値電圧は、Ｓｉ−ｎＭＯＳに比べ０．２Ｖ程
度低くなっている。
【００４５】すなわち、本実施形態のＳｉＧｅ−ｎＨＭ
ＯＳは、Ｓｉ−ｎＭＯＳとボディ領域のｐ型不純物の濃
度を等しくした場合に、Ｓｉ−ｎＭＯＳよりもしきい値
電圧を低くすることができる。したがって、ボディ領域
（ＳｉＧｅボディ領域２４及び第１，第２Ｓｉボディ領
域２２，２３）の不純物濃度を高くして短チャネル効果
（パンチスルーなど）の抑制機能を維持しつつ、しきい
値電圧を低くすることができる。言い換えると、高速動
作が可能で、駆動力の高い、かつ、微細化に適したＭＩ
ＳＦＥＴを得ることができる。
ＯＳは、Ｓｉ−ｎＭＯＳとボディ領域のｐ型不純物の濃
度を等しくした場合に、Ｓｉ−ｎＭＯＳよりもしきい値
電圧を低くすることができる。したがって、ボディ領域
（ＳｉＧｅボディ領域２４及び第１，第２Ｓｉボディ領
域２２，２３）の不純物濃度を高くして短チャネル効果
（パンチスルーなど）の抑制機能を維持しつつ、しきい
値電圧を低くすることができる。言い換えると、高速動
作が可能で、駆動力の高い、かつ、微細化に適したＭＩ
ＳＦＥＴを得ることができる。
【００４６】図５は、ＳｉＧｅ−ｎＨＭＯＳのＳｉチャ
ネル領域２５及びボディ領域（ＳｉＧｅボディ領域２
４，第２Ｓｉボディ領域２３及び第１Ｓｉボディ領域２
２）を通過する断面におけるバンド構造のＧｅ含有率依
存性を示すエネルギーバンド図である。同図において
は、ゲート絶縁膜１６及びゲート電極１７のバンド構造
は、一般的なＭＩＳＦＥＴ中のそれらのバンド構造と同
じであるので、図示されていない。また、図５におい
て、点線で示されているバンドは、ＳｉＧｅ−ｎＨＭＯ
ＳにおけるＳｉＧｅボディ領域２４を同じ濃度のｐ型不
純物を含むＳｉ層で置き換えたＳｉ−ｎＭＯＳのゼロバ
イアス時の伝導帯端及び価電子帯端である。
ネル領域２５及びボディ領域（ＳｉＧｅボディ領域２
４，第２Ｓｉボディ領域２３及び第１Ｓｉボディ領域２
２）を通過する断面におけるバンド構造のＧｅ含有率依
存性を示すエネルギーバンド図である。同図において
は、ゲート絶縁膜１６及びゲート電極１７のバンド構造
は、一般的なＭＩＳＦＥＴ中のそれらのバンド構造と同
じであるので、図示されていない。また、図５におい
て、点線で示されているバンドは、ＳｉＧｅ−ｎＨＭＯ
ＳにおけるＳｉＧｅボディ領域２４を同じ濃度のｐ型不
純物を含むＳｉ層で置き換えたＳｉ−ｎＭＯＳのゼロバ
イアス時の伝導帯端及び価電子帯端である。
【００４７】ここで、特徴的なのは、Ｓｉチャネル領域
２５からＳｉＧｅボディ領域２４まで空乏層が延びてい
ることである。それに対し、従来のＳｉ−ｎＭＯＳにお
いては、空乏層がＳｉＧｅボディ領域に相当するＳｉボ
ディ領域にまで延びているものの、空乏層における伝導
帯端のポテンシャルが比較的大きい。以下、空乏層が延
びる範囲（言い換えると、空乏化領域の端部）及び伝導
帯端のポテンシャルと、トランジスタのしきい値電圧と
の関係について考察する。ただし、図５における縦軸の
ポテンシャルは、ゲート電極における電子親和力を基準
として、電子親和力が小さいほどポテンシャルが大きい
として表している。このポテンシャルの方向は、伝導帯
端における電子の走行に対するポテンシャルの方向に一
致するが、価電子帯端におけるホールの走行に対するポ
テンシャルの方向とは逆向きである。つまり、価電子帯
端におけるホール走行に対するポテンシャルは、図５の
縦軸のポテンシャル値が大きいほど小さいことになる。
２５からＳｉＧｅボディ領域２４まで空乏層が延びてい
ることである。それに対し、従来のＳｉ−ｎＭＯＳにお
いては、空乏層がＳｉＧｅボディ領域に相当するＳｉボ
ディ領域にまで延びているものの、空乏層における伝導
帯端のポテンシャルが比較的大きい。以下、空乏層が延
びる範囲（言い換えると、空乏化領域の端部）及び伝導
帯端のポテンシャルと、トランジスタのしきい値電圧と
の関係について考察する。ただし、図５における縦軸の
ポテンシャルは、ゲート電極における電子親和力を基準
として、電子親和力が小さいほどポテンシャルが大きい
として表している。このポテンシャルの方向は、伝導帯
端における電子の走行に対するポテンシャルの方向に一
致するが、価電子帯端におけるホールの走行に対するポ
テンシャルの方向とは逆向きである。つまり、価電子帯
端におけるホール走行に対するポテンシャルは、図５の
縦軸のポテンシャル値が大きいほど小さいことになる。
【００４８】図６は、ＳｉＧｅ層の上に、高濃度の不純
物を含むｐ+ Ｓｉ層と、低濃度のｐ型不純物を含むｐ-
Ｓｉ層とを積層したＳｉＧｅ−ｎＨＭＯＳのビルトイン
ポテンシャルを示すエネルギーバンド図である。図６に
示すバンド構造を有するＳｉＧｅ−ｎＨＭＯＳの場合に
は、空乏層の端部がＳｉＧｅ層に到達しておらず、ｐ -
Ｓｉ層中の一部位から空乏化されている。また、図５に
おける点線で示されるバンド構造を有するＳｉ−ｎＭＯ
Ｓの場合には、空乏層の端部がＳｉＧｅ層に相当するＳ
ｉボディ領域に達しているが、空乏層の端部における伝
導帯端のポテンシャルが本実施形態のＳｉＧｅ−ｎＨＭ
ＯＳよりも高い。これらのことから、本実施形態のＳｉ
Ｇｅ−ｎＨＭＯＳでは、空乏層の端部がＳｉＧｅ層まで
達しており、空乏層の端部が伝導帯端のポテンシャルが
ヘテロ接合によって低くなっているＳｉＧｅボディ領域
一部である結果、Ｓｉ−ｎＭＯＳの場合に比べしきい値
電圧が低下すると理解できる。
物を含むｐ+ Ｓｉ層と、低濃度のｐ型不純物を含むｐ-
Ｓｉ層とを積層したＳｉＧｅ−ｎＨＭＯＳのビルトイン
ポテンシャルを示すエネルギーバンド図である。図６に
示すバンド構造を有するＳｉＧｅ−ｎＨＭＯＳの場合に
は、空乏層の端部がＳｉＧｅ層に到達しておらず、ｐ -
Ｓｉ層中の一部位から空乏化されている。また、図５に
おける点線で示されるバンド構造を有するＳｉ−ｎＭＯ
Ｓの場合には、空乏層の端部がＳｉＧｅ層に相当するＳ
ｉボディ領域に達しているが、空乏層の端部における伝
導帯端のポテンシャルが本実施形態のＳｉＧｅ−ｎＨＭ
ＯＳよりも高い。これらのことから、本実施形態のＳｉ
Ｇｅ−ｎＨＭＯＳでは、空乏層の端部がＳｉＧｅ層まで
達しており、空乏層の端部が伝導帯端のポテンシャルが
ヘテロ接合によって低くなっているＳｉＧｅボディ領域
一部である結果、Ｓｉ−ｎＭＯＳの場合に比べしきい値
電圧が低下すると理解できる。
【００４９】図７は、本実施形態と同様に、Ｓｉチャネ
ル領域２５及びボディ領域（ＳｉＧｅボディ領域２４，
第２Ｓｉボディ領域２３及び第１Ｓｉボディ領域２２）
を有するが、各部の厚みを変えて空乏層が第２Ｓｉボデ
ィ領域２３まで到達するようにしたときのエネルギーバ
ンド図である。図７において、点線で示されているバン
ドは、ＳｉＧｅ−ｎＨＭＯＳにおけるＳｉＧｅボディ領
域２４を同じ濃度のｐ型不純物を含むＳｉ層で置き換え
たＳｉ−ｎＭＯＳのゼロバイアス時の伝導帯端及び価電
子帯端である。
ル領域２５及びボディ領域（ＳｉＧｅボディ領域２４，
第２Ｓｉボディ領域２３及び第１Ｓｉボディ領域２２）
を有するが、各部の厚みを変えて空乏層が第２Ｓｉボデ
ィ領域２３まで到達するようにしたときのエネルギーバ
ンド図である。図７において、点線で示されているバン
ドは、ＳｉＧｅ−ｎＨＭＯＳにおけるＳｉＧｅボディ領
域２４を同じ濃度のｐ型不純物を含むＳｉ層で置き換え
たＳｉ−ｎＭＯＳのゼロバイアス時の伝導帯端及び価電
子帯端である。
【００５０】図７に示す構造の場合には、空乏化が第２
Ｓｉボディ領域２３中の一部位から始まり、この部位に
おける伝導帯端のポテンシャルはＳｉ−ｎＭＯＳにおけ
る同じ深さの部位における伝導帯端のポテンシャルと変
わらない。したがって、図７に示すＳｉＧｅ−ｎＨＭＯ
Ｓのしきい値電圧は、従来のＳｉｎＭＯＳとほとんど変
わらないことになる。この場合、ＳｉＧｅボディ領域２
４とＳｉチャネル領域２５とのバンドギャップ差がほと
んど価電子帯側のみに分配されて、伝導帯側にはわずか
にバンドオフセットが現れる。
Ｓｉボディ領域２３中の一部位から始まり、この部位に
おける伝導帯端のポテンシャルはＳｉ−ｎＭＯＳにおけ
る同じ深さの部位における伝導帯端のポテンシャルと変
わらない。したがって、図７に示すＳｉＧｅ−ｎＨＭＯ
Ｓのしきい値電圧は、従来のＳｉｎＭＯＳとほとんど変
わらないことになる。この場合、ＳｉＧｅボディ領域２
４とＳｉチャネル領域２５とのバンドギャップ差がほと
んど価電子帯側のみに分配されて、伝導帯側にはわずか
にバンドオフセットが現れる。
【００５１】図６及び図７からわかるように、空乏層の
端部がＳｉＧｅボディ領域２４に存在することにより、
ヘテロ接合によってＳｉＧｅボディ領域２４の伝導帯端
のポテンシャルが第２Ｓｉボディ領域２３やＳｉチャネ
ル領域２５の伝導帯端のポテンシャルよりも低くなって
いることを利用して、しきい値電圧を低下させることが
できる。
端部がＳｉＧｅボディ領域２４に存在することにより、
ヘテロ接合によってＳｉＧｅボディ領域２４の伝導帯端
のポテンシャルが第２Ｓｉボディ領域２３やＳｉチャネ
ル領域２５の伝導帯端のポテンシャルよりも低くなって
いることを利用して、しきい値電圧を低下させることが
できる。
【００５２】以上のように、空乏層幅は、Ｓｉチャネル
領域２５の厚み及び不純物濃度や、ＳｉＧｅボディ領域
２４の厚み及び不純物濃度に強く依存する。この詳細
は、後述する。
領域２５の厚み及び不純物濃度や、ＳｉＧｅボディ領域
２４の厚み及び不純物濃度に強く依存する。この詳細
は、後述する。
【００５３】次に、図５に示されるように、Ｇｅ含有率
の増大に伴いしきい値電圧が低下している。このしきい
値電圧の低下は、ＳｉＧｅボディ領域２４おけるＳｉ層
とのヘテロ接合によるポテンシャルの低下により起こ
る。そして、ＳｉＧｅボディ領域２４のＧｅ含有率が増
大するとＳｉＧｅボディ領域２４の伝導帯端のポテンシ
ャルの低下の度合いが大きくなるために、しきい値電圧
もより大きく低下するものと考えられる。つまり、Ｓｉ
Ｇｅボディ領域２４によるバンド構造の変化により、し
きい値電圧が低下し、動作電圧範囲が拡大していると説
明できる。
の増大に伴いしきい値電圧が低下している。このしきい
値電圧の低下は、ＳｉＧｅボディ領域２４おけるＳｉ層
とのヘテロ接合によるポテンシャルの低下により起こ
る。そして、ＳｉＧｅボディ領域２４のＧｅ含有率が増
大するとＳｉＧｅボディ領域２４の伝導帯端のポテンシ
ャルの低下の度合いが大きくなるために、しきい値電圧
もより大きく低下するものと考えられる。つまり、Ｓｉ
Ｇｅボディ領域２４によるバンド構造の変化により、し
きい値電圧が低下し、動作電圧範囲が拡大していると説
明できる。
【００５４】次に、Ｓｉチャネル領域２５の厚み及び不
純物濃度と、ＳｉＧｅボディ領域２４の不純物濃度との
変化に対するしきい値電圧の変化について説明する。
純物濃度と、ＳｉＧｅボディ領域２４の不純物濃度との
変化に対するしきい値電圧の変化について説明する。
【００５５】図８は、ＳｉＧｅ−ｎＨＭＯＳにおけるＳ
ｉチャネル領域２５の厚みの変化に対するしきい値電圧
の変化を示すＶｇ−Ｉｄ特性図である。同図に示すよう
に、Ｓｉチャネル領域２５の厚みが大きくなるほど、同
じゲート電圧Ｖｇに対するドレイン電流Ｉｄが増大して
いることから、しきい値電圧が低くなることがわかる。
これは、低濃度の不純物を含むＳｉチャネル領域２５の
厚みが厚くなるほど、空乏層幅も大きくなるので、Ｓｉ
Ｇｅボディ領域２４の空乏層の端部における伝導帯端の
ポテンシャルが同じとすると、空乏層の広がる分だけＳ
ｉチャネル領域２５のゲート絶縁膜との界面におけるポ
テンシャルが低くなるためと考えられる。ただし、低濃
度の不純物を含むＳｉチャネル領域２５の厚みが大きく
なるほど、短チャネル効果を抑制する機能が低下すると
いう不具合が生じる。本実施形態においては、Ｓｉチャ
ネル領域２５の厚み（Ｓｉキャップ層１５の厚みでもあ
る）が２０ｎｍを越えると、低下していたしきい値電圧
の飽和が始まることから、Ｓｉチャネル領域２５の厚み
が２０ｎｍのときに、短チャネル効果の抑制機能を維持
しつつしきい値電圧の低減をもっとも効果的に図ること
ができる。
ｉチャネル領域２５の厚みの変化に対するしきい値電圧
の変化を示すＶｇ−Ｉｄ特性図である。同図に示すよう
に、Ｓｉチャネル領域２５の厚みが大きくなるほど、同
じゲート電圧Ｖｇに対するドレイン電流Ｉｄが増大して
いることから、しきい値電圧が低くなることがわかる。
これは、低濃度の不純物を含むＳｉチャネル領域２５の
厚みが厚くなるほど、空乏層幅も大きくなるので、Ｓｉ
Ｇｅボディ領域２４の空乏層の端部における伝導帯端の
ポテンシャルが同じとすると、空乏層の広がる分だけＳ
ｉチャネル領域２５のゲート絶縁膜との界面におけるポ
テンシャルが低くなるためと考えられる。ただし、低濃
度の不純物を含むＳｉチャネル領域２５の厚みが大きく
なるほど、短チャネル効果を抑制する機能が低下すると
いう不具合が生じる。本実施形態においては、Ｓｉチャ
ネル領域２５の厚み（Ｓｉキャップ層１５の厚みでもあ
る）が２０ｎｍを越えると、低下していたしきい値電圧
の飽和が始まることから、Ｓｉチャネル領域２５の厚み
が２０ｎｍのときに、短チャネル効果の抑制機能を維持
しつつしきい値電圧の低減をもっとも効果的に図ること
ができる。
【００５６】図９は、ＳｉＧｅ−ｎＨＭＯＳにおけるＳ
ｉチャネル領域２５の不純物濃度の変化に対するしきい
値電圧の変化を示すＶｇ−Ｉｄ特性図である。同図に示
すように、Ｓｉチャネル領域２５の不純物濃度が低いほ
どしきい値電圧が低くなっている。図１０は、ＳｉＧｅ
−ｎＨＭＯＳにおけるＳｉチャネル領域２５の不純物濃
度の変化に対するバンド構造の変化を示す図である。図
１０に示すように、Ｓｉチャネル領域２５の不純物濃度
が高い場合、空乏層幅が短くなって空乏層の端部がＳｉ
Ｇｅボディ領域２４に到達しない。それに対し、Ｓｉチ
ャネル領域２５の不純物濃度が十分低いと、空乏層の端
部がＳｉＧｅボディ領域２４に到達して、伝導帯端のポ
テンシャルの低い部位から空乏化するために、しきい値
電圧を低下させることができる。したがって、しきい値
電圧を効果的に低下させるためには、Ｓｉチャネル領域
２５の不純物濃度を低く抑制する必要がある。また、Ｓ
ｉチャネル領域２５の不純物濃度が低いことにより、Ｓ
ｉチャネル領域２５をキャリアが走行する際に、キャリ
アの不純物による散乱が抑制されるので、キャリア移動
度の低下を抑制することができ、好ましい。
ｉチャネル領域２５の不純物濃度の変化に対するしきい
値電圧の変化を示すＶｇ−Ｉｄ特性図である。同図に示
すように、Ｓｉチャネル領域２５の不純物濃度が低いほ
どしきい値電圧が低くなっている。図１０は、ＳｉＧｅ
−ｎＨＭＯＳにおけるＳｉチャネル領域２５の不純物濃
度の変化に対するバンド構造の変化を示す図である。図
１０に示すように、Ｓｉチャネル領域２５の不純物濃度
が高い場合、空乏層幅が短くなって空乏層の端部がＳｉ
Ｇｅボディ領域２４に到達しない。それに対し、Ｓｉチ
ャネル領域２５の不純物濃度が十分低いと、空乏層の端
部がＳｉＧｅボディ領域２４に到達して、伝導帯端のポ
テンシャルの低い部位から空乏化するために、しきい値
電圧を低下させることができる。したがって、しきい値
電圧を効果的に低下させるためには、Ｓｉチャネル領域
２５の不純物濃度を低く抑制する必要がある。また、Ｓ
ｉチャネル領域２５の不純物濃度が低いことにより、Ｓ
ｉチャネル領域２５をキャリアが走行する際に、キャリ
アの不純物による散乱が抑制されるので、キャリア移動
度の低下を抑制することができ、好ましい。
【００５７】図１１は、ＳｉＧｅ−ｎＨＭＯＳにおける
ボディ領域（ＳｉＧｅボディ領域２４及び第１，第２の
Ｓｉボディ領域２２，２３）の不純物濃度の変化に対す
るしきい値電圧の変化を示すＶｇ−Ｉｄ特性図である。
同図に示すように、ボディ領域の不純物濃度が低い方が
しきい値電圧の低下には比較的有利であることがわか
る。しかし、ボディ領域の不純物濃度を低くすること
は、しきい値電圧の低下にそれほど貢献しない。また、
トランジスタの微細化が進む中で、ボディ領域の不純物
濃度を低くすると、短チャネル効果を抑制する機能を低
下させるので、ボディ領域の不純物濃度の低減は、しき
い値電圧を低下させるためにはあまり好ましくない。
ボディ領域（ＳｉＧｅボディ領域２４及び第１，第２の
Ｓｉボディ領域２２，２３）の不純物濃度の変化に対す
るしきい値電圧の変化を示すＶｇ−Ｉｄ特性図である。
同図に示すように、ボディ領域の不純物濃度が低い方が
しきい値電圧の低下には比較的有利であることがわか
る。しかし、ボディ領域の不純物濃度を低くすること
は、しきい値電圧の低下にそれほど貢献しない。また、
トランジスタの微細化が進む中で、ボディ領域の不純物
濃度を低くすると、短チャネル効果を抑制する機能を低
下させるので、ボディ領域の不純物濃度の低減は、しき
い値電圧を低下させるためにはあまり好ましくない。
【００５８】以上により、Ｓｉチャネル領域２５の不純
物濃度と厚みが、ＳｉＧｅ−ｎＨＭＯＳのしきい値電圧
の低下に重要なパラメータであるといえる。
物濃度と厚みが、ＳｉＧｅ−ｎＨＭＯＳのしきい値電圧
の低下に重要なパラメータであるといえる。
【００５９】なお、本実施形態においては、ＳＯＩ基板
上に形成したＳｉＧｅ−ｎＨＭＯＳについて説明した
が、本発明のＳｉＧｅ−ｎＨＭＯＳは、半導体基板とし
てバルクシリコン基板などのバルク基板を用いた場合に
も、本実施形態と同様の効果を発揮することができる。
上に形成したＳｉＧｅ−ｎＨＭＯＳについて説明した
が、本発明のＳｉＧｅ−ｎＨＭＯＳは、半導体基板とし
てバルクシリコン基板などのバルク基板を用いた場合に
も、本実施形態と同様の効果を発揮することができる。
【００６０】なお、本実施形態の図３に示す積層構造を
利用して、Ｓｉキャップ層及びＳｉＧｅ層を低濃度ドー
プ層（アンドープ層）に、Ｓｉボディ層を高濃度ｎ型層
にして、ソース・ドレイン領域をｐ型半導体層とするこ
とにより、ＳｉＧｅ層をチャネル領域とする公知のＳｉ
Ｇｅ−ｐＨＭＯＳを構成することができる。したがっ
て、このＳｉＧｅ−ｐＨＭＯＳと本実施形態のＳｉＧｅ
−ｎＨＭＯＳとを共通の基板に設けることにより、Ｓｉ
Ｇｅ−ｃＨＭＯＳを構成することができる。
利用して、Ｓｉキャップ層及びＳｉＧｅ層を低濃度ドー
プ層（アンドープ層）に、Ｓｉボディ層を高濃度ｎ型層
にして、ソース・ドレイン領域をｐ型半導体層とするこ
とにより、ＳｉＧｅ層をチャネル領域とする公知のＳｉ
Ｇｅ−ｐＨＭＯＳを構成することができる。したがっ
て、このＳｉＧｅ−ｐＨＭＯＳと本実施形態のＳｉＧｅ
−ｎＨＭＯＳとを共通の基板に設けることにより、Ｓｉ
Ｇｅ−ｃＨＭＯＳを構成することができる。
【００６１】（第２の実施形態）本実施形態において
は、チャネル領域下方にチャネル領域よりもバンドギャ
ップの小さいＳｉＧｅ層を設け、かつ、ゲート電極とボ
ディ領域とを短絡させたｎチャネル型ＤＴＭＯＳＦＥＴ
（以下、ＳｉＧｅ−ｎＨＤＴＭＯＳという）について説
明する。
は、チャネル領域下方にチャネル領域よりもバンドギャ
ップの小さいＳｉＧｅ層を設け、かつ、ゲート電極とボ
ディ領域とを短絡させたｎチャネル型ＤＴＭＯＳＦＥＴ
（以下、ＳｉＧｅ−ｎＨＤＴＭＯＳという）について説
明する。
【００６２】図１２（ａ），（ｂ），（ｃ）は、それぞ
れ順に、本実施形態のＨＤＴＭＯＳの構造を示す平面
図、図１２（ａ）のXIIb−XIIb線における断面図、図１
２（ａ）のXIIc−XIIc線における断面図である。また、
図１３は、本実施形態のＨＤＴＭＯＳの構造をさらに詳
細に示す断面図である。
れ順に、本実施形態のＨＤＴＭＯＳの構造を示す平面
図、図１２（ａ）のXIIb−XIIb線における断面図、図１
２（ａ）のXIIc−XIIc線における断面図である。また、
図１３は、本実施形態のＨＤＴＭＯＳの構造をさらに詳
細に示す断面図である。
【００６３】図１２（ａ）〜（ｃ）及び図１３に示すよ
うに、本実施形態のＳｉＧｅ−ｎＨＤＴＭＯＳは、ｐ型
のＳｉ基板１０と、Ｓｉ基板に酸素イオンを注入するな
どの方法により形成された厚み約１００ｎｍの埋め込み
酸化膜１１と、埋め込み酸化膜１１の上に設けられた厚
み約１００ｎｍの半導体層３０とを有している。半導体
層３０は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜１２
と、上部Ｓｉ膜１２の上にＵＨＶ−ＣＶＤ法によりエピ
タキシャル成長された厚み約１０ｎｍのＳｉバッファ層
１３と、Ｓｉバッファ層１３の上にＵＨＶ−ＣＶＤ法に
よりエピタキシャル成長された厚み約１５ｎｍのＳｉＧ
ｅ膜１４と、ＳｉＧｅ膜１４の上にＵＨＶ−ＣＶＤ法に
よりエピタキシャル成長された厚み約２０ｎｍのＳｉキ
ャップ層１５とから構成されている。上部Ｓｉ膜１２に
は、Ｓｉバッファ層１３やＳｉＧｅ膜１４のエピタキシ
ャル成長前に、予めイオン注入により濃度が１×１０18
ｃｍ-3程度の高濃度のｐ型不純物（Ｂなど）がドープさ
れている。Ｓｉバッファ層１３及びＳｉＧｅ膜１４に
は、in-situ ドーピングにより濃度１×１０18ｃｍ-3程
度の高濃度のｐ型不純物（Ｂなど）がドープされてい
る。Ｓｉキャップ層１５には、低濃度のｐ型不純物が含
まれている。Ｓｉキャップ層１５はアンドープ層である
が、ボディ領域などからの不純物の拡散によってある程
度の不純物を含むことになる。ただし、キャリア移動度
の向上のためには、Ｓｉキャップ層１５にはできるだけ
不純物が含まれていないことが好ましい。ＳｉＧｅ膜１
４のＧｅ含有率は３０％であり、このとき、ＳｉＧｅの
バンドギャップは、Ｓｉに比べて、２２５ｍｅＶ程度小
さくなる。
うに、本実施形態のＳｉＧｅ−ｎＨＤＴＭＯＳは、ｐ型
のＳｉ基板１０と、Ｓｉ基板に酸素イオンを注入するな
どの方法により形成された厚み約１００ｎｍの埋め込み
酸化膜１１と、埋め込み酸化膜１１の上に設けられた厚
み約１００ｎｍの半導体層３０とを有している。半導体
層３０は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜１２
と、上部Ｓｉ膜１２の上にＵＨＶ−ＣＶＤ法によりエピ
タキシャル成長された厚み約１０ｎｍのＳｉバッファ層
１３と、Ｓｉバッファ層１３の上にＵＨＶ−ＣＶＤ法に
よりエピタキシャル成長された厚み約１５ｎｍのＳｉＧ
ｅ膜１４と、ＳｉＧｅ膜１４の上にＵＨＶ−ＣＶＤ法に
よりエピタキシャル成長された厚み約２０ｎｍのＳｉキ
ャップ層１５とから構成されている。上部Ｓｉ膜１２に
は、Ｓｉバッファ層１３やＳｉＧｅ膜１４のエピタキシ
ャル成長前に、予めイオン注入により濃度が１×１０18
ｃｍ-3程度の高濃度のｐ型不純物（Ｂなど）がドープさ
れている。Ｓｉバッファ層１３及びＳｉＧｅ膜１４に
は、in-situ ドーピングにより濃度１×１０18ｃｍ-3程
度の高濃度のｐ型不純物（Ｂなど）がドープされてい
る。Ｓｉキャップ層１５には、低濃度のｐ型不純物が含
まれている。Ｓｉキャップ層１５はアンドープ層である
が、ボディ領域などからの不純物の拡散によってある程
度の不純物を含むことになる。ただし、キャリア移動度
の向上のためには、Ｓｉキャップ層１５にはできるだけ
不純物が含まれていないことが好ましい。ＳｉＧｅ膜１
４のＧｅ含有率は３０％であり、このとき、ＳｉＧｅの
バンドギャップは、Ｓｉに比べて、２２５ｍｅＶ程度小
さくなる。
【００６４】さらに、ＳｉＧｅ−ｎＨＤＴＭＯＳは、Ｓ
ｉキャップ層１５を熱酸化して形成されたシリコン酸化
膜からなるゲート絶縁膜１６と、ゲート絶縁膜１６の上
に設けられたｎ+ ポリシリコンからなるゲート電極１７
とを備えている。そして、半導体層３０，つまり上部Ｓ
ｉ膜１２，Ｓｉバッファ層１３，ＳｉＧｅ膜１４及びＳ
ｉキャップ層１５のうちゲート電極１７の両側方に位置
する領域には高濃度のｎ型不純物を含むソース領域２０
ａ及びドレイン領域２０ｂが設けられている。また、上
部Ｓｉ膜１２のうちソース領域２０ａとドレイン領域２
０ｂとの間の領域は第１Ｓｉボディ領域２２となってお
り、Ｓｉバッファ層１３のうち第１Ｓｉボディ領域２２
の直上に位置する領域は、第２Ｓｉボディ領域２３とな
っている。そして、ＳｉＧｅ膜１４のうちソース領域２
０ａとドレイン領域２０ｂとの間の領域は、ＳｉＧｅボ
ディ領域２４となっており、Ｓｉキャップ層１５のうち
ゲート絶縁膜１６の直下に位置する領域は低濃度のｐ型
不純物を含むＳｉチャネル領域２５となっている。な
お、ゲート電極１７の側面上には、シリコン酸化膜から
なるサイドウォール２７が設けられている。
ｉキャップ層１５を熱酸化して形成されたシリコン酸化
膜からなるゲート絶縁膜１６と、ゲート絶縁膜１６の上
に設けられたｎ+ ポリシリコンからなるゲート電極１７
とを備えている。そして、半導体層３０，つまり上部Ｓ
ｉ膜１２，Ｓｉバッファ層１３，ＳｉＧｅ膜１４及びＳ
ｉキャップ層１５のうちゲート電極１７の両側方に位置
する領域には高濃度のｎ型不純物を含むソース領域２０
ａ及びドレイン領域２０ｂが設けられている。また、上
部Ｓｉ膜１２のうちソース領域２０ａとドレイン領域２
０ｂとの間の領域は第１Ｓｉボディ領域２２となってお
り、Ｓｉバッファ層１３のうち第１Ｓｉボディ領域２２
の直上に位置する領域は、第２Ｓｉボディ領域２３とな
っている。そして、ＳｉＧｅ膜１４のうちソース領域２
０ａとドレイン領域２０ｂとの間の領域は、ＳｉＧｅボ
ディ領域２４となっており、Ｓｉキャップ層１５のうち
ゲート絶縁膜１６の直下に位置する領域は低濃度のｐ型
不純物を含むＳｉチャネル領域２５となっている。な
お、ゲート電極１７の側面上には、シリコン酸化膜から
なるサイドウォール２７が設けられている。
【００６５】ここで、第２の実施形態においては、第１
の実施形態とは異なり、ゲート電極２５とボディ領域
（ＳｉＧｅボディ領域２５，第１，第２Ｓｉボディ領域
２２，２３））がゲートコンタクト２６により接続さ
れ、いわゆるＤＴＭＯＳ構造となっている。
の実施形態とは異なり、ゲート電極２５とボディ領域
（ＳｉＧｅボディ領域２５，第１，第２Ｓｉボディ領域
２２，２３））がゲートコンタクト２６により接続さ
れ、いわゆるＤＴＭＯＳ構造となっている。
【００６６】図１４は、本実施形態のＳｉＧｅ−ｎＨＤ
ＴＭＯＳ（Ｇｅ組成は１５％及び３０％）と、本実施形
態のＳｉＧｅ−ｎＨＤＴＭＯＳにおけるＳｉＧｅボディ
領域２４を、同じ濃度のｐ型不純物を含むＳｉ層で置き
換えたＳｉホモ構造のＤＴＭＩＳＦＥＴ（以下、Ｓｉ−
ｎＤＴＭＯＳという）とのＶｇ−Ｉｄ及びＶｇ−Ｉｂ特
性図である。Ｓｉチャネル領域２５の下方にＳｉチャネ
ル領域２５よりバンドギャップの小さな材料であるＳｉ
ＧｅからなるＳｉＧｅボディ領域２４を設けることによ
り、同じゲート電圧Ｖｇに対するドレイン電流Ｉｄが増
大していることから、しきい値電圧が低下していること
がわかる。しきい値電圧は、Ｇｅ含有率の増大に伴い低
下し、Ｇｅ含有率が３０％のＳｉＧｅ−ｎＨＤＴＭＯＳ
のしきい値電圧は、Ｓｉ−ｎＤＴＭＯＳに比べ０．１５
Ｖ程度低くなっている。一方、ボディ電流Ｉｂ（ゲート
電流）はあまり大きく変化しない。よって、トランジス
タの動作電圧範囲が拡大されていることがわかる。
ＴＭＯＳ（Ｇｅ組成は１５％及び３０％）と、本実施形
態のＳｉＧｅ−ｎＨＤＴＭＯＳにおけるＳｉＧｅボディ
領域２４を、同じ濃度のｐ型不純物を含むＳｉ層で置き
換えたＳｉホモ構造のＤＴＭＩＳＦＥＴ（以下、Ｓｉ−
ｎＤＴＭＯＳという）とのＶｇ−Ｉｄ及びＶｇ−Ｉｂ特
性図である。Ｓｉチャネル領域２５の下方にＳｉチャネ
ル領域２５よりバンドギャップの小さな材料であるＳｉ
ＧｅからなるＳｉＧｅボディ領域２４を設けることによ
り、同じゲート電圧Ｖｇに対するドレイン電流Ｉｄが増
大していることから、しきい値電圧が低下していること
がわかる。しきい値電圧は、Ｇｅ含有率の増大に伴い低
下し、Ｇｅ含有率が３０％のＳｉＧｅ−ｎＨＤＴＭＯＳ
のしきい値電圧は、Ｓｉ−ｎＤＴＭＯＳに比べ０．１５
Ｖ程度低くなっている。一方、ボディ電流Ｉｂ（ゲート
電流）はあまり大きく変化しない。よって、トランジス
タの動作電圧範囲が拡大されていることがわかる。
【００６７】すなわち、本実施形態のＳｉＧｅ−ｎＨＤ
ＴＭＯＳは、Ｓｉ−ｎＤＴＭＯＳとボディ領域のｐ型不
純物の濃度を等しくした場合に、Ｓｉ−ｎＤＴＭＯＳよ
りもしきい値電圧を低くすることができる。したがっ
て、ボディ領域（ＳｉＧｅボディ領域２４，第１，第２
Ｓｉボディ領域２３，２４）の不純物濃度を高くして短
チャネル効果（パンチスルーなど）の抑制機能を維持し
つつ、しきい値電圧を低くすることができる。言い換え
ると、高速動作が可能で、駆動力の高い、かつ、微細化
に適したＤＴＭＩＳＦＥＴを得ることができる。
ＴＭＯＳは、Ｓｉ−ｎＤＴＭＯＳとボディ領域のｐ型不
純物の濃度を等しくした場合に、Ｓｉ−ｎＤＴＭＯＳよ
りもしきい値電圧を低くすることができる。したがっ
て、ボディ領域（ＳｉＧｅボディ領域２４，第１，第２
Ｓｉボディ領域２３，２４）の不純物濃度を高くして短
チャネル効果（パンチスルーなど）の抑制機能を維持し
つつ、しきい値電圧を低くすることができる。言い換え
ると、高速動作が可能で、駆動力の高い、かつ、微細化
に適したＤＴＭＩＳＦＥＴを得ることができる。
【００６８】図１５は、ＳｉＧｅ−ｎＨＤＴＭＯＳにお
けるＳｉチャネル領域２５の厚みの変化に対するしきい
値電圧の変化を示すＶｇ−Ｉｄ及びＶｇ−Ｉｂ特性図で
ある。同図に示すように、Ｓｉチャネル領域２５の厚み
が大きくなるほど、ボディ電流Ｉｂは変化しないもの
の、同じゲート電圧Ｖｇに対するドレイン電流Ｉｄが増
大していることから、しきい値電圧が低くなることがわ
かる。これは、低濃度の不純物を含むＳｉチャネル領域
２５の厚みが厚くなるほど、空乏層幅も大きくなるの
で、ＳｉＧｅボディ領域２４の空乏層の端部における伝
導帯端のポテンシャルが同じとすると、空乏層の広がる
分だけＳｉチャネル領域２５のゲート絶縁膜との界面に
おけるポテンシャルが低くなるためと考えられる。
けるＳｉチャネル領域２５の厚みの変化に対するしきい
値電圧の変化を示すＶｇ−Ｉｄ及びＶｇ−Ｉｂ特性図で
ある。同図に示すように、Ｓｉチャネル領域２５の厚み
が大きくなるほど、ボディ電流Ｉｂは変化しないもの
の、同じゲート電圧Ｖｇに対するドレイン電流Ｉｄが増
大していることから、しきい値電圧が低くなることがわ
かる。これは、低濃度の不純物を含むＳｉチャネル領域
２５の厚みが厚くなるほど、空乏層幅も大きくなるの
で、ＳｉＧｅボディ領域２４の空乏層の端部における伝
導帯端のポテンシャルが同じとすると、空乏層の広がる
分だけＳｉチャネル領域２５のゲート絶縁膜との界面に
おけるポテンシャルが低くなるためと考えられる。
【００６９】ただし、低濃度の不純物を含むＳｉチャネ
ル領域２５の厚みが大きくなるほど、短チャネル効果を
抑制する機能が低下するという不具合が生じるので、短
チャネル効果抑制機能との関係で、Ｓｉチャネル領域２
５の厚み（Ｓｉキャップ層１５の厚みでもある）を適宜
設定することが好ましい。
ル領域２５の厚みが大きくなるほど、短チャネル効果を
抑制する機能が低下するという不具合が生じるので、短
チャネル効果抑制機能との関係で、Ｓｉチャネル領域２
５の厚み（Ｓｉキャップ層１５の厚みでもある）を適宜
設定することが好ましい。
【００７０】図１６は、ＳｉＧｅ−ｎＨＤＴＭＯＳにお
けるＳｉチャネル領域２５の不純物濃度の変化に対する
しきい値電圧の変化を示すＶｇ−Ｉｄ及びＶｇ−Ｉｂ特
性図である。同図に示すように、Ｓｉチャネル領域の不
純物濃度が低いほどしきい値電圧が低くなっている。こ
れは、第１の実施形態と同様の理由によるものと考えら
れる。しかも、Ｓｉチャネル領域２５の不純物濃度が低
くなるにつれて、ボディ電流Ｉｂの立ち上がりが高ゲー
ト電圧側にシフトしている。すなわち、Ｓｉチャネル領
域２５の不純物濃度が低いほど、トランジスタの動作電
圧範囲が拡大することになる。
けるＳｉチャネル領域２５の不純物濃度の変化に対する
しきい値電圧の変化を示すＶｇ−Ｉｄ及びＶｇ−Ｉｂ特
性図である。同図に示すように、Ｓｉチャネル領域の不
純物濃度が低いほどしきい値電圧が低くなっている。こ
れは、第１の実施形態と同様の理由によるものと考えら
れる。しかも、Ｓｉチャネル領域２５の不純物濃度が低
くなるにつれて、ボディ電流Ｉｂの立ち上がりが高ゲー
ト電圧側にシフトしている。すなわち、Ｓｉチャネル領
域２５の不純物濃度が低いほど、トランジスタの動作電
圧範囲が拡大することになる。
【００７１】なお、Ｓｉチャネル領域２５の不純物濃度
が低いことにより、Ｓｉチャネル領域２５をキャリアが
走行する際に、キャリアの不純物による散乱が抑制され
るので、キャリア移動度の低下を抑制することができ、
好ましい。
が低いことにより、Ｓｉチャネル領域２５をキャリアが
走行する際に、キャリアの不純物による散乱が抑制され
るので、キャリア移動度の低下を抑制することができ、
好ましい。
【００７２】図１７は、ＳｉＧｅ−ｎＨＤＴＭＯＳとＳ
ｉ−ｎＤＴＭＯＳとのしきい値電圧を等しくするため
に、ボディ領域（ＳｉＧｅボディ領域２４及び第１，第
２のＳｉボディ領域２２，２３）の不純物濃度を調整し
たときのＶｇ−Ｉｄ及びＶｇ−Ｉｂ特性図である。この
とき、ＳｉＧｅ−ｎＨＤＴＭＯＳのボディ領域の不純物
濃度は１×１０18ｃｍ-3で、Ｓｉ−ｎＤＴＭＯＳのボデ
ィ領域の不純物濃度は３×１０17ｃｍ-3である。
ｉ−ｎＤＴＭＯＳとのしきい値電圧を等しくするため
に、ボディ領域（ＳｉＧｅボディ領域２４及び第１，第
２のＳｉボディ領域２２，２３）の不純物濃度を調整し
たときのＶｇ−Ｉｄ及びＶｇ−Ｉｂ特性図である。この
とき、ＳｉＧｅ−ｎＨＤＴＭＯＳのボディ領域の不純物
濃度は１×１０18ｃｍ-3で、Ｓｉ−ｎＤＴＭＯＳのボデ
ィ領域の不純物濃度は３×１０17ｃｍ-3である。
【００７３】本実施形態のＳｉＧｅ−ｎＨＤＴＭＯＳに
おいては、Ｓｉチャネル領域２５の下方にバンドギャッ
プの小さいＳｉＧｅボディ領域２４を設けることによ
り、ボディ領域の不純物濃度を高くしてもしきい値電圧
をＳｉ−ｎＤＴＭＯＳと同等に保つことができる。した
がって、短チャネル効果の抑制機能を高く維持すること
ができる。さらに、ゲート電圧Ｖｇが０．６ Ｖ〜０．
８Ｖの領域においては、Ｓｉ−ｎＤＴＭＯＳに比べ、Ｓ
ｉＧｅ−ｎＨＤＴＭＯＳの方が、ゲートオーバードライ
ブ効果が大きくなっている。これは、ＳｉＧｅ−ｎＨＤ
ＴＭＯＳの方がＳｉ−ｎＤＴＭＯＳよりも基板バイアス
係数γが大きいためであり、同じ電源電圧で高駆動力を
もつことを示している。すなわち、ボディ領域の不純物
濃度が低いと、ボディ領域の電気抵抗が非常に高くな
り、このボディ領域の電気抵抗による電圧降下のため、
ＣＲ遅延がダイナミックな動作に支障を与えるが、本実
施形態においては、ＳｉＧｅボディ領域における不純物
濃度を十分高く維持することができるため、高速動作を
実現することができるのである。
おいては、Ｓｉチャネル領域２５の下方にバンドギャッ
プの小さいＳｉＧｅボディ領域２４を設けることによ
り、ボディ領域の不純物濃度を高くしてもしきい値電圧
をＳｉ−ｎＤＴＭＯＳと同等に保つことができる。した
がって、短チャネル効果の抑制機能を高く維持すること
ができる。さらに、ゲート電圧Ｖｇが０．６ Ｖ〜０．
８Ｖの領域においては、Ｓｉ−ｎＤＴＭＯＳに比べ、Ｓ
ｉＧｅ−ｎＨＤＴＭＯＳの方が、ゲートオーバードライ
ブ効果が大きくなっている。これは、ＳｉＧｅ−ｎＨＤ
ＴＭＯＳの方がＳｉ−ｎＤＴＭＯＳよりも基板バイアス
係数γが大きいためであり、同じ電源電圧で高駆動力を
もつことを示している。すなわち、ボディ領域の不純物
濃度が低いと、ボディ領域の電気抵抗が非常に高くな
り、このボディ領域の電気抵抗による電圧降下のため、
ＣＲ遅延がダイナミックな動作に支障を与えるが、本実
施形態においては、ＳｉＧｅボディ領域における不純物
濃度を十分高く維持することができるため、高速動作を
実現することができるのである。
【００７４】以上の結果より、本実施形態のＳｉＧｅ−
ｎＨＤＴＭＯＳは、他の特性を犠牲にすることなく、し
きい値電圧の低下と、駆動力の向上とを図りつつ、微細
化に適した構造を有するといえる。
ｎＨＤＴＭＯＳは、他の特性を犠牲にすることなく、し
きい値電圧の低下と、駆動力の向上とを図りつつ、微細
化に適した構造を有するといえる。
【００７５】なお、本実施形態においては、ＳＯＩ基板
上に形成したＳｉＧｅ−ｎＨＤＴＭＯＳについて説明し
たが、本発明のＳｉＧｅ−ｎＨＤＴＭＯＳは、半導体基
板としてバルクシリコン基板などのバルク半導体基板を
用いた場合にも、本実施形態と同様の効果を発揮するこ
とができる。
上に形成したＳｉＧｅ−ｎＨＤＴＭＯＳについて説明し
たが、本発明のＳｉＧｅ−ｎＨＤＴＭＯＳは、半導体基
板としてバルクシリコン基板などのバルク半導体基板を
用いた場合にも、本実施形態と同様の効果を発揮するこ
とができる。
【００７６】なお、本実施形態の図１２に示す積層構造
を利用して、Ｓｉキャップ層及びＳｉＧｅ層を低濃度ド
ープ層（アンドープ層）に、Ｓｉボディ層を高濃度ｎ型
層にして、ソース・ドレイン領域をｐ型半導体層とする
ことにより、ＳｉＧｅ層をチャネル領域とするＳｉＧｅ
−ｐＨＤＴＭＯＳを構成することができる。したがっ
て、このＳｉＧｅ−ｐＨＤＴＭＯＳと本実施形態のＳｉ
Ｇｅ−ｎＨＤＴＭＯＳとを共通の基板に設けることによ
り、ＳｉＧｅ−ｃＨＤＴＭＯＳを構成することができ
る。
を利用して、Ｓｉキャップ層及びＳｉＧｅ層を低濃度ド
ープ層（アンドープ層）に、Ｓｉボディ層を高濃度ｎ型
層にして、ソース・ドレイン領域をｐ型半導体層とする
ことにより、ＳｉＧｅ層をチャネル領域とするＳｉＧｅ
−ｐＨＤＴＭＯＳを構成することができる。したがっ
て、このＳｉＧｅ−ｐＨＤＴＭＯＳと本実施形態のＳｉ
Ｇｅ−ｎＨＤＴＭＯＳとを共通の基板に設けることによ
り、ＳｉＧｅ−ｃＨＤＴＭＯＳを構成することができ
る。
【００７７】（第３の実施形態）本実施形態において
は、Ｓｉチャネル層を用いるとともに、Ｓｉチャネル層
の下方にＳｉチャネル層よりもバンドギャップの小さい
半導体層としてＳｉＣボディ層を設けたｐチャネル型ヘ
テロＭＯＳＦＥＴ（以下、ＳｉＣ−ｐＨＭＯＳという）
について説明する。
は、Ｓｉチャネル層を用いるとともに、Ｓｉチャネル層
の下方にＳｉチャネル層よりもバンドギャップの小さい
半導体層としてＳｉＣボディ層を設けたｐチャネル型ヘ
テロＭＯＳＦＥＴ（以下、ＳｉＣ−ｐＨＭＯＳという）
について説明する。
【００７８】図１８は、本実施形態のＳｉＣ−ｐＨＭＯ
Ｓの構造を示す断面図である。図１９は、本実施形態の
ＳｉＣ−ｐＨＤＴＭＯＳの構造を示す断面図である。図
１８及び図１９に示すように、本実施形態のＳｉＣ−ｐ
ＨＭＯＳ又はＳｉＣ−ｎＨＤＴＭＯＳは、ｐ型のＳｉ基
板５０と、Ｓｉ基板に酸素イオンを注入するなどの方法
により形成された厚み約１００ｎｍの埋め込み酸化膜５
１と、埋め込み酸化膜５１の上に設けられた厚み約１０
０ｎｍの半導体層８０とを有している。半導体層８０
は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜５２と、上
部Ｓｉ膜５２の上にＵＨＶ−ＣＶＤ法によりエピタキシ
ャル成長された厚み約１０ｎｍのＳｉバッファ層５３
と、Ｓｉバッファ層５３の上にＵＨＶ−ＣＶＤ法により
エピタキシャル成長された厚み約１５ｎｍのＳｉＣ膜５
４と、ＳｉＣ膜５４の上にＵＨＶ−ＣＶＤ法によりエピ
タキシャル成長された厚み約２０〜３０ｎｍのＳｉキャ
ップ層５５とから構成されている。上部Ｓｉ膜５２に
は、Ｓｉバッファ層５３やＳｉＣ膜５４のエピタキシャ
ル成長前に、予めイオン注入により濃度が５×１０18ｃ
ｍ -3程度の高濃度のｎ型不純物（Ｐ，Ａｓなど）がドー
プされている。Ｓｉバッファ層５３及びＳｉＣ膜５４に
は、in-situ ドーピングにより濃度５×１０18ｃｍ -3程
度の高濃度のｎ型不純物（Ｐ，Ａｓなど）がドープされ
ている。Ｓｉキャップ層５５には、低濃度のｎ型不純物
が含まれている。Ｓｉキャップ層５５はアンドープ層で
あるが、ボディ領域などからの不純物の拡散によってあ
る程度の不純物を含むことになる。ただし、キャリア移
動度の向上のためには、Ｓｉキャップ層５５にはできる
だけ不純物が含まれていないことが好ましい。ＳｉＣ膜
５４のＣ含有率は３％である。
Ｓの構造を示す断面図である。図１９は、本実施形態の
ＳｉＣ−ｐＨＤＴＭＯＳの構造を示す断面図である。図
１８及び図１９に示すように、本実施形態のＳｉＣ−ｐ
ＨＭＯＳ又はＳｉＣ−ｎＨＤＴＭＯＳは、ｐ型のＳｉ基
板５０と、Ｓｉ基板に酸素イオンを注入するなどの方法
により形成された厚み約１００ｎｍの埋め込み酸化膜５
１と、埋め込み酸化膜５１の上に設けられた厚み約１０
０ｎｍの半導体層８０とを有している。半導体層８０
は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜５２と、上
部Ｓｉ膜５２の上にＵＨＶ−ＣＶＤ法によりエピタキシ
ャル成長された厚み約１０ｎｍのＳｉバッファ層５３
と、Ｓｉバッファ層５３の上にＵＨＶ−ＣＶＤ法により
エピタキシャル成長された厚み約１５ｎｍのＳｉＣ膜５
４と、ＳｉＣ膜５４の上にＵＨＶ−ＣＶＤ法によりエピ
タキシャル成長された厚み約２０〜３０ｎｍのＳｉキャ
ップ層５５とから構成されている。上部Ｓｉ膜５２に
は、Ｓｉバッファ層５３やＳｉＣ膜５４のエピタキシャ
ル成長前に、予めイオン注入により濃度が５×１０18ｃ
ｍ -3程度の高濃度のｎ型不純物（Ｐ，Ａｓなど）がドー
プされている。Ｓｉバッファ層５３及びＳｉＣ膜５４に
は、in-situ ドーピングにより濃度５×１０18ｃｍ -3程
度の高濃度のｎ型不純物（Ｐ，Ａｓなど）がドープされ
ている。Ｓｉキャップ層５５には、低濃度のｎ型不純物
が含まれている。Ｓｉキャップ層５５はアンドープ層で
あるが、ボディ領域などからの不純物の拡散によってあ
る程度の不純物を含むことになる。ただし、キャリア移
動度の向上のためには、Ｓｉキャップ層５５にはできる
だけ不純物が含まれていないことが好ましい。ＳｉＣ膜
５４のＣ含有率は３％である。
【００７９】さらに、ＳｉＣ−ｐＨＭＯＳは、Ｓｉキャ
ップ層５５を熱酸化して形成されたシリコン酸化膜から
なるゲート絶縁膜５６と、ゲート絶縁膜５６の上に設け
られたｐ+ ポリシリコンからなるゲート電極５７とを備
えている。そして、半導体層３０，つまり上部Ｓｉ膜５
２，Ｓｉバッファ層５３，ＳｉＣ膜５４及びＳｉキャッ
プ層５５のうちゲート電極５７の両側方に位置する領域
には高濃度のｐ型不純物を含むソース領域６０ａ及びド
レイン領域６０ｂが設けられている。また、上部Ｓｉ膜
５２のうちソース領域６０ａとドレイン領域６０ｂとの
間の領域は第１Ｓｉボディ領域６２となっており、Ｓｉ
バッファ層５３のうち第１Ｓｉボディ領域６２の直上に
位置する領域は、第２Ｓｉボディ領域６３となってい
る。そして、ＳｉＣ膜５４のうちソース領域６０ａとド
レイン領域６０ｂとの間の領域は、ＳｉＣボディ領域６
４となっており、Ｓｉキャップ層５５のうちゲート絶縁
膜５６の直下に位置する領域は低濃度のｎ型不純物を含
むＳｉチャネル領域６５となっている。なお、ゲート電
極５７の側面上には、シリコン酸化膜からなるサイドウ
ォール６７が設けられている。
ップ層５５を熱酸化して形成されたシリコン酸化膜から
なるゲート絶縁膜５６と、ゲート絶縁膜５６の上に設け
られたｐ+ ポリシリコンからなるゲート電極５７とを備
えている。そして、半導体層３０，つまり上部Ｓｉ膜５
２，Ｓｉバッファ層５３，ＳｉＣ膜５４及びＳｉキャッ
プ層５５のうちゲート電極５７の両側方に位置する領域
には高濃度のｐ型不純物を含むソース領域６０ａ及びド
レイン領域６０ｂが設けられている。また、上部Ｓｉ膜
５２のうちソース領域６０ａとドレイン領域６０ｂとの
間の領域は第１Ｓｉボディ領域６２となっており、Ｓｉ
バッファ層５３のうち第１Ｓｉボディ領域６２の直上に
位置する領域は、第２Ｓｉボディ領域６３となってい
る。そして、ＳｉＣ膜５４のうちソース領域６０ａとド
レイン領域６０ｂとの間の領域は、ＳｉＣボディ領域６
４となっており、Ｓｉキャップ層５５のうちゲート絶縁
膜５６の直下に位置する領域は低濃度のｎ型不純物を含
むＳｉチャネル領域６５となっている。なお、ゲート電
極５７の側面上には、シリコン酸化膜からなるサイドウ
ォール６７が設けられている。
【００８０】そして、図２０に示すＳｉＣ−ｎＨＤＴＭ
ＯＳにおいては、ゲート電極５７とボディ領域（ＳｉＣ
ボディ領域６４及び第１，第２Ｓｉボディ領域６２，６
３）とを互いに接続するゲートコンタクト（図示せず）
が設けられている。このゲートコンタクトの構造は、図
１２（ｃ）に示すゲートコンタクト２６と同じである。
ＯＳにおいては、ゲート電極５７とボディ領域（ＳｉＣ
ボディ領域６４及び第１，第２Ｓｉボディ領域６２，６
３）とを互いに接続するゲートコンタクト（図示せず）
が設けられている。このゲートコンタクトの構造は、図
１２（ｃ）に示すゲートコンタクト２６と同じである。
【００８１】図２０は、ＳｉＣ−ｐＨＭＯＳ又はＳｉＣ
−ｐＨＤＴＭＯＳのＳｉチャネル領域６５及びボディ領
域（ＳｉＣボディ領域６４，第２Ｓｉボディ領域６３及
び第１Ｓｉボディ領域６２）を通過する断面におけるバ
ンド構造を示すエネルギーバンド図である。同図におい
ては、ゲート絶縁膜５６及びゲート電極５７のバンド構
造は、一般的なＭＩＳＦＥＴ中のそれらのバンド構造と
同じであるので、図示されていない。また、図２０にお
いて、点線で示されているバンドは、ＳｉＣ−ｐＨＭＯ
Ｓ又はＳｉＣ−ｐＨＤＴＭＯＳにおけるＳｉＣボディ領
域６４を同じ濃度のｎ型不純物を含むＳｉ層で置き換え
たＳｉ−ｐＭＯＳ又はＳｉ−ｐＤＴＭＯＳのゼロバイア
ス時の伝導帯端及び価電子帯端である。
−ｐＨＤＴＭＯＳのＳｉチャネル領域６５及びボディ領
域（ＳｉＣボディ領域６４，第２Ｓｉボディ領域６３及
び第１Ｓｉボディ領域６２）を通過する断面におけるバ
ンド構造を示すエネルギーバンド図である。同図におい
ては、ゲート絶縁膜５６及びゲート電極５７のバンド構
造は、一般的なＭＩＳＦＥＴ中のそれらのバンド構造と
同じであるので、図示されていない。また、図２０にお
いて、点線で示されているバンドは、ＳｉＣ−ｐＨＭＯ
Ｓ又はＳｉＣ−ｐＨＤＴＭＯＳにおけるＳｉＣボディ領
域６４を同じ濃度のｎ型不純物を含むＳｉ層で置き換え
たＳｉ−ｐＭＯＳ又はＳｉ−ｐＤＴＭＯＳのゼロバイア
ス時の伝導帯端及び価電子帯端である。
【００８２】同図に示すように、本実施形態において特
徴的なのは、Ｓｉチャネル領域６５からＳｉＣボディ領
域６４まで空乏層が延びていることである。それに対
し、従来のＳｉ−ｐＭＯＳにおいては、空乏層がＳｉＣ
ボディ領域６４に相当するＳｉボディ領域にまで延びて
いるものの、空乏層における価電子帯端の縦軸に示すポ
テンシャルが比較的低い、つまりキャリアであるホール
の走行に対するポテンシャルが比較的高い。すなわち、
第１の実施形態と同様に、本実施形態のＳｉＣ−ｐＨＭ
ＯＳ又はＳｉＣ−ｐＨＤＴＭＯＳでは、空乏層の端部が
ＳｉＣ層まで達しており、空乏層の端部が価電子帯端の
ホールの走行に対するポテンシャルがヘテロ接合によっ
て低くなっているＳｉＣボディ領域の一部である結果、
Ｓｉ−ｐＭＯＳ又はＳｉＣ−ｐＤＴＭＯＳの場合に比
べ、しきい値電圧を低下させることができる。
徴的なのは、Ｓｉチャネル領域６５からＳｉＣボディ領
域６４まで空乏層が延びていることである。それに対
し、従来のＳｉ−ｐＭＯＳにおいては、空乏層がＳｉＣ
ボディ領域６４に相当するＳｉボディ領域にまで延びて
いるものの、空乏層における価電子帯端の縦軸に示すポ
テンシャルが比較的低い、つまりキャリアであるホール
の走行に対するポテンシャルが比較的高い。すなわち、
第１の実施形態と同様に、本実施形態のＳｉＣ−ｐＨＭ
ＯＳ又はＳｉＣ−ｐＨＤＴＭＯＳでは、空乏層の端部が
ＳｉＣ層まで達しており、空乏層の端部が価電子帯端の
ホールの走行に対するポテンシャルがヘテロ接合によっ
て低くなっているＳｉＣボディ領域の一部である結果、
Ｓｉ−ｐＭＯＳ又はＳｉＣ−ｐＤＴＭＯＳの場合に比
べ、しきい値電圧を低下させることができる。
【００８３】図２１は、本実施形態のＳｉＣ−ｐＨＭＯ
Ｓ（Ｃ含有率は３％）と、ＳｉＣ−ｐＨＭＯＳにおける
ＳｉＣボディ領域６４を同じ濃度のｎ型不純物を含むＳ
ｉ層で置き換えたＳｉ−ｐＭＯＳとのＶｇ−Ｉｄ特性図
である。ここでは、Ｓｉキャップ層（Ｓｉチャネル領域
６５）の厚みを３０ｎｍとしている。Ｓｉチャネル領域
６５の下方にＳｉよりバンドギャップの小さい材料から
なるＳｉＣボディ領域６４を設けることにより、同じゲ
ート電圧Ｖｇに対するドレイン電流Ｉｄが増大している
ことから、しきい値電圧が低下していることがわかる。
ＳｉＣ−ｐＨＭＯＳのしきい値電圧は、Ｓｉ−ｐＭＯＳ
に比べ０．１２Ｖ程度低くなっている。
Ｓ（Ｃ含有率は３％）と、ＳｉＣ−ｐＨＭＯＳにおける
ＳｉＣボディ領域６４を同じ濃度のｎ型不純物を含むＳ
ｉ層で置き換えたＳｉ−ｐＭＯＳとのＶｇ−Ｉｄ特性図
である。ここでは、Ｓｉキャップ層（Ｓｉチャネル領域
６５）の厚みを３０ｎｍとしている。Ｓｉチャネル領域
６５の下方にＳｉよりバンドギャップの小さい材料から
なるＳｉＣボディ領域６４を設けることにより、同じゲ
ート電圧Ｖｇに対するドレイン電流Ｉｄが増大している
ことから、しきい値電圧が低下していることがわかる。
ＳｉＣ−ｐＨＭＯＳのしきい値電圧は、Ｓｉ−ｐＭＯＳ
に比べ０．１２Ｖ程度低くなっている。
【００８４】すなわち、本実施形態のＳｉＣ−ｐＨＭＯ
Ｓは、Ｓｉ−ｐＭＯＳとボディ領域のｎ型不純物の濃度
を等しくした場合に、Ｓｉ−ｐＭＯＳよりもしきい値電
圧を低くすることができる。したがって、ボディ領域
（ＳｉＣボディ領域６４及び第１，第２Ｓｉボディ領域
６２，６３）の不純物濃度を高くして短チャネル効果
（パンチスルーなど）の抑制機能を維持しつつ、しきい
値電圧を低くすることができる。言い換えると、高速動
作が可能で、駆動力の高い、かつ、微細化に適したＭＩ
ＳＦＥＴを得ることができる。
Ｓは、Ｓｉ−ｐＭＯＳとボディ領域のｎ型不純物の濃度
を等しくした場合に、Ｓｉ−ｐＭＯＳよりもしきい値電
圧を低くすることができる。したがって、ボディ領域
（ＳｉＣボディ領域６４及び第１，第２Ｓｉボディ領域
６２，６３）の不純物濃度を高くして短チャネル効果
（パンチスルーなど）の抑制機能を維持しつつ、しきい
値電圧を低くすることができる。言い換えると、高速動
作が可能で、駆動力の高い、かつ、微細化に適したＭＩ
ＳＦＥＴを得ることができる。
【００８５】また、ボディ領域の不純物濃度が低いと、
ボディ領域の電気抵抗が非常に高くなり、このボディ領
域の電気抵抗による電圧降下のため、ＣＲ遅延がダイナ
ミックな動作に支障を与えるが、本実施形態において
は、ＳｉＣボディ領域における不純物濃度を十分高く維
持することができるため、高速動作を実現することがで
きるのである。
ボディ領域の電気抵抗が非常に高くなり、このボディ領
域の電気抵抗による電圧降下のため、ＣＲ遅延がダイナ
ミックな動作に支障を与えるが、本実施形態において
は、ＳｉＣボディ領域における不純物濃度を十分高く維
持することができるため、高速動作を実現することがで
きるのである。
【００８６】図２２は、ＳｉＣ−ｐＨＤＴＭＯＳとＳｉ
−ｐＤＴＭＯＳとのＶｇ−Ｉｄ及びＶｇ−Ｉｂ特性図で
ある。このとき、ボディ領域（ＳｉＣボディ領域６４及
び第１，第２Ｓｉボディ領域６２，６３）の不純物濃度
は５×１０18ｃｍ-3、Ｓｉチャネル領域６５の厚みは３
０ｎｍである。同図に示されるように、本実施形態のＳ
ｉＣ−ｐＨＤＴＭＯＳは、従来のＳｉ−ｐＤＴＭＯＳに
比べ、ボディ電流Ｉｂは変わらないが、しきい値電圧が
０．１Ｖ程度低下していることから、Ｓｉ−ｐＤＴＭＯ
Ｓよりも動作電圧範囲が拡大したといえる。
−ｐＤＴＭＯＳとのＶｇ−Ｉｄ及びＶｇ−Ｉｂ特性図で
ある。このとき、ボディ領域（ＳｉＣボディ領域６４及
び第１，第２Ｓｉボディ領域６２，６３）の不純物濃度
は５×１０18ｃｍ-3、Ｓｉチャネル領域６５の厚みは３
０ｎｍである。同図に示されるように、本実施形態のＳ
ｉＣ−ｐＨＤＴＭＯＳは、従来のＳｉ−ｐＤＴＭＯＳに
比べ、ボディ電流Ｉｂは変わらないが、しきい値電圧が
０．１Ｖ程度低下していることから、Ｓｉ−ｐＤＴＭＯ
Ｓよりも動作電圧範囲が拡大したといえる。
【００８７】図２３は、ＳｉＣ−ｐＨＭＯＳにおけるＳ
ｉチャネル領域６５の厚みの変化に対するしきい値電圧
の変化を示すＶｇ−Ｉｄ特性図である。同図に示すよう
に、Ｓｉチャネル領域６５の厚みが大きくなるほど、同
じゲート電圧Ｖｇに対するドレイン電流Ｉｄが増大して
いることから、しきい値電圧が低くなることがわかる。
これは、低濃度の不純物を含むＳｉチャネル領域６５の
厚みが厚くなるほど、空乏層幅も大きくなるので、Ｓｉ
Ｃボディ領域６４の空乏層の端部における価電子帯端の
ポテンシャルが同じとすると、空乏層の広がる分だけＳ
ｉチャネル領域６５のゲート絶縁膜との界面におけるホ
ールの走行に対するポテンシャルが低下するためと考え
られる。ただし、低濃度の不純物を含むＳｉチャネル領
域６５の厚みが大きくなるほど、短チャネル効果を抑制
する機能が低下するという不具合が生じるので、短チャ
ネル効果の抑制機能としきい値電圧とがいずれも適正に
なるように、Ｓｉチャネル領域６５の厚みを２０〜３０
ｎｍの間で調整することが好ましい。
ｉチャネル領域６５の厚みの変化に対するしきい値電圧
の変化を示すＶｇ−Ｉｄ特性図である。同図に示すよう
に、Ｓｉチャネル領域６５の厚みが大きくなるほど、同
じゲート電圧Ｖｇに対するドレイン電流Ｉｄが増大して
いることから、しきい値電圧が低くなることがわかる。
これは、低濃度の不純物を含むＳｉチャネル領域６５の
厚みが厚くなるほど、空乏層幅も大きくなるので、Ｓｉ
Ｃボディ領域６４の空乏層の端部における価電子帯端の
ポテンシャルが同じとすると、空乏層の広がる分だけＳ
ｉチャネル領域６５のゲート絶縁膜との界面におけるホ
ールの走行に対するポテンシャルが低下するためと考え
られる。ただし、低濃度の不純物を含むＳｉチャネル領
域６５の厚みが大きくなるほど、短チャネル効果を抑制
する機能が低下するという不具合が生じるので、短チャ
ネル効果の抑制機能としきい値電圧とがいずれも適正に
なるように、Ｓｉチャネル領域６５の厚みを２０〜３０
ｎｍの間で調整することが好ましい。
【００８８】図２４は、ＳｉＣ−ｐＨＭＯＳにおけるＳ
ｉチャネル領域６５の不純物濃度の変化に対するしきい
値電圧の変化を示すＶｇ−Ｉｄ特性図である。同図に示
すように、Ｓｉチャネル領域６５の不純物濃度が低いほ
どしきい値電圧が低くなっている。これは、第１の実施
形態と同様の理由によるものと考えられる。すなわち、
Ｓｉチャネル領域６５の不純物濃度が高い場合（■のデ
ータ）、空乏層幅が短くなって空乏層の端部がＳｉＣボ
ディ領域６４に到達しない。それに対し、Ｓｉチャネル
領域６５の不純物濃度が十分低いと、空乏層の端部がＳ
ｉＣボディ領域６４に到達して、価電子帯端のホール走
行に対するポテンシャルの低い部位から空乏化するため
に、しきい値電圧を低下させることができる。したがっ
て、しきい値電圧を効果的に低下させるためには、Ｓｉ
チャネル領域６５の不純物濃度を低く抑制する必要があ
ることがわかる。また、Ｓｉチャネル領域６５の不純物
濃度が低いことにより、Ｓｉチャネル領域６５をキャリ
アが走行する際に、キャリアの不純物による散乱が抑制
されるので、キャリア移動度の低下を抑制することがで
き、より好ましい。
ｉチャネル領域６５の不純物濃度の変化に対するしきい
値電圧の変化を示すＶｇ−Ｉｄ特性図である。同図に示
すように、Ｓｉチャネル領域６５の不純物濃度が低いほ
どしきい値電圧が低くなっている。これは、第１の実施
形態と同様の理由によるものと考えられる。すなわち、
Ｓｉチャネル領域６５の不純物濃度が高い場合（■のデ
ータ）、空乏層幅が短くなって空乏層の端部がＳｉＣボ
ディ領域６４に到達しない。それに対し、Ｓｉチャネル
領域６５の不純物濃度が十分低いと、空乏層の端部がＳ
ｉＣボディ領域６４に到達して、価電子帯端のホール走
行に対するポテンシャルの低い部位から空乏化するため
に、しきい値電圧を低下させることができる。したがっ
て、しきい値電圧を効果的に低下させるためには、Ｓｉ
チャネル領域６５の不純物濃度を低く抑制する必要があ
ることがわかる。また、Ｓｉチャネル領域６５の不純物
濃度が低いことにより、Ｓｉチャネル領域６５をキャリ
アが走行する際に、キャリアの不純物による散乱が抑制
されるので、キャリア移動度の低下を抑制することがで
き、より好ましい。
【００８９】図２５は、ＳｉＣ−ｐＨＤＴＭＯＳとＳｉ
−ｐＤＴＭＯＳとのしきい値電圧を等しくするために、
ボディ領域（ＳｉＣボディ領域６４及び第１，第２のＳ
ｉボディ領域６２，６３並びに上部Ｓｉ膜５２）の不純
物濃度を調整したときのＶｇ−Ｉｄ及びＶｇ−Ｉｂ特性
図である。このとき、ＳｉＣ−ｐＨＤＴＭＯＳのボディ
領域の不純物濃度は、１×１０18ｃｍ-3で、Ｓｉ−ｐＤ
ＴＭＯＳのボディ領域の不純物濃度は５×１０17ｃｍ-3
である。
−ｐＤＴＭＯＳとのしきい値電圧を等しくするために、
ボディ領域（ＳｉＣボディ領域６４及び第１，第２のＳ
ｉボディ領域６２，６３並びに上部Ｓｉ膜５２）の不純
物濃度を調整したときのＶｇ−Ｉｄ及びＶｇ−Ｉｂ特性
図である。このとき、ＳｉＣ−ｐＨＤＴＭＯＳのボディ
領域の不純物濃度は、１×１０18ｃｍ-3で、Ｓｉ−ｐＤ
ＴＭＯＳのボディ領域の不純物濃度は５×１０17ｃｍ-3
である。
【００９０】本実施形態のＳｉＣ−ｐＨＤＴＭＯＳにお
いては、Ｓｉチャネル領域６５の下方にバンドギャップ
の小さいＳｉＣボディ領域６４を設けることにより、ボ
ディ領域の不純物濃度を高くしてもしきい値電圧をＳｉ
−ｐＤＴＭＯＳと同等に保つことができる。したがっ
て、短チャネル効果の抑制機能を高く維持することがで
きる。さらに、ゲート電圧Ｖｇが−０．６ Ｖ〜−０．
７Ｖの領域においては、Ｓｉ−ｐＤＴＭＯＳに比べ、Ｓ
ｉＣ−ｐＨＤＴＭＯＳの方が、ゲートオーバードライブ
効果が大きくなっている。これは、ＳｉＣ−ｐＨＤＴＭ
ＯＳの方がＳｉ−ｐＤＴＭＯＳよりも基板バイアス係数
γが大きいためであり、同じ電源電圧で高駆動力をもつ
ことを示している。
いては、Ｓｉチャネル領域６５の下方にバンドギャップ
の小さいＳｉＣボディ領域６４を設けることにより、ボ
ディ領域の不純物濃度を高くしてもしきい値電圧をＳｉ
−ｐＤＴＭＯＳと同等に保つことができる。したがっ
て、短チャネル効果の抑制機能を高く維持することがで
きる。さらに、ゲート電圧Ｖｇが−０．６ Ｖ〜−０．
７Ｖの領域においては、Ｓｉ−ｐＤＴＭＯＳに比べ、Ｓ
ｉＣ−ｐＨＤＴＭＯＳの方が、ゲートオーバードライブ
効果が大きくなっている。これは、ＳｉＣ−ｐＨＤＴＭ
ＯＳの方がＳｉ−ｐＤＴＭＯＳよりも基板バイアス係数
γが大きいためであり、同じ電源電圧で高駆動力をもつ
ことを示している。
【００９１】以上の結果より、本実施形態のＳｉＣ−ｐ
ＨＤＴＭＯＳは、他の特性を犠牲にすることなく、しき
い値電圧の低下と、駆動力の向上とを図りつつ、微細化
に適した構造を有するといえる。
ＨＤＴＭＯＳは、他の特性を犠牲にすることなく、しき
い値電圧の低下と、駆動力の向上とを図りつつ、微細化
に適した構造を有するといえる。
【００９２】なお、本実施形態においては、ＳＯＩ基板
上に形成したＳｉＣ−ｐＨＤＴＭＯＳについて説明した
が、本発明のＳｉＣ−ｐＨＤＴＭＯＳは、半導体基板と
してバルクシリコン基板などのバルク基板を用いた場合
にも、本実施形態と同様の効果を発揮することができ
る。
上に形成したＳｉＣ−ｐＨＤＴＭＯＳについて説明した
が、本発明のＳｉＣ−ｐＨＤＴＭＯＳは、半導体基板と
してバルクシリコン基板などのバルク基板を用いた場合
にも、本実施形態と同様の効果を発揮することができ
る。
【００９３】なお、本実施形態の図１８又は図１９に示
す積層構造を利用して、Ｓｉキャップ層及びＳｉＣ層を
低濃度ドープ層（アンドープ層）に、Ｓｉボディ層を高
濃度ｐ型層にして、ソース・ドレイン領域をｎ型半導体
層とすることにより、ＳｉＣ層をチャネル領域とするＳ
ｉＣ−ｎＨＭＯＳ又はＳｉＣ−ｎＨＤＴＭＯＳを構成す
ることができる。したがって、このＳｉＣ−ｎＨＭＯＳ
又はＳｉＣ−ｎＨＤＴＭＯＳと本実施形態のＳｉＣ−ｐ
ＨＭＯＳ又はＳｉＣ−ｐＨＤＴＭＯＳとを共通の基板に
設けることにより、ＳｉＣ−ｃＨＭＯＳ又はＳｉＣ−ｃ
ＨＤＴＭＯＳを構成することができる。
す積層構造を利用して、Ｓｉキャップ層及びＳｉＣ層を
低濃度ドープ層（アンドープ層）に、Ｓｉボディ層を高
濃度ｐ型層にして、ソース・ドレイン領域をｎ型半導体
層とすることにより、ＳｉＣ層をチャネル領域とするＳ
ｉＣ−ｎＨＭＯＳ又はＳｉＣ−ｎＨＤＴＭＯＳを構成す
ることができる。したがって、このＳｉＣ−ｎＨＭＯＳ
又はＳｉＣ−ｎＨＤＴＭＯＳと本実施形態のＳｉＣ−ｐ
ＨＭＯＳ又はＳｉＣ−ｐＨＤＴＭＯＳとを共通の基板に
設けることにより、ＳｉＣ−ｃＨＭＯＳ又はＳｉＣ−ｃ
ＨＤＴＭＯＳを構成することができる。
【００９４】（第４の実施形態）本実施形態において
は、Ｓｉチャネル層の下方にＳｉチャネル層よりもバン
ドギャップの小さい半導体層としてＳｉＧｅボディ層を
設けるとともに、ゲート電極をミッドバンドギャップ材
料であるタングステンにより構成したｎチャネル型ヘテ
ロＭＯＳＦＥＴ（以下、Ｗ−ＳｉＧｅ−ｎＨＭＯＳとい
う）について説明する。
は、Ｓｉチャネル層の下方にＳｉチャネル層よりもバン
ドギャップの小さい半導体層としてＳｉＧｅボディ層を
設けるとともに、ゲート電極をミッドバンドギャップ材
料であるタングステンにより構成したｎチャネル型ヘテ
ロＭＯＳＦＥＴ（以下、Ｗ−ＳｉＧｅ−ｎＨＭＯＳとい
う）について説明する。
【００９５】図２６は、本実施形態のＷ−ＳｉＧｅ−ｎ
ＨＭＯＳの構造を示す断面図である。図２６に示すよう
に、本実施形態のＷ−ＳｉＧｅ−ｎＨＭＯＳは、ｐ型の
Ｓｉ基板１０と、Ｓｉ基板に酸素イオンを注入するなど
の方法により形成された厚み約１００ｎｍの埋め込み酸
化膜１１と、埋め込み酸化膜１１の上に設けられた厚み
約１００ｎｍの半導体層３０とを有している。半導体層
３０は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜１２
と、上部Ｓｉ膜１２の上にＵＨＶ−ＣＶＤ法によりエピ
タキシャル成長された厚み約１０ｎｍのＳｉバッファ層
１３と、Ｓｉバッファ層１３の上にＵＨＶ−ＣＶＤ法に
よりエピタキシャル成長された厚み約１５ｎｍのＳｉＧ
ｅ膜１４と、ＳｉＧｅ膜１４の上にＵＨＶ−ＣＶＤ法に
よりエピタキシャル成長された厚み約２０ｎｍのＳｉキ
ャップ層１５とから構成されている。上部Ｓｉ膜１２に
は、Ｓｉバッファ層１３やＳｉＧｅ膜１４のエピタキシ
ャル成長前に、予めイオン注入により濃度が１×１０18
ｃｍ-3程度の高濃度のｐ型不純物（Ｂなど）がドープさ
れている。Ｓｉバッファ層１３及びＳｉＧｅ膜１４に
は、in-situ ドーピングにより濃度１×１０18ｃｍ-3程
度の高濃度のｐ型不純物（Ｂなど）がドープされてい
る。Ｓｉキャップ層１５には、低濃度のｐ型不純物が含
まれている。Ｓｉキャップ層１５はアンドープ層である
が、ボディ領域などからの不純物の拡散によってある程
度の不純物を含むことになる。ただし、キャリア移動度
の向上のためには、Ｓｉキャップ層１５にはできるだけ
不純物が含まれていないことが好ましい。ＳｉＧｅ膜１
４のＧｅ含有率は３０％であり、このとき、ＳｉＧｅの
バンドギャップは、Ｓｉに比べて、２２５ｍｅＶ程度小
さくなる。
ＨＭＯＳの構造を示す断面図である。図２６に示すよう
に、本実施形態のＷ−ＳｉＧｅ−ｎＨＭＯＳは、ｐ型の
Ｓｉ基板１０と、Ｓｉ基板に酸素イオンを注入するなど
の方法により形成された厚み約１００ｎｍの埋め込み酸
化膜１１と、埋め込み酸化膜１１の上に設けられた厚み
約１００ｎｍの半導体層３０とを有している。半導体層
３０は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜１２
と、上部Ｓｉ膜１２の上にＵＨＶ−ＣＶＤ法によりエピ
タキシャル成長された厚み約１０ｎｍのＳｉバッファ層
１３と、Ｓｉバッファ層１３の上にＵＨＶ−ＣＶＤ法に
よりエピタキシャル成長された厚み約１５ｎｍのＳｉＧ
ｅ膜１４と、ＳｉＧｅ膜１４の上にＵＨＶ−ＣＶＤ法に
よりエピタキシャル成長された厚み約２０ｎｍのＳｉキ
ャップ層１５とから構成されている。上部Ｓｉ膜１２に
は、Ｓｉバッファ層１３やＳｉＧｅ膜１４のエピタキシ
ャル成長前に、予めイオン注入により濃度が１×１０18
ｃｍ-3程度の高濃度のｐ型不純物（Ｂなど）がドープさ
れている。Ｓｉバッファ層１３及びＳｉＧｅ膜１４に
は、in-situ ドーピングにより濃度１×１０18ｃｍ-3程
度の高濃度のｐ型不純物（Ｂなど）がドープされてい
る。Ｓｉキャップ層１５には、低濃度のｐ型不純物が含
まれている。Ｓｉキャップ層１５はアンドープ層である
が、ボディ領域などからの不純物の拡散によってある程
度の不純物を含むことになる。ただし、キャリア移動度
の向上のためには、Ｓｉキャップ層１５にはできるだけ
不純物が含まれていないことが好ましい。ＳｉＧｅ膜１
４のＧｅ含有率は３０％であり、このとき、ＳｉＧｅの
バンドギャップは、Ｓｉに比べて、２２５ｍｅＶ程度小
さくなる。
【００９６】さらに、ＳｉＧｅ−ｎＨＭＯＳは、Ｓｉキ
ャップ層１５を熱酸化して形成されたシリコン酸化膜か
らなるゲート絶縁膜１６と、ゲート絶縁膜１６の上に設
けられたタングステンからなるゲート電極７７とを備え
ている。そして、半導体層３０，つまり上部Ｓｉ膜１
２，Ｓｉバッファ層１３，ＳｉＧｅ膜１４及びＳｉキャ
ップ層１５のうちゲート電極１７の両側方に位置する領
域には高濃度のｎ型不純物を含むソース領域２０ａ及び
ドレイン領域２０ｂが設けられている。また、上部Ｓｉ
膜１２のうちソース領域２０ａとドレイン領域２０ｂと
の間の領域は第１Ｓｉボディ領域２２となっており、Ｓ
ｉバッファ層１３のうち第１Ｓｉボディ領域２２の直上
に位置する領域は、第２Ｓｉボディ領域２３となってい
る。そして、ＳｉＧｅ膜１４のうちソース領域２０ａと
ドレイン領域２０ｂとの間の領域は、ＳｉＧｅボディ領
域２４となっており、Ｓｉキャップ層１５のうちゲート
絶縁膜１６の直下に位置する領域は低濃度のｐ型不純物
を含むＳｉチャネル領域２５となっている。なお、ゲー
ト電極１７の側面上には、シリコン酸化膜からなるサイ
ドウォール２７が設けられている。
ャップ層１５を熱酸化して形成されたシリコン酸化膜か
らなるゲート絶縁膜１６と、ゲート絶縁膜１６の上に設
けられたタングステンからなるゲート電極７７とを備え
ている。そして、半導体層３０，つまり上部Ｓｉ膜１
２，Ｓｉバッファ層１３，ＳｉＧｅ膜１４及びＳｉキャ
ップ層１５のうちゲート電極１７の両側方に位置する領
域には高濃度のｎ型不純物を含むソース領域２０ａ及び
ドレイン領域２０ｂが設けられている。また、上部Ｓｉ
膜１２のうちソース領域２０ａとドレイン領域２０ｂと
の間の領域は第１Ｓｉボディ領域２２となっており、Ｓ
ｉバッファ層１３のうち第１Ｓｉボディ領域２２の直上
に位置する領域は、第２Ｓｉボディ領域２３となってい
る。そして、ＳｉＧｅ膜１４のうちソース領域２０ａと
ドレイン領域２０ｂとの間の領域は、ＳｉＧｅボディ領
域２４となっており、Ｓｉキャップ層１５のうちゲート
絶縁膜１６の直下に位置する領域は低濃度のｐ型不純物
を含むＳｉチャネル領域２５となっている。なお、ゲー
ト電極１７の側面上には、シリコン酸化膜からなるサイ
ドウォール２７が設けられている。
【００９７】図２７は、本実施形態のＷ−ＳｉＧｅ−ｎ
ＨＭＯＳと、ＳｉＧｅ−ｎＨＭＯＳにおけるＳｉＧｅボ
ディ領域２４を同じ濃度のｐ型不純物を含むＳｉ層で置
き換えるとともに、タングステンゲートを有するＭＩＳ
ＦＥＴ（以下、Ｗ−Ｓｉ−ｎＭＯＳという）とのＶｇ−
Ｉｄ特性図である。ここでは、Ｓｉキャップ層（Ｓｉチ
ャネル領域２５）の厚みを３０ｎｍとしている。Ｓｉチ
ャネル領域２５の下方にＳｉよりバンドギャップの小さ
い材料からなるＳｉＧｅボディ領域２４を設けることに
より、同じゲート電圧Ｖｇに対するドレイン電流Ｉｄが
増大していることから、しきい値電圧が低下しているこ
とがわかる。Ｗ−ＳｉＧｅ−ｎＨＭＯＳのしきい値電圧
は、Ｗ−Ｓｉ−ｎＭＯＳに比べ０．２Ｖ程度低くなって
いる。
ＨＭＯＳと、ＳｉＧｅ−ｎＨＭＯＳにおけるＳｉＧｅボ
ディ領域２４を同じ濃度のｐ型不純物を含むＳｉ層で置
き換えるとともに、タングステンゲートを有するＭＩＳ
ＦＥＴ（以下、Ｗ−Ｓｉ−ｎＭＯＳという）とのＶｇ−
Ｉｄ特性図である。ここでは、Ｓｉキャップ層（Ｓｉチ
ャネル領域２５）の厚みを３０ｎｍとしている。Ｓｉチ
ャネル領域２５の下方にＳｉよりバンドギャップの小さ
い材料からなるＳｉＧｅボディ領域２４を設けることに
より、同じゲート電圧Ｖｇに対するドレイン電流Ｉｄが
増大していることから、しきい値電圧が低下しているこ
とがわかる。Ｗ−ＳｉＧｅ−ｎＨＭＯＳのしきい値電圧
は、Ｗ−Ｓｉ−ｎＭＯＳに比べ０．２Ｖ程度低くなって
いる。
【００９８】すなわち、本実施形態のＷ−ＳｉＧｅ−ｎ
ＨＭＯＳは、Ｓｉ−ｎＭＯＳとボディ領域のｐ型不純物
の濃度を等しくした場合に、Ｓｉ−ｎＭＯＳよりもしき
い値電圧を低くすることができる。したがって、ボディ
領域（ＳｉＣボディ領域２４及び第１，第２Ｓｉボディ
領域２２，２３）の不純物濃度を高くして短チャネル効
果（パンチスルーなど）の抑制機能を維持しつつ、しき
い値電圧を低くすることができる。言い換えると、高速
動作が可能で、駆動力の高い、かつ、微細化に適したＭ
ＩＳＦＥＴを得ることができる。
ＨＭＯＳは、Ｓｉ−ｎＭＯＳとボディ領域のｐ型不純物
の濃度を等しくした場合に、Ｓｉ−ｎＭＯＳよりもしき
い値電圧を低くすることができる。したがって、ボディ
領域（ＳｉＣボディ領域２４及び第１，第２Ｓｉボディ
領域２２，２３）の不純物濃度を高くして短チャネル効
果（パンチスルーなど）の抑制機能を維持しつつ、しき
い値電圧を低くすることができる。言い換えると、高速
動作が可能で、駆動力の高い、かつ、微細化に適したＭ
ＩＳＦＥＴを得ることができる。
【００９９】以上の結果により、本実施形態のＷ−Ｓｉ
Ｇｅ−ｎＨＭＯＳによると、ゲート電極にミッドバンド
ギャップの材料系を用いても、他の特性を犠牲にするこ
となくしきい値電圧を低減できる。これより、ゲート電
極にポリシリコンを用いた時問題であるゲート電極の空
乏化やボディ領域の電気抵抗のような問題やプロセスの
問題を克服しつつ、しきい値電圧の上昇を抑制すること
が可能になる。
Ｇｅ−ｎＨＭＯＳによると、ゲート電極にミッドバンド
ギャップの材料系を用いても、他の特性を犠牲にするこ
となくしきい値電圧を低減できる。これより、ゲート電
極にポリシリコンを用いた時問題であるゲート電極の空
乏化やボディ領域の電気抵抗のような問題やプロセスの
問題を克服しつつ、しきい値電圧の上昇を抑制すること
が可能になる。
【０１００】なお、本実施形態においては、ＳＯＩ基板
上に形成したＷ−ＳｉＧｅ−ｎＨＭＯＳについて説明し
たが、本発明のＷ−ＳｉＧｅ−ｎＨＭＯＳは、半導体基
板としてバルクシリコン基板などのバルク基板を用いた
場合にも、本実施形態と同様の効果を発揮することがで
きる。
上に形成したＷ−ＳｉＧｅ−ｎＨＭＯＳについて説明し
たが、本発明のＷ−ＳｉＧｅ−ｎＨＭＯＳは、半導体基
板としてバルクシリコン基板などのバルク基板を用いた
場合にも、本実施形態と同様の効果を発揮することがで
きる。
【０１０１】なお、本実施形態の図２６に示す積層構造
を利用して、Ｓｉキャップ層及びＳｉＧｅ層を低濃度ド
ープ層（アンドープ層）に、Ｓｉボディ層を高濃度ｎ型
層にして、ソース・ドレイン領域をｐ型半導体層とする
ことにより、ＳｉＧｅ層をチャネル領域とするＷ−Ｓｉ
Ｇｅ−ｐＨＭＯＳを構成することができる。したがっ
て、このＷ−ＳｉＧｅ−ｐＨＭＯＳと本実施形態のＷ−
ＳｉＧｅ−ｎＨＭＯＳとを共通の基板に設けることによ
り、Ｗ−ＳｉＧｅ−ｃＨＭＯＳを構成することができ
る。
を利用して、Ｓｉキャップ層及びＳｉＧｅ層を低濃度ド
ープ層（アンドープ層）に、Ｓｉボディ層を高濃度ｎ型
層にして、ソース・ドレイン領域をｐ型半導体層とする
ことにより、ＳｉＧｅ層をチャネル領域とするＷ−Ｓｉ
Ｇｅ−ｐＨＭＯＳを構成することができる。したがっ
て、このＷ−ＳｉＧｅ−ｐＨＭＯＳと本実施形態のＷ−
ＳｉＧｅ−ｎＨＭＯＳとを共通の基板に設けることによ
り、Ｗ−ＳｉＧｅ−ｃＨＭＯＳを構成することができ
る。
【０１０２】また、本実施形態のＳｉＧｅ層に代えてＳ
ｉＣ層を設けることにより、Ｗ−ＳｉＣ−ｐＨＭＯＳを
形成することができる。その場合には、さらに、Ｓｉキ
ャップ層及びＳｉＣ層を低濃度ドープ層（アンドープ
層）に、Ｓｉボディ層を高濃度ｐ型層にして、ソース・
ドレイン領域をｎ型半導体層とすることにより、ＳｉＣ
層をチャネル領域とするＷ−ＳｉＣ−ｎＨＭＯＳを構成
することができる。したがって、このＷ−ＳｉＣ−ｎＨ
ＭＯＳとＷ−ＳｉＣ−ｐＨＭＯＳとを共通の基板に設け
ることにより、Ｗ−ＳｉＣ−ｃＨＭＯＳを構成すること
ができる。
ｉＣ層を設けることにより、Ｗ−ＳｉＣ−ｐＨＭＯＳを
形成することができる。その場合には、さらに、Ｓｉキ
ャップ層及びＳｉＣ層を低濃度ドープ層（アンドープ
層）に、Ｓｉボディ層を高濃度ｐ型層にして、ソース・
ドレイン領域をｎ型半導体層とすることにより、ＳｉＣ
層をチャネル領域とするＷ−ＳｉＣ−ｎＨＭＯＳを構成
することができる。したがって、このＷ−ＳｉＣ−ｎＨ
ＭＯＳとＷ−ＳｉＣ−ｐＨＭＯＳとを共通の基板に設け
ることにより、Ｗ−ＳｉＣ−ｃＨＭＯＳを構成すること
ができる。
【０１０３】（第５の実施形態）本実施形態において
は、Ｓｉチャネル層の下方にＳｉチャネル層よりもバン
ドギャップの小さい半導体層としてＳｉＧｅＣボディ層
を設けた相補型ヘテロＭＯＳＦＥＴ（以下、ＳｉＧｅＣ
−ｃＨＭＯＳという）について説明する。
は、Ｓｉチャネル層の下方にＳｉチャネル層よりもバン
ドギャップの小さい半導体層としてＳｉＧｅＣボディ層
を設けた相補型ヘテロＭＯＳＦＥＴ（以下、ＳｉＧｅＣ
−ｃＨＭＯＳという）について説明する。
【０１０４】図２８は、Ｓｉ／ＳｉＧｅＣ／Ｓｉヘテロ
構造におけるバンドアライメントを示すエネルギーバン
ド図である。図５に示すようなＳｉ／ＳｉＧｅ／Ｓｉヘ
テロ構造では、価電子帯にバンドオフセットが現れ、図
２０に示すようなＳｉ／ＳｉＣ／Ｓｉヘテロ構造では、
伝導帯にバンドオフセットが現れる。これに対し、Ｓｉ
／ＳｉＧｅＣ／Ｓｉヘテロ構造では、ＧｅとＣとの含有
率を調整することにより伝導帯及び価電子帯の両方にバ
ンドオフセットが形成される。このバンドオフセットの
エネルギー差を小さくしておくことにより、ＳｉＧｅＣ
層をチャネル領域とすることなく、その上のＳｉチャネ
ル領域をチャネルとして利用しつつ、空乏層の端部のポ
テンシャルを、しきい値が低下するように調整すること
が可能になる。とくに、ＳｉＧｅＣ層の組成の調整によ
って比較的小さいバンドオフセットを設けた場合、Ｓｉ
ＧｅＣ層をチャネルとすることなく、Ｓｉキャップ層の
ゲート絶縁膜に隣接する領域をチャネルとして動作する
トランジスタが得られる。そのとき、空乏層の端部がＳ
ｉ層とのヘテロ接合によってキャリアに対するポテンシ
ャルが低下したＳｉＧｅＣ層の一部にあることで、しき
い値が低下することになる。この作用は、ＳｉＧｅＣ−
ｃＨＭＯＳ及びＳｉＧｅＣ−ｃＨＤＴＭＯＳのいずれに
ついても得られる。したがって、共通の組成のＳｉＧｅ
Ｃ層を用いて、しきい値電圧の小さい，駆動力の高い相
補型ＭＯＳを作製することができる。
構造におけるバンドアライメントを示すエネルギーバン
ド図である。図５に示すようなＳｉ／ＳｉＧｅ／Ｓｉヘ
テロ構造では、価電子帯にバンドオフセットが現れ、図
２０に示すようなＳｉ／ＳｉＣ／Ｓｉヘテロ構造では、
伝導帯にバンドオフセットが現れる。これに対し、Ｓｉ
／ＳｉＧｅＣ／Ｓｉヘテロ構造では、ＧｅとＣとの含有
率を調整することにより伝導帯及び価電子帯の両方にバ
ンドオフセットが形成される。このバンドオフセットの
エネルギー差を小さくしておくことにより、ＳｉＧｅＣ
層をチャネル領域とすることなく、その上のＳｉチャネ
ル領域をチャネルとして利用しつつ、空乏層の端部のポ
テンシャルを、しきい値が低下するように調整すること
が可能になる。とくに、ＳｉＧｅＣ層の組成の調整によ
って比較的小さいバンドオフセットを設けた場合、Ｓｉ
ＧｅＣ層をチャネルとすることなく、Ｓｉキャップ層の
ゲート絶縁膜に隣接する領域をチャネルとして動作する
トランジスタが得られる。そのとき、空乏層の端部がＳ
ｉ層とのヘテロ接合によってキャリアに対するポテンシ
ャルが低下したＳｉＧｅＣ層の一部にあることで、しき
い値が低下することになる。この作用は、ＳｉＧｅＣ−
ｃＨＭＯＳ及びＳｉＧｅＣ−ｃＨＤＴＭＯＳのいずれに
ついても得られる。したがって、共通の組成のＳｉＧｅ
Ｃ層を用いて、しきい値電圧の小さい，駆動力の高い相
補型ＭＯＳを作製することができる。
【０１０５】図２９は、本実施形態のＳｉＧｅＣ−ｃＨ
ＭＯＳ又はＳｉＧｅＣ−ｃＨＤＴＭＯＳの構造を示す断
面図である。同図に示すように、本実施形態のＳｉＧｅ
Ｃ−ｃＨＭＯＳ又はＳｉＧｅＣ−ｃＨＤＴＭＯＳは、ｐ
型のＳｉ基板１１０と、Ｓｉ基板に酸素イオンを注入す
るなどの方法により形成された厚み約１００ｎｍの埋め
込み酸化膜１１１と、埋め込み酸化膜１１１の上に設け
られたｎチャネル型ＨＭＯＳ又はＨＤＴＭＯＳ（ｎ−Ｈ
ＭＯＳ又はｎ−ＨＤＴＭＯＳ）用の半導体層１３０と、
埋め込み酸化膜１１１の上に設けられたｐチャネル型Ｈ
ＭＯＳ又はＨＤＴＭＯＳ（ｐ−ＨＭＯＳ又はｐ−ＨＤＴ
ＭＯＳ）用の半導体層１８０とを有している。半導体層
１３０，１８０は、それぞれ同時に形成された共通の膜
によって構成されている。
ＭＯＳ又はＳｉＧｅＣ−ｃＨＤＴＭＯＳの構造を示す断
面図である。同図に示すように、本実施形態のＳｉＧｅ
Ｃ−ｃＨＭＯＳ又はＳｉＧｅＣ−ｃＨＤＴＭＯＳは、ｐ
型のＳｉ基板１１０と、Ｓｉ基板に酸素イオンを注入す
るなどの方法により形成された厚み約１００ｎｍの埋め
込み酸化膜１１１と、埋め込み酸化膜１１１の上に設け
られたｎチャネル型ＨＭＯＳ又はＨＤＴＭＯＳ（ｎ−Ｈ
ＭＯＳ又はｎ−ＨＤＴＭＯＳ）用の半導体層１３０と、
埋め込み酸化膜１１１の上に設けられたｐチャネル型Ｈ
ＭＯＳ又はＨＤＴＭＯＳ（ｐ−ＨＭＯＳ又はｐ−ＨＤＴ
ＭＯＳ）用の半導体層１８０とを有している。半導体層
１３０，１８０は、それぞれ同時に形成された共通の膜
によって構成されている。
【０１０６】半導体層１３０，１８０は、ＳＯＩ基板の
上部を構成する厚み約１００ｎｍの上部Ｓｉ膜１１２
と、上部Ｓｉ膜１１２の上にＵＨＶ−ＣＶＤ法によりエ
ピタキシャル成長された厚み約１０ｎｍのＳｉバッファ
層１１３と、Ｓｉバッファ層１１３の上にＵＨＶ−ＣＶ
Ｄ法によりエピタキシャル成長された厚み約１５ｎｍの
ＳｉＧｅＣ膜１１４と、ＳｉＧｅＣ膜１１４の上にＵＨ
Ｖ−ＣＶＤ法によりエピタキシャル成長された厚み約２
０〜３０ｎｍのＳｉキャップ層１１５とから構成されて
いる。
上部を構成する厚み約１００ｎｍの上部Ｓｉ膜１１２
と、上部Ｓｉ膜１１２の上にＵＨＶ−ＣＶＤ法によりエ
ピタキシャル成長された厚み約１０ｎｍのＳｉバッファ
層１１３と、Ｓｉバッファ層１１３の上にＵＨＶ−ＣＶ
Ｄ法によりエピタキシャル成長された厚み約１５ｎｍの
ＳｉＧｅＣ膜１１４と、ＳｉＧｅＣ膜１１４の上にＵＨ
Ｖ−ＣＶＤ法によりエピタキシャル成長された厚み約２
０〜３０ｎｍのＳｉキャップ層１１５とから構成されて
いる。
【０１０７】さらに、ｎ−ＨＭＯＳ又はｎ−ＨＤＴＭＯ
Ｓは、Ｓｉキャップ層１１５の上に設けられたシリコン
酸化膜からなるゲート絶縁膜１１６と、ゲート絶縁膜１
１６の上に設けられたゲート電極１１７とを備えてい
る。そして、半導体層１３０のうちゲート電極１１７の
両側方に位置する領域には高濃度のｎ型不純物を含むソ
ース領域１２０ａ及びドレイン領域１２０ｂが設けられ
ている。また、上部Ｓｉ膜１１２のうちソース領域１２
０ａとドレイン領域１２０ｂとの間の領域は、高濃度
（約１×１０18atoms ・ｃｍ-3）のｐ型不純物を含む第
１Ｓｉボディ領域１２２となっており、Ｓｉバッファ層
１１３のうち第１Ｓｉボディ領域１２２の直上に位置す
る領域は、高濃度（約１×１０18atoms ・ｃｍ-3）のｐ
型不純物を含む第２Ｓｉボディ領域１２３となってい
る。そして、ＳｉＧｅＣ膜１１４のうちソース領域１２
０ａとドレイン領域１２０ｂとの間の領域は、高濃度
（約１×１０18atoms ・ｃｍ-3）のｎ型不純物を含むＳ
ｉＧｅＣボディ領域１２４となっており、Ｓｉキャップ
層１１５のうちゲート絶縁膜２１６の直下に位置する領
域は低濃度のｎ型不純物を含むＳｉチャネル領域１２５
となっている。なお、ゲート電極１１７の側面上にはシ
リコン酸化膜からなるサイドウォール１２７が設けられ
ている。
Ｓは、Ｓｉキャップ層１１５の上に設けられたシリコン
酸化膜からなるゲート絶縁膜１１６と、ゲート絶縁膜１
１６の上に設けられたゲート電極１１７とを備えてい
る。そして、半導体層１３０のうちゲート電極１１７の
両側方に位置する領域には高濃度のｎ型不純物を含むソ
ース領域１２０ａ及びドレイン領域１２０ｂが設けられ
ている。また、上部Ｓｉ膜１１２のうちソース領域１２
０ａとドレイン領域１２０ｂとの間の領域は、高濃度
（約１×１０18atoms ・ｃｍ-3）のｐ型不純物を含む第
１Ｓｉボディ領域１２２となっており、Ｓｉバッファ層
１１３のうち第１Ｓｉボディ領域１２２の直上に位置す
る領域は、高濃度（約１×１０18atoms ・ｃｍ-3）のｐ
型不純物を含む第２Ｓｉボディ領域１２３となってい
る。そして、ＳｉＧｅＣ膜１１４のうちソース領域１２
０ａとドレイン領域１２０ｂとの間の領域は、高濃度
（約１×１０18atoms ・ｃｍ-3）のｎ型不純物を含むＳ
ｉＧｅＣボディ領域１２４となっており、Ｓｉキャップ
層１１５のうちゲート絶縁膜２１６の直下に位置する領
域は低濃度のｎ型不純物を含むＳｉチャネル領域１２５
となっている。なお、ゲート電極１１７の側面上にはシ
リコン酸化膜からなるサイドウォール１２７が設けられ
ている。
【０１０８】そして、ＳｉＧｅＣ−ｎＨＤＴＭＯＳの場
合には、ゲート電極１１７と第１Ｓｉボディ領域１２２
とを電気的に接続する導体部材であるゲートコンタクト
（図示せず）とが設けられている。
合には、ゲート電極１１７と第１Ｓｉボディ領域１２２
とを電気的に接続する導体部材であるゲートコンタクト
（図示せず）とが設けられている。
【０１０９】また、ｎ−ＨＭＯＳ又はｎ−ＤＴＭＯＳ
は、Ｓｉキャップ層１１５の上に設けられたシリコン酸
化膜からなるゲート絶縁膜１５６と、ゲート絶縁膜１５
６の上に設けられたゲート電極１５７とを備えている。
そして、半導体層１８０のうちゲート電極１５７の両側
方に位置する領域には高濃度のｐ型不純物を含むソース
領域１６０ａ及びドレイン領域１６０ｂが設けられてい
る。また、上部Ｓｉ膜１１２のうちソース領域１６０ａ
とドレイン領域１６０ｂとの間の領域は、高濃度（約１
×１０19atoms ・ｃｍ-3）のｎ型不純物を含む第１Ｓｉ
ボディ領域１６２となっており、Ｓｉバッファ層１１３
のうち第１Ｓｉボディ領域１６２の直上に位置する領域
は、高濃度（約１×１０19atoms ・ｃｍ-3）のｎ型不純
物を含む第２Ｓｉボディ領域１２６となっている。そし
て、ＳｉＧｅＣ膜１１４のうちソース領域１６０ａとド
レイン領域１６０ｂとの間の領域は、比較的低濃度（約
１×１０19atoms ・ｃｍ-3）のｎ型不純物を含むＳｉＧ
ｅＣボディ領域１６４となっており、Ｓｉキャップ層１
１５のうちゲート絶縁膜１５６の直下に位置する領域は
低濃度のｎ型不純物を含むＳｉチャネル領域１６５とな
っている。
は、Ｓｉキャップ層１１５の上に設けられたシリコン酸
化膜からなるゲート絶縁膜１５６と、ゲート絶縁膜１５
６の上に設けられたゲート電極１５７とを備えている。
そして、半導体層１８０のうちゲート電極１５７の両側
方に位置する領域には高濃度のｐ型不純物を含むソース
領域１６０ａ及びドレイン領域１６０ｂが設けられてい
る。また、上部Ｓｉ膜１１２のうちソース領域１６０ａ
とドレイン領域１６０ｂとの間の領域は、高濃度（約１
×１０19atoms ・ｃｍ-3）のｎ型不純物を含む第１Ｓｉ
ボディ領域１６２となっており、Ｓｉバッファ層１１３
のうち第１Ｓｉボディ領域１６２の直上に位置する領域
は、高濃度（約１×１０19atoms ・ｃｍ-3）のｎ型不純
物を含む第２Ｓｉボディ領域１２６となっている。そし
て、ＳｉＧｅＣ膜１１４のうちソース領域１６０ａとド
レイン領域１６０ｂとの間の領域は、比較的低濃度（約
１×１０19atoms ・ｃｍ-3）のｎ型不純物を含むＳｉＧ
ｅＣボディ領域１６４となっており、Ｓｉキャップ層１
１５のうちゲート絶縁膜１５６の直下に位置する領域は
低濃度のｎ型不純物を含むＳｉチャネル領域１６５とな
っている。
【０１１０】なお、ゲート電極１５７の側面上にはシリ
コン酸化膜からなるサイドウォール１６７が設けられて
いる。
コン酸化膜からなるサイドウォール１６７が設けられて
いる。
【０１１１】そして、ＳｉＧｅＣ−ｐＨＤＴＭＯＳの場
合には、ゲート電極１５７と第１Ｓｉボディ領域１６２
とを電気的に接続する導体部材であるゲートコンタクト
（図示せず）とが設けられている。
合には、ゲート電極１５７と第１Ｓｉボディ領域１６２
とを電気的に接続する導体部材であるゲートコンタクト
（図示せず）とが設けられている。
【０１１２】さらに、基板上には、層間絶縁膜１９０
と、層間絶縁膜１９０を貫通してソース・ドレイン領域
１２０ａ，１２０ｂ，１６０ａ，１６０ｂに接触するコ
ンタクト１９１と、コンタクト１９１に接続されて層間
絶縁膜１９０の上に延びるソース・ドレイン電極１９２
とが設けられている。
と、層間絶縁膜１９０を貫通してソース・ドレイン領域
１２０ａ，１２０ｂ，１６０ａ，１６０ｂに接触するコ
ンタクト１９１と、コンタクト１９１に接続されて層間
絶縁膜１９０の上に延びるソース・ドレイン電極１９２
とが設けられている。
【０１１３】本実施形態の相補型ＨＤＴＭＯＳの製造工
程においては、ＳＯＩ基板の一部である上部Ｓｉ膜は、
結晶成長前にあらかじめイオン注入により濃度が約１×
１０ 19atoms ・ｃｍ-3の不純物がドープされたｎ+ Ｓｉ
層とｐ+ Ｓｉ層とになっている。また、ＵＨＶ−ＣＶＤ
法によりエピタキシャル成長されたＳｉバッファ層、Ｓ
ｉＧｅＣ膜及びＳｉキャップ層は、いずれもａｓ−ｇｒ
ｏｗｎの状態では、不純物がドープされていないアンド
ープ層となっている。Ｓｉ膜及びＳｉＧｅＣ膜の結晶成
長が終了した後に、ｎＨＭＯＳ又はｎＨＤＴＭＯＳ領域
のボディ領域付近には、濃度が約１×１０18atoms ・ｃ
ｍ-3のｐ型不純物がイオン注入によりドープされる。ま
た、ｐＨＭＯＳ又はｐＨＤＴＭＯＳ領域のボディ領域の
付近には、濃度が約１×１０18atoms ・ｃｍ-3のｎ型不
純物がイオン注入によりドープされる。その後、Ｓｉキ
ャップ層がエピタキシャル成長される。
程においては、ＳＯＩ基板の一部である上部Ｓｉ膜は、
結晶成長前にあらかじめイオン注入により濃度が約１×
１０ 19atoms ・ｃｍ-3の不純物がドープされたｎ+ Ｓｉ
層とｐ+ Ｓｉ層とになっている。また、ＵＨＶ−ＣＶＤ
法によりエピタキシャル成長されたＳｉバッファ層、Ｓ
ｉＧｅＣ膜及びＳｉキャップ層は、いずれもａｓ−ｇｒ
ｏｗｎの状態では、不純物がドープされていないアンド
ープ層となっている。Ｓｉ膜及びＳｉＧｅＣ膜の結晶成
長が終了した後に、ｎＨＭＯＳ又はｎＨＤＴＭＯＳ領域
のボディ領域付近には、濃度が約１×１０18atoms ・ｃ
ｍ-3のｐ型不純物がイオン注入によりドープされる。ま
た、ｐＨＭＯＳ又はｐＨＤＴＭＯＳ領域のボディ領域の
付近には、濃度が約１×１０18atoms ・ｃｍ-3のｎ型不
純物がイオン注入によりドープされる。その後、Ｓｉキ
ャップ層がエピタキシャル成長される。
【０１１４】そして、最上層のＳｉ膜を熱酸化すること
により得られるシリコン酸化膜をゲート絶縁膜とし、そ
の上には高濃度のｎ型不純物がドープされたポリシリコ
ンからなるｎ+ 型ゲート電極と、高濃度のｐ型不純物が
ドープされたポリシリコンからなるｐ+ 型ゲート電極と
が形成される。その後、各ゲート電極の両側には、高濃
度のｎ型不純物がイオン注入されたｎ+ 型ソース・ドレ
イン領域と、高濃度のｐ型不純物がドープされたｐ+ 型
ソース・ドレイン領域とが形成され、その上方にソース
電極・ドレイン電極がそれぞれ形成される。
により得られるシリコン酸化膜をゲート絶縁膜とし、そ
の上には高濃度のｎ型不純物がドープされたポリシリコ
ンからなるｎ+ 型ゲート電極と、高濃度のｐ型不純物が
ドープされたポリシリコンからなるｐ+ 型ゲート電極と
が形成される。その後、各ゲート電極の両側には、高濃
度のｎ型不純物がイオン注入されたｎ+ 型ソース・ドレ
イン領域と、高濃度のｐ型不純物がドープされたｐ+ 型
ソース・ドレイン領域とが形成され、その上方にソース
電極・ドレイン電極がそれぞれ形成される。
【０１１５】また、ＳｉＧｅＣ−ｃＨＤＴＭＯＳの場
合、ゲート電極とＳｉＧｅＣボディ領域とがコンタクト
によって接続される。
合、ゲート電極とＳｉＧｅＣボディ領域とがコンタクト
によって接続される。
【０１１６】本実施形態によると、チャネル層をＳｉに
より構成し、チャネル層の下方にＳｉよりもバンドギャ
ップが小さく、かつ、伝導帯と価電子帯との双方にバン
ドオフセットを生じるＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃ
y ）によって構成することにより、単一のＳｉＧｅＣボ
ディ層を利用して、電子がＳｉ層を走行するｎチャネル
と、ホールがＳｉ層を走行するｐチャネルとを形成する
ことが可能となる。そして、ｎチャネルを利用するＳｉ
ＧｅＣ−ｎＨＭＯＳ又はＳｉＧｅＣ−ｎＨＤＴＭＯＳに
おいては、図５に示す形状に近い伝導帯端の形状を有す
るトランジスタを得ることができる。また、ｐチャネル
を利用するＳｉＧｅＣ−ｐＨＭＯＳ又はＳｉＧｅＣ−ｐ
ＨＤＴＭＯＳにおいては、図２０に示す形状に近い価電
子帯端の形状を有するトランジスタを得ることができ
る。よって、ボディ領域の不純物濃度を高くして、短チ
ャネル効果の抑制機能を維持しつつ、駆動力の大きいト
ランジスタを得ることができるのである。
より構成し、チャネル層の下方にＳｉよりもバンドギャ
ップが小さく、かつ、伝導帯と価電子帯との双方にバン
ドオフセットを生じるＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃ
y ）によって構成することにより、単一のＳｉＧｅＣボ
ディ層を利用して、電子がＳｉ層を走行するｎチャネル
と、ホールがＳｉ層を走行するｐチャネルとを形成する
ことが可能となる。そして、ｎチャネルを利用するＳｉ
ＧｅＣ−ｎＨＭＯＳ又はＳｉＧｅＣ−ｎＨＤＴＭＯＳに
おいては、図５に示す形状に近い伝導帯端の形状を有す
るトランジスタを得ることができる。また、ｐチャネル
を利用するＳｉＧｅＣ−ｐＨＭＯＳ又はＳｉＧｅＣ−ｐ
ＨＤＴＭＯＳにおいては、図２０に示す形状に近い価電
子帯端の形状を有するトランジスタを得ることができ
る。よって、ボディ領域の不純物濃度を高くして、短チ
ャネル効果の抑制機能を維持しつつ、駆動力の大きいト
ランジスタを得ることができるのである。
【０１１７】（その他の実施形態）上記第１の実施形態
において説明したＳｉ／ＳｉＧｅヘテロ接合を有するｎ
ＨＭＯＳ又は上記第１の実施形態において説明したＳｉ
／ＳｉＧｅヘテロ接合を有するｎＨＤＴＭＯＳと、上記
第３の実施形態で説明したＳｉ／ＳｉＣヘテロ接合を有
するｐＨＭＯＳ又はｐＨＤＴＭＯＳを利用して、相補型
ＨＭＯＳ又は相補型ＨＤＴＭＯＳを構成することができ
る。
において説明したＳｉ／ＳｉＧｅヘテロ接合を有するｎ
ＨＭＯＳ又は上記第１の実施形態において説明したＳｉ
／ＳｉＧｅヘテロ接合を有するｎＨＤＴＭＯＳと、上記
第３の実施形態で説明したＳｉ／ＳｉＣヘテロ接合を有
するｐＨＭＯＳ又はｐＨＤＴＭＯＳを利用して、相補型
ＨＭＯＳ又は相補型ＨＤＴＭＯＳを構成することができ
る。
【０１１８】上記各実施形態では、ＳｉＧｅボディ領
域，ＳｉＣボディ領域，ＳｉＧｅＣボディ領域の不純物
濃度をチャネル領域の不純物濃度よりも高くしたが、本
発明は、斯かる実施形態に限定されるものではない。
域，ＳｉＣボディ領域，ＳｉＧｅＣボディ領域の不純物
濃度をチャネル領域の不純物濃度よりも高くしたが、本
発明は、斯かる実施形態に限定されるものではない。
【０１１９】すなわち、空乏層がＳｉＧｅボディ領域，
ＳｉＣボディ領域，ＳｉＧｅＣボディ領域まで延びてさ
えいれば、キャリアの走行に対するポテンシャルが低下
することから、ボディ領域の不純物濃度に影響を与える
ことなく、しきい値電圧が低下するからである。そし
て、上記各実施形態におけるＳｉボディ領域の不純物濃
度を十分高くするなど、他の手段によってパンチスルー
などの短チャネル効果を抑制する機能を高く維持するこ
とは可能である。すなわち、この場合にも、高い駆動力
を有し、低電圧動作が可能で、かつ微細化に適した半導
体装置が得られる。
ＳｉＣボディ領域，ＳｉＧｅＣボディ領域まで延びてさ
えいれば、キャリアの走行に対するポテンシャルが低下
することから、ボディ領域の不純物濃度に影響を与える
ことなく、しきい値電圧が低下するからである。そし
て、上記各実施形態におけるＳｉボディ領域の不純物濃
度を十分高くするなど、他の手段によってパンチスルー
などの短チャネル効果を抑制する機能を高く維持するこ
とは可能である。すなわち、この場合にも、高い駆動力
を有し、低電圧動作が可能で、かつ微細化に適した半導
体装置が得られる。
【０１２０】
【発明の効果】本発明の半導体装置によれば、チャネル
領域の下方に、チャネル領域よりもバンドギャップが小
さい領域を有する，不純物濃度が比較的高いボディ領域
を設けたので、しきい値電圧の低下と短チャネル効果の
抑制機能の維持とを併せて得ることができる。
領域の下方に、チャネル領域よりもバンドギャップが小
さい領域を有する，不純物濃度が比較的高いボディ領域
を設けたので、しきい値電圧の低下と短チャネル効果の
抑制機能の維持とを併せて得ることができる。
【図１】従来のＤＴＭＯＳの構造を模式的に示す断面図
である。
である。
【図２】従来のＤＴＭＯＳの構造を模式的に示す平面図
である。
である。
【図３】第１の実施形態のＳｉＧｅ−ｎＨＭＯＳの構造
を示す断面図である。
を示す断面図である。
【図４】第１の実施形態のＳｉＧｅ−ｎＨＭＯＳと、Ｓ
ｉＧｅボディ領域Ｓｉ層で置き換えたＳｉホモ構造のＳ
ｉ−ｎＭＯＳとのＶｇ−Ｉｄ特性図である。
ｉＧｅボディ領域Ｓｉ層で置き換えたＳｉホモ構造のＳ
ｉ−ｎＭＯＳとのＶｇ−Ｉｄ特性図である。
【図５】ＳｉＧｅ−ｎＨＭＯＳの縦断面におけるバンド
構造のＧｅ含有率依存性を示すエネルギーバンド図であ
る。
構造のＧｅ含有率依存性を示すエネルギーバンド図であ
る。
【図６】ＳｉＧｅ層の上に、ｐ+ Ｓｉ層とｐ- Ｓｉ層と
を積層したＳｉＧｅ−ｎＨＭＯＳのビルトインポテンシ
ャルを示すエネルギーバンド図である。
を積層したＳｉＧｅ−ｎＨＭＯＳのビルトインポテンシ
ャルを示すエネルギーバンド図である。
【図７】第１の実施形態における各部の厚みを変えて空
乏層がボディ領域まで到達するようにしたときのエネル
ギーバンド図である。
乏層がボディ領域まで到達するようにしたときのエネル
ギーバンド図である。
【図８】ＳｉＧｅ−ｎＨＭＯＳにおけるＳｉチャネル領
域の厚みの変化に対するしきい値電圧の変化を示すＶｇ
−Ｉｄ特性図である。
域の厚みの変化に対するしきい値電圧の変化を示すＶｇ
−Ｉｄ特性図である。
【図９】ＳｉＧｅ−ｎＨＭＯＳにおけるＳｉチャネル領
域の不純物濃度の変化に対するしきい値電圧の変化を示
すＶｇ−Ｉｄ特性図である。
域の不純物濃度の変化に対するしきい値電圧の変化を示
すＶｇ−Ｉｄ特性図である。
【図１０】ＳｉＧｅ−ｎＨＭＯＳにおけるＳｉチャネル
領域の不純物濃度の変化に対するバンド構造の変化を示
す図である。
領域の不純物濃度の変化に対するバンド構造の変化を示
す図である。
【図１１】ＳｉＧｅ−ｎＨＭＯＳにおけるボディ領域の
不純物濃度の変化に対するしきい値電圧の変化を示すＶ
ｇ−Ｉｄ特性図である。
不純物濃度の変化に対するしきい値電圧の変化を示すＶ
ｇ−Ｉｄ特性図である。
【図１２】（ａ），（ｂ），（ｃ）は、それぞれ順に、
第２の実施形態のＨＤＴＭＯＳの構造を示す平面図、図
１２（ａ）のXIIb−XIIb線における断面図、図１２
（ａ）のXIIc−XIIc線における断面図である。
第２の実施形態のＨＤＴＭＯＳの構造を示す平面図、図
１２（ａ）のXIIb−XIIb線における断面図、図１２
（ａ）のXIIc−XIIc線における断面図である。
【図１３】第２の実施形態のＨＤＴＭＯＳの構造をさら
に詳細に示す断面図である。
に詳細に示す断面図である。
【図１４】第２の実施形態のＳｉＧｅ−ｎＨＤＴＭＯＳ
と、ＳｉＧｅボディ領域をＳｉ層で置き換えたＳｉホモ
構造のＤＴＭＩＳＦＥＴとのＶｇ−Ｉｄ及びＶｇ−Ｉｂ
特性図である。
と、ＳｉＧｅボディ領域をＳｉ層で置き換えたＳｉホモ
構造のＤＴＭＩＳＦＥＴとのＶｇ−Ｉｄ及びＶｇ−Ｉｂ
特性図である。
【図１５】ＳｉＧｅ−ｎＨＤＴＭＯＳにおけるＳｉチャ
ネル領域の厚みの変化に対するしきい値電圧の変化を示
すＶｇ−Ｉｄ及びＶｇ−Ｉｂ特性図である。
ネル領域の厚みの変化に対するしきい値電圧の変化を示
すＶｇ−Ｉｄ及びＶｇ−Ｉｂ特性図である。
【図１６】ＳｉＧｅ−ｎＨＤＴＭＯＳにおけるＳｉチャ
ネル領域の不純物濃度の変化に対するしきい値電圧の変
化を示すＶｇ−Ｉｄ及びＶｇ−Ｉｂ特性図である。
ネル領域の不純物濃度の変化に対するしきい値電圧の変
化を示すＶｇ−Ｉｄ及びＶｇ−Ｉｂ特性図である。
【図１７】ＳｉＧｅ−ｎＨＤＴＭＯＳとＳｉ−ｎＤＴＭ
ＯＳとのしきい値電圧を等しくするために、ボディ領域
の不純物濃度を調整したときのＶｇ−Ｉｄ及びＶｇ−Ｉ
ｂ特性図である。
ＯＳとのしきい値電圧を等しくするために、ボディ領域
の不純物濃度を調整したときのＶｇ−Ｉｄ及びＶｇ−Ｉ
ｂ特性図である。
【図１８】第３の実施形態のＳｉＣ−ｐＨＭＯＳの構造
を示す断面図である。
を示す断面図である。
【図１９】第３の実施形態のＳｉＣ−ｐＨＤＴＭＯＳの
構造を示す断面図である。
構造を示す断面図である。
【図２０】ＳｉＣ−ｐＨＭＯＳ又はＳｉＣ−ｐＨＤＴＭ
ＯＳのＳｉチャネル領域及びボディ領域を通過する断面
におけるバンド構造を示すエネルギーバンド図である。
ＯＳのＳｉチャネル領域及びボディ領域を通過する断面
におけるバンド構造を示すエネルギーバンド図である。
【図２１】第３の実施形態のＳｉＣ−ｐＨＭＯＳと、Ｓ
ｉＣボディ領域を同じ濃度のｎ型不純物を含むＳｉ層で
置き換えたＳｉ−ｐＭＯＳとのＶｇ−Ｉｄ特性図であ
る。
ｉＣボディ領域を同じ濃度のｎ型不純物を含むＳｉ層で
置き換えたＳｉ−ｐＭＯＳとのＶｇ−Ｉｄ特性図であ
る。
【図２２】ＳｉＣ−ｐＨＤＴＭＯＳとＳｉ−ｐＤＴＭＯ
ＳとのＶｇ−Ｉｄ及びＶｇ−Ｉｂ特性図である。
ＳとのＶｇ−Ｉｄ及びＶｇ−Ｉｂ特性図である。
【図２３】ＳｉＣ−ｐＨＭＯＳにおけるＳｉチャネル領
域の厚みの変化に対するしきい値電圧の変化を示すＶｇ
−Ｉｄ特性図である。
域の厚みの変化に対するしきい値電圧の変化を示すＶｇ
−Ｉｄ特性図である。
【図２４】ＳｉＣ−ｐＨＭＯＳにおけるＳｉチャネル領
域の不純物濃度の変化に対するしきい値電圧の変化を示
すＶｇ−Ｉｄ特性図である。
域の不純物濃度の変化に対するしきい値電圧の変化を示
すＶｇ−Ｉｄ特性図である。
【図２５】ＳｉＣ−ｐＨＤＴＭＯＳとＳｉ−ｐＤＴＭＯ
Ｓとのしきい値電圧を等しくするために、ボディ領域の
不純物濃度を調整したときのＶｇ−Ｉｄ及びＶｇ−Ｉｂ
特性図である。
Ｓとのしきい値電圧を等しくするために、ボディ領域の
不純物濃度を調整したときのＶｇ−Ｉｄ及びＶｇ−Ｉｂ
特性図である。
【図２６】第４の実施形態のＷ−ＳｉＧｅ−ｎＨＭＯＳ
の構造を示す断面図である。
の構造を示す断面図である。
【図２７】第４の実施形態のＷ−ＳｉＧｅ−ｎＨＭＯＳ
と、ＳｉＧｅボディ領域をＳｉ層で置き換えるととも
に、タングステンゲートを有するＷ−Ｓｉ−ｎＭＯＳと
のＶｇ−Ｉｄ特性図である。
と、ＳｉＧｅボディ領域をＳｉ層で置き換えるととも
に、タングステンゲートを有するＷ−Ｓｉ−ｎＭＯＳと
のＶｇ−Ｉｄ特性図である。
【図２８】第５の実施形態のＳｉ／ＳｉＧｅＣ／Ｓｉヘ
テロ構造におけるバンドアライメントを示すエネルギー
バンド図である。
テロ構造におけるバンドアライメントを示すエネルギー
バンド図である。
【図２９】第５の実施形態のＳｉＧｅＣ−ｃＨＭＯＳ又
はＳｉＧｅＣ−ｃＨＤＴＭＯＳの構造を示す断面図であ
る。
はＳｉＧｅＣ−ｃＨＤＴＭＯＳの構造を示す断面図であ
る。
１０ Ｓｉ基板 １１ 埋め込み酸化膜 １２ 上部Ｓｉ膜 １３ Ｓｉバッファ層 １４ ＳｉＧｅ膜 １５ Ｓｉキャップ層 １６ ゲート絶縁膜 １７ ゲート電極 ２０ａ ソース領域 ２０ｂ ドレイン領域 ２２ 第１Ｓｉボディ領域 ２３ 第２Ｓｉボディ領域 ２４ ＳｉＧｅボディ領域 ２５ Ｓｉチャネル領域 Ｓ ソース Ｇ ゲート Ｄ ドレイン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３２１Ｃ ３２１Ｄ 29/78 ６１８Ｂ (72)発明者 原 義博 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 神澤 好彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 高木 剛 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 久保 実 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F048 AA08 AB03 BA09 BA14 BA16 BB05 BB14 BC06 BD09 BG07 5F110 AA05 AA08 BB04 CC02 DD05 DD13 DD24 EE04 EE09 FF02 FF23 GG01 GG02 GG04 GG12 GG19 GG20 GG25 GG32 GG34 GG42 GG47 GG52 GG60 5F140 AA04 AA05 AA24 AA39 AB03 AC10 AC36 BA01 BA05 BA17 BB13 BB18 BC06 BE07 BF01 BF04 BG08 BG12 BH39 BH43 BH49
Claims (20)
- 【請求項１】 半導体基板上に電界効果型トランジスタ
を設けてなる半導体装置であって、 上記電界効果型トランジスタは、 上記半導体基板上に設けられたゲート絶縁膜及びゲート
電極と、 上記半導体基板内の上記ゲート電極の両側方に位置する
領域に設けられ第１導電型不純物を含むソース・ドレイ
ン領域と、 上記半導体基板内の上記ソース・ドレイン領域間に位置
する領域に設けられたチャネル領域と、 上記半導体基板内の上記チャネル領域の下方に位置する
領域に設けられ、第２導電型不純物を含むボディ領域と
を備え、 上記ボディ領域の上記チャネル領域に接する一部の領域
のバンドギャップが上記チャネル領域のバンドギャップ
より小さいことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 上記ボディ領域の一部の領域と上記チャネル領域との間
に形成されるヘテロ接合において、上記チャネル領域の
キャリアが走行するバンドのバンドオフセット量より
も、その逆極性のバンドにおけるバンドオフセット量の
方が大きいことを特徴とする半導体装置。 - 【請求項３】 請求項１又は２に記載の半導体装置にお
いて、 上記半導体基板内の上記ゲート電極の下方に位置する領
域に生じる空乏層が、上記チャネル領域から上記バンド
ギャップの小さい領域まで延びていることを特徴とする
半導体装置。 - 【請求項４】 請求項３に記載の半導体装置において、 上記空乏層が、上記ボディ領域のうち上記一部の領域よ
りも下方の領域まで延びていないことを特徴とする半導
体装置。 - 【請求項５】 請求項１〜４のうちいずれか１つに記載
の半導体装置において、 ゲート電極は、ポリシリコンゲート構造又はメタルゲー
ト構造を有することを特徴とする半導体装置。 - 【請求項６】 請求項１〜５のうちいずれか１つに記載
の半導体装置において、 上記半導体基板は、ＳＯＩ基板であることを特徴とする
半導体装置。 - 【請求項７】 請求項１〜６のうちいずれか１つに記載
の半導体装置において、 上記ボディ領域のうち上記バンドギャップの小さい領域
を除く領域がシリコン層からなり、 上記バンドギャップの小さい領域がＳｉおよびＧｅを含
む半導体層により構成されていることを特徴とする半導
体装置 - 【請求項８】 請求項７に記載の半導体装置において、 上記チャネル領域がシリコンにより構成されていること
を特徴とする半導体装置。 - 【請求項９】 請求項８に記載の半導体装置において、 上記電界効果型トランジスタは、ｎチャネル電界効果型
トランジスタとして動作することを特徴とする半導体装
置。 - 【請求項１０】 請求項９に記載の半導体装置におい
て、 上記半導体基板上に設けられたゲート絶縁膜及びゲート
電極と、 上記半導体基板内の上記ゲート電極の両側方に位置する
領域に設けられ第２導電型不純物を含むソース・ドレイ
ン領域と、 上記半導体基板内の上記ソース・ドレイン領域間に位置
する領域に設けられたＳｉキャップ層と、 上記半導体基板内の上記Ｓｉキャップ層の下方に位置す
る領域に設けられ、ＳｉおよびＧｅを含み上記Ｓｉキャ
ップ層よりもバンドギャップの小さい半導体層により構
成されるチャネル領域と、 第１導電型不純物を含むＳｉボディ領域とを有するｐチ
ャネル電界効果型トランジスタをさらに備え、 相補型電界効果トランジスタとして機能することを特徴
とする半導体装置。 - 【請求項１１】 請求項１〜６のうちいずれか１つに記
載の半導体装置において、 上記ボディ領域のうち上記バンドギャップの小さい領域
を除く領域がシリコン層からなり、 上記バンドギャップの小さい領域がＳｉおよびＣを含む
半導体層により構成されていることを特徴とする半導体
装置 - 【請求項１２】 請求項１１に記載の半導体装置におい
て、 上記チャネル領域は、シリコンにより構成されているこ
とを特徴とする半導体装置。 - 【請求項１３】 請求項１２に記載の半導体装置におい
て、 ｐチャネル電界効果型トランジスタとして動作すること
を特徴とする半導体装置。 - 【請求項１４】 請求項１３に記載の半導体装置におい
て、 上記半導体基板上に設けられたゲート絶縁膜及びゲート
電極と、 上記半導体基板内の上記ゲート電極の両側方に位置する
領域に設けられ第１導電型不純物を含むソース・ドレイ
ン領域と、 上記半導体基板内の上記ソース・ドレイン領域間に位置
する領域に設けられたＳｉキャップ層と、 上記半導体基板内の上記Ｓｉキャップ層の下方に位置す
る領域に設けられ、ＳｉおよびＣを含み上記Ｓｉキャッ
プ層よりもバンドギャップの小さい半導体層により構成
されるチャネル領域と、 第２導電型不純物を含むＳｉボディ領域とを有するｎチ
ャネル電界効果型トランジスタをさらに備え、 相補型電界効果トランジスタとして機能することを特徴
とする半導体装置。 - 【請求項１５】 請求項１〜６のうちいずれか１つに記
載の半導体装置において、 上記ボディ領域のうち上記バンドギャップの小さい領域
を除く領域がシリコン層からなり、 上記バンドギャップの小さい領域がＳｉ，ＧｅおよびＣ
を含む半導体層により構成されていることを特徴とする
半導体装置 - 【請求項１６】 請求項１５記載の半導体装置におい
て、 上記チャネル領域は、シリコンにより構成されているこ
とを特徴とする半導体装置。 - 【請求項１７】 請求項１６に記載の半導体装置におい
て、 上記半導体基板上に設けられたゲート絶縁膜及びゲート
電極と、 上記半導体基板内の上記ゲート電極の両側方に位置する
領域に設けられ第２導電型不純物を含むソース・ドレイ
ン領域と、 上記半導体基板内の上記ソース・ドレイン領域間に位置
する領域に設けられたＳｉチャネル領域と、 上記半導体基板内の上記Ｓｉチャネル領域の下方に位置
する領域に設けられ、Ｓｉ，Ｇｅ及びＣを含み上記Ｓｉ
キャップ層よりもバンドギャップの小さい半導体層によ
り構成されるチャネル領域と、 第１導電型不純物を含むＳｉボディ領域とを有する電界
効果型トランジスタをさらに備え、 相補型電界効果トランジスタとして機能することを特徴
とする半導体装置。 - 【請求項１８】 請求項１〜１７のうちいずれか１つに
記載の半導体装置において、 上記ゲート電極と上記ボディ領域とが電気的に接続され
ていることを特徴とする半導体装置。 - 【請求項１９】 半導体基板と、 上記半導体基板上に設けられたゲート絶縁膜及びゲート
電極と、 上記半導体基板内における上記ゲート電極の両側方に位
置する領域に設けられ第１導電型不純物を含むソース・
ドレイン領域と、 上記半導体基板内における上記ソース・ドレイン領域間
に位置する領域に設けられたチャネル領域と、 上記半導体基板内における上記チャネル領域の下方に位
置する領域に設けられ、上記チャネル領域よりもバンド
ギャップの小さい領域を含むボディ領域とを備え、 上記半導体基板のうち上記ゲート電極の下方に位置する
領域に生じる空乏層が上記バンドギャップの小さい領域
まで延びている構造を有する半導体装置。 - 【請求項２０】 請求項１９に記載の半導体装置におい
て、 上記ゲート電極と上記ボディ領域とが電気的に接続され
ていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116865A JP2002314089A (ja) | 2001-04-16 | 2001-04-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116865A JP2002314089A (ja) | 2001-04-16 | 2001-04-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002314089A true JP2002314089A (ja) | 2002-10-25 |
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ID=18967527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001116865A Pending JP2002314089A (ja) | 2001-04-16 | 2001-04-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002314089A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005101477A1 (ja) * | 2004-04-14 | 2005-10-27 | Fujitsu Limited | 半導体装置及びその製造方法 |
| US7087473B2 (en) | 2003-06-13 | 2006-08-08 | Matsushita Electric Industrial Co., Ltd. | Method of forming conventional complementary MOS transistors and complementary heterojunction MOS transistors on common substrate |
| US7119417B2 (en) | 2003-09-25 | 2006-10-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and fabrication method thereof |
| KR100903278B1 (ko) * | 2002-11-01 | 2009-06-17 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| JP2009536464A (ja) * | 2006-05-05 | 2009-10-08 | メアーズ テクノロジーズ， インコーポレイテッド | 絶縁体上に半導体が存在する配置及び超格子を有する半導体素子並びに関連方法 |
-
2001
- 2001-04-16 JP JP2001116865A patent/JP2002314089A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4767843B2 (ja) * | 2004-04-14 | 2011-09-07 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US8049251B2 (en) | 2004-04-14 | 2011-11-01 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
| US8362522B2 (en) | 2004-04-14 | 2013-01-29 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
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