JP2003031813A

JP2003031813A - 半導体装置

Info

Publication number: JP2003031813A
Application number: JP2001220202A
Authority: JP
Inventors: Takahiro Kawashima; 孝啓川島; Takeshi Takagi; 剛高木; Minoru Kubo; 実久保
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-07-19
Filing date: 2001-07-19
Publication date: 2003-01-31

Abstract

(57)【要約】【課題】しきい値電圧が小さく、かつ、短チャネル効
果抑制機能が確保された電界効果トランジスタを備えた
半導体装置を提供する。【解決手段】ＳｉＧｅ−ｎＨＭＯＳは、Ｓｉ基板１０
と、埋め込み酸化膜１１と、半導体層３０とを有してい
る。半導体層３０は、下地Ｓｉ膜１２と、各々エピタキ
シャル成長されたＳｉバッファ膜１３，ＳｉＧｅ膜１
４，トップＳｉ膜１５とから構成されている。また、高
濃度のｐ型不純物を含む第１，第２Ｓｉボディ領域２
２，２３と、低濃度のｐ型不純物を含むＳｉＧｅ層２４
と、低濃度のｐ型不純物を含むＳｉチャネル層２５とが
設けられている。ＳｉＧｅ層２４の下方に、ＳｉＧｅ層
２４よりもバンドギャップが大きく、かつ、より不純物
濃度が高いボディ領域を導入することにより、しきい値
電圧を小さく維持しつつ、動作範囲を拡大する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果型トラン
ジスタである半導体装置に係り、特に、低いしきい値電
圧を維持しつつ、高い電流を得るための対策に関する。

【０００２】

【従来の技術分野】従来より、電界効果型トランジスタ
の１つであるＭＩＳＦＥＴのゲート電極を構成する材料
として、ポリシリコンが広く使用されている。その場
合、ｐチャネル型ＭＩＳトランジスタではｐ型のポリシ
リコンからなるゲート電極を、ｎチャネル型ＭＩＳトラ
ンジスタでｎ型のポリシリコンからなるゲート電極をそ
れぞれ設ける必要がある。その場合、製造工程におい
て、ポリシリコン膜中にｐチャネル型トランジスタのゲ
ート電極となるｐ型領域と、ｎチャネル型トランジスタ
のゲート電極となるｎ型領域とを形成する必要があるの
で、製造工程が煩雑になるという不具合がある。そこ
で、ゲート電極として、ミッドバンドギャップであるタ
ングステンからなるメタルゲートを用い、上述のような
製造工程上の不具合を回避しようとるする試みがなされ
ている。さらに、メタルゲートを用いることにより、ポ
リシリコンゲートにおいてしばしば問題となるゲート電
極の空乏化の抑制やゲート電極の抵抗値の低減を図るこ
ともできる。

【０００３】一方、近年、電池駆動による電子機器例え
ば携帯情報端末装置（いわゆる携帯電話）の需要が急速
に増大しつつある。このような電子機器においては、電
池寿命を延ばすために、高速動作を犠牲にすることなく
電源電圧の低いトランジスタが要望されている。電界効
果型トランジスタにおいて、低電源電圧下で高速動作を
実現するためには、トランジスタのしきい値電圧を低下
させることが有効である。しかし、しきい値電圧が小さ
い電界効果型トランジスタにおいては、ゲートバイアス
オフ時のリーク電流が大きくなるため、電池寿命の延長
という目的に反する結果を招くおそれもある。

【０００４】そこで、斯かる不具合を解消する１つの手
段として、ＤＴＭＯＳ（Dynamic Threshold Voltage MO
SFET) (F. Assaderaghi et. al., “A Dynamic Thresho
ld Voltage MOSFET (DTMOS) for Ultra-Low Voltage Op
eration,” IEDM94 Ext. Abst. p.809）と呼ばれるデバ
イスが提案されている。つまり、ＤＴＭＯＳとは、“Dy
namic Threshold Voltage MOSFET”の略語であるが、本
明細書においては、ゲート絶縁膜がシリコン酸窒化膜，
シリコン窒化膜などの酸化膜以外の場合である“Dynami
c Threshold Voltage MISFET”をも、便宜上“ＤＴＭＯ
Ｓ”というものとする。

【０００５】図１は、従来のＳＯＩ基板を利用したＤＴ
ＭＯＳの構造を模式的に示す断面図である。また、図２
は従来のＳＯＩ基板を利用したＤＴＭＯＳの構造を模式
的に示す平面図である。図１に示すように、従来のＤＴ
ＭＯＳは、ｐ型シリコン基板（p^-Si Sub）１０１上に埋
め込み酸化膜層（Buried Oxide）１０２と基板活性領域
となる半導体層１０３とを有するＳＯＩ基板を用いて形
成されている。ＳＯＩ基板のＳｉ層１０３が図示しない
素子分離用絶縁膜によって、多数の素子領域に区画され
ており、各素子領域に電界効果型トランジスタ構造を有
するＤＴＭＯＳが設けられている。

【０００６】従来のＤＴＭＯＳ（ｎチャネル型）は、基
板活性領域の上に設けられたゲート絶縁膜（ＳｉＯ₂ ）
１０４と、ｎ型不純物を含むゲート電極（poly−Si）１
０５と、基板活性領域のうちゲートの両側方に位置する
領域に設けられたソース・ドレイン領域（ｎ⁺ 層）１０
６とを備えている。基板活性領域のうちソース・ドレイ
ン領域１０６を除く領域は、基板領域（ｐ層）であり、
基板領域のうちソース・ドレイン領域１０６間に位置す
る部分の表面部が低濃度のｐ型不純物を含むチャネル領
域１０７となっている。また、基板領域のうちチャネル
領域１０７の下方や側方に位置するボディ領域１０８に
は、比較的高濃度のｐ型不純物が含まれている。

【０００７】ＤＴＭＯＳの特徴は、図２に示すように、
ゲート電極１０５とボディ領域１０８とが、導体部材で
あるコンタクト１１０により電気的に短絡するように接
続されている点である。このように、ゲート電極１０５
とボディ領域１０８とが短絡された状態で、ゲート電極
１０５にバイアス電圧が印加されると、ボディ領域１０
８を介してチャネル領域１０７にゲートバイアス電圧と
同じ大きさの順方向バイアス電圧が印加されることにな
る。これにより、ゲートバイアスオフ時には通常のＭＯ
Ｓトランジスタと同じ状態となり、また、ゲートバイア
スオン時には、ゲートバイアス電圧の増大に連動してボ
ディ領域１０８が順方向にバイアスされていくため（図
１に示すｎチャネル型ＭＯＳトランジスタでは、チャネ
ル領域の伝導帯端のエネルギーレベルが低下する）、し
きい値電圧が低下していく。

【０００８】このようなＤＴＭＯＳは、ＳＯＩ基板に形
成された通常のＭＯＳトランジスタ（ゲートとボディー
とが短絡されていないトランジスタ）と比較すると、ゲ
ートバイアスオフ時には、そのリーク電流が通常のトラ
ンジスタのリーク電流と同等となる。一方、ゲートバイ
アスオン時には、前述したようにしきい値が減少するの
で、ゲートオーバードライブ効果が増大し、駆動力が著
しく増大する。また、ＤＴＭＯＳでは、ゲート電極１０
５とチャネル領域１０７との電位差がほとんどないた
め、基板表面での縦方向電界が通常のトランジスタに比
べて著しく小さくなる。その結果、縦方向電界の増大に
ともなうキャリアの移動度の劣化が抑制されるので、駆
動力が著しく増大する。

【０００９】このように、ｎチャネル型のＤＴＭＯＳ
は、ｎ型のゲート電極−ｐ型のボディ（ベース）−ｎ型
のソース領域（エミッタ）・ドレイン領域（コレクタ）
間に発生する横方向の寄生バイポーラトランジスタがオ
ンしてボディ電流が実用上問題となる程度に大きくなる
までの動作電圧範囲（例えば０．６Ｖ程度以下の範囲）
においては、低しきい値電圧つまり低電源電圧で高速動
作が可能なトランジスタとして機能することになる。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来の電界効果型ＭＩＳトランジスタにおいては、以下の
ような不具合があった。

【００１１】上述のメタルゲート構造のゲート電極を有
するＭＩＳＦＥＴにおいては、ポリシリコンを用いたゲ
ート電極を有するＭＩＳＦＥＴに比べて、しきい値電圧
が高くなるという不具合が指摘されている。しきい値電
圧は、チャネル下方のボディ領域の濃度に強く依存する
ので、しきい値電圧を低減するためにはボディ領域の不
純物濃度（ｎＭＩＳＦＥＴにおいてはｐ型不純物）を低
くすることが有効である。しかし、ボディ領域の不純物
濃度を低くすると、パンチスルーが生じやすくなるな
ど、短チャネル効果の抑制が困難になるので、トランジ
スタの微細化が妨げられる。したがって、ボディ領域の
濃度を低くすることなくしきい値電圧を低減することが
必要である。

【００１２】一方、従来のＤＴＭＯＳの場合、スタンバ
イ電流を抑制するためには、ゲートに印加する電圧は、
横方向の寄生バイポーラトランジスタがオンする電圧の
０．６Ｖ程度以下に制限する必要がある。これは、横方
向寄生バイポーラトランジスタのベース電流（ＤＴＭＯ
Ｓにおけるゲート−ボディ間に流れるゲート電流または
ボディ電流）がシリコンのビルトインポテンシャルによ
りほぼ決まるため、ゲートバイアス電圧Ｖｇ（ベース電
圧）が０．６Ｖ程度となるとゲート電流又はボディ電流
（ベース電流）が非常に大きくなるためである。

【００１３】すなわち、従来のＤＴＭＯＳにおいては動
作電圧範囲が小さいという問題点があった。

【００１４】また、従来のＤＴＭＯＳにおいては、しき
い値電圧を低くする必要上、ボディの不純物濃度を高く
することができない。実際に、上記文献においては、ボ
ディのｐ型不純物の濃度が１．５〜３×１０¹⁷ｃｍ^-3程
度と記載されている。その結果、ボディの抵抗が非常に
高くなり、ＣＲ遅延がダイナミックな動作に支障を与
え、高速動作の妨げとなるという不具合があった。

【００１５】この背景には、しきい値電圧Ｖｔと基板バ
イアス係数（ボディ効果係数）γの間にあるトレードオ
フの関係が重要になってくる。基板バイアス係数γは、
下記式（１） γ＝｜ΔＶｔ｜／｜ΔＶbs｜（１）のように定義されている。ここで、ΔＶｔはしきい値電
圧のシフト量、ΔＶbsはボディ−ソース間電圧のシフト
量である。

【００１６】ＤＴＭＯＳにおいては、ボディ領域とゲー
ト電極とが互いに電気的に接続されているために、ゲー
ト電圧を高くしていくと、ボディ領域の電圧もそれに伴
って上昇する。ゲート電圧が電源電圧Ｖddのとき、式
（１）から下記式（２） ΔＶth＝γ・Ｖdd （２）が導かれる。

【００１７】従来のＭＩＳＦＥＴのゲートオーバードラ
イブ量は、（Ｖｇ−Ｖｔ）によって表される。ところ
が、ＤＴＭＯＳのゲートオーバードライブ量は、（Ｖｇ
−Ｖｔ−ΔＶth＝Ｖｇ−Ｖｔ−γＶdd）になり、γＶdd
だけゲートオーバードライブ量が大きくなる、言い換え
ると、ＤＴＭＯＳの電流駆動力は、基板バイアス係数γ
が大きいほど大きくなる。

【００１８】つまり、基板バイアス係数γが高くなると
ゲートオーバードライブ効果が大きくなるため、基板バ
イアス係数γの大きなデバイスを設計することが必要に
なる。しかしながら、ボディ濃度を大きくすると、基板
バイアス係数γの値は大きなるが、しきい値電圧も高く
なる。このトレードオフの関係があるために、ＤＴＭＯ
Ｓのボディ領域の不純物濃度を高くすることに制限があ
る。

【００１９】その結果、ＤＴＭＯＳの性能は、上述のよ
うな不具合を生じる。まず、ボディ領域の不純物濃度が
低いと、ボディ領域の電気抵抗が非常に高くなり、この
ボディ領域の電気抵抗による電圧降下のため、チャネル
領域にボディ領域の電位が十分伝えられず、ＣＲ遅延が
ダイナミックな動作に支障を与え、高速動作の妨げとな
るのである。

【００２０】また、ＤＴＭＯＳにおいても、上記従来の
ＭＩＳＦＥＴと同様に、ボディ領域の不純物濃度が低い
と、トランジスタの微細化による短チャネル効果の抑制
機能が劣化する不具合がある。

【００２１】以上のように、従来のＭＩＳＦＥＴやＤＴ
ＭＯＳでは、素子性能の向上や、集積度の向上に有効な
トランジスタの微細化（ゲート長の微細化）に限界があ
った。

【００２２】本発明の目的は、しきい値電圧を低く維持
しながらボディ領域の不純物濃度を高くする手段を講ず
ることにより、高い駆動力を有し、低電圧動作が可能
で、かつ微細化に適した半導体装置を提供することにあ
る。

【００２３】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に電界効果型トランジスタを設けてなる半
導体装置であって、上記電界効果型トランジスタは、上
記半導体基板上に設けられたゲート絶縁膜及びゲート電
極と、上記半導体基板内の上記ゲート電極の両側方に位
置する領域に設けられ第１導電型不純物を含むソース・
ドレイン領域と、上記半導体基板内の上記ソース・ドレ
イン領域間に位置する領域に設けられ、チャネル領域を
含む上部半導体層と、上記上部半導体層の下方に設けら
れ、上記上部半導体層の少なくとも一部よりバンドギャ
ップの大きい，かつ，より高濃度の第２導電型不純物を
含む高濃度ボディ領域とを備えている。

【００２４】これにより、上部半導体層中の少なくとも
一部は、高濃度ボディ領域よりもバンドギャップが小さ
いので、高濃度ボディ領域中の第２導電型キャリアが両
者の間に形成されるバンドオフセットの谷側に溜まる。
その結果、上部半導体層中の少なくとも一部において、
第１導電型キャリアが走行するバンドの第１導電型キャ
リアの走行に対するポテンシャルが低下する。その場
合、このバンドオフセットの谷側に溜まる第２導電型キ
ャリアの量が多いほど、第１導電型キャリアが走行する
バンドの第１導電型キャリアの走行に対するポテンシャ
ルの低下量が大きくなるので、高濃度ボディ領域におけ
る第２導電型不純物の濃度の上昇によるしきい値電圧の
上昇が、抑制されることになる。すなわち、ボディ領域
の不純物濃度を高くしても、しきい値電圧の上昇を抑制
しつつ、ボディ領域における抵抗値の低減による電流駆
動能力の向上や、パンチスルー防止機能の向上による耐
ショートチャネル特性の向上などを実現することができ
る。

【００２５】上記ボディ領域に存在する不純物濃度の最
大値は、上記上部半導体層中の不純物濃度の最大値より
も５倍以上であることが好ましい。

【００２６】上記高濃度ボディ領域の上端が、上記上部
半導体層の上記少なくとも一部の下端から２０ｎｍ以内
だけ下方に存在することにより、上述の効果を確実に発
揮しうることが確認されている。

【００２７】上記上部半導体層は、上記少なくとも一部
を構成する下層と、該下層よりもバンドギャップの大き
い上層とを含み、上記上層がチャネル領域として機能す
る構成とすることもできる。

【００２８】上記上部半導体層の上記少なくとも一部と
上記高濃度ボディ領域との間のヘテロ接合部には、上記
上部半導体層のキャリアが走行するバンドとは反対側の
バンドの方に、主となるバンドオフセットが形成されて
いる構成とすることにより、ヘテロ接合部のポテンシャ
ルの谷を形成するバンドとは反対側のバンドにおけるキ
ャリアの走行に対するポテンシャルが低下するので、し
きい値電圧が低下することになる。

【００２９】上記ゲート電極がポリシリコンまたは金属
により構成されていることが好ましい。

【００３０】上記半導体基板がＳＯＩ基板であることに
より、より高速動作が可能な電界効果型トランジスタが
得られる。

【００３１】上記高濃度ボディ領域がシリコン層であ
り、上記上部半導体層の上記少なくとも一部が、シリコ
ンおよびゲルマニウムを含む半導体層により構成されて
いることにより、価電子帯に生じるバンドオフセットを
利用して、伝導帯のポテンシャルを低下させることがで
きる。

【００３２】上記上部半導体層は、上記少なくとも一部
と上記ゲート絶縁膜との間に介在するシリコン層をさら
に含んでいることにより、ゲート絶縁膜をシリコン層の
熱酸化して得られるシリコン酸化膜によって構成するこ
とができ、熱酸化膜の有する優れた特性を活かして高性
能の電界効果型トランジスタが得られる。

【００３３】上記電界効果型トランジスタは、ｎチャネ
ル電界効果型トランジスタとして動作させるのに適して
いる。そして、上記半導体基板上に設けられたもう１つ
のゲート絶縁膜及びもう１つのゲート電極と、上記半導
体基板内の上記もう１つのゲート電極の両側方に位置す
る領域に設けられ第１導電型不純物を含むもう１つのソ
ース・ドレイン領域と、上記半導体基板内の上記もう１
つのソース・ドレイン領域間に位置する領域に設けら
れ、チャネル領域を含むもう１つの上部半導体層と、上
記もう１つの上部半導体層の下方に設けられたボディ領
域とを有するｐチャネル電界効果型トランジスタをさら
に設けることにより、相補型の電界効果型トランジスタ
を備えた半導体装置が得られる。

【００３４】特に、上記ｐチャネル電界効果型トランジ
スタの上記もう１つの上部半導体層が、上記ｎチャネル
電界効果型トランジスタの上記上部半導体層の下層と同
じ構成を有する半導体層からなる下層と、上記ｎチャネ
ル電界効果型トランジスタの上記上部半導体層の上層と
同じ構成を有する半導体層からなる上層とを含んでいる
ことにより、ｎチャネル電界効果型トランジスタとｐチ
ャネル電界効果型トランジスタとを共通の膜構成を利用
して実現することができるので、低電圧で動作が可能
で、電流駆動力の高い，微細化された相補型の電界効果
トランジスタの量産化を図ることができる。

【００３５】上記上部半導体層の上記少なくとも一部
が、シリコン，ゲルマニウム及び炭素を含む半導体層に
より構成されていることにより、不純物の拡散抑制機能
が高められてより正確な不純物濃度プロファイルを有す
るとともに、ヘテロ接合部における価電子帯と伝導帯と
のバンドオフセットが所望の値に調整された電界効果型
トランジスタが得られる。

【００３６】上記上部半導体層の上記少なくとも一部
が、シリコン及び炭素を含む半導体層により構成されて
いることにより、ｐチャネル電界効果型トランジスタに
適した構造となる。

【００３７】上記上部半導体層は、上記少なくとも一部
と上記ゲート絶縁膜との間に介在するシリコン層をさら
に含んでいることが好ましい。

【００３８】上記電界効果型トランジスタは、ｐチャネ
ル電界効果型トランジスタとして動作する場合には、上
記半導体基板上に設けられたもう１つのゲート絶縁膜及
びもう１つのゲート電極と、上記半導体基板内の上記も
う１つのゲート電極の両側方に位置する領域に設けられ
第１導電型不純物を含むもう１つのソース・ドレイン領
域と、上記半導体基板内の上記もう１つのソース・ドレ
イン領域間に位置する領域に設けられ、チャネル領域を
含むもう１つの上部半導体層と、上記もう１つの上部半
導体層の下方に設けられたボディ領域とを有するｎチャ
ネル電界効果型トランジスタをさらに備えることによ
り、相補型の電界効果型トランジスタを備えた半導体装
置が得られる。

【００３９】上記ｎチャネル電界効果型トランジスタの
上記もう１つの上部半導体層は、上記ｐチャネル電界効
果型トランジスタの上記上部半導体層の下層と同じ構成
を有する半導体層からなる下層と、上記ｐチャネル電界
効果型トランジスタの上記上部半導体層の上層と同じ構
成を有する半導体層からなる上層とを含んでいることに
より、ｎチャネル電界効果型トランジスタとｐチャネル
電界効果型トランジスタとを共通の膜構成を利用して実
現することができるので、低電圧で動作が可能で、電流
駆動力の高い，微細化された相補型の電界効果トランジ
スタの量産化を図ることができる。

【００４０】上記ゲート電極と上記高濃度ボディ領域と
は、互いに電気的に接続されていることにより、ＤＴＨ
ＭＯＳとして機能する半導体装置が得られる。

【００４１】

【発明の実施の形態】（第１の実施形態）本実施形態に
おいては、Ｓｉチャネル層及びＳｉＧｅ層からなる上部
半導体層の下方に、ＳｉＧｅ層よりもバンドギャップの
大きい、かつ、より高濃度の不純物を含む高濃度ボディ
領域を設けたｎチャネル型ヘテロＭＯＳＦＥＴ（以下、
ＳｉＧｅ−ｎＨＭＯＳという）について説明する。

【００４２】図３は、本発明の第１の実施形態のＳｉＧ
ｅ−ｎＨＭＯＳの構造を示す断面図である。図３に示す
ように、本実施形態のＳｉＧｅ−ｎＨＭＯＳは、ｐ型の
Ｓｉ基板１０と、Ｓｉ基板に酸素イオンを注入するなど
の方法により形成された厚み約１００ｎｍの埋め込み酸
化膜１１と、埋め込み酸化膜１１の上に設けられた厚み
約８５ｎｍの半導体層３０とを有している。半導体層３
０は、ＳＯＩ基板の上部を構成する下地Ｓｉ膜１２と、
下地Ｓｉ膜１２の上にＵＨＶ−ＣＶＤ法によりエピタキ
シャル成長された厚み約１０ｎｍのＳｉバッファ膜１３
と、Ｓｉバッファ膜１３の上にＵＨＶ−ＣＶＤ法により
エピタキシャル成長された厚み約１５ｎｍのＳｉＧｅ膜
１４と、ＳｉＧｅ膜１４の上にＵＨＶ−ＣＶＤ法により
エピタキシャル成長された厚み約５ｎｍのトップＳｉ膜
１５とから構成されている。下地Ｓｉ膜１２には、Ｓｉ
バッファ膜１３やＳｉＧｅ膜１４のエピタキシャル成長
前に、予めイオン注入により濃度が１×１０¹⁹ｃｍ^-3程
度の高濃度のｐ型不純物（Ｂなど）がドープされてい
る。Ｓｉバッファ膜１３には、in-situ ドーピングによ
り濃度１×１０¹⁹ｃｍ^-3程度の高濃度のｐ型不純物（Ｂ
など）がドープされている。ＳｉＧｅ膜１４及びトップ
Ｓｉ膜１５には、１×１０¹⁷ｃｍ^-3程度の濃度のｐ型不
純物が含まれている。ＳｉＧｅ膜１４及びトップＳｉ膜
１５はアンドープ層であるが、Ｓｉバッファ膜１３など
からの不純物の拡散によってこの程度の不純物濃度を有
することになる。ただし、キャリア移動度の向上のため
には、トップＳｉ膜１５にはできるだけ不純物が含まれ
ていないことが好ましい。ＳｉＧｅ膜１４のＧｅ含有率
は３０％であり、このとき、ＳｉＧｅのバンドギャップ
は、Ｓｉに比べて、２２５ｍｅＶ程度小さくなる。ただ
し、このバンドギャップ差は、主として価電子帯端にお
けるバンドオフセット量となって現れ、伝導帯端におけ
るバンドオフセット量は小さい。

【００４３】さらに、ＳｉＧｅ−ｎＨＭＯＳは、トップ
Ｓｉ膜１５を熱酸化して形成されたシリコン酸化膜から
なるゲート絶縁膜１６と、ゲート絶縁膜１６の上に設け
られたｎ⁺ ポリシリコンからなるゲート電極１７とを備
えている。そして、半導体層３０，つまり下地Ｓｉ膜１
２，Ｓｉバッファ膜１３，ＳｉＧｅ膜１４及びトップＳ
ｉ膜１５のうちゲート電極１７の両側方に位置する領域
には高濃度のｎ型不純物を含むソース領域２０ａ及びド
レイン領域２０ｂが設けられている。また、下地Ｓｉ膜
１２のうちソース領域２０ａとドレイン領域２０ｂとの
間の領域は高濃度のｐ型不純物を含む第１Ｓｉボディ領
域２２となっており、Ｓｉバッファ膜１３のうち第１Ｓ
ｉボディ領域２２の直上に位置する領域は、高濃度のｐ
型不純物を含む第２Ｓｉボディ領域２３となっている。
そして、ＳｉＧｅ膜１４のうちソース領域２０ａとドレ
イン領域２０ｂとの間の領域は、ＳｉＧｅ層２４となっ
ており、トップＳｉ膜１５のうちゲート絶縁膜１６の直
下に位置する領域は低濃度のｐ型不純物を含むＳｉチャ
ネル領域２５となっている。

【００４４】本実施形態では、Ｓｉチャネル領域２５と
ＳｉＧｅ層２４とにより、上部半導体層が構成されてい
る。この上部半導体層は、Ｓｉチャネル領域を有してお
らずにＳｉＧｅ層のみからなる構成でもよく、その場合
には、ＳｉＧｅ層が電子の走行するチャネル領域とな
る。そして、本実施形態では、第１，第２Ｓｉ領域２
２，２３により、高濃度ボディ領域が構成されていて、
高濃度ボディ領域のバンドギャップが、上部半導体層の
少なくとも一部であるＳｉＧｅ層２４のバンドギャップ
よりも大きい構造となっている。

【００４５】なお、ゲート電極１７の側面上には、シリ
コン酸化膜からなるサイドウォール２７が設けられてい
る。

【００４６】図４は、ＳｉＧｅ−ｎＨＭＯＳのＶｇ−Ｉ
ｄ特性のボディ濃度依存性を示す図である。ここで、ボ
ディ濃度とは、ＳｉＧｅ層２４よりも下方のボディ領域
（つまり、第１Ｓｉボディ領域２２及び第２Ｓｉボディ
領域２３）の不純物濃度を意味する。図５は、ＳｉＧｅ
膜の代わりにＳｉ膜を用いた従来のｎＭＯＳ（以下、Ｓ
ｉ−ｎＭＯＳという）のＶｇ−Ｉｄ特性のボディ濃度依
存性を示す図である。ここでは、ＳｉＧｅ−ｎＨＭＯ
Ｓ，Ｓｉ−ｎＭＯＳのＳｉＧｅ層，Ｓｉボディ領域を除
く他の要素の寸法や不純物濃度は共通化されている。

【００４７】図４，図５を比較するとわかるように、ボ
ディ濃度５×１０¹⁸ｃｍ^-3のときのＶｇ−Ｉｄ特性から
ボディ濃度１×１０¹⁹ｃｍ^-3のときのＶｇ−Ｉｄ特性へ
の変化を比較すると、ＳｉＧｅ−ｎＨＭＯＳの方がＳｉ
−ｎＭＯＳよりもＶｇ−Ｉｄ特性の変化（しきい値電圧
の変化）が小さい。すなわち、ＳｉＧｅ−ｎＨＭＯＳに
おいては、Ｓｉ−ｎＭＯＳに比べて高濃度側でしきい値
電圧の変化が小さいことがわかる。つまり、ボディ濃度
が高いのに、しきい値電圧の上昇が抑制されているとい
える。

【００４８】また、しきい値電圧Ｖｔは、ゲート長Ｌｇ
が０．５μｍで、ゲート幅Ｗｇが１μｍのときに、ドレ
イン電流値１００ｎＡを与えるゲート電圧Ｖｇとして定
義される。したがって、本実施形態及び後述の各実施形
態においては、作成したサンプルのゲート長Ｌｇを０．
５μｍとし、ゲート幅Ｗｇを１μｍとしているので、ド
レイン電流値０．１ｎＡ（１×１０^-7Ａ）を与えるゲー
ト電圧がしきい値電圧Ｖｔとなる。ただし、図４，図５
における■印のデータの場合、Ｖｇ−Ｉｄ特性のうち飽
和状態に達するまでの領域からしきい値電圧の相違を判
断する方が適切である。そして、図４における■印のデ
ータと図５における■印のデータとを比較すると、Ｓｉ
Ｇｅ−ｎＨＭＯＳのしきい値電圧はＳｉ−ｎＭＯＳのし
きい値電圧よりも約０．１Ｖだけ低いことがわかる。

【００４９】次に、図６（ａ）〜（ｃ）は、それぞれ順
に、ボディ濃度が１×１０¹⁹ｃｍ^-3のときの不純物濃度
プロファイルを示す図，ビルトインポテンシャルを示す
エネルギーバンド図及びキャリア濃度の分布状態を示す
図である。図７（ａ）〜（ｃ）は、それぞれ順に、ボデ
ィ濃度が５×１０¹⁸ｃｍ^-3のときの不純物濃度プロファ
イルを示す図，ビルトインポテンシャルを示すエネルギ
ーバンド図及びキャリア濃度の分布状態を示す図であ
る。図８（ａ）〜（ｃ）は、それぞれ順に、ボディ濃度
が２×１０¹⁸ｃｍ^-3のときの不純物濃度プロファイルを
示す図，ビルトインポテンシャルを示すエネルギーバン
ド図及びキャリア濃度の分布状態を示す図である。

【００５０】ここで、図６（ｂ），図７（ｂ），図８
（ｂ）を比べるとわかるように、ＳｉＧｅ−ｎＨＭＯＳ
のＳｉＧｅ層付近における伝導帯端のポテンシャルが、
Ｓｉ−ｎＭＯＳの対応するＳｉ層の伝導帯端のポテンシ
ャルよりも低くなっている。しかも、両者の差が、ボデ
ィ濃度が高濃度になるほど大きくなっていることがわか
る。つまり、図６（ｃ），図７（ｃ），図８（ｃ）に示
すように、ＳｉＧｅ−ｎＨＭＯＳにおいては、高濃度ボ
ディ領域（第１，第２Ｓｉボディ領域２２，２３）に存
在する正孔が第２Ｓｉボディ領域２３とＳｉＧｅ層２４
との間に形成されるヘテロ接合部の界面付近（ヘテロ障
壁の谷側）に溜まるため、チャネル領域の伝導帯端のポ
テンシャルがＳｉ−ｎＭＯＳの場合に比べ低下するもの
と考えられる。

【００５１】したがって、図４〜図８を総合的にみる
と、ＳｉＧｅ層２４のヘテロ接合部の界面付近に多くの
正孔が溜まるほど、しきい値電圧の上昇を効果的に抑制
することができることになる。

【００５２】次に、図９は、ボディ濃度が１×１０¹⁸ｃ
ｍ^-3のときのＳｉチャネル層，ＳｉＧｅ層及び第１，第
２Ｓｉボディ領域を通過する断面における不純物濃度プ
ロファイル及び縦方向の電界強度を示す図である。図１
０は、ボディ濃度が１×１０ ¹⁹ｃｍ^-3のときの不純物濃
度プロファイル及び縦方向の電界強度を示す図である。

【００５３】図９及び図１０からわかるように、ボディ
濃度が高くなると（図１０参照）、ＳｉＧｅ−ｎＨＭＯ
Ｓにおけるチャネルでの縦方向の電界強度がＳｉ−ｎＭ
ＯＳのチャネルでの電界強度より約１５％程度減少して
いる。このため、ＳｉＧｅ−ｎＨＭＯＳでは、キャリア
移動度の向上が見込まれ、同じボディ濃度で比較する
と、Ｓｉ−ｎＭＯＳよりも高速動作が可能である。

【００５４】以上のように、本実施形態のＳｉＧｅ−ｎ
ＨＭＯＳによると、ボディ領域の一部にバンドギャップ
の小さいＳｉＧｅ層を用い、ヘテロ接合界面に正孔を溜
めることにより、ボディ濃度を高くしつつ、しきい値電
圧の上昇を抑制することができる。しかも、ボディ濃度
を高くすることで、パンチスルーを生じにくするなどシ
ョートチャネル効果の抑制にも有効であり、ＣＲ遅延に
よる高速動作の妨げも解消することができる。

【００５５】なお、本実施形態においては、ＳｉＧｅ−
ｎＨＭＯＳをＳＯＩ基板上に形成した例について説明し
たが、ＳＯＩ基板を用いずに、バルクのＳｉ基板を用い
た場合にも、本実施形態と同様の効果が得られることは
言うまでもない。

【００５６】（第２の実施形態）本実施形態において
は、Ｓｉチャネル層及びＳｉＧｅ層からなる上部半導体
層の下方に、ＳｉＧｅ層よりもバンドギャップの大き
い、かつ、より高濃度の不純物を含む高濃度ボディ領域
を設けるとともに、ゲート電極と高濃度ボディ領域とを
短絡させたｎチャネル型ＤＴＭＯＳＦＥＴ（以下、Ｓｉ
Ｇｅ−ｎＨＤＴＭＯＳという）について説明する。

【００５７】図１１（ａ），（ｂ），（ｃ）は、それぞ
れ順に、本実施形態のＨＤＴＭＯＳの構造を示す平面
図、図１１（ａ）のXIb−XIb線における断面図、図１１
（ａ）のXIc−XIc線における断面図である。また、図１
２は、本実施形態のＨＤＴＭＯＳの構造をさらに詳細に
示す断面図である。

【００５８】図１１（ａ）〜（ｃ）及び図１２に示すよ
うに、本実施形態のＳｉＧｅ−ｎＨＤＴＭＯＳは、ｐ型
のＳｉ基板１０と、Ｓｉ基板に酸素イオンを注入するな
どの方法により形成された厚み約１００ｎｍの埋め込み
酸化膜１１と、埋め込み酸化膜１１の上に設けられた厚
み約８５ｎｍの半導体層３０とを有している。半導体層
３０は、ＳＯＩ基板の上部を構成する下地Ｓｉ膜１２
と、下地Ｓｉ膜１２の上にＵＨＶ−ＣＶＤ法によりエピ
タキシャル成長された厚み約１０ｎｍのＳｉバッファ膜
１３と、Ｓｉバッファ膜１３の上にＵＨＶ−ＣＶＤ法に
よりエピタキシャル成長された厚み約１５ｎｍのＳｉＧ
ｅ膜１４と、ＳｉＧｅ膜１４の上にＵＨＶ−ＣＶＤ法に
よりエピタキシャル成長された厚み約５ｎｍのトップＳ
ｉ膜１５とから構成されている。下地Ｓｉ膜１２には、
Ｓｉバッファ膜１３やＳｉＧｅ膜１４のエピタキシャル
成長前に、予めイオン注入により濃度が１×１０¹⁹ｃｍ
^-3程度の高濃度のｐ型不純物（Ｂなど）がドープされて
いる。Ｓｉバッファ膜１３には、in-situ ドーピングに
より濃度１×１０¹⁹ｃｍ^-3程度の高濃度のｐ型不純物
（Ｂなど）がドープされている。ＳｉＧｅ膜１４及びト
ップＳｉ膜１５には、濃度が１×１０¹⁷ｃｍ^-3程度のｐ
型不純物が含まれている。ＳｉＧｅ膜１４やトップＳｉ
膜１５はアンドープ層であるが、Ｓｉバッファ膜１３や
下地Ｓｉ膜１２からの不純物の拡散によってこの程度の
不純物濃度を有することになる。ただし、キャリア移動
度の向上のためには、トップＳｉ膜１５にはできるだけ
不純物が含まれていないことが好ましい。ＳｉＧｅ膜１
４のＧｅ含有率は３０％であり、このとき、ＳｉＧｅの
バンドギャップは、Ｓｉに比べて、２２５ｍｅＶ程度小
さくなる。

【００５９】さらに、ＳｉＧｅ−ｎＨＤＴＭＯＳは、ト
ップＳｉ膜１５を熱酸化して形成されたシリコン酸化膜
からなるゲート絶縁膜１６と、ゲート絶縁膜１６の上に
設けられたｎ⁺ ポリシリコンからなるゲート電極１７と
を備えている。そして、半導体層３０，つまり下地Ｓｉ
膜１２，Ｓｉバッファ膜１３，ＳｉＧｅ膜１４及びトッ
プＳｉ膜１５のうちゲート電極１７の両側方に位置する
領域には高濃度のｎ型不純物を含むソース領域２０ａ及
びドレイン領域２０ｂが設けられている。また、下地Ｓ
ｉ膜１２のうちソース領域２０ａとドレイン領域２０ｂ
との間の領域は高濃度のｐ型不純物を含む第１Ｓｉボデ
ィ領域２２となっており、Ｓｉバッファ膜１３のうち第
１Ｓｉボディ領域２２の直上に位置する領域は、高濃度
のｐ型不純物を含む第２Ｓｉボディ領域２３となってい
る。そして、ＳｉＧｅ膜１４のうちソース領域２０ａと
ドレイン領域２０ｂとの間の領域は、ＳｉＧｅ層２４と
なっており、トップＳｉ膜１５のうちゲート絶縁膜１６
の直下に位置する領域は低濃度のｐ型不純物を含むＳｉ
チャネル領域２５となっている。

【００６０】本実施形態では、Ｓｉチャネル領域２５と
ＳｉＧｅ層２４とにより、上部半導体層が構成されてい
る。この上部半導体層は、Ｓｉチャネル領域を有してお
らずにＳｉＧｅ層のみからなる構成でもよく、その場合
には、ＳｉＧｅ層が電子の走行するチャネル領域とな
る。そして、本実施形態では、第１，第２Ｓｉ領域２
２，２３により、高濃度ボディ領域が構成されていて、
高濃度ボディ領域のバンドギャップが、上部半導体層の
少なくとも一部であるＳｉＧｅ層２４のバンドギャップ
よりも大きい構造となっている。

【００６１】なお、ゲート電極１７の側面上には、シリ
コン酸化膜からなるサイドウォール２７が設けられてい
る。

【００６２】ここで、第２の実施形態においては、第１
の実施形態とは異なり、ゲート電極２５とボディ領域
（第１，第２Ｓｉボディ領域２２，２３）とがゲートコ
ンタクト２６により接続され、いわゆるＤＴＭＯＳ構造
となっている（図１１（ｃ）参照）。

【００６３】図１３は、第２の実施形態のＳｉＧｅ−ｎ
ＨＤＴＭＯＳのＶｇ−Ｉｄ特性のボディ濃度依存性を示
す図である。図１４は、ＳｉＧｅ膜の代わりにＳｉ膜を
用いた従来のｎＤＴＭＯＳ（以下、Ｓｉ−ｎＤＴＭＯＳ
という）のＶｇ−Ｉｄ特性のボディ濃度依存性を示す図
である。ここでは、ＳｉＧｅ−ｎＨＤＴＭＯＳ，Ｓｉ−
ｎＤＴＭＯＳのＳｉＧｅ層，Ｓｉボディ領域を除く他の
要素の寸法や不純物濃度は共通化されている。

【００６４】図１３，図１４からわかるように、ボディ
濃度を１×１０¹⁸ｃｍ^-3から１×１０¹⁹ｃｍ^-3に高めた
とき、ＳｉＧｅ−ｎＨＤＴＭＯＳのしきい値電圧は約
０．０３Ｖしか上昇しないのに対して、Ｓｉ−ｎＤＴＭ
ＯＳのしきい値電圧は約０．１Ｖ上昇していることがわ
かる。これにより、本実施形態のＳｉＧｅ−ｎＨＤＴＭ
ＯＳにおいては、ボディ濃度が高くなってもしきい値電
圧の上昇が抑制されているといえる。この効果は、第１
の実施形態と同様のメカニズムにより発生すると考えら
れる。つまり、ボディ領域の一部にバンドギャップの小
さいＳｉＧｅ層を用いることにより、ヘテロ接合界面に
正孔が溜まり、その結果、ヘテロ接合部付近の伝導帯の
ポテンシャルが低下していると考えられる。

【００６５】図１５は、本実施形態のゲート電極に代え
て、ミッドギャップの材料であるタングステンからなる
ゲート電極を用いたＳｉＧｅ−ｎＨＤＴＭＯＳのＶｇ−
Ｉｄ特性のボディ濃度依存性を示す図である。図１６
は、タングステンからなるゲート電極を用いたＳｉ−ｎ
ＤＴＭＯＳのＶｇ−Ｉｄ特性のボディ濃度依存性を示す
図である。この場合にも、本実施形態のＳｉＧｅ−ｎＨ
ＤＴＭＯＳにより、しきい値電圧の上昇を抑制できるこ
とがわかる。本実施形態のＳｉＧｅ−ｎＨＤＴＭＯＳに
よると、ゲート電極にミッドギャップの材料を用いても
しきい値電圧の上昇を抑制できるため、ゲート電極にポ
リシリコンを用いた時問題であるゲート電極の空乏化、
ゲート電極の抵抗やプロセス上の不具合を回避しつつ、
駆動力の高いトランジスタを得ることができる。

【００６６】以上のように、本実施形態のＳｉＧｅ−ｎ
ＨＤＴＭＯＳによると、ボディ領域の一部にバンドギャ
ップの小さいＳｉＧｅ層を用い、ヘテロ接合界面に正孔
を溜めることにより、他の特性を犠牲にすることなくし
きい値電圧の上昇を抑制でき、ボディ濃度を高めること
ができるので、ＣＲ遅延による高速動作の妨げを解消し
うるデバイスを提供することができる。

【００６７】なお、本実施形態では、ＳＯＩ基板を用い
たＨＤＴＭＯＳを例にとって説明したが、ＳＯＩ基板を
用いず、バルクのＳｉ基板を用いた場合にも同様の効果
が得られることは言うまでもない。

【００６８】（第３の実施形態）本実施形態において
は、Ｓｉチャネル層及びＳｉＧｅ層からなる上部半導体
層の下方に、ＳｉＧｅ層よりもバンドギャップの大き
い、かつ、より高濃度の不純物を含む薄厚の高濃度ボデ
ィ領域を設けるとともに、ゲート電極と高濃度ボディ領
域とを短絡させたＳｉＧｅ−ｎＨＤＴＭＯＳについて説
明する。

【００６９】図１７は、本実施形態のＨＤＴＭＯＳの断
面図である。図１８は、本実施形態のＨＤＴＭＯＳの平
面図である。

【００７０】図１７及び図１８に示すように、本実施形
態のＳｉＧｅ−ｎＨＤＴＭＯＳは、ｐ型のＳｉ基板１０
と、Ｓｉ基板に酸素イオンを注入するなどの方法により
形成された厚み約１００ｎｍの埋め込み酸化膜１１と、
埋め込み酸化膜１１の上に設けられた厚み約８５ｎｍの
半導体層３０とを有している。半導体層３０は、ＳＯＩ
基板の上部を構成する下地Ｓｉ膜１２と、下地Ｓｉ膜１
２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長さ
れた厚み約１０ｎｍのＳｉバッファ膜１３と、Ｓｉバッ
ファ膜１３の上にＵＨＶ−ＣＶＤ法によりエピタキシャ
ル成長された厚み約１５ｎｍのＳｉＧｅ膜１４と、Ｓｉ
Ｇｅ膜１４の上にＵＨＶ−ＣＶＤ法によりエピタキシャ
ル成長された厚み約５ｎｍのトップＳｉ膜１５とから構
成されている。下地Ｓｉ膜１２には、Ｓｉバッファ膜１
３やＳｉＧｅ膜１４のエピタキシャル成長前に、予めイ
オン注入により濃度が１×１０¹⁸ｃｍ^-3程度の高濃度の
ｐ型不純物（Ｂなど）がドープされている。Ｓｉバッフ
ァ膜１３には、in-situ ドーピングにより濃度１×１０
¹⁹ｃｍ^-3程度の高濃度のｐ型不純物（Ｂなど）がドープ
されている。ＳｉＧｅ膜１４及びトップＳｉ膜１５に
は、濃度が１×１０¹⁷ｃｍ^-3程度のｐ型不純物が含まれ
ている。ＳｉＧｅ膜１４やトップＳｉ膜１５はアンドー
プ層であるが、Ｓｉバッファ膜１３や下地Ｓｉ膜１２か
らの不純物の拡散によってこの程度の不純物濃度を有す
ることになる。ただし、キャリア移動度の向上のために
は、トップＳｉ膜１５にはできるだけ不純物が含まれて
いないことが好ましい。ＳｉＧｅ膜１４のＧｅ含有率は
３０％であり、このとき、ＳｉＧｅのバンドギャップ
は、Ｓｉに比べて、２２５ｍｅＶ程度小さくなる。

【００７１】さらに、ＳｉＧｅ−ｎＨＤＴＭＯＳは、ト
ップＳｉ膜１５を熱酸化して形成されたシリコン酸化膜
からなるゲート絶縁膜１６と、ゲート絶縁膜１６の上に
設けられたｎ⁺ ポリシリコンからなるゲート電極１７と
を備えている。そして、半導体層３０，つまり下地Ｓｉ
膜１２，Ｓｉバッファ膜１３，ＳｉＧｅ膜１４及びトッ
プＳｉ膜１５のうちゲート電極１７の両側方に位置する
領域には高濃度のｎ型不純物を含むソース領域２０ａ及
びドレイン領域２０ｂが設けられている。また、下地Ｓ
ｉ膜１２のうちソース領域２０ａとドレイン領域２０ｂ
との間の領域は高濃度のｐ型不純物を含む第１Ｓｉボデ
ィ領域２２となっており、Ｓｉバッファ膜１３のうち第
１Ｓｉボディ領域２２の直上に位置する領域は、高濃度
のｐ型不純物を含む第２Ｓｉボディ領域２３となってい
る。そして、ＳｉＧｅ膜１４のうちソース領域２０ａと
ドレイン領域２０ｂとの間の領域は、ＳｉＧｅ層２４と
なっており、トップＳｉ膜１５のうちゲート絶縁膜１６
の直下に位置する領域は低濃度のｐ型不純物を含むＳｉ
チャネル領域２５となっている。

【００７２】本実施形態では、Ｓｉチャネル領域２５と
ＳｉＧｅ層２４とにより、上部半導体層が構成されてい
る。この上部半導体層は、Ｓｉチャネル領域を有してお
らずにＳｉＧｅ層のみからなる構成でもよく、その場合
には、ＳｉＧｅ層が電子の走行するチャネル領域とな
る。そして、本実施形態では、第２Ｓｉ領域２３のみに
より、高濃度ボディ領域が構成されていて、高濃度ボデ
ィ領域のバンドギャップが、上部半導体層の少なくとも
一部であるＳｉＧｅ層２４のバンドギャップよりも大き
い構造となっている。

【００７３】なお、ゲート電極１７の側面上には、シリ
コン酸化膜からなるサイドウォール２７が設けられてい
る。

【００７４】また、ゲート電極２５とボディ領域（Ｓｉ
Ｇｅ層２５，第１，第２Ｓｉボディ領域２２，２３））
がゲートコンタクト２６により接続され、いわゆるＤＴ
ＭＯＳ構造となっている（図１８参照）。

【００７５】図１９は、第３の実施形態のＳｉＧｅ−ｎ
ＨＤＴＭＯＳのＶｇ−Ｉｄ特性及びＶｇ−Ｉｂ（ボディ
電流）特性のボディ濃度依存性を示す図である。図２０
は、ＳｉＧｅ膜の代わりにＳｉ膜を用いた従来のｎＤＴ
ＭＯＳ（以下、Ｓｉ−ｎＤＴＭＯＳという）のＶｇ−Ｉ
ｄ特性及びＶｇ−Ｉｂ特性のボディ濃度依存性を示す図
である。ここでは、ＳｉＧｅ−ｎＨＤＴＭＯＳ，Ｓｉ−
ｎＤＴＭＯＳのＳｉＧｅ層，Ｓｉボディ領域を除く他の
要素の寸法や不純物濃度は共通化されている。

【００７６】図１９，図２０からわかるように、ボディ
濃度を１×１０¹⁸ｃｍ^-3から１×１０¹⁹ｃｍ^-3に高めた
とき、ＳｉＧｅ−ｎＨＤＴＭＯＳのしきい値電圧は約
０．０３Ｖしか上昇しないのに対して、Ｓｉ−ｎＤＴＭ
ＯＳのしきい値電圧は約０．１Ｖ上昇していることがわ
かる。これにより、本実施形態のＳｉＧｅ−ｎＨＤＴＭ
ＯＳにおいては、ボディ濃度が高くなってもしきい値電
圧の上昇が抑制されているといえる。この効果は、第１
の実施形態と同様のメカニズムにより発生すると考えら
れる。つまり、ボディ領域の一部にバンドギャップの小
さいＳｉＧｅ層を用いることにより、ヘテロ接合界面に
正孔が溜まり、その結果、ヘテロ接合部付近の伝導帯の
ポテンシャルが低下しているものと考えられる。なお、
図１９，図２０からわかるように、ボディ電流Ｉｂはゲ
ート電圧Ｖｇが０．４Ｖを超えない範囲では、無視しう
る程度に小さい。

【００７７】図２１（ａ）〜（ｃ）は、それぞれ順に、
ボディ濃度が１×１０¹⁹ｃｍ^-3のときの不純物濃度プロ
ファイルを示す図，ビルトインポテンシャルを示すエネ
ルギーバンド図及びキャリア濃度の分布状態を示す図で
ある。

【００７８】図２１（ｂ）からわかるように、本実施形
態においても、ＳｉＧｅ−ｎＨＤＴＭＯＳのヘテロ接合
付近の伝導帯ポテンシャルがＳｉ−ｎＤＴＭＯＳに比べ
て低くなっている。すなわち、第１の実施形態と同様
に、第２Ｓｉボディ領域に存在するキャリアがヘテロ接
合部の付近（ヘテロ障壁の谷側）に溜まり、閉じ込めら
れているためと考えられる。その結果、チャネル領域の
伝導帯のポテンシャルが低下し、しきい値電圧の上昇が
抑制されると考えられる。

【００７９】すなわち、ＨＭＯＳ又はＨＤＴＭＯＳのし
きい値電圧の調整のためには、特にボディ領域のバンド
ギャップの小さい領域（本実施形態ではＳｉＧｅ層２
４）の直下の領域（本実施形態では第２Ｓｉボディ領域
２３）の不純物濃度が重要になる。第１及び第２の実施
形態では、広い領域（第１，第２Ｓｉボディ領域２２，
２３：合計厚みが５０ｎｍ以上）に高濃度の不純物がド
ープされているが、本実施形態のように、狭い領域（第
２Ｓｉボディ領域２３：厚み１０ｎｍ）のみに高濃度の
不純物をドープすることにより、ソース・ドレイン領域
−ボディ領域間の容量を削減することが可能となる。

【００８０】図２２は、ＳｉＧｅ層の下端から高濃度ボ
ディ領域の最大不純物濃度を与える部位までの距離に対
する，ＳｉＧｅ−ＤＴＭＯＳとＳｉ−ＤＴＭＯＳとのし
きい値電圧の差（ΔＶｔ）の関係を示す図である。図２
２からわかるように、ＳｉＧｅ層２４の下端から高濃度
ボディ領域である第２Ｓｉボディ領域２３層の最大不純
物濃度を与える部位までの距離が２０ｎｍ以内であれ
ば、本発明の効果が確実に発揮されることがわかる。

【００８１】以上説明したように、本発明の効果を確実
に得るためには、まず、バンドギャップの小さい領域
（本実施形態では、ＳｉＧｅ層）の下方に高濃度ボディ
領域があることが重要であり、高濃度ボディ領域の範囲
（厚み）は、本発明の効果にあまり影響しない。さら
に、高濃度ボディ領域の最大不純物濃度を与える部位
は、バンドギャップの小さい領域の下方２０ｎｍ以内に
存在することが好ましい。

【００８２】以上のように、本実施形態のＳｉＧｅ−ｎ
ＨＤＴＭＯＳによると、ボディ領域の一部であるバンド
ギャップの小さい領域（本実施形態ではＳｉＧｅ層２
４）の下方に、一部が高濃度不純物を含むボディ領域を
設けたので、ヘテロ接合界面に正孔を溜めることによ
り、他の特性を犠牲にすることなくしきい値電圧の上昇
を抑制でき、ソース・ドレインとの間の容量をできるだ
け抑制しながら、ボディ濃度を高めることができる。よ
って、ＣＲ遅延による高速動作の妨げを解消しうるデバ
イスを提供することができる。

【００８３】なお、本実施形態では、ＳＯＩ基板を用い
たＨＤＴＭＯＳを例にとって説明したが、ＳＯＩ基板を
用いず、バルクのＳｉ基板を用いた場合にも同様の効果
が得られることは言うまでもない。

【００８４】（第４の実施形態）本実施形態において
は、Ｓｉ層及びＳｉＧｅ層からなる上部半導体層の下方
に、ＳｉＧｅ層よりもバンドギャップの大きい、かつ、
より高濃度の不純物を含む高濃度ボディ領域を設けると
ともに、ゲート電極と高濃度ボディ領域とを短絡させた
相補型ヘテロＭＯＳＦＥＴ（以下、ＳｉＧｅ−ＤＴ−ｃ
ＨＭＯＳという）について説明する。

【００８５】第３の実施形態における図２１（ｂ）に示
すように、価電子帯端にはＳｉＧｅ膜にポテンシャルの
谷が形成されるので、ＳｉＧｅ膜をｐチャネル型ＭＯＳ
ＦＥＴのチャネル領域として用いることができる。した
がって、ｎチャネル型ＭＯＳＦＥＴではＳｉキャップ膜
をチャネル層として用い、ｐチャネル型ＭＯＳＦＥＴで
はＳｉＧｅ膜をチャネル層として用いることにより、Ｓ
ｉＧｅ膜を利用して相補型のヘテロＭＯＳデバイスが得
られる。

【００８６】図２３は、本実施形態のＳｉＧｅ−ＤＴー
ｃＨＭＯＳの構造を示す断面図である。同図に示すよう
に、本実施形態のＳｉＧｅ−ＤＴ−ｃＨＭＯＳは、ｐ型
のＳｉ基板１１０と、Ｓｉ基板に酸素イオンを注入する
などの方法により形成された厚み約１００ｎｍの埋め込
み酸化膜１１１と、埋め込み酸化膜１１１の上に設けら
れたｎチャネル型ＨＤＴＭＯＳ（ｎ−ＨＤＴＭＯＳ）用
の厚み約８５ｎｍの半導体層１３０と、埋め込み酸化膜
１１１の上に設けられたｐチャネル型ＨＤＴＭＯＳ（ｐ
−ＨＤＴＭＯＳ）用の厚み約８５ｎｍの半導体層１８０
とを有している。半導体層１３０，１８０は、それぞれ
同時に形成された共通の膜によって構成されている。

【００８７】ここで、半導体層１３０，１８０は、ＳＯ
Ｉ基板の上部を構成する下地Ｓｉ膜１１２と、下地Ｓｉ
膜１１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル
成長された厚み約１０ｎｍのＳｉバッファ膜１１３と、
Ｓｉバッファ膜１１３の上にＵＨＶ−ＣＶＤ法によりエ
ピタキシャル成長された厚み約１５ｎｍのＳｉＧｅＣ膜
１１４と、ＳｉＧｅＣ膜１１４の上にＵＨＶ−ＣＶＤ法
によりエピタキシャル成長された厚み約５ｎｍのトップ
Ｓｉ膜１１５とから構成されている。

【００８８】さらに、ｎ−ＨＤＴＭＯＳは、トップＳｉ
膜１１５の上に設けられたシリコン酸化膜からなるゲー
ト絶縁膜１１６と、ゲート絶縁膜１１６の上に設けられ
たゲート電極１１７とを備えている。そして、半導体層
１３０のうちゲート電極１１７の両側方に位置する領域
には高濃度のｎ型不純物を含むソース領域１２０ａ及び
ドレイン領域１２０ｂが設けられている。また、下地Ｓ
ｉ膜１１２のうちソース領域１２０ａとドレイン領域１
２０ｂとの間の領域は、約１×１０¹⁹atoms ・ｃｍ^-3）
のｐ型不純物を含む第１Ｓｉボディ領域１２２となって
おり、Ｓｉバッファ膜１１３のうち第１Ｓｉボディ領域
１２２の直上に位置する領域は、高濃度（約１×１０¹⁹
atoms ・ｃｍ^-3）のｐ型不純物を含む第２Ｓｉボディ領
域１２３となっている。そして、ＳｉＧｅ膜１１４のう
ちソース領域１２０ａとドレイン領域１２０ｂとの間の
領域は、低濃度（約１×１０¹⁷atoms ・ｃｍ^-3）のｎ型
不純物を含むアンドープ層のＳｉＧｅ層１２４となって
おり、トップＳｉ膜１１５のうちゲート絶縁膜２１６の
直下に位置する領域は低濃度（約１×１０¹⁷atoms・ｃ
ｍ^-3）のｎ型不純物を含むアンドープ層であるＳｉチャ
ネル領域１２５となっている。なお、ゲート電極１１７
の側面上にはシリコン酸化膜からなるサイドウォール１
２７が設けられている。

【００８９】つまり、Ｓｉチャネル領域１２５とＳｉＧ
ｅ層１２４とにより、上部半導体層が構成されている。
この上部半導体層は、Ｓｉチャネル領域を有しておらず
にＳｉＧｅ層のみからなる構成でもよく、その場合に
は、ＳｉＧｅ層が電子の走行するチャネル領域となる。
そして、第１，第２Ｓｉ領域１２２，１２３により、高
濃度ボディ領域が構成されていて、高濃度ボディ領域の
バンドギャップが、上部半導体層の少なくとも一部であ
るＳｉＧｅ層１２４のバンドギャップよりも大きい構造
となっている。

【００９０】そして、ＳｉＧｅ−ｎＨＤＴＭＯＳには、
ゲート電極１１７と第１Ｓｉボディ領域１２２とを電気
的に接続する導体部材であるゲートコンタクト（図示せ
ず）とが設けられている。

【００９１】また、ｐ−ＨＤＴＭＯＳは、トップＳｉ膜
１１５の上に設けられたシリコン酸化膜からなるゲート
絶縁膜１５６と、ゲート絶縁膜１５６の上に設けられた
ゲート電極１５７とを備えている。そして、半導体層１
８０のうちゲート電極１５７の両側方に位置する領域に
は高濃度のｐ型不純物を含むソース領域１６０ａ及びド
レイン領域１６０ｂが設けられている。また、下地Ｓｉ
膜１１２のうちソース領域１６０ａとドレイン領域１６
０ｂとの間の領域は、ｎ型不純物を含む第１Ｓｉボディ
領域１６２となっており、Ｓｉバッファ膜１１３のうち
第１Ｓｉボディ領域１６２の直上に位置する領域は、高
濃度（約１×１０¹⁹atoms ・ｃｍ^-3）のｎ型不純物を含
む第２Ｓｉボディ領域１６３となっている。そして、Ｓ
ｉＧｅＣ膜１１４のうちソース領域１６０ａとドレイン
領域１６０ｂとの間の領域は、比較的低濃度（約１×１
０¹⁷atoms ・ｃｍ^-3）のｎ型不純物を含むアンドープ層
であるＳｉＧｅチャネル領域１６４となっており、トッ
プＳｉ膜１１５のうちゲート絶縁膜１５６の直下に位置
する領域は低濃度（約１×１０¹⁷atoms ・ｃｍ^-3）のｎ
型不純物を含むＳｉキャップ領域１６５となっている。
なお、ゲート電極１５７の側面上にはシリコン酸化膜か
らなるサイドウォール１６７が設けられている。

【００９２】つまり、Ｓｉチャネル領域１６５とＳｉＧ
ｅ層１６４とにより、上部半導体層が構成されている。
この上部半導体層は、Ｓｉチャネル領域を有しておらず
にＳｉＧｅ層のみからなる構成でもよく、その場合に
は、ＳｉＧｅ層がホールの走行するチャネル領域とな
る。そして、本実施形態では、第１，第２Ｓｉ領域１６
２，１６３により、高濃度ボディ領域が構成されてい
て、高濃度ボディ領域のバンドギャップが、上部半導体
層の少なくとも一部であるＳｉＧｅ層１６４のバンドギ
ャップよりも大きい構造となっている。

【００９３】そして、ＳｉＧｅ−ｐＨＤＴＭＯＳには、
ゲート電極１５７と第２Ｓｉボディ領域１６３とを電気
的に接続する導体部材であるゲートコンタクト（図示せ
ず）とが設けられている。

【００９４】さらに、基板上には、層間絶縁膜１９０
と、層間絶縁膜１９０を貫通してソース・ドレイン領域
１２０ａ，１２０ｂ，１６０ａ，１６０ｂに接触するコ
ンタクト１９１と、コンタクト１９１に接続されて層間
絶縁膜１９０の上に延びるソース・ドレイン電極１９２
とが設けられている。

【００９５】本実施形態の相補型ＨＤＴＭＯＳの製造工
程においては、ＳＯＩ基板の一部である下地Ｓｉ膜は、
結晶成長前にあらかじめイオン注入により濃度が約１×
１０ ¹⁹atoms ・ｃｍ^-3の不純物がドープされたｎ⁺ Ｓｉ
層とｐ⁺ Ｓｉ層とになっている。また、ＵＨＶ−ＣＶＤ
法によりエピタキシャル成長されたＳｉバッファ膜、Ｓ
ｉＧｅ膜及びトップＳｉ膜は、いずれもａｓ−ｇｒｏｗ
ｎの状態では、不純物がドープされていないアンドープ
層となっている。Ｓｉ膜の結晶成長が終了した後に、ｎ
ＨＤＴＭＯＳ領域のボディ領域付近には、濃度が約１×
１０¹⁸atoms ・ｃｍ^-3のｐ型不純物がイオン注入により
ドープされる。また、ｐＨＤＴＭＯＳ領域のボディ領域
の付近には、濃度が約１×１０¹⁸atoms ・ｃｍ^-3のｎ型
不純物がイオン注入によりドープされる。その後、Ｓｉ
Ｇｅ膜及びトップＳｉ膜がエピタキシャル成長される。

【００９６】そして、最上層のＳｉ膜を熱酸化すること
により得られるシリコン酸化膜をゲート絶縁膜とし、そ
の上には高濃度のｎ型不純物がドープされたポリシリコ
ンからなるｎ⁺ 型ゲート電極と、高濃度のｐ型不純物が
ドープされたポリシリコンからなるｐ⁺ 型ゲート電極と
が形成される。その後、各ゲート電極の両側には、高濃
度のｎ型不純物がイオン注入されたｎ⁺ 型ソース・ドレ
イン領域と、高濃度のｐ型不純物がドープされたｐ⁺ 型
ソース・ドレイン領域とが形成され、その上方にソース
電極・ドレイン電極がそれぞれ形成される。

【００９７】本実施形態によると、ｎチャネル層をＳｉ
により構成し、ｐチャネル層をＳｉＧｅによって構成す
ることにより、相補型ＨＤＴＭＯＳが得られる。そし
て、Ｓｉキャップ膜１１５を５ｎｍと薄くできるので、
ｐチャネルを基板表面から５ｎｍ程度に浅くすることが
できる。すなわち、ビルトインポテンシャル状態で、価
電子帯のゲート絶縁膜直下のポテンシャルよりもＳｉＧ
ｅチャネル領域のヘテロ障壁に接する部分のポテンシャ
ルの方を確実に上方に位置させることができるので、Ｓ
ｉキャップ領域１６５のゲート絶縁膜１５６との境界面
における寄生ｐチャネルの形成を効果的に抑制すること
ができる。

【００９８】そして、ｐＨＤＴＭＯＳにおいては、Ｓｉ
Ｇｅチャネル領域１６４がｐチャネルとなるので、ヘテ
ロ接合におけるポテンシャル障壁に正孔を閉じ込めるこ
とにより高速のチャネルとなる。さらに、Ｓｉ層とＳｉ
Ｇｅ層との格子定数の差に起因する圧縮歪みにより、Ｓ
ｉＧｅチャネル領域１６４中の正孔の移動度の向上が期
待できる。また、ＳｉＧｅ膜のＧｅ組成率を高くする
と、ｐＨＤＴＭＯＳのＳｉＧｅチャネル領域の価電子帯
端のポテンシャルがより高くなるので、しきい値電圧の
低下を実現することができ、低消費電力のｐＨＤＴＭＯ
Ｓを得ることができる。

【００９９】図２４は、第４の実施形態のＳｉＧｅ−Ｄ
Ｔ−ｃＨＭＯＳ中のｐＨＤＴＭＯＳと、これと同じボデ
ィ濃度を有するＳｉ−ｐＤＴＭＯＳとのＶｇ−Ｉｄ特性
を比較する図である。図２５は、第４の実施形態のＳｉ
Ｇｅ−ＤＴ−ｃＨＭＯＳ中のｐＨＤＴＭＯＳと、これよ
りも低いボディ濃度を有するＳｉ−ｐＤＴＭＯＳとのＶ
ｇ−Ｉｄ特性を比較する図である。ここでは、ｉＧｅ−
ＤＴ−ｃＨＭＯＳ中のｐＨＤＴＭＯＳ，Ｓｉ−ｐＤＴＭ
ＯＳのＳｉＧｅ層，Ｓｉボディ領域を除く他の要素の寸
法や不純物濃度は共通化されている。

【０１００】図２４からわかるように、本実施形態のＳ
ｉＧｅ−ＤＴ−ｃＨＭＯＳ中のｐＨＤＴＭＯＳでは、Ｓ
ｉ−ｐＤＴＭＯＳに比べ、しきい値電圧が約０．０５Ｖ
低減している。すなわち、トップＳｉ膜−ＳｉＧｅチャ
ネル領域間のヘテロ障壁の谷側部分のポテンシャルが、
ゲート絶縁膜−トップＳｉ膜間の界面のポテンシャルよ
りも高い状態にあることから、本実施形態のＳｉＧｅ−
ＤＴ−ｃＨＭＯＳ中のｐＨＤＴＭＯＳでは、ゲート絶縁
膜−トップＳｉ膜間の界面をキャリアが走行するＳｉ−
ｐＤＴＭＯＳよりもしきい値電圧を低減することができ
るのである。

【０１０１】また、図２５からわかるように、本実施形
態のＳｉＧｅ−ＤＴ−ｃＨＭＯＳ中のｐＨＤＴＭＯＳと
Ｓｉ−ｐＤＴＭＯＳとのしきい値電圧が等しくなるよう
に設定した場合、ボディ濃度を高くして高駆動力を示す
ことがわかる。これは、基板濃度を高く設定することに
より基板バイアス係数を大きくして高駆動力を発揮する
ことができる。これにより、本実施形態のＳｉＧｅ−Ｄ
Ｔ−ｃＨＭＯＳ中のｐＨＤＴＭＯＳｐチャネルは、Ｓｉ
−ｐＤＴＭＯＳに比べて、低しきい値電圧，高駆動力で
耐ショートチャネル効果の高いデバイスの製造が可能で
ある。

【０１０２】次に、本実施形態のＳｉＧｅ−ＤＴ−ｃＨ
ＭＯＳ中のｎＨＤＴＭＯＳは、第１の実施形態に示すよ
うに、高濃度ボディ領域の存在によって、しきい値電圧
が低く抑制され，耐ショートチャネル効果機能の高い，
高速動作可能なデバイスである。

【０１０３】このように、第１の実施形態で示したｎＨ
ＤＴＭＯＳと上述したｐＨＤＴＭＯＳを用いた本実施形
態のｃＨＤＴＭＯＳは、ｎＨＤＴＭＯＳとｐＨＤＴＭＯ
Ｓとで膜の構造が共通であるため、プロセス上の手間や
困難さがなく、しかも、ｎＨＤＴＭＯＳ，ｐＨＤＴＭＯ
Ｓ共に低しきい値電圧で高速動作を実現できる。

【０１０４】なお、本実施形態では、トップＳｉ膜（ｎ
チャネル層）よりバンドギャップの小さい層を構成する
材料としてＳｉＧｅを用いたｃＨＤＴＭＯＳについて示
したが、ｃＨＭＯＳであっても同様の効果が得られるこ
とは言うまでもない。また、ゲート電極としてミッドギ
ャップの材料（例えばタングステン）を用いた場合にも
同様な効果が得られる。

【０１０５】（第５の実施形態）本実施形態において
は、Ｓｉ層及びＳｉＣ層からなる上部半導体層の下方
に、ＳｉＣ層よりもバンドギャップの大きい、かつ、よ
り高濃度の不純物を含む高濃度ボディ領域を設けるとと
もに、ゲート電極と高濃度ボディ領域とを短絡させたｐ
チャネル型ヘテロＤＴＭＯＳＦＥＴ（以下、ＳｉＣ−ｐ
ＨＤＴＭＯＳという）について説明する。

【０１０６】図２６は、第５の実施形態のＳｉＣ−ｐＨ
ＤＴＭＯＳの構造を示す断面図である。図２６に示すよ
うに、本実施形態のＳｉＣ−ｐＨＤＴＭＯＳは、ｐ型の
Ｓｉ基板５０と、Ｓｉ基板に酸素イオンを注入するなど
の方法により形成された厚み約１００ｎｍの埋め込み酸
化膜５１と、埋め込み酸化膜５１の上に設けられた厚み
約８５ｎｍの半導体層８０とを有している。半導体層８
０は、ＳＯＩ基板の上部を構成する下地Ｓｉ膜５２と、
下地Ｓｉ膜５２の上にＵＨＶ−ＣＶＤ法によりエピタキ
シャル成長された厚み約１０ｎｍのＳｉバッファ膜５３
と、Ｓｉバッファ膜５３の上にＵＨＶ−ＣＶＤ法により
エピタキシャル成長された厚み約１５ｎｍのＳｉＣ膜５
４と、ＳｉＣ膜５４の上にＵＨＶ−ＣＶＤ法によりエピ
タキシャル成長された厚み約５ｎｍのトップＳｉ膜５５
とから構成されている。下地Ｓｉ膜５２には、Ｓｉバッ
ファ膜５３やＳｉＣ膜５４のエピタキシャル成長前に、
予めイオン注入により濃度が５×１０¹⁹ｃｍ^-3程度の高
濃度のｎ型不純物（Ｐ，Ａｓなど）がドープされてい
る。Ｓｉバッファ膜５３には、in-situ ドーピングによ
り濃度５×１０¹⁹ｃｍ^-3程度の高濃度のｎ型不純物
（Ｐ，Ａｓなど）がドープされている。ＳｉＣ膜５４及
びトップＳｉ膜５５には、濃度が１×１０¹⁷ｃｍ^-3程度
のしきい値制御用ｎ型不純物が含まれている。ＳｉＣ膜
５４及びトップＳｉ膜５５はアンドープ層であるが、ボ
ディ領域などからの不純物の拡散によってこの程度の不
純物濃度を有することになる。ただし、キャリア移動度
の向上のためには、トップＳｉ膜５５にはできるだけ不
純物が含まれていないことが好ましい。ＳｉＣ膜５４の
Ｃ含有率は３％である。

【０１０７】さらに、ＳｉＣ−ｐＨＤＴＭＯＳは、トッ
プＳｉ膜５５を熱酸化して形成されたシリコン酸化膜か
らなるゲート絶縁膜５６と、ゲート絶縁膜５６の上に設
けられたｐ⁺ ポリシリコンからなるゲート電極５７とを
備えている。そして、半導体層３０，つまり下地Ｓｉ膜
５２，Ｓｉバッファ膜５３，ＳｉＣ膜５４及びトップＳ
ｉ膜５５のうちゲート電極５７の両側方に位置する領域
には高濃度のｐ型不純物を含むソース領域６０ａ及びド
レイン領域６０ｂが設けられている。また、下地Ｓｉ膜
５２のうちソース領域６０ａとドレイン領域６０ｂとの
間の領域は第１Ｓｉボディ領域６２となっており、Ｓｉ
バッファ膜５３のうち第１Ｓｉボディ領域６２の直上に
位置する領域は、第２Ｓｉボディ領域６３となってい
る。そして、ＳｉＣ膜５４のうちソース領域６０ａとド
レイン領域６０ｂとの間の領域は、ＳｉＣ領域６４とな
っており、トップＳｉ膜５５のうちゲート絶縁膜５６の
直下に位置する領域は低濃度のｎ型不純物を含むＳｉチ
ャネル領域６５となっている。

【０１０８】本実施形態では、Ｓｉチャネル領域２５と
ＳｉＣ領域６４とにより、上部半導体層が構成されてい
る。この上部半導体層は、Ｓｉチャネル領域を有してお
らずにＳｉＣ領域のみからなる構成でもよく、その場合
には、ＳｉＣ領域がホールの走行するチャネル領域とな
る。そして、本実施形態では、第１，第２Ｓｉボディ領
域６２，６３により、高濃度ボディ領域が構成されてい
て、高濃度ボディ領域のバンドギャップが、上部半導体
層の少なくとも一部であるＳｉＣ領域６４のバンドギャ
ップよりも大きい構造となっている。

【０１０９】なお、ゲート電極５７の側面上には、シリ
コン酸化膜からなるサイドウォール６７が設けられてい
る。

【０１１０】さらに、ＳｉＣ−ｎＨＤＴＭＯＳにおいて
は、ゲート電極５７とボディ領域（ＳｉＣボディ領域６
４及び第１，第２Ｓｉボディ領域６２，６３）とを互い
に接続するゲートコンタクト（図示せず）が設けられて
いる。このゲートコンタクトの構造は、図１１（ａ），
（ｃ）に示すゲートコンタクト２６と同じである。

【０１１１】図２７は、第５の実施形態のＳｉＣ−ｐＨ
ＤＴＭＯＳのＶｇ−Ｉｄ特性と、ＳｉＧｅ膜の代わりに
Ｓｉ膜を用いた従来のｐＤＴＭＯＳ（以下、Ｓｉ−ｐＤ
ＴＭＯＳという）のＶｇ−Ｉｄ特性とを比較する図であ
る。ここでは、ＳｉＣ−ｐＨＤＴＭＯＳ，Ｓｉ−ｐＤＴ
ＭＯＳのＳｉＣボディ領域，Ｓｉボディ領域を除く他の
要素の寸法や不純物濃度は共通化されている。ＳｉＣ−
ｐＨＤＴＭＯＳ，Ｓｉ−ｐＤＴＭＯＳ共に、ボディ濃度
は１×１０¹⁹ｃｍ^-3であり、ゲート絶縁膜の厚みは３ｎ
ｍとしている。

【０１１２】図２７から２わかるように、本実施形態の
ＳｉＣ−ｐＨＤＴＭＯＳは、従来のｐＤＴＭＯＳに比べ
て、しきい値電圧の上昇が抑制されている。その理由
は、以下のように考えられる。

【０１１３】本実施形態においては、ＳｉＣ層のバンド
ギャップがＳｉ層よりも小さく、かつ、Ｓｉ層ーＳｉＣ
層間のヘテロ障壁が伝導帯端に現れる。そして、第１紺
ｍ第２の実施形態から容易に類推することができるよう
に、ＳｉＣボディ領域６４の下方に、第１Ｓｉボディ領
域６２及び第２Ｓｉボディ領域６３という高濃度ボディ
領域が設けられているので、Ｓｉチャネル領域における
価電子帯端のポテンシャルが高くなる。これは、第１の
実施形態と同様に、第１，第２Ｓｉボディ領域６２，６
３中の電子がＳｉＣボディ領域−第２Ｓｉボディ領域間
のヘテロ障壁の谷側部に蓄えられるからである。そし
て、その結果、本実施形態のｐＨＤＴＭＯＳによると、
ボディ領域の不純物濃度を高くすることでボディ領域の
低抵抗化を図りつつ、しきい値電圧の低い，高い駆動力
を有するとともに、短チャネル効果に対する耐性の高い
トランジスタで得られることになる。

【０１１４】すなわち、本実施形態のＳｉＣ−ｐＨＤＴ
ＭＯＳにより、他の特性を犠牲にすることなくしきい値
電圧の上昇を抑制でき、ボディ濃度を高く設定すること
ができるため、ＣＲ遅延による高速動作の妨げを解消し
うるデバイスが実現することになる。

【０１１５】なお、本実施形態では、チャネル層下部に
存在するチャネル層よりバンドギャップの小さい層を構
成する材料としてＳｉＣを用いたＤＴＭＯＳについて示
したが、ＳｉＣを用いたホモ接合型のｐＤＴＭＯＳを構
成した場合にも、本実施形態と同様の効果が得られるこ
とは言うまでもない。また、ゲート電極としてミッドギ
ャップの材料（例えばタングステン）からなるものを用
いた場合にも、本実施形態と同様の効果が得られる。

【０１１６】（その他の実施形態）上記第１の実施形態
において説明したＳｉ／ＳｉＧｅヘテロ接合を有するｎ
ＨＤＴＭＯＳと、上記第５の実施形態で説明したＳｉ／
ＳｉＣヘテロ接合を有するｐＨＭＯＳ又はｐＨＤＴＭＯ
Ｓを利用して、相補型ＨＭＯＳ又は相補型ＨＤＴＭＯＳ
を構成することができる。

【０１１７】ＳｉＧｅ−ｎＨＭＯＳ又はＳｉＧｅ−ｎＨ
ＤＴＭＯＳにおいて、トップＳｉ膜はなくてもよい。そ
の場合、ＳｉＧｅ層又はＳｉＣ領域がチャネル領域とし
て機能することになる。

【０１１８】ＳｉＧｅ結晶にＣを微量（約３％程度ま
で）を含むＳｉＧｅＣ混晶を用いたＳｉＧｅＣ膜を、上
記各実施形態のＳｉＧｅ膜又はＳｉＣ膜の代わりに用い
ることができる。この場合、Ｃの存在により不純物の拡
散抑制機能が高くなるので、各層の不純物濃度を設計範
囲に収めることが容易となる。また、ＳｉＧｅＣ層のＧ
ｅ組成率とＣ組成率との調整により、バンドギャップを
適宜調整することができ、かつ、Ｓｉ層との間に形成さ
れるヘテロ障壁の高さを価電子帯側と伝導帯側とで調整
することができる。

【０１１９】

【発明の効果】本発明は、チャネル領域を含む上部半導
体層の少なくとも一部よりもバンドギャップの大きい、
かつ、より高濃度の不純物を含む高濃度ボディ領域を設
けたので、しきい値電圧の上昇を抑制しつつ、駆動力の
大きい，かつ高速動作が可能なデバイスを得ることがで
きる。

【図面の簡単な説明】

【図１】従来のＤＴＭＯＳの構造を模式的に示す断面図
である。

【図２】従来のＤＴＭＯＳの構造を模式的に示す平面図
である。

【図３】第１の実施形態のＳｉＧｅ−ｎＨＭＯＳの構造
を示す断面図である。

【図４】第１の実施形態のＳｉＧｅ−ｎＨＭＯＳのＶｇ
−Ｉｄ特性のボディ濃度依存性を示す図である。

【図５】第１の実施形態のＳｉＧｅ−ｎＨＭＯＳのｉＧ
ｅ膜の代わりにＳｉ膜を用いた従来のＳｉ−ｎＭＯＳの
Ｖｇ−Ｉｄ特性を示す図である。

【図６】（ａ）〜（ｃ）は、それぞれ順に、ボディ濃度
が１×１０¹⁹ｃｍ^-3のときの不純物濃度プロファイルを
示す図，ビルトインポテンシャルを示すエネルギーバン
ド図及びキャリア濃度の分布状態を示す図である。

【図７】（ａ）〜（ｃ）は、それぞれ順に、ボディ濃度
が５×１０¹⁸ｃｍ^-3のときの不純物濃度プロファイルを
示す図，ビルトインポテンシャルを示すエネルギーバン
ド図及びキャリア濃度の分布状態を示す図である。

【図８】（ａ）〜（ｃ）は、それぞれ順に、ボディ濃度
が２×１０¹⁸ｃｍ^-3のときの不純物濃度プロファイルを
示す図，ビルトインポテンシャルを示すエネルギーバン
ド図及びキャリア濃度の分布状態を示す図である。

【図９】ボディ濃度が１×１０¹⁸ｃｍ^-3のときのＳｉチ
ャネル層，ＳｉＧｅ層及び第１，第２Ｓｉボディ領域を
通過する断面における不純物濃度プロファイル及び縦方
向の電界強度を示す図である。

【図１０】ボディ濃度が１×１０¹⁹ｃｍ^-3のときの不純
物濃度プロファイル及び縦方向の電界強度を示す図であ
る。

【図１１】（ａ），（ｂ），（ｃ）は、それぞれ順に、
本実施形態のＨＤＴＭＯＳの構造を示す平面図、図１１
（ａ）のXIb−XIb線における断面図、図１１（ａ）のXI
c−XIc線における断面図である。

【図１２】第２の実施形態のＨＤＴＭＯＳの構造をさら
に詳細に示す断面図である。

【図１３】第２の実施形態のＳｉＧｅ−ｎＨＤＴＭＯＳ
のＶｇ−Ｉｄ特性のボディ濃度依存性を示す図である。

【図１４】ＳｉＧｅ膜の代わりにＳｉ膜を用いた従来の
ｎＤＴＭＯＳのＶｇ−Ｉｄ特性のボディ濃度依存性を示
す図である。

【図１５】第２の実施形態のゲート電極に代えて、ミッ
ドギャップの材料であるタングステンからなるゲート電
極を用いたＳｉＧｅ−ｎＨＤＴＭＯＳのＶｇ−Ｉｄ特性
のボディ濃度依存性を示す図である。

【図１６】タングステンからなるゲート電極を用いたＳ
ｉ−ｎＤＴＭＯＳのＶｇ−Ｉｄ特性のボディ濃度依存性
を示す図である。

【図１７】第３の実施形態のＨＤＴＭＯＳの断面図であ
る。

【図１８】第３の実施形態のＨＤＴＭＯＳの平面図であ
る。

【図１９】第３の実施形態のＳｉＧｅ−ｎＨＤＴＭＯＳ
のＶｇ−Ｉｄ特性及びＶｇ−Ｉｂ特性のボディ濃度依存
性を示す図である。

【図２０】ＳｉＧｅ膜の代わりにＳｉ膜を用いたＳｉ−
ｎＤＴＭＯＳのＶｇ−Ｉｄ特性及びＶｇ−Ｉｂ特性のＶ
ｇ−Ｉdb特性のボディ濃度依存性を示す図である。

【図２１】（ａ）〜（ｃ）は、それぞれ順に、ボディ濃
度が１×１０¹⁹ｃｍ^-3のときの不純物濃度プロファイル
を示す図，ビルトインポテンシャルを示すエネルギーバ
ンド図及びキャリア濃度の分布状態を示す図である。

【図２２】ＳｉＧｅ層の下端から高濃度ボディ領域の上
端までの距離に対する，ＳｉＧｅ−ＤＴＭＯＳとＳｉ−
ＤＴＭＯＳとのしきい値電圧の差（ΔＶｔ）の関係を示
す図である。

【図２３】第４の実施形態のＳｉＧｅ−ＤＴーｃＨＭＯ
Ｓの構造を示す断面図である。

【図２４】第４の実施形態のＳｉＧｅ−ＤＴ−ｃＨＭＯ
Ｓ中のｐＨＤＴＭＯＳと、これと同じボディ濃度を有す
るＳｉ−ｐＤＴＭＯＳとのＶｇ−Ｉｄ特性を比較する図
である。

【図２５】第４の実施形態のＳｉＧｅ−ＤＴ−ｃＨＭＯ
Ｓ中のｐＨＤＴＭＯＳと、これよりも低いボディ濃度を
有するＳｉ−ｐＤＴＭＯＳとのＶｇ−Ｉｄ特性を比較す
る図である。

【図２６】第５の実施形態のＳｉＣ−ｐＨＤＴＭＯＳの
構造を示す断面図である。

【図２７】第５の実施形態のＳｉＣ−ｐＨＤＴＭＯＳの
Ｖｇ−Ｉｄ特性と、ＳｉＧｅ膜の代わりにＳｉ膜を用い
たＳｉ−ｐＤＴＭＯＳのＶｇ−Ｉｄ特性とを比較する図
である。

【符号の説明】

１０Ｓｉ基板１１埋め込み酸化膜１２下地Ｓｉ膜１３Ｓｉバッファ膜１４ＳｉＧｅ膜１５トップＳｉ膜１６ゲート絶縁膜１７ゲート電極２０ａソース領域２０ｂドレイン領域２２第１Ｓｉボディ領域２３第２Ｓｉボディ領域２４ＳｉＧｅ層２５Ｓｉチャネル領域ＳソースＧゲートＤドレイン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６２２６２６Ｚ３０１Ｂ３０１Ｘ (72)発明者久保実大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5F052 DA01 DA03 JA01 KA03 5F110 AA01 AA08 BB04 CC02 DD05 DD13 EE04 EE09 EE31 FF02 FF23 GG01 GG02 GG12 GG19 GG20 GG24 GG25 GG28 GG29 GG32 GG34 GG37 GG44 GG52 GG60 NN78 5F140 AA01 AA06 AB03 AC10 AC28 AC36 BA01 BA02 BA05 BB13 BB18 BC12 BE07 BF01 BF04 BF07 BG08 BG12

Claims

【特許請求の範囲】

【請求項１】半導体基板上に電界効果型トランジスタ
を設けてなる半導体装置であって、上記電界効果型トランジスタは、上記半導体基板上に設けられたゲート絶縁膜及びゲート
電極と、上記半導体基板内の上記ゲート電極の両側方に位置する
領域に設けられ第１導電型不純物を含むソース・ドレイ
ン領域と、上記半導体基板内の上記ソース・ドレイン領域間に位置
する領域に設けられ、チャネル領域を含む上部半導体層
と、上記上部半導体層の下方に設けられ、上記上部半導体層
の少なくとも一部よりバンドギャップの大きい，かつ，
より高濃度の第２導電型不純物を含む高濃度ボディ領域
とを備えている半導体装置。
【請求項２】請求項１に記載の半導体装置において、上記ボディ領域に存在する不純物濃度の最大値は、上記
上部半導体層中の不純物濃度の最大値よりも５倍以上で
あることを特徴とする半導体装置。
【請求項３】請求項１又は２に記載の半導体装置にお
いて、上記高濃度ボディ領域の上端が、上記上部半導体層の上
記少なくとも一部の下端から２０ｎｍ以内だけ下方に存
在することを特徴とする半導体装置。
【請求項４】請求項１〜３のうちいずれか１つに記載
の半導体装置において、上記上部半導体層は、上記少なくとも一部を構成する下
層と、該下層よりもバンドギャップの大きい上層とを含
み、上記上層がチャネル領域として機能することを特徴とす
る半導体装置。
【請求項５】請求項１〜４のうちいずれか１つに記載
の半導体装置において、上記上部半導体層の上記少なくとも一部と上記高濃度ボ
ディ領域との間のヘテロ接合部には、上記上部半導体層
のキャリアが走行するバンドとは反対側のバンドの方
に、主となるバンドオフセットが形成されていることを
特徴とする半導体装置。
【請求項６】請求項１〜５のうちいずれか１つに記載
の半導体装置において、上記ゲート電極がポリシリコンまたは金属により構成さ
れていることを特徴とする半導体装置。
【請求項７】請求項１〜６のうちいずれか１つに記載
の半導体装置において、上記半導体基板がＳＯＩ基板であることを特徴とする半
導体装置。
【請求項８】請求項１〜７のうちいずれか１つに記載
の半導体装置において、上記高濃度ボディ領域がシリコン層であり、上記上部半導体層の上記少なくとも一部が、シリコンお
よびゲルマニウムを含む半導体層により構成されている
ことを特徴とする半導体装置。
【請求項９】請求項８に記載の半導体装置において、上記上部半導体層は、上記少なくとも一部と上記ゲート
絶縁膜との間に介在するシリコン層をさらに含んでいる
ことを特徴とする半導体装置。
【請求項１０】請求項９に記載の半導体装置におい
て、上記電界効果型トランジスタが、ｎチャネル電界効果型
トランジスタとして動作することを特徴とする半導体装
置。
【請求項１１】請求項１０に記載の半導体装置におい
て、上記半導体基板上に設けられたもう１つのゲート絶縁膜
及びもう１つのゲート電極と、上記半導体基板内の上記もう１つのゲート電極の両側方
に位置する領域に設けられ第１導電型不純物を含むもう
１つのソース・ドレイン領域と、上記半導体基板内の上記もう１つのソース・ドレイン領
域間に位置する領域に設けられ、チャネル領域を含むも
う１つの上部半導体層と、上記もう１つの上部半導体層の下方に設けられたボディ
領域とを有するｐチャネル電界効果型トランジスタをさ
らに備えていることを特徴とする半導体装置。
【請求項１２】請求項１１に記載の半導体装置におい
て、上記ｐチャネル電界効果型トランジスタの上記もう１つ
の上部半導体層は、上記ｎチャネル電界効果型トランジスタの上記上部半導
体層の下層と同じ構成を有する半導体層からなる下層
と、上記ｎチャネル電界効果型トランジスタの上記上部半導
体層の上層と同じ構成を有する半導体層からなる上層と
を含んでいることを特徴とする半導体装置。
【請求項１３】請求項１〜１２のうちいずれか１つに
記載の半導体装置において、上記上部半導体層の上記少なくとも一部が、シリコン，
ゲルマニウム及び炭素を含む半導体層により構成されて
いることを特徴とする半導体装置。
【請求項１４】請求項１〜７のうちいずれか１つに記
載の半導体装置において、上記上部半導体層の上記少なくとも一部が、シリコン及
び炭素を含む半導体層により構成されていることを特徴
とする半導体装置。
【請求項１５】請求項１４に記載の半導体装置におい
て、上記上部半導体層は、上記少なくとも一部と上記ゲート
絶縁膜との間に介在するシリコン層をさらに含んでいる
ことを特徴とする半導体装置。
【請求項１６】請求項１５に記載の半導体装置におい
て、上記電界効果型トランジスタは、ｐチャネル電界効果型
トランジスタとして動作することを特徴とする半導体装
置。
【請求項１７】請求項１６に記載の半導体装置におい
て、上記半導体基板上に設けられたもう１つのゲート絶縁膜
及びもう１つのゲート電極と、上記半導体基板内の上記もう１つのゲート電極の両側方
に位置する領域に設けられ第１導電型不純物を含むもう
１つのソース・ドレイン領域と、上記半導体基板内の上記もう１つのソース・ドレイン領
域間に位置する領域に設けられ、チャネル領域を含むも
う１つの上部半導体層と、上記もう１つの上部半導体層の下方に設けられたボディ
領域とを有するｎチャネル電界効果型トランジスタをさ
らに備えていることを特徴とする半導体装置。
【請求項１８】請求項１７に記載の半導体装置におい
て、上記ｎチャネル電界効果型トランジスタの上記もう１つ
の上部半導体層は、上記ｐチャネル電界効果型トランジスタの上記上部半導
体層の下層と同じ構成を有する半導体層からなる下層
と、上記ｐチャネル電界効果型トランジスタの上記上部半導
体層の上層と同じ構成を有する半導体層からなる上層と
を含んでいることを特徴とする半導体装置。
【請求項１９】請求項１〜１８のうちいずれか１つに
記載の半導体装置において、上記ゲート電極と上記高濃度ボディ領域とは、互いに電
気的に接続されていることを特徴とする半導体装置。