JP2007509503A - 半導体構造および半導体構造を製造する方法 - Google Patents

半導体構造および半導体構造を製造する方法 Download PDF

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Abstract

【課題】 半導体デバイスおよび半導体デバイスを製造する方法を提供することにある。
【解決手段】 この半導体デバイスは、ｐＦＥＴおよびｎＦＥＴ用のチャネルを含む。ｎＦＥＴチャネルのチャネル内にはＳｉＧｅ層を成長させ、ｐＦＥＴチャネル内には炭化シリコン層を成長させる。ＳｉＧｅ層および炭化シリコン層は、上に重なって成長させたエピタキシャル層内に応力成分を発生させるために、下にあるＳｉ層の格子回路網と整合する。一実現例では、これにより、ｐＦＥＴチャネル内に圧縮成分が発生し、ｎＦＥＴチャネル内に引張成分が発生する。他の一実現例では、ｎＦＥＴチャネルとｐＦＥＴチャネルの両方にＳｉＧｅ層を成長させる。この実現例では、ｐＦＥＴチャネル内の応力レベルは約３ＧＰａを上回るものでなければならない。
【選択図】 図６

Description

本発明は、一般に、半導体デバイスおよび製造方法に関し、詳細には、半導体デバイスと、デバイス形成中にデバイス内に引張応力および圧縮応力を課す製造方法に関する。
半導体デバイス基板内の機械的応力はデバイス・パフォーマンスを調節することができる。すなわち、半導体デバイス内の応力は、半導体デバイス特性を促進するものとして知られている。したがって、半導体デバイスの特性を改善するために、ｎ型デバイス（たとえば、ＮＦＥＴ）またはｐ型デバイス（たとえば、ＰＦＥＴ）あるいはその両方のチャネル内に引張応力または圧縮応力あるいはその両方を発生させる。しかし、引張応力または圧縮応力のいずれかである同じ応力成分は、ｎ型デバイスおよびｐ型デバイスの特性に際だった影響を及ぼす。
集積回路（ＩＣ）チップ内のｎＦＥＴとｐＦＥＴの両方のパフォーマンスを最大限にするために、ｎＦＥＴおよびｐＦＥＴについてそれぞれ異なるように応力成分を設計し適用しなければならない。これは、ｎＦＥＴのパフォーマンスに有益な応力のタイプが一般にｐＦＥＴのパフォーマンスには不利であるからである。詳細には、デバイスが引張状態（たとえば、プレーナ・デバイス内の電流の流れの方向）にあるときに、ｎＦＥＴのパフォーマンス特性は促進されるが、ｐＦＥＴのパフォーマンス特性は減少する。ｎＦＥＴ内の引張応力とｐＦＥＴ内の圧縮応力を選択的に発生させるために、独特なプロセスおよび異なる組み合わせの材料が使用される。
たとえば、ｎＦＥＴおよびｐＦＥＴ内にそれぞれ適切な応力を形成するために、トレンチ分離構造が提案されている。この方法が使用されると、ｎＦＥＴデバイス用の分離領域は、縦方向（たとえば、電流の流れの方向と平行）および横方向（たとえば、電流の流れの方向に対して垂直）にｎＦＥＴデバイス上に第１のタイプの機械的応力を加える第１の分離材料を含む。さらに、ｐＦＥＴには第１の分離領域および第２の分離領域が設けられ、ｐＦＥＴデバイスのそれぞれの分離領域は横方向および縦方向にｐＦＥＴデバイス上に固有の機械的応力を加える。
代わって、ＦＥＴデバイスのチャネル内に適切な応力を選択的に誘導するために、ゲート側壁上のライナが提案されている（たとえば、オオツカ他によるＩＥＤＭ ２０００の５７５ページを参照されたい）。ライナを設けることにより、トレンチ分離充填技法の結果として加えられる応力よりデバイスにより接近して適切な応力が加えられる。
オオツカ他によるＩＥＤＭ ２０００の５７５ページ
これらの方法は、ｎＦＥＴデバイスに引張応力が加えられ、ｐＦＥＴデバイスの縦方向に沿って圧縮応力が加えられる構造を提供するが、追加の材料またはより複雑な処理あるいはその両方を必要とする可能性があり、したがって、結果的にコストが高くなる。さらに、このような状況で加えることができる応力のレベルは典型的には中程度（すなわち、数百ＭＰａ程度）である。したがって、ｎＦＥＴおよびｐＦＥＴのチャネル内に大きい引張応力および圧縮応力をそれぞれ発生させるために、より費用効果が高く簡易な方法を提供することが望ましい。
本発明の第１の態様では、半導体構造を製造するための方法が提供される。この方法は、基板内にｐ型電界効果トランジスタ（ｐＦＥＴ）チャネルおよびｎ型電界効果トランジスタ（ｎＦＥＴ）チャネルを形成するステップを含む。基板の格子定数とは異なる格子定数を有する第１の材料層がｐＦＥＴチャネル内に設けられ、基板の格子定数とは異なる格子定数を有する第２の材料層がｎＦＥＴチャネル内に設けられる。ｐＦＥＴチャネル内の第１の材料層およびｎＦＥＴチャネル内の第２の材料層の上にエピタキシャル半導体層が形成される。ｐＦＥＴチャネルおよびｎＦＥＴチャネル内に応力成分が発生するように、エピタキシャル半導体層は実質的に基板と同じ格子定数を有する。
本発明の他の態様では、半導体構造を製造する方法が提供される。この方法は、Ｓｉまたはシリコン・オン・インシュレータなどの基板層内にｐＦＥＴチャネルおよびｎＦＥＴチャネルを形成するステップを含む。基板層の格子定数とは異なる格子定数を有する第１の材料層がｐＦＥＴチャネル内に設けられ、基板層の格子定数とは異なる格子定数を有する第２の材料層がｎＦＥＴチャネル内に設けられる。ｐＦＥＴチャネル内の第１の材料層およびｎＦＥＴチャネル内の第２の材料層の上にエピタキシャル半導体層が形成される。エピタキシャル半導体層は実質的に基板層と同じ格子定数を有し、したがって、ｐＦＥＴチャネル内の第１の材料層およびｎＦＥＴチャネル内の第２の材料層の応力成分とは反対の応力成分を発生させる。
本発明のさらに他の態様では、半導体構造は、たとえば、Ｓｉ層などの基板内に形成されたｐＦＥＴチャネルおよびｎＦＥＴチャネルを含む。Ｓｉ層内に浅いトレンチ分離構造が形成され、ｐＦＥＴチャネル内の第１の材料層はＳｉ層の格子定数とは異なる格子定数を有する。ｎＦＥＴチャネル内の第２の材料層はＳｉ層の格子定数とは異なる格子定数を有する。ｐＦＥＴチャネル内の第１の材料層およびｎＦＥＴチャネル内の第２の材料層の上に形成されたエピタキシャル半導体層は実質的にＳｉ層と同じ格子定数を有し、したがって、ｐＦＥＴチャネルおよびｎＦＥＴチャネル内に所望の応力成分を発生させる。
本発明は、ＣＭＯＳデバイスのｎＦＥＴチャネル内に引張応力を提供し、ｐＦＥＴチャネル内に圧縮応力を提供する半導体デバイスおよび製造方法を対象とする。一実施形態では、デバイス・パフォーマンスを高めるために、ｐＦＥＴチャネル内に高い引張応力も提供することができる。本発明の一実施形態では、ｎＦＥＴおよびｐＦＥＴを形成するエリア内のシリコン層内にチャネルが形成される。次にチャネルは、下にあるシリコン層の格子定数と整合しない自然発生の格子定数を有するシリコン・ベースの材料で充填される。これらの材料を適用することにより、ｎＦＥＴおよびｐＦＥＴのチャネル内の上に重なるエピタキシャル層内にそれぞれ引張力または圧縮力あるいはその両方が発生する。一実施形態では、ｎＦＥＴチャネルとｐＦＥＴチャネルを同時に形成することができる。本発明の形成プロセスを使用することにより、デバイス特性の改善ならびに歩留まりの上昇およびデバイス欠陥の低減を達成することができる。また、本発明の形成プロセスにより、製造コストの低減も実現することができる。
図１〜図６は、本発明によるデバイスを形成するための形成プロセスを表している。図１では、たとえば、シリコン・オン・インシュレータ（ＳＯＩ：silicon-on-insulator）などの基板１０を設ける。これは、埋め込み酸化物層１５とシリコン・オン・インシュレータ層２０（たとえば、Ｓｉ層）とを含む。ＳＯＩウェハは、当技術分野で周知のＳＩＭＯＸまたは結合技法のいずれかによって形成することができるであろう。一実施形態では、Ｓｉ層２０は約３００Å〜１５００Åであるが、本発明では特定の適用例に応じてＳｉ層２０の高さの変更が企図されていることを十分理解されたい。
さらに図１を参照すると、次に、パッド酸化、パッド窒化物付着、リソグラフィ・ベースのパターン形成、窒化物と酸化物とシリコンからなるスタックに対する埋め込み酸化物までの反応性イオン・エッチング（ＲＩＥ）、エッジ酸化、ライナ付着、充填付着、および化学機械的研磨の標準技法を使用して、浅いトレンチ分離機構（ＳＴＩ）２５を形成するためにＳｉ層２０にパターン形成する。このＳＴＩ形成プロセスは当技術分野で周知のものである。次にパッド窒化物を剥離する。
次に図２を参照すると、ＳＴＩ領域２５およびＳｉ層２０の研磨表面の上に酸化物層３２を付着させる。この酸化物層３２の高さは、様々になる可能性があり、一実施形態では、約２００Åである。酸化物層３２の上にフォトレジスト層３５を付着させるが、このフォトレジスト層は、任意の既知のフォトレジスト材料にすることができる。既知のマスキングおよびリソグラフィ・パターン形成技法を使用した後、フォトレジスト層３５および酸化物層３２上で、たとえば、反応性イオン・エッチングを実行する。このステップの反応性イオン・エッチングは、酸化物層に応じて選択的なものにすることができる。これは、ｐＦＥＴチャネル４０とｎＦＥＴチャネル４５を同時に形成するプロセスを開始する。酸化物エッチングの後、図３に図示されている通り、反応性イオン・エッチングを使用してＳｉ層２０に選択的にエッチングを施す。
代替ステップでは、必要なエッチングの深さに応じて１０ｋｅＶ〜１００ｋｅＶの範囲内のエネルギーで２ｅ１４＃／ｃｍ2〜１ｅ１５＃／ｃｍ2という典型的な投与量のＧｅ注入を使用して、まずＳｉをアモルファス化する。この任意選択のアモルファス化ステップを使用すると、エッチング品質を改善することができる。いずれの形成においても、チャネル４０および４５は、それぞれｐＦＥＴおよびｎＦＥＴの配置に対応してＳｉ層２０内に形成される。一実現例では、チャネル４０および４５は、Ｓｉ層２０内の約２００Å〜４００Åの深さまでエッチングされる。しかし、この深さは、本発明とともに使用される特定の適用例に応じて様々になる可能性がある。
図４は、本発明による他の形成プロセスを表している。この形成プロセスでは、任意の既知のプロセスを使用して、フォトレジスト材料３５を除去する。任意の既知のリソグラフィ・プロセスを使用して、ｐＦＥＴチャネル４０内でハード・マスク５０にパターン形成する。一実施形態では、ハード・マスクは、窒化物材料であり、ｐＦＥＴチャネル４０に隣接した酸化物層３２の上でパターン形成される。ｎＦＥＴチャネル４５内には約１００Å〜３００Åの厚さまでＳｉＧｅ層４５ａをエピタキシャル成長させるが、本発明では他の厚さも企図されている。
孤立している場合、このＳｉＧｅは通常、Ｓｉ層２０より大きい格子定数を有する。すなわち、ＳｉＧｅ材料の格子定数はＳｉ層２０の格子定数と整合しない。しかし、本発明の構造では、ｎＦＥＴチャネル４５内のＳｉＧｅ層４５ａの成長により、ＳｉＧｅ層４５ａの格子構造は下にあるＳｉ層２０の格子構造との整合に資することになる。
Ｓｉ層２０に対するＳｉＧｅ４５ａ（通常、より大きい）の格子整合のおかげで、結果的に、ＳｉＧｅ層４５ａおよび周囲のエリアが圧縮される。しかし、ＳｉＧｅ層の周囲のエリアは、平衡状態を得ようとすることになり、したがって、ＳｉＧｅ層４５ａ上に形成されたエピタキシャルＳｉ層の引張応力が発生する（図６に図示されている通り）。一実施形態では、ＳｉＧｅ層４５ａのＧｅ含有量は、Ｓｉ含有量に対して５％〜５０％の割合にすることができる。
図５では、任意の既知のプロセスによりハード・マスク５０を除去する。任意の既知のリソグラフィ・プロセスを使用して、ｎＦＥＴチャネル４５内でハード・マスク５５にパターン形成する。ハード・マスク５５も、ｎＦＥＴチャネル４５に隣接した酸化物層３２の上で、ならびに、このように成長させたＳｉＧｅ層４５ａの上でパターン形成される。この場合も、一実施形態では、ハード・マスク５５は窒化物材料である。次に、ｐＦＥＴのチャネル４０内には約１００Å〜３００Åの厚さまで炭化シリコン（Ｓｉ:Ｃ）層４０ａをエピタキシャル成長させるが、本発明では他の厚さも企図されている。当業者であれば、図５のプロセス・ステップが図４に図示されているプロセス・ステップより前に同様に実行可能であることを理解するはずである。
孤立している場合、炭化シリコンは通常、Ｓｉ層２０より小さい格子定数を有するであろう。すなわち、炭化シリコン材料の格子定数はＳｉ層２０の格子定数と整合しない。しかし、本発明の構造では、ｐＦＥＴチャネル４０内の炭化シリコン層４０ａの成長により、炭化シリコン層４０ａの格子構造は下にあるＳｉ層２０の格子構造との整合に資することになる。
Ｓｉ層２０に対する炭化シリコン４０ａ（通常、より小さい）の格子整合のおかげで、結果的に、炭化シリコン層４０ａおよび周囲のエリアが引張応力を受ける。ＳｉＧｅ層に関する発現と同様に、炭化シリコン層４０ａの周囲のエリアは、平衡状態を得ようとすることになり、したがって、炭化シリコン層４０ａ上に形成されたエピタキシャルＳｉ層の圧縮応力が発生する。一実施形態では、Ｃ含有量は、Ｓｉ含有量に対して０％〜４％の比率にすることができる。
図６は中間構造を示している。この構造を得るために、図５に関連して述べたものと同様のやり方で、ハード・マスク５５を除去する。それぞれｐＦＥＴおよびｎＦＥＴのチャネル内の炭化シリコン層およびＳｉＧｅ層の上にＳｉエピタキシャル層６０を選択的に成長させる。一実施形態では、Ｓｉエピタキシャル層６０は、ＳｉＧｅ４５ａまたは炭化シリコン４０ａの周囲の構造およびＳｉ絶縁層２０と平衡し、その結果、前述の通り、ｎＦＥＴチャネル４５内に引張応力が発生し、ｐＦＥＴチャネル４０内に圧縮応力が発生する。ＳｉＧｅ層内のＧｅ含有物の濃度を調節することにより、ｎＦＥＴチャネル４５内の引張応力を調節することが可能であることを理解されたい。同様に、炭化シリコン層内のＣの濃度を調節することにより、ｐＦＥＴチャネル４０内の圧縮応力を調節することが可能である。これは、このような材料の格子定数によるものである。
さらに図６を参照すると、次に、選択的に成長させたエピタキシャルＳｉ層６０の上に犠牲酸化物層６５を成長させる。次に、ｎＦＥＴチャネル注入を実行できるように、標準のフォトレジストベースのリソグラフィ技法を使用して、ｐＦＥＴにマスキングを施す。関連のフォトレジスト（図６には図示されていない）を剥離した後、ｎＦＥＴにマスキングを施し（この場合も、標準のフォトレジストベースのリソグラフィ技法を使用する）、ｐＦＥＴチャネル注入を実行し、続いてもう一度、フォトレジスト剥離を実行する。次に、犠牲酸化物層６５を剥離し、図６に図示されている通り、ゲート酸化層７０を成長させる。次に、ｐＦＥＴ領域およびｎＦＥＴ領域内にゲート・ポリシリコン７０を形成する。図６に図示されている構造を形成するために、当業者にとって周知のゲート・ポリ付着および化学機械的研磨を実行する。
ダマシーン（damascene）酸化物層３２を剥離した後、標準のＣＭＯＳ処理によりプロセスを続行することができる。たとえば、任意の既知のプロセスを使用して酸化物層３２を剥離した後、標準のスペーサおよびイオン注入プロセスを実行して、ｐＦＥＴおよびｎＦＥＴの延長部ならびにソース領域およびドレイン領域を形成することができる。
図７〜図１０は、本発明によるデバイスを形成するための他の形成プロセスを表している。図７では、図１と同じ方法で基板およびＳＴＩを形成する。図７では、たとえば、シリコン・オン・インシュレータ（ＳＯＩ）などの基板１０を設ける。これは、埋め込み酸化物層１５とシリコン・オン・インシュレータ層２０とを含む。ＳＯＩウェハは、当技術分野で周知のＳＩＭＯＸまたは結合技法のいずれかによって形成することができるであろう。一実施形態では、Ｓｉ層２０は約３００Å〜１５００Åであるが、本発明では特定の適用例に応じてＳｉ層２０の高さの変更が企図されていることを十分理解されたい。
さらに図７を参照すると、次に、パッド酸化、パッド窒化物付着、リソグラフィ・ベースのパターン形成、窒化物と酸化物とシリコンからなるスタックに対する埋め込み酸化物までの反応性イオン・エッチング（ＲＩＥ）、エッジ酸化、ライナ付着、充填付着、および化学機械的研磨の標準技法を使用して、浅いトレンチ分離機構（ＳＴＩ）２５を形成するためにＳｉ層２０にパターン形成する。このＳＴＩ形成プロセスは当技術分野で周知のものである。次にパッド窒化物を剥離する。
次に図８を参照すると、ＳＴＩ領域２５およびＳｉ層２０の研磨表面の上に酸化物層３２を付着させる。この酸化物層３２の高さは、様々になる可能性があり、一実施形態では、約２００Åである。酸化物層３２の上にフォトレジスト層３５を付着させるが、このフォトレジスト層は、任意の既知のフォトレジスト材料にすることができる。既知のマスキングおよびリソグラフィ・パターン形成技法を使用した後、フォトレジスト層３５および酸化物層３２上で、たとえば、反応性イオン・エッチングを実行する。このステップの反応性イオン・エッチングは、酸化物層に応じて選択的なものにすることができる。これは、ｎＦＥＴチャネル４５を形成するプロセスを開始する。酸化物エッチングの後、反応性イオン・エッチングを使用してＳｉ層２０に選択的にエッチングを施す。任意選択のアモルファスＳｉエッチングを実行すると、エッチング品質を改善することができる。一実現例では、チャネル４５は、Ｓｉ絶縁層２０内の約２００Å〜４００Åの深さまでエッチングされる。しかし、この深さは、本発明とともに使用される特定の適用例に応じて様々になる可能性がある。
代替ステップでは、必要なエッチングの深さに応じて１０ｋｅＶ〜１００ｋｅＶの範囲内のエネルギーで２ｅ１４＃／ｃｍ2〜１ｅ１５＃／ｃｍ2という典型的な投与量のＧｅ注入を使用して、まずＳｉをアモルファス化する。この任意選択のアモルファス化ステップを使用すると、エッチング品質を改善することができる。いずれの形成においても、チャネル４０および４５は、それぞれｐＦＥＴおよびｎＦＥＴの配置に対応してＳｉ層２０内に形成される。一実現例では、チャネル４０および４５は、Ｓｉ層２０内の約２００Å〜４００Åの深さまでエッチングされる。しかし、この深さは、本発明とともに使用される特定の適用例に応じて様々になる可能性がある。
図９は、本発明による他の形成プロセスを表している。この形成プロセスでは、ｎＦＥＴのチャネル４５内には約１００Å〜３００Åの高さまでＳｉＧｅ層４５ａを成長させるが、本発明では他の高さも企図されている。一実施形態では、ＳｉＧｅのＧｅ含有量は、Ｓｉ含有量に対して０％〜５０％の比率にすることができ、好ましくは約１５％にすることができる。次に、ｎＦＥＴチャネル４５内のＳｉＧｅ層４５ａの上にエピタキシャルＳｉ層６０を選択的に成長させる。次に、選択的に成長させたＳｉ層６０の上に犠牲ゲート酸化物層を成長させる。次に、任意の周知の形成プロセスを使用して、ｎＦＥＴマスクおよびウェル注入を設ける。次に、ｎＦＥＴ領域内にゲート酸化物６５ａを形成する。次に、図９に図示されている構造を形成するために、ゲート・ポリシリコン７０ａを付着させ、続いて、当業者にとって周知の化学機械的研磨を実行する。
次に、これと同じプロセスを使用してデバイスのｐＦＥＴを形成することができるが、これは図８および図９によって同様に表すことができる。このＰＦＥＴ構造は、ＳｉＧｅの代わりに炭化シリコンを取り入れている。最終製品は図１０に図示されているが、同図は、選択的炭化シリコン・ゲート酸化物６５ｂとゲート・ポリ７０ｂとを取り入れているＰＦＥＴを示している。酸化物３２を剥離し、標準のＣＭＯＳ処理によりプロセスを続行することができる。これらは、延長部、ソース領域およびドレイン領域、シリサイド形成、窒化物エッチング・ストップ層、接点プロセス、相互接続部などを含む。
本発明のさらに他の実施形態では、ＳｉＧｅ材料によりチャネル内で約３ＧＰａを上回る応力レベルを達成できる場合、ｐＦＥＴチャネルとｎＦＥＴチャネルの両方でＳｉＧｅ材料を使用することができる。この手法は、緩和されていないシステムを必要とするので、大きいＧｅ含有量を容易にする。しがたって、ｐＦＥＴについて説明したＳｉＧｅ付着ステップを使用することが可能である。しかし、高い応力および転位の問題などの競合する必要性があるので、プロセス（Ｇｅ％）ウィンドウは小さい可能性があることを認識されたい。チャネルによる応力レベルは埋め込み材料に比べて比較的低減されているので、埋め込み材料は、ｐＦＥＴ用のこの構造を適用するために、諸実施形態では、約２５％〜３０％より大きいＧｅ率を備えていなければならない。この手法では、独立したｐＦＥＴおよびｎＦＥＴ制御はまったく存在しない。
図１１は、本発明によるｎＦＥＴデバイス内の応力の位置を示している。図１１に図示されている通り、引張応力はｎＦＥＴのチャネル内に存在し、緩和されていないＳｉＧｅの領域は圧縮されている。より具体的には、本発明の構造内では、ＳｉＧｅ層４５ａの格子構造は下にあるＳｉ絶縁層２０の格子構造と整合する。この結果、ＳｉＧｅ層４５ａおよび周囲のエリアは圧縮応力を受けている。周囲のエリアは、平衡状態を得ようとすることになり、したがって、ＳｉＧｅ層４５ａ上に形成されたエピタキシャルＳｉ層６０の引張応力が発生する。
図１２は、本発明によるｐＦＥＴデバイス内の応力の位置を示している。図１２に図示されている通り、圧縮応力はｐＦＥＴのチャネル内に存在し、緩和されていない炭化シリコンの領域は引っ張られている。より具体的には、本発明の構造内では、炭化シリコン層４０ａの格子構造は下にあるＳｉ絶縁層２０の格子構造と整合することになる。この結果、炭化シリコン層４０ａおよび周囲のエリアは引張応力を受けている。ＳｉＧｅ層に関する発現と同様に、炭化シリコン層４０ａの周囲のエリアは、平衡状態を得ようとすることになる。しかし、この結果、炭化シリコン層４０ａ上に形成されたエピタキシャルＳｉ層６０の圧縮応力が発生する。
一実現例では、図６のｎＦＥＴのＳｉエピタキシャル６０内の縦の応力成分（ソースからドレインへの電流の流れの方向の応力）の好ましい範囲は、１００ＭＰａを上回る引張値であり、ｐＦＥＴのＳｉチャネル内では、１００ＭＰａを上回る圧縮値が好ましい。
したがって、本発明の構造では、ｎＦＥＴのチャネル内に引張応力が形成され、ｐＦＥＴ内に圧縮応力が形成される。一実現例では、ｐＦＥＴ内に高い引張応力も形成することができる。このような応力を可能にすることにより、高いデバイス・パフォーマンスを達成することができる。加えて、本発明のプロセスにより、製造コストを削減することができ、その結果、歩留まりが高くなる。
諸実施形態に関して本発明を説明してきたが、当業者であれば、特許請求の範囲の精神および範囲内の変更により本発明を実施できることを認識するであろう。たとえば、本発明は、バルク基板に容易に適用可能なものになりうる。
本発明によるデバイスを形成するための形成プロセスを表す図である。 本発明によるデバイスを形成するための形成プロセスを表す図である。 本発明によるデバイスを形成するための形成プロセスを表す図である。 本発明によるデバイスを形成するための形成プロセスを表す図である。 本発明によるデバイスを形成するための形成プロセスを表す図である。 本発明によるデバイスを形成するための形成プロセスを表す図である。 本発明によるデバイスを形成するための形成プロセスを表す図である。 本発明によるデバイスを形成するための形成プロセスを表す図である。 本発明によるデバイスを形成するための形成プロセスを表す図である。 本発明によるデバイスを形成するための形成プロセスを表す図である。 本発明によるｎＦＥＴデバイス内の応力の位置を示す図である。 本発明によるｐＦＥＴデバイス内の応力の位置を示す図である。

Claims (26)

  1. 半導体構造を製造する方法であって、
    基板内にｐ型電界効果トランジスタ（ｐＦＥＴ）チャネルおよびｎ型電界効果トランジスタ（ｎＦＥＴ）チャネルを形成するステップと、
    前記基板の格子定数とは異なる格子定数を有する第１の材料層を前記ｐＦＥＴチャネル内に設けるステップと、
    前記基板の前記格子定数とは異なる格子定数を有する第２の材料層を前記ｎＦＥＴチャネル内に設けるステップと、
    前記ｐＦＥＴチャネル内の前記第１の材料層および前記ｎＦＥＴチャネル内の前記第２の材料層の上にエピタキシャル半導体層を形成するステップであって、前記ｐＦＥＴチャネルおよび前記ｎＦＥＴチャネル内に応力成分が発生するように、前記エピタキシャル半導体層が実質的に前記基板と同じ格子定数を有するステップと、
    を有する、方法。
  2. 前記ｐＦＥＴチャネルと前記ｎＦＥＴチャネルが同時に形成される、請求項１に記載の方法。
  3. 前記ｐＦＥＴチャネルと前記ｎＦＥＴチャネルが別々に形成される、請求項１に記載の方法。
  4. 前記第１の材料層が、Ｓｉに対する比が約２５％を上回る含有量のＧｅを有するＳｉＧｅである、請求項１に記載の方法。
  5. 前記第１の材料層が、３ＧＰａを上回る引張応力を前記エピタキシャル半導体層内に発生させる、請求項４に記載の方法。
  6. 前記第２の材料層がＳｉＧｅである、請求項１に記載の方法。
  7. 前記第２の材料層が、前記ｎＦＥＴチャネル内の前記エピタキシャル半導体層内に引張応力を発生させる、請求項６に記載の方法。
  8. 前記第１の材料層が炭化シリコンである、請求項１に記載の方法。
  9. 前記エピタキシャル半導体層の上にゲート酸化物構造を形成するステップと、
    前記ゲート酸化物構造の両側の前記基板内に延長部ならびにドレイン領域およびソース領域を形成するステップと、
    をさらに有する、請求項１に記載の方法。
  10. 前記ｎＦＥＴおよびｐＦＥＴチャネルを形成する前記ステップが、約２００Å〜４００Åの深さまで前記Ｓｉ層をエッチングすることを含む、請求項１に記載の方法。
  11. 前記ｎＦＥＴチャネルの上にハード・マスクを配置し、前記ｐＦＥＴチャネル内に前記第１の材料層を成長させることにより、前記第１の材料層が形成され、
    前記ｐＦＥＴチャネルの上にハード・マスクを配置し、前記ｎＦＥＴチャネル内に前記第２の材料層を成長させることにより、前記第２の材料層が形成される、請求項１に記載の方法。
  12. 前記基板内に浅いトレンチ構造を形成するステップをさらに有する、請求項１に記載の方法。
  13. 前記第１の材料層および前記第２の材料層を約１００Å〜３００Åの高さまで成長させる、請求項１に記載の方法。
  14. 前記基板層がシリコン・オン・インシュレータである、請求項１に記載の方法。
  15. 前記第１の材料層および前記第２の材料層がいずれも、前記ｐＦＥＴについて適用するために約２５％〜３０％より大きいＧｅ率を有するＳｉＧｅ材料である、請求項１に記載の方法。
  16. 半導体構造を製造する方法であって、
    基板内にｐ型電界効果トランジスタ（ｐＦＥＴ）チャネルおよびｎ型電界効果トランジスタ（ｎＦＥＴ）チャネルを形成するステップと、
    前記基板の格子定数とは異なる格子定数を有する第１の材料層を前記ｐＦＥＴチャネル内に設けるステップと、
    前記基板の前記格子定数とは異なる格子定数を有する第２の材料層を前記ｎＦＥＴチャネル内に設けるステップと、
    前記ｐＦＥＴチャネル内の前記第１の材料層および前記ｎＦＥＴチャネル内の前記第２の材料層の上にエピタキシャル半導体層を形成するステップであって、前記エピタキシャル半導体層が実質的に前記基板と同じ格子定数を有し、したがって、前記ｐＦＥＴチャネル内の前記第１の材料層および前記ｎＦＥＴチャネル内の前記第２の材料層の応力成分とは反対の応力成分を発生させるステップと、
    を有する、方法。
  17. 前記ｐＦＥＴチャネルと前記ｎＦＥＴチャネルが同時に形成される、請求項１６に記載の方法。
  18. 前記ｐＦＥＴチャネルと前記ｎＦＥＴチャネルが別々に形成される、請求項１６に記載の方法。
  19. 前記第１の材料層が炭化シリコンであり、前記第２の材料層がＳｉＧｅである、請求項１６に記載の方法。
  20. 前記第１の材料層が、前記ｐＦＥＴチャネル内の前記エピタキシャル半導体層内に圧縮応力を発生させ、
    前記第２の材料層が、前記ｎＦＥＴチャネル内の前記エピタキシャル半導体層内に引張応力を発生させる、請求項１９に記載の方法。
  21. 前記エピタキシャル半導体層の上にゲート酸化物構造を形成するステップと、
    前記ゲート酸化物構造の両側の前記Ｓｉ層内に延長部ならびにドレイン領域およびソース領域を形成するステップと、
    をさらに有する、請求項１６に記載の方法。
  22. 前記ｎＦＥＴチャネルの上にハード・マスクを配置し、前記ｐＦＥＴチャネル内に前記第１の材料層を成長させることにより、前記第１の材料層が形成され、
    前記ｐＦＥＴチャネルの上にハード・マスクを配置し、前記ｎＦＥＴチャネル内に前記第２の材料層を成長させることにより、前記第２の材料層が形成される、請求項１６に記載の方法。
  23. 基板内に形成されたｐ型電界効果トランジスタ（ｐＦＥＴ）チャネルと、
    前記基板内に形成されたｎ型電界効果トランジスタ（ｎＦＥＴ）チャネルと、
    前記基板内に形成された浅いトレンチ分離構造と、
    前記基板の格子定数とは異なる格子定数を有する前記ｐＦＥＴチャネル内の第１の材料層と、
    前記基板の前記格子定数とは異なる格子定数を有する前記ｎＦＥＴチャネル内の第２の材料層と、
    前記ｐＦＥＴチャネル内の前記第１の材料層および前記ｎＦＥＴチャネル内の前記第２の材料層の上に形成されたエピタキシャル半導体層であって、実質的に前記基板と同じ格子定数を有し、したがって、前記ｐＦＥＴチャネルおよび前記ｎＦＥＴチャネル内に所望の応力成分を発生させるエピタキシャル半導体層と、
    を有する、半導体構造。
  24. 前記第１の材料層が炭化シリコンであり、前記第２の材料層がＳｉＧｅである、請求項２３に記載の構造。
  25. 前記第１の材料層および前記第２の材料層が、前記ｐＦＥＴチャネル内に約３ＧＰａを上回る応力レベルを発生させるＳｉＧｅである、請求項２３に記載の構造。
  26. 前記第１の材料層が、前記ｐＦＥＴチャネル内の前記エピタキシャル半導体層内に圧縮応力を発生させ、
    前記第２の材料層が、前記ｎＦＥＴチャネル内の前記エピタキシャル半導体層内に引張応力を発生させる、請求項２３に記載の構造。
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